TW515041B - Method of simultaneously forming a line interconnect and a borderless contact to diffusion - Google Patents

Method of simultaneously forming a line interconnect and a borderless contact to diffusion Download PDF

Info

Publication number
TW515041B
TW515041B TW090100403A TW90100403A TW515041B TW 515041 B TW515041 B TW 515041B TW 090100403 A TW090100403 A TW 090100403A TW 90100403 A TW90100403 A TW 90100403A TW 515041 B TW515041 B TW 515041B
Authority
TW
Taiwan
Prior art keywords
layer
array
region
opening
line
Prior art date
Application number
TW090100403A
Other languages
English (en)
Inventor
Rama Divakaruni
Larry A Nesbit
Carl J Radens
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Application granted granted Critical
Publication of TW515041B publication Critical patent/TW515041B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Description

515041
五、發明說明（1) 本發明與半導體 線之前端（FE0L)方 至今為止 體（DRAM)和 擴散之位元 石版印刷。 石版印刷。 是昂貴而易 製造位元線 下本發明的 互連的一特 許多半導 包括 裝置 輯， 陣列 於各 可執 支援 因 連， 法。 形成一 ，而支 其可能 區域和 別的區 行某些 區域兩 此，本 例如位 ，在記 具有嵌 線接點 製造位 臨界遮 於錯誤 和擴散 說明中 例，而 體晶片 DRAM 或 援區域 為了速 支援區 域。然 步驟推 者的處 發明的 元線， 處理有關，且特別是與用以定義互連的 法有關。 發明背景 > 憶體裝置中，特別是動態随機存取意 入的DRAM (eDRAMs)之邏輯晶片’製造 (CB#點）的程序需要使用〆臨界遮罩的 元線它們本身需要使用另一臨界遮罩的 罩石版印刷由於伴隨的光學和對準因數 的。因此，使用相同的臨界遮罩同時地 之位元線接點將會是令人期待的。在以 ’ 知該項技藝人士將發現位元線是線 位元線接點是擴散之接點的一特例。 有陣列區域和支援區域。陣列區域可能 一 eDRAM的記憶體陣列之密集地封事匕 包括較不密集地封裝的裝置，诵營\、 ，二執行效率、或電力保存最佳化。對 =的不同設計目標需要不同的處理 為了減少製造此種晶片的成本，去 =區域的設計目標日夺，結： 理疋令人期待的。 個目的在於提供一種同時地定羞 和擴散之接點，例如位元線接點的方互
第5頁 515041 五、發明說明（2) 本發明的另一目的在於提供一種定義線互連和擴散之接 點而只需要一臨界遮罩的方法。 本發明的再另一目的在於提供一種同時地定義線互連， 例如位元線，擴散之陣列接點，例如位元線接點，和擴散 之支援接點的方法。 發明概要 所有這些目的是透過本發明同時地定義一線互連和與其 一致的擴散之無邊緣接點的方法提供。 一種半導體基體，具有預模製的閘堆疊，其上以一第一 介質覆蓋以形成一第一層，然後其上沉澱形成一第二層的 一第二介質。線互連開口藉由石版印刷和蝕刻定義在第二 層中。蝕刻繼續往下到基體的一陣列區域中的單結晶區域 ，以在那些閘堆疊之間形成與線互連開口一致的擴散開口 之無邊緣接點。然後開口以一或更多導體填入，最好以複 晶矽填入較低的無邊緣開口中，且最好以金屬填入上述的 線互連開口中。 最好，在此處的方法是與製造線互連和在基體的一支援 區域中的支援接點（CS)同時地實行。本方法由一種半導體 基體開始，其上具有預模製的閘堆疊，以一第一介質覆蓋 以形成一第一層。然後一姓刻停止層形成在第一層上支援 區域中但不形成在陣列區域中。一第二介質（M0層）層沉澱 在陣列和支援區域兩者上。然後線互連開口完成在陣列和 支援區域兩者中。對蝕刻停止層，選擇性繼續蝕刻，藉此 在陣列區域中的那些閘堆疊之間形成擴散開口之無邊緣接
第6頁 515041 五、發明說明（3) 點而留下支援區域中的第一層不動。 ，，蝕刻停止層從支援區域除去。一擴散接點導體 好疋硬晶石夕，沉激在較低無邊緣開口中，然後從上述 連開口除去。或者，可在此時執行離子植入，允許跳 晶矽沈澱和蝕刻。 然後，在支援區域中，擴散接點開口與線互連一致 義和蝕刻。最後著沉澱一金屬，例：鎢，以填入 ，藉此形成擴散接點陣列（舉例來說位元線接點），如 由=先刖的複晶矽沈澱形成，和陣列區域中的線互連 例來說位元線）。金屬沈澱同時地在一支援區域中形启 散之支援接點（cs)和線互連（舉例來說如邏輯互連）。 圖式概述 圖1是說明依照本發明的方法所建構的一 擴散接點（CB)的位置之DRAM陣列的頂視圖。 圖2是依/本發明的方法所建構之結合 置的斷面圖。 干w砰文招 之：ΓΓ。說明依照本發明所執行的各種動作產生的 - 較佳具體實施例詳述 圖1是說明依照本發明的方法所建構= 擴散接點（CB)的位置之DRAM陣列的頂^見裝置中位刀 如圖i所說明，多個問堆疊12使用作 u上的陣列之字組線。每—深渠14 一儲存電容器（未顯示），和在_ ，車乂低部分 f乂上邛分中的一垂直 ，最 線互 過複 的定 開口 果未 (舉 i擴 線 裝 構- )線 L渠 中的 電晶 515041 五、發明說明（4) 體。垂直電晶體 體中的一節點擴 電晶體也包括與 面平面之一位元 晶基體中與一位 DRAM陣列的有 組線1 2之水平條 之間的空間之位 字組線1 2上方一 圖2是說明依兵 援裝置的斷面圖 線2 0在水平平面 說明本發明的原 的混亂’在圖2 -向旋轉9 0度的方 的說明之各處位 如圖2所不，-由絕緣蓋3 6所覆 緣蓋3 6和絕緣'側 的一程序所沉澱 介質4 0在一第一 層4 6中覆蓋。位 2 0延伸到基體的 的位置，有一局 包括在垂吉&你 散（未顯示）和f 側壁對齊的單結晶基 其相鄰、且延袖Ϊ道ί域（未顯示）。垂直 線擴散49 (圖？入單結晶基體的水平表 元線接點（CB) !位元線擴散49位於單結 D」1 6—致。 效區域定義為 紋18。那些‘二過半導體表面上的字 元線接點（CB)'”丨義佔據相鄰字組線12 介質層中的線停之：Λ’和定義延伸為 ，、本發明的方法所建摄…0的位置° 。在圖2中，如以下f結合的陣列和支 中延伸的真實方向未二=了位疋 .7中位：ή· Λ 中每-步驟顯示多重斷面 向延伸》圖1的頂視圖將視為以$ = 元線延伸的真實方向之參考。 •陣列區域3 0包括多個閘堆疊！ 2，其包括· 蓋的閘導體3 4，和絕緣側壁3 8。最好，絕 壁38是透過熟知該項技藝人士所充分了解 的矽氮化物形成。那些閘堆疊1 2由一第一 層4 2中覆蓋，和由一第二介質4 4在一第二 元線接點（CB) 16從第二層46中一位元線 單結晶區域4 8。在基體4 8中位元線接點i 6 部地高掺雜離子濃度的區域49，稱為一擴 515041 五、發明說明（5)
散4 9。位元線接點1 6電子地將位元線2 0連接到基體48中t 一擴散4 9。位元線接點1 6對那些閘堆疊1 2是無邊緣的，2 中在位元線接點1 6和那些閘導體34之間唯一的隔絕是那此 絕緣蓋3 6、和側面包圍位元線接點1 6的閘堆疊1 2之絕緣厂 壁38。 、、側 在支援區域5 0中也有閘堆疊1 2，雖然通常不像在陣列品 域中一樣接近地隔開。那些閘堆疊1 2由絕緣蓋3 6和絕緣_ 壁3 8所覆蓋，再一次’最好是由沉澱的矽氮化物所製成， 在支援區域50中，一支援接點（CS) 52延伸在一第二層^ 中的一 MO線互連20和基體48中一擴散49之間。然而，在 援區域50中C雄點52對閘堆疊12不是無邊緣的。相反地， fS#點52由具有照相石版所圖形地定義的大小之絕暂 材料40與閘堆疊12隔離。 ' Έ 現在參照 說明，閘堆 佳的二層閘 %或鎢氮化 缓4 8上。絕 >從以下本 侧璧3 8的材 成一第一介 性之材料。 料6 6沉澱在 逃°層42的 圖3 - 7描述產生上述的結構之 _。 疊1 2形成在一具有閘導體34 (在此處 導體’例如較低層的複晶矽，上面層 物^鎢）、絕緣蓋3 6、和絕緣側壁3 8的 緣蓋3 6和絕緣側壁3 8最妤包含沉澱的 的說明，熟知該項技藝人士將了 $只需要是絕緣的，且包含與沉澱於 f 42的一介質材料4〇相較有適當的 /儿表介質材料4 0之前的某個時間， 八=48的表面上，其功能將在以下的 ；，相'料4 0最好是摻雜沉澱的玻璃材 顯示為較 的鎢矽化 早結晶基 矽氮化物 解蓋36和 其間以形 蝕刻選擇 一襯底材 說明中描 料，例如
515041 五、發明說明（6) 硼矽酸鹽（BSG)或磷-矽酸鹽玻璃（PSG)，且最好是硼碟—石夕 酸鹽玻璃（BPSG)。 在形成閘堆疊1 2和第一介質層4 2之後，一蚀刻停止層β 〇 ’最好包含矽氮化物，形成在支援區域5 0中的第一介質層 上。再一次，閱讀以下本發明的說明之熟知該項技藝人^ 將了解其他適當的蝕刻停止材料能夠代替矽氮化物當做链 刻停止層6 0。最好，蝕刻停止層6 0是透過在模製的基體上 沉殿一蝕刻停止材料，然後在支援區域5 〇上沉澱並模製一 阻斷遮罩，然後蝕刻掉陣列區域3 〇中的蝕刻停止層，而形 成在支援區域50中。 / 參照圖4，然後一第二介質層46，也稱為一 ΜΟ層46透過 沉殿一中間層介質44，最好是從一TEOS先驅形成。然後線 互連樣式透過石版照相定義，而線互連開口 6 2蝕刻到Μ 0層 46之内。如上述，線互連開口 62延伸的真實方向未顯示。 如所顯示，為了說明的清晰方向已經在水平平面中旋轉9〇 度。餘刻’對餘刻停止層6 〇的材料選擇性繼續，使得無邊 緣開口 6 4形成在相鄰的閘堆疊之間的陣列區域3 〇中。在』車 列區域3 0的無邊緣開口 6 6中蝕刻停止在襯底6 4上。在支援 區域5 0中，餘刻停止層β 〇保護第一介質層4 2的完整性。 參考圖5 ’然後蝕刻停止層6 〇從支援區域5 〇清除，如透 過計時的濕勉刻或反應離子蝕刻（R丨Ε )。最妤是蝕刻停止 層60包含襯底66所包含的相同材料，使得蝕刻停止層6〇和 襯底66兩者由相同的處理除去。最好是蝕刻停止層6〇和襯 底6 6兩者都包含矽氮化物，使得兩者都由一計時蝕刻或蝕
ΙΗ 第10頁 515041 I五、發明說明（7) 刻下面的氧化物或矽上的終點除去。 接著，如圖6所說明，沉澱複晶矽6 8以填入無邊緣開口 6 4。然後複晶矽6 8從除了無邊緣開口 6 4當中以外之所有區 域清除，如透過一計時的R I E蝕刻。結果，複晶矽從Μ 0層 | 46中的線互連開口 62除去，在陣列區域30和支援區域50兩 I者中都是。 或者’籍由在此時執行一離子植入可跳過上述的沉；殿複 晶矽和蝕刻的程序，其將只在無邊緣·開口 6 4之下形成擴散 4 9 (見圖2 )。然後無邊緣開口 6 4能夠保持未填入，直到以 下參考圖8描述的導體沈澱。在鎢的沈澱之後，將形成， 如以下所述一較佳導體金屬，低電阻鎢位元線接點。 參照圖7，一支援接點（C S )開口 7 0透過照相石版和蝕刻 定義，使得CS開口 70從支援區域50中的線互連開口 62延伸 到基體48。最好，在此時，擴散區域49將藉由摻雜離子的 植入形成基體48中，如果未由上述其它可能的陣列植人程 序形成。最後，參照圖8，一導體，最好是一MO金屬，且 更好是鎢，沉澱以填入陣列區域3 0和支援區域5 0兩者中的 線互連開口 6 2、支援接點開口 7 0、和無邊緣開口 6 4，如”果 未由先前的複晶石夕沈澱填入（圖6)。覆蓋MO介質層46的多 餘導體材料除去，最好是透過平面法，且更好是透過化學 機械抛光（CMP)程序。 因此，如圖2所顯示的結構由上述陣列區域3 0中的位元 線2 0和位元線接點1 6的同時定義產生。而且，上述程序允 許在支援區域50中線互連20和支援接點（CS) 52的同時形
第11頁 515041 五、發明說明（8) 成。 雖然本發明已經參考某些較佳具體實施例描述，熟知該 項技藝人士將發現可進行許多修改和改良而不脫離所附的 申請專利範圍之真實範疇和精神。
第12頁 515041 圖式簡單說明
第13頁

Claims (1)

  1. 515041 六、申請專利範圍 1. 一種同時地定義一線互連和與該線互連一致的擴散之 無邊緣接點的方法，包含： 取得一半導體基體，包括一陣列區域，具有其上已經 沉澱一第一介質以形成一第一層之預模製的閘堆疊，每一 該閘堆疊具有一絕緣蓋和絕緣側壁，包含相較於該第一介 質具有一不同蝕刻選擇性的一材料，該基體進一步包括單 結晶區域在該預模製的閘堆疊下面；
    在該陣列區域上沉澱一第二介質以形成一第二層； 在該第二層中石版印刷地定義和蝕刻一線互連開口； 繼續往下蝕刻到該單結晶區域，以在該第一層中形成 開口，其對該預模製的閘堆疊是無邊緣的；和 在該開口中沉澱一導體，以形成該無邊緣擴散之接點 (C D )和該線互連。 2 .如申請專利範圍第1項之方法，其中該線互連是一位 元線。 3 .如申請專利範圍第1項之方法，其中該絕緣蓋材料包 含一氮化物。 ^
    4.如申請專利範圍第3項之方法，其中該半導體基體進 一步包括在該單結晶區域上該第一介質下面的一襯底，且 該繼續蝕刻包含對該襯底的材料選擇性的第一蝕刻，然後 從該無邊緣開口清除該襯底。 5 .如申請專利範圍第4項之方法，其中該襯底包含矽氮 化物。 6. —種同時地定義線互連、與該線互連一致的擴散之無
    第14頁 515041 六、申請專利範圍 邊緣陣列接點和支援接點的方法，包含： 取得一半導體基體，包括一陣列區域，具有其上已經 沉澱一第一介質以形成一第一層之預模製的閘堆疊，每一 該閘堆疊具有一絕緣蓋和絕緣側壁，包含相較於該第一介 質具有一不同蝕刻選擇性的一材料，該陣列區域進一步包 括位於該等預模製的閘堆疊之間的單結晶區域，該基體進 一步包括與該陣列區域分開的一支援區域； 壓平該第一介質到該絕緣蓋； 在該支援區域上沉澱一蝕刻停止層；
    在該陣列區域和該支援區域上沉澱一第二介質以形成 一第二層； 在該第二層之該陣列區域和該支援區域兩者中石版印 刷地定義和蝕刻線互連開口； 對該絕緣蓋的該材料選擇性、和對該蝕刻停止層選擇 性繼續往下蝕刻到該單結晶區域，以在該陣列區域該第一 層中形成開口 ，其對該等預模製的閘堆疊是無邊緣的且與 該等線互連開口 一致； - 除去該蝕刻停止層； 在該支援區域中形成支援接點（cs)開口；
    在該無邊緣開口和該支援接點開口和該線互連開口中 沉澱一或更多導體，藉此形成該線互連、該無邊緣的擴散 之陣列接點、和該擴散之支援接點。 7 .如申請專利範圍第6項之方法，其中該蝕刻停止層沉 澱在該支援區域和該陣列區域上，而然後從該陣列區域清
    第15頁 515041 —— ---〜 六、申請專利範圍 除。 8 ·如申請專利範圍第6項之方法，其中該陣列區域中 該線互連是一位元線。 、 、 9·如申請專利範圍第6項之方法，其中該絕緣蓋材 含矽氮化物。 匕 _1〇·如申請專利範圍第2項之方法，其中該半導體基體進 一步包括一襯底，在該單結晶區域上該第一介質下面含有 石夕氮化物，且該繼續餘刻包含對矽氮化物、對該氮化物襯 底選擇性的第一蝕刻’然後從該無邊緣開口清除該襯底。 Π ·如申請專利範圍第1 〇項之方法，其中該蝕刻停止層包 括矽氮化物，且該除去該襯底也除去該蝕刻停止層。 i2·如申請專利範圍第6項之方法，其中該沉澱一或更多 導體，包括首先沉澱複晶矽，然後沉澱一金屬。 1 3 ·如申請專利範圍第6項之方法，其中該線互連開口朝 一大體上與該等預模製的閘堆疊之方向橫貫之方向模製。 H 一種同時地定義包括位元線的線互連、與該線互連一 致的擴散之無邊緣陣列位元線接點和擴散之支援接點的矛 法，包含： 取得一半導體基體，包括一陣列區域，具有其上已經 沉澱摻雜的玻璃之一第一介質以形成一第一層之預模製的 閘堆疊，每一該閘 側壁，該陣列區域 的早結晶區域、和 括發氣化物的一概 堆叠具有含碎氮1化物 進一步包括在該等預 在該單結晶區域上該 底，該基體進一步包 的一絕緣蓋和絕緣 才果製的閘堆叠下面 第一介質下面的包 括與該陣列區域分
    第16頁 515041 六、申請專利範圍 開的一支援區域； 壓平該第一介質到該絕緣蓋； 在該支援區域上沉澱一氮化物層； 在該陣列區域和該支援區域上沉澱一第二介質以形成 一第二層； 在該第二層之該陣列區域和該支援區域中石版印刷地 定義和蝕刻線互連開口； 繼續對氮化物選擇性蝕刻，以在該陣列區域該第一層 中形成位元線接點開口，其對該預模製的閘堆疊是無邊緣 的且和該線互連開口 一致；
    除去該氮化物層和該氮化物襯底； 在該支援區域中，至少與一些該等線互連開口 一致， 在該第一和第二層中石版印刷地定義和蝕刻擴散之支援接 點開口； ‘ 在該線互連開口、該位元線接點開口、和該擴散之支 援接點開口中沉澱一或更多導體；和 壓平該一或更多導體到該第二層的一介質表面。
    第17頁
TW090100403A 2000-01-12 2001-01-09 Method of simultaneously forming a line interconnect and a borderless contact to diffusion TW515041B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/481,916 US6245651B1 (en) 2000-01-12 2000-01-12 Method of simultaneously forming a line interconnect and a borderless contact to diffusion

Publications (1)

Publication Number Publication Date
TW515041B true TW515041B (en) 2002-12-21

Family

ID=23913896

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090100403A TW515041B (en) 2000-01-12 2001-01-09 Method of simultaneously forming a line interconnect and a borderless contact to diffusion

Country Status (4)

Country Link
US (1) US6245651B1 (zh)
JP (1) JP3725432B2 (zh)
KR (1) KR100419328B1 (zh)
TW (1) TW515041B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809027B2 (en) * 2002-06-06 2004-10-26 International Business Machines Corporation Self-aligned borderless contacts
US20050014332A1 (en) * 2003-07-15 2005-01-20 Infineon Technologies North America Corp. Method to improve bitline contact formation using a line mask
KR100671627B1 (ko) * 2004-10-25 2007-01-19 주식회사 하이닉스반도체 플래쉬 메모리소자의 소스 콘택 형성방법
DE102005022840B3 (de) * 2005-05-18 2006-09-28 Infineon Technologies Ag Verfahren zum Herstellen von Kontaktstrukturen für DRAM-Halbleiterspeicher

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0362571A3 (en) * 1988-10-07 1990-11-28 International Business Machines Corporation Method for forming semiconductor components
US5792703A (en) * 1996-03-20 1998-08-11 International Business Machines Corporation Self-aligned contact wiring process for SI devices
JPH10242147A (ja) * 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法
TW368731B (en) * 1997-12-22 1999-09-01 United Microelectronics Corp Manufacturing method for self-aligned local-interconnect and contact

Also Published As

Publication number Publication date
JP3725432B2 (ja) 2005-12-14
JP2001223271A (ja) 2001-08-17
KR20010070496A (ko) 2001-07-25
KR100419328B1 (ko) 2004-02-19
US6245651B1 (en) 2001-06-12

Similar Documents

Publication Publication Date Title
TWI471981B (zh) 製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法
US8564045B2 (en) Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US6180452B1 (en) Shared length cell for improved capacitance
JP3434488B2 (ja) Ｄｒａｍセルの製造方法
US6168984B1 (en) Reduction of the aspect ratio of deep contact holes for embedded DRAM devices
US6177340B1 (en) Method to reduce contact hole aspect ratio for embedded DRAM arrays and logic devices, via the use of a tungsten bit line structure
US20060033215A1 (en) Diffusion barrier process for routing polysilicon contacts to a metallization layer
JP4343460B2 (ja) フローティングボディ効果を除去した半導体メモリ素子及びその製造方法
US6180453B1 (en) Method to fabricate a DRAM cell with an area equal to five times the minimum used feature, squared
US8120085B2 (en) Semiconductor device and method for manufacturing the same
US7078292B2 (en) Storage node contact forming method and structure for use in semiconductor memory
US6709972B2 (en) Methods for fabricating semiconductor devices by forming grooves across alternating elongated regions
JP4278333B2 (ja) 半導体装置及びその製造方法
JP2006237589A (ja) 局部エッチストッパーを有する半導体メモリ素子及びその製造方法
US6223432B1 (en) Method of forming dual conductive plugs
JP3397809B2 (ja) 半導体メモリセルの製造方法
JP2000315777A (ja) 自己位置合せダマシン相互接続
JP3902507B2 (ja) 半導体素子のリペアヒューズ開口方法
US6071773A (en) Process for fabricating a DRAM metal capacitor structure for use in an integrated circuit
TW515041B (en) Method of simultaneously forming a line interconnect and a borderless contact to diffusion
JP3594213B2 (ja) 接続部を形成する方法および半導体チップ
US20230068802A1 (en) Hybrid high bandwidth memories
KR20120102449A (ko) 반도체 메모리 소자 제조방법
JP3599466B2 (ja) 半導体集積回路装置の製造方法
JP2004186703A (ja) 半導体記憶装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees