JP2000315777A - 自己位置合せダマシン相互接続 - Google Patents

自己位置合せダマシン相互接続

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JP2000315777A JP2000116633A JP2000116633A JP2000315777A JP 2000315777 A JP2000315777 A JP 2000315777A JP 2000116633 A JP2000116633 A JP 2000116633A JP 2000116633 A JP2000116633 A JP 2000116633A JP 2000315777 A JP2000315777 A JP 2000315777A
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Abstract

(57)【要約】 【課題】 自己位置合せマルチレベル相互接続構造のキ
ャパシタ・オーバ・ビット線集積回路デバイスのための
構造および方法を提供すること。 【解決手段】 キャパシタ・オーバ・ビット線集積回路
デバイスのための構造および方法は、基板上にデバイス
を形成すること、このデバイスに電気的に接続されるキ
ャパシタ接点を形成すること、キャパシタ接点を使用し
てビット線トレンチを形成しビット線トレンチを位置合
せすること、ビット線トレンチ内に絶縁スペーサを形成
すること、トレンチ内に、上記デバイスに電気的に接続
される導電性ビット線を形成すること、ビット線の上に
層間誘電体を形成すること、および層間誘電体の上に、
上記キャパシタ接点に電気的に接続するようにキャパシ
タを形成することを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に集積回路デ
バイスのマルチレベル相互接続に関し、さらに詳細に
は、回路のサイズを小さくし製作効率を高めるためにキ
ャパシタ接点をビット線より前に形成する、キャパシタ
・オーバ・ビット線（ＣＯＢ）構造を有するＤＲＡＭデ
バイスに関する。
【０００２】
【従来の技術】一般に集積回路は、チップ全体でデー
タ、信号および電力の流れの経路を定める働きをするワ
イヤ・レベルとバイア接触レベルとを含むマルチレベル
相互接続構造を含む。ダイナミック・ランダム・アクセ
ス・メモリ・チップ（ＤＲＡＭ）、静的ランダム・アク
セス・メモリ（ＳＲＡＭ）または他のプログラマブル・
アレイ・デバイスなど回路フィーチャの規則的アレイを
含む高機能高密度の集積回路チップの場合には、最小ピ
ッチの線およびスペースでプリントされるワイヤなどの
フィーチャのアレイを含むことができる。配線の低レベ
ルから高レベルへの最小ピッチ・アレイを通過する相互
接続の経路を定めることが有利かつ望ましい。
【０００３】最小ピッチ・アレイのワイヤの一例とし
て、ＤＲＡＭアレイ内のＤＲＡＭビット線レベルがあ
り、キャパシタなどの記憶装置、この記憶装置とのデー
タの流れを制御するトランジスタ、およびこのトランジ
スタを活動化および非活動化させるワード線を含む。さ
らに、キャパシタ接点は、トランジスタとキャパシタの
間の電気的接続を行い、同様に、ビット線接点は、ビッ
ト線とトランジスタの間の電気的接続を行う。スタック
ＤＲＡＭ技術では、キャパシタをビット線の上または下
に配置することができる。キャパシタをビット線の上に
含む構造は、ＤＲＡＭスタックのキャパシタ・オーバ・
ビット線（ＣＯＢ）デバイスと呼ばれることがある。
【０００４】キャパシタをビット線の下に含む従来のＤ
ＲＡＭは、キャパシタがしばしばビット線接点と短絡す
るという欠点がある。キャパシタ・オーバ・ビット線構
造は、このタイプの欠点がない点で優れている。
【０００５】このキャパシタ・オーバ・ビット線構造で
は、通常、キャパシタ接点がビット線に隣接し、絶縁ス
ペーサでビット線から分離することができる。従来のキ
ャパシタ・オーバ・ビット線構造のビット線は、通常の
付着、反応性イオン・エッチング（ＲＩＥ）などのマス
キングおよびエッチング技術を使用して形成される。そ
の後、従来の処理では、ビット線に沿って側壁スペーサ
を形成し、続いてこの側壁スペーサに隣接してキャパシ
タ接点を形成する。
【０００６】しかし、上記側壁スペーサがキャパシタ接
点に利用可能なスペースを限定するため、デバイスのサ
イズが小さくなるにつれて、デバイス性能が低下し、欠
陥率が増加する傾向がある。ＣＯＢ構造を製作する従来
の加工は、本来、デバイスが小型化するのを妨げ、した
がって所与の集積回路デバイスのデバイス密度を制限す
る。また従来のキャパシタ・オーバ・ビット線構造は、
キャパシタ接点とビット線の間隔を増加させ、したがっ
てチップに必要な総面積を増加させることによって、こ
れらの構造間の分離を行うことができる。本発明は、集
積回路の製作に一般に適用可能な自己位置合せ相互接続
構造を提供することによって、全チップ面積をコンパク
トにすることができる。
【０００７】
【発明が解決しようとする課題】したがって本発明の目
的は、基板上に電界効果トランジスタを形成し、この電
界効果トランジスタに電気的に接続されるキャパシタ接
点を形成すること、このキャパシタ接点を使用してビッ
ト線トレンチを形成し、ビット線トレンチを位置合せす
ること、このビット線トレンチ内に絶縁スペーサを形成
すること、トレンチ内に、電界効果トランジスタに電気
的に接続される導電性ビット線を形成すること、ビット
線の上に層間誘電体を形成すること、およびこの層間誘
電体の上に、キャパシタ接点に電気的に接続するように
キャパシタを形成することを含む、自己位置合せマルチ
レベル相互接続構造のキャパシタ・オーバ・ビット線集
積回路デバイスのための構造および方法を提供すること
である。
【０００８】
【課題を解決するための手段】絶縁スペーサを形成する
ことは、キャパシタ接点上に絶縁スペーサの１つを形成
することを含む。キャパシタ接点を形成することは、キ
ャパシタ接点の上にキャップを形成することを含み、そ
のキャップがビット線トレンチの形成中にキャパシタ接
点を保護し、キャップがビット線トレンチとキャパシタ
接点を位置合せする。上記ビット線を形成することは、
ダマシン処理を使用してビット線トレンチ内に導電材料
を付着することを含む。
【０００９】マルチレベル相互接続を製作する方法は、
第１配線レベルを形成すること、この第１配線レベルの
上に第１絶縁体を形成すること、第１配線レベルに電気
的に接続される接点を形成すること、この接点を使用し
て上記絶縁体内にトレンチを形成しこのトレンチを位置
合せすること、トレンチ内にスペーサを形成すること、
トレンチ内に中間配線レベルを形成すること、この中間
配線レベルの上に絶縁体を形成すること、およびこの絶
縁体の上に、上記接点に電気的に接続するように第２配
線レベルを形成することを含む。
【００１０】スペーサを形成することは、上記接点上に
スペーサの１つを形成することを含む。接点を形成する
ことは、接点の上にキャップを形成することを含み、そ
のキャップが上記トレンチの形成中にその接点を保護
し、キャップがトレンチと接点を位置合せする。中間配
線レベル形成することは、ダマシン処理を使用してトレ
ンチ内に導電材料を付着することを含む。この接点の大
きさは上記スペーサの影響を受けない。
【００１１】本発明によれば、ビット線配線レベルの間
隔が小さくなり、キャパシタ接点がスペーサによって小
さくなるのを防止する。したがって、より重要性が高い
キャパシタ接点の大きさに影響を与えることなく、その
代わりに、より重要性が低いビット線を幾分小さくす
る。したがって本発明によれば、より小さなスタックＤ
ＲＡＭキャパシタ・オーバ・ビット線構造の製作が可能
となって、より大きな密度の集積回路デバイスが可能に
なり、製作費用を減じ、欠陥を少なくし、効率を高め
る。
【００１２】本発明に記載の構造および方法が、マルチ
レベル相互接続集積回路デバイスの形成に一般に適用で
き、ＤＲＡＭおよびキャパシタ・オーバ・ビット線構造
に限定されないことは当業者に理解されよう。ここに記
載したキャパシタ・オーバ・ビット線構造は、キャパシ
タを配線相互接続レベルの代用とする例示的な実施の形
態として働く。
【００１３】
【発明の実施の形態】本発明によれば、（中間ビット線
ワイヤまたは中央配線レベルとの電気的絶縁を保持しな
がら）キャパシタまたは上部配線レベルと基板または下
部配線レベルが相互接続でき、従来の構造より小さなキ
ャパシタ・オーバ・ビット線のスタックＤＲＡＭ構造を
構築することができる。本発明者は、キャパシタ接点の
大きさがビット線の大きさより重要であることを見出し
た。すなわちビット線を小さくする方が、それと同程度
にキャパシタ接点を小さくするよりも欠陥が実質的に減
少することが判明した。
【００１４】この発見を利用するために、本発明はビッ
ト線より前にキャパシタ接点を形成する。さらに具体的
に言えば、以下により詳細に説明するように、本発明で
はキャパシタ接点を形成し、その後、このキャパシタ接
点上に側壁スペーサを形成する。その後、例えばダマシ
ン処理を使用してビット線を形成する。本発明は、キャ
パシタ接点が上記スペーサにより小さくなるのを妨げ
る。したがって、より重要性が高いキャパシタ接点の大
きさは影響を受けず、その代わりに、より重要性が低い
ビット線が幾分小さくなる。したがって本発明によれ
ば、より小さなスタックＤＲＡＭキャパシタ・オーバ・
ビット線構造の製作が可能となり、そのためより大きな
密度の集積回路デバイスが可能になり、製作費用が減少
し、欠陥が少なくなり、効率が高まる。
【００１５】ここで図面、具体的には図１ないし１２を
参照すると、本発明の好ましい実施の形態が示してあ
る。図１２に示された完全な構造は、側壁スペーサ４１
がビット線６０用の開口４４内に形成され、キャパシタ
接点３１用の開口がスペーサ４１により小さくならない
ことを示している。したがって、上述のように、より重
要性が高いキャパシタ接点の大きさが保持され、欠陥率
を増加させずにまたは装置の実効性を減じることなく、
このデバイスをより小さく製作することができる。
【００１６】ここで図１を参照すると、浅いトレンチ絶
縁領域１１（ＳＴＩ）と、（図１２の完全な構造に示さ
れた）ソース、ドレーンおよびｐウェル領域１２１，１
２０を含む電界効果トランジスタ（ＦＥＴ）などのトラ
ンジスタを有するシリコン基板１０を、従来の付着、エ
ッチングおよびドーピング処理を使用して形成する。こ
の基板は、例えば（１００）結晶配向を有するＰ型単結
晶シリコンを含むことができる。また図１の構造は、ワ
ード線１２およびワード線１２を取り囲む保護絶縁層１
３を含む。
【００１７】図２では、絶縁体２２が保護絶縁層１３の
上に付着される。絶縁層２２は、例えばオルトケイ酸テ
トラエチル（ＴＥＯＳ）を使用し低温化学的気相付着
（ＣＶＤ）処理によって形成された酸化ケイ素を含むこ
とができる。あるいは、例えば約６９０℃と７２０℃の
間の温度で常圧ＴＥＯＳ処理によって絶縁層２２を形成
することができる。また誘電層は、窒化ケイ素、酸化物
／窒化物／酸化物（ＯＮＯ）膜またはホウリンケイ酸ガ
ラス（ＢＰＳＧ）から形成することもできる。好ましく
は、化学機械研磨を使用して層２２を平面化することが
できる。第１絶縁層３０を平面化するために、約２００
０Åの厚さを有するスピン・オン・ガラス（ＳＯＧ）層
を絶縁層の上に形成する。次に酸化物エッチングを使用
して、スピン・オン・ガラス層および絶縁層をエッチ・
バックしプレーナ表面を形成する。
【００１８】標準的なリソグラフィ技術を使用して、絶
縁層２２をパターン化して自己位置合せ接点（ＳＡＣ）
ビット線接点ベース２０および自己位置合せ接点（ＳＡ
Ｃ）キャパシタ接点ベース２１用の開口を形成する。例
えば、Ｃ4、Ｆ8、Ｃ3Ｆ8、ＣＨ2Ｆ2、ＣＯ、Ａｒ、Ｏ2
のエッチング剤の混合物をタイミング調整モードで使用
して、反応性イオン・エッチング（ＲＩＥ）で絶縁層２
２を異方性エッチングすることができる。異方性エッチ
ングは、高い選択性を有し窒化ケイ素またはシリコンを
エッチングするよりはるかに高速（例えば２００倍）で
酸化ケイ素をエッチングする。
【００１９】金属、合金、ポリシリコンなどの導電材料
を上記開口内に付着して、ビット線接点ベース２０およ
びキャパシタ接点ベース２１を形成する。導電層は、任
意の導電材料、金属または合金から形成でき、好ましく
は、ポリシリコン層またはケイ化タングステン（Ｗｓｉ
x）層あるいはその両方から形成される。ポリシリコン
層の厚さは約３００Å〜１０，０００Åの範囲、さらに
好ましくは約５，０００Åであり、ドーピング濃度は約
１×１０20〜×１０21原子／ｃｍ2の間である。ケイ化
タングステン層の厚さは約３，０００Å〜１０，０００
Åの範囲、さらに好ましくは約５，０００Åである。例
えば、約５５０℃〜６５０℃の処理温度で液相化学的気
相付着（ＬＰＣＶＤ）反応を使用して、ドーピングされ
たポリシリコン導電層を形成することができる。例え
ば、約１×１０15〜２０×１０15原子／ｃｍ2の注入量
および約２０〜８０ＫｅＶのイオン・エネルギーを有す
るヒ素イオンを使用して、ポリシリコン層をＮ型イオン
注入でドーピングすることができる。あるいは、ポリシ
リコン層をポリシリコン付着中にその場でドーピングす
ることもでき、またドーピングされていないポリシリコ
ン層を後で上に載せる層によってドーピングすることも
できる。
【００２０】図３では、上記で論じた絶縁体などの層間
誘電体３０を上記構造体の上に付着しパターン化し、標
準的なリソグラフィ技術を再度使用して、キャパシタ接
点３１用の開口を形成する。この開口を上記で論じたよ
うな導電材料で充填してキャパシタ接点３１を形成し、
キャパシタ接点３１を凹ませることにより保護キャップ
３２（例えば、ＳｉＮ）をキャパシタ接点３１の上に形
成し、保護キャップ３２を付着し、例えば化学機械研磨
を使用して保護キャップを平面化して保護キャップ３２
をキャパシタ接点３１の上に残す。キャパシタ接点３１
をキャパシタ接点ベース２１に電気的に接続する。
【００２１】上記で論じたような絶縁材料４１を上記構
造体の上に付着し、反応性イオンエッチング（ＲＩＥ）
などの選択的エッチングでエッチングして、ビット線開
口４０の水平表面から材料を除去し、その垂直表面上に
スペーサ材料４１を残す。したがって、ビット線開口４
０がキャパシタ接点３１と自己位置合わせされる。
【００２２】標準的なリソグラフィ技術を再度使用し
て、図４に示すように、ビット線用の開口４０を形成す
る。ビット線トレンチ４０のエッチング中に、キャパシ
タ・キャップ３２がキャパシタ接点３１を保護する。さ
らに、キャパシタ・キャップ３２がビット線トレンチ４
０とキャパシタ接点３１を位置合せする。
【００２３】図５はビット線接点開口５０の形成を示
し、これはやはり標準的なリソグラフィ技術によって形
成される。図６では、例えば上記で論じたようなダマシ
ン処理を使用して、ビット線開口４０およびビット線接
点５０を導電材料で充填して、ビット線およびビット線
接点６０を形成する。その後、化学機械研磨（ＣＭＰ）
などの従来の平面化技術を使用して、ビット線接点を平
面化する。
【００２４】図７では、ウェットまたはドライ・エッチ
ングを使用して、キャパシタ接点３１の下でビット線６
０を凹ませる。この処理中、キャパシタ接点３１がキャ
ップ３２で保護される。図８に示すように、やはり上記
で論じたような追加の誘電層８０を構造の上に付着し、
従来の平面化技術を使用して平面化する。
【００２５】図９に示すように、標準的なリソグラフィ
技術を再度使用して、キャパシタ開口９０をキャパシタ
接点３１の上に形成する。また、このエッチング処理で
は保護キャップ３２が除去され、導電材料３１がキャパ
シタ接点内で露出する。図１０に示すように、上記で論
じたような導電性キャパシタ材料１００をキャパシタ開
口９０内に付着する。その後、例えばＣＭＰを使用し
て、導電性キャパシタ材料を平面化する。あるいは、図
１１に示すように、標準的なリソグラフィおよびＲＩＥ
処理を使用して、キャパシタを形成することもできる。
この場合には、誘電体８０を予め平面化してキャップ３
２を露出させ開口させる。最後の図１２は、図１１に類
似するが、ワード線１２の下のトランジスタに関するさ
らなる細部（例えば、ソース／ドレイン１２１およびｐ
ウェル１２０）を含んでいる。
【００２６】図１３は、本発明の上記実施の形態を概略
的に示す流れ図である。さらに詳細には、図１３のブロ
ック１３１で、電界効果トランジスタを含む基板１０を
形成する。ブロック１３２で、ビット線接点ベース２０
およびキャパシタ接点ベース２１を形成する。ブロック
１３３で、キャパシタ接点３１を形成する。ブロック１
３４でビット線トレンチ４０を形成し、ブロック１３５
でそのビット線トレンチの両側にスペーサ４１を形成す
る。
【００２７】ブロック１３６で、ビット線トレンチ４０
を導電材料６０で充填する。ブロック１３７で、絶縁体
８０をビット線６０の上に形成する。ブロック１３８
で、キャパシタ１００をキャパシタ接点３１の上および
ビット線６０の上に形成する。
【００２８】図１２を見るとわかるように、キャパシタ
１００が誘電材料８０によってビット線６０から十分に
絶縁され、ビット線６０とキャパシタ１００の間の電気
的短絡が防止される。さらに、キャパシタ接点３１が絶
縁スペーサ４１によって同様にビット線６０から十分に
絶縁される。さらに、ビット線６０用の開口４０内にス
ペーサ４１が形成されるので、本発明によりキャパシタ
接点３１が小さくなることはない。したがって、より重
要性が高いキャパシタ接点３１はその大きさを保持し、
より重要性が低いビット線６０は幾分小さくなる。
【００２９】この方法および構造が、自己位置合せダマ
シン相互接続を提供することは当業者に理解されよう。
キャパシタ１００はワイヤ・レベルでもよく、また接点
２１は他のワイヤ・レベルでもよく、したがって中間の
ビット線ワイヤ・レベル６０と接触することなく、上部
ワイヤ・レベル１００と下部ワイヤ・レベル２１の間に
接点が形成される。
【００３０】ここでは本発明を例示するために自己位置
合せＤＲＡＭビット線構造を使用したが、当業者に知ら
れるように、本発明は類似のどんな配線構造にも適用で
きる。例えば、図１４は本発明の実施の形態の断面図を
示すが、これは一般的なマルチレベル相互接続構造であ
り、基板１５０と、上述の技術を使用して、中間の狭い
ピッチの配線レベル３００および３１０から電気絶縁さ
れたスタッド・レベル５００によって、上部金属配線レ
ベル４００に接続される下部金属配線レベル２００とを
含む。接点スタッド６００は、中間配線レベル３１０と
下部の配線レベル２１０を相互接続する働きをする。酸
化物誘電体８００が、配線およびスタッド構造４００、
５００の周囲に形成される。スタッド５００が、上記の
処理を使用して、ワイヤ・レベル３００および３１０に
自己位置合せされ、かつそれらから電気絶縁される。さ
らに、上記の処理を使用して、スタッド５００が配線レ
ベル３００、３１０より前に形成され、スペーサ７００
がスタッド５００の外層上に形成される。したがって、
スペーサ７００によってスタッド５００が小さくならな
いので、スタッド５００はスペーサ７００による性能低
下の影響を受けない。
【００３１】したがって、上述のように、本発明によれ
ば、より小さなスタック構造が製作でき、そのためより
高密度の集積回路デバイスが可能になり、製作費用が減
少し、欠陥が少なくなり、効率が高まる。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３３】（１）基板上にデバイスを形成するステッ
プと、前記デバイスに電気的に接続されたキャパシタ接
点を形成するステップと、前記キャパシタ接点を使用し
てビット線トレンチを形成し、前記ビット線トレンチを
位置合せするステップと、前記ビット線トレンチ内に絶
縁スペーサを形成するステップと、前記トレンチ内に、
前記デバイスに電気的に接続された導電性ビット線を形
成するステップと、前記ビット線の上に層間誘電体を形
成するステップと、前記層間誘電体の上に、前記キャパ
シタ接点に電気的に接続するようにキャパシタを形成す
るステップとを含む、キャパシタ・オーバ・ビット線集
積回路デバイスを製作する方法。 （２）前記絶縁スペーサを形成する前記ステップが、前
記キャパシタ接点上に前記絶縁スペーサの１つを形成す
るステップを含む、上記（１）に記載の方法。 （３）前記キャパシタ接点を形成する前記ステップが前
記キャパシタ接点の上にキャップを形成するステップを
含み、前記キャップが前記ビット線トレンチを形成する
前記ステップ中に前記キャパシタ接点を保護し、前記キ
ャップが前記ビット線トレンチと前記キャパシタ接点を
位置合せする、上記（１）に記載の方法。 （４）前記ビット線を形成する前記ステップが、ダマシ
ン処理を使用して前記ビット線トレンチ内に導電材料を
付着するステップを含む、上記（１）に記載の方法。 （５）前記デバイスの前記形成ステップが電界効果トラ
ンジスタを形成するステップを含む、上記（１）に記載
の方法。 （６）前記キャパシタ接点の大きさが前記絶縁スペーサ
の影響を受けない、上記（１）に記載の方法。 （７）デバイスを形成するステップと、前記デバイスに
電気的に接続された接点を形成するステップと、前記接
点を使用してトレンチを形成し前記トレンチを位置合せ
するステップと、前記トレンチ内にスペーサを形成する
ステップと、前記トレンチ内に、前記デバイスに電気的
に接続された第１導体を形成するステップと、前記第１
導体の上に絶縁体を形成するステップと、前記絶縁体の
上に、前記接点に電気的に接続するように第２導体を形
成するステップとを含む、マルチレベル相互接続を製作
する方法。 （８）前記スペーサを形成する前記ステップが、前記接
点上に前記スペーサの１つを形成するステップを含む、
上記（７）に記載の方法。 （９）前記接点を形成する前記ステップが前記接点の上
にキャップを形成するステップを含み、前記キャップが
前記トレンチを形成する前記ステップ中に前記接点を保
護し、前記キャップが前記トレンチと前記接点を位置合
せする、上記（７）に記載の方法。 （１０）前記第１導体を形成する前記ステップが、ダマ
シン処理を使用して前記トレンチ内に導電材料を付着す
るステップを含む、上記（７）に記載の方法。 （１１）前記デバイスを形成する前記ステップが電界効
果トランジスタを形成するステップを含む、上記（７）
に記載の方法。 （１２）前記接点の大きさが前記スペーサの影響を受け
ない、上記（７）に記載の方法。 （１３）接点と、前記接点に隣接し、前記接点が位置合
せするトレンチと、前記トレンチの壁をライニングする
絶縁スペーサと、前記トレンチ内の導線と、前記ライン
の上の層間誘電体と、前記層間誘電体の上の、前記接点
に電気的に接続されるデバイスとを備える、マルチレベ
ル相互接続デバイス。 （１４）前記絶縁スペーサの１つが前記接点上にある、
上記（１３）に記載のデバイス。 （１５）前記接点の上にキャップをさらに備え、前記キ
ャップが前記トレンチの形成中に前記接点を保護し、前
記キャップが前記トレンチと前記キャパシタ接点を位置
合せする、上記（１３）に記載のデバイス。 （１６）前記導線がダマシン処理を使用して形成され
る、上記（１３）に記載のデバイス。 （１７）前記デバイスが、前記接点によりキャパシタに
電気的に接続される電界効果トランジスタを備える、上
記（１３）に記載のデバイス。 （１８）前記接点の大きさが前記絶縁スペーサの影響を
受けない、上記（１３）に記載のデバイス。 （１９）マルチレベル相互接続を製作する方法であっ
て、第１配線レベルを形成するステップと、前記第１配
線レベルの上に第１絶縁体を形成するステップと、前記
第１配線レベルに電気的に接続される接点を形成するス
テップと、前記接点を使用して前記絶縁体内にトレンチ
を形成し前記トレンチを位置合せするステップと、前記
トレンチ内にスペーサを形成するステップと、前記トレ
ンチ内に中間配線レベルを形成するステップと、前記中
間配線レベルの上に絶縁体を形成するステップと、前記
絶縁体の上に、前記接点に電気的に接続するように第２
配線レベルを形成するステップとを含む方法。 （２０）前記スペーサを形成する前記ステップが、前記
接点上に前記スペーサの１つを形成するステップを含
む、上記（１９）に記載の方法。 （２１）前記接点を形成する前記ステップが前記接点の
上にキャップを形成するステップを含み、前記キャップ
が前記トレンチを形成する前記ステップ中に前記接点を
保護し、前記キャップが前記トレンチと前記接点を位置
合せする、上記（１９）に記載の方法。 （２２）前記中間配線レベルを形成する前記ステップ
が、ダマシン処理を使用して前記トレンチ内に導電材料
を付着するステップを含む、上記（１９）に記載の方
法。 （２３）前記接点の大きさが前記スペーサの影響を受け
ない、上記（１９）に記載の方法。
【図面の簡単な説明】
【図１】本発明による部分的に形成された集積回路の概
略断面図である。
【図２】本発明による部分的に形成された集積回路の断
面の概略図である。
【図３】本発明による部分的に形成された集積回路の断
面の概略図である。
【図４】本発明による部分的に形成された集積回路の断
面の概略図である。
【図５】本発明による部分的に形成された集積回路の断
面の概略図である。
【図６】本発明による部分的に形成された集積回路の断
面の概略図である。
【図７】本発明による部分的に形成された集積回路の断
面の概略図である。
【図８】本発明による部分的に形成された集積回路の断
面の概略図である。
【図９】本発明による部分的に形成された集積回路の断
面の概略図である。
【図１０】本発明による部分的に形成された集積回路の
断面の概略図である。
【図１１】本発明による部分的に形成された集積回路の
断面の概略図である。
【図１２】本発明による部分的に形成された集積回路の
断面の概略図である。
【図１３】本発明の好ましい方法を示す流れ図である。
【図１４】本発明による集積回路配線構造の断面の概略
図である。
【符号の説明】
１０ シリコン基板 １１ 浅いトレンチ絶縁領域 １２ ワード線 １３ 保護絶縁層 ２０ 自己位置合せ接点（ＳＡＣ）ビット線接点ベース ２１ 自己位置合せ接点（ＳＡＣ）キャパシタ接点ベー
ス ２２ 絶縁体 ３０ 第１絶縁層 ３１ キャパシタ接点 ３２ 保護キャップ ４０ ビット線開口 ４１ 側壁スペーサ ４４ 開口 ５０ ビット線接点開口 ６０ ビット線 ８０ 誘電体 ９０ キャパシタ開口 １００ キャパシタ １２０ ｐウェル領域 １２１ ソースおよびドレーン領域 １５０ 基板 ２００ 下部金属配線レベル ２１０ 下部配線レベル ３００ 中間配線レベル ３１０ 中間配線レベル ４００ 上部金属配線レベル ５００ スタッド・レベル ６００ 接触スタッド ７００ スペーサ ８００ 酸化物誘電体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲアリー・ビー・ブロナー アメリカ合衆国12582 ニューヨーク州ス トームヴィル ウッドクリフ・ドライブ 35 (72)発明者 ジェフリー・ピー・ガンビーノ アメリカ合衆国06755 コネチカット州ゲ イローズヴィル ウェバタック・ロード 12 (72)発明者 カール・ジェイ・ラデンス アメリカ合衆国12540 ニューヨーク州ラ グランジェヴィル カチラー・ドライブ 35

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】基板上にデバイスを形成するステップと、 前記デバイスに電気的に接続されたキャパシタ接点を形
    成するステップと、 前記キャパシタ接点を使用してビット線トレンチを形成
    し、前記ビット線トレンチを位置合せするステップと、 前記ビット線トレンチ内に絶縁スペーサを形成するステ
    ップと、 前記トレンチ内に、前記デバイスに電気的に接続された
    導電性ビット線を形成するステップと、 前記ビット線の上に層間誘電体を形成するステップと、 前記層間誘電体の上に、前記キャパシタ接点に電気的に
    接続するようにキャパシタを形成するステップとを含
    む、キャパシタ・オーバ・ビット線集積回路デバイスを
    製作する方法。
  2. 【請求項２】前記絶縁スペーサを形成する前記ステップ
    が、前記キャパシタ接点上に前記絶縁スペーサの１つを
    形成するステップを含む、請求項１に記載の方法。
  3. 【請求項３】前記キャパシタ接点を形成する前記ステッ
    プが前記キャパシタ接点の上にキャップを形成するステ
    ップを含み、前記キャップが前記ビット線トレンチを形
    成する前記ステップ中に前記キャパシタ接点を保護し、
    前記キャップが前記ビット線トレンチと前記キャパシタ
    接点を位置合せする、請求項１に記載の方法。
  4. 【請求項４】前記ビット線を形成する前記ステップが、
    ダマシン処理を使用して前記ビット線トレンチ内に導電
    材料を付着するステップを含む、請求項１に記載の方
    法。
  5. 【請求項５】前記デバイスの前記形成ステップが電界効
    果トランジスタを形成するステップを含む、請求項１に
    記載の方法。
  6. 【請求項６】前記キャパシタ接点の大きさが前記絶縁ス
    ペーサの影響を受けない、請求項１に記載の方法。
  7. 【請求項７】デバイスを形成するステップと、前記デバ
    イスに電気的に接続された接点を形成するステップと、
    前記接点を使用してトレンチを形成し前記トレンチを位
    置合せするステップと、 前記トレンチ内にスペーサを形成するステップと、 前記トレンチ内に、前記デバイスに電気的に接続された
    第１導体を形成するステップと、 前記第１導体の上に絶縁体を形成するステップと、 前記絶縁体の上に、前記接点に電気的に接続するように
    第２導体を形成するステップとを含む、マルチレベル相
    互接続を製作する方法。
  8. 【請求項８】前記スペーサを形成する前記ステップが、
    前記接点上に前記スペーサの１つを形成するステップを
    含む、請求項７に記載の方法。
  9. 【請求項９】前記接点を形成する前記ステップが前記接
    点の上にキャップを形成するステップを含み、前記キャ
    ップが前記トレンチを形成する前記ステップ中に前記接
    点を保護し、前記キャップが前記トレンチと前記接点を
    位置合せする、請求項７に記載の方法。
  10. 【請求項１０】前記第１導体を形成する前記ステップ
    が、ダマシン処理を使用して前記トレンチ内に導電材料
    を付着するステップを含む、請求項７に記載の方法。
  11. 【請求項１１】前記デバイスを形成する前記ステップが
    電界効果トランジスタを形成するステップを含む、請求
    項７に記載の方法。
  12. 【請求項１２】前記接点の大きさが前記スペーサの影響
    を受けない、請求項７に記載の方法。
  13. 【請求項１３】接点と、 前記接点に隣接し、前記接点が位置合せするトレンチ
    と、 前記トレンチの壁をライニングする絶縁スペーサと、 前記トレンチ内の導線と、 前記ラインの上の層間誘電体と、 前記層間誘電体の上の、前記接点に電気的に接続される
    デバイスとを備える、マルチレベル相互接続デバイス。
  14. 【請求項１４】前記絶縁スペーサの１つが前記接点上に
    ある、請求項１３に記載のデバイス。
  15. 【請求項１５】前記接点の上にキャップをさらに備え、
    前記キャップが前記トレンチの形成中に前記接点を保護
    し、前記キャップが前記トレンチと前記キャパシタ接点
    を位置合せする、請求項１３に記載のデバイス。
  16. 【請求項１６】前記導線がダマシン処理を使用して形成
    される、請求項１３に記載のデバイス。
  17. 【請求項１７】前記デバイスが、前記接点によりキャパ
    シタに電気的に接続される電界効果トランジスタを備え
    る、請求項１３に記載のデバイス。
  18. 【請求項１８】前記接点の大きさが前記絶縁スペーサの
    影響を受けない、請求項１３に記載のデバイス。
  19. 【請求項１９】マルチレベル相互接続を製作する方法で
    あって、 第１配線レベルを形成するステップと、 前記第１配線レベルの上に第１絶縁体を形成するステッ
    プと、 前記第１配線レベルに電気的に接続される接点を形成す
    るステップと、 前記接点を使用して前記絶縁体内にトレンチを形成し前
    記トレンチを位置合せするステップと、 前記トレンチ内にスペーサを形成するステップと、 前記トレンチ内に中間配線レベルを形成するステップ
    と、 前記中間配線レベルの上に絶縁体を形成するステップ
    と、 前記絶縁体の上に、前記接点に電気的に接続するように
    第２配線レベルを形成するステップとを含む方法。
  20. 【請求項２０】前記スペーサを形成する前記ステップ
    が、前記接点上に前記スペーサの１つを形成するステッ
    プを含む、請求項１９に記載の方法。
  21. 【請求項２１】前記接点を形成する前記ステップが前記
    接点の上にキャップを形成するステップを含み、前記キ
    ャップが前記トレンチを形成する前記ステップ中に前記
    接点を保護し、前記キャップが前記トレンチと前記接点
    を位置合せする、請求項１９に記載の方法。
  22. 【請求項２２】前記中間配線レベルを形成する前記ステ
    ップが、ダマシン処理を使用して前記トレンチ内に導電
    材料を付着するステップを含む、請求項１９に記載の方
    法。
  23. 【請求項２３】前記接点の大きさが前記スペーサの影響
    を受けない、請求項１９に記載の方法。
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