JP2000315777A - 自己位置合せダマシン相互接続 - Google Patents
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Abstract
ャパシタ・オーバ・ビット線集積回路デバイスのための
構造および方法を提供すること。 【解決手段】 キャパシタ・オーバ・ビット線集積回路
デバイスのための構造および方法は、基板上にデバイス
を形成すること、このデバイスに電気的に接続されるキ
ャパシタ接点を形成すること、キャパシタ接点を使用し
てビット線トレンチを形成しビット線トレンチを位置合
せすること、ビット線トレンチ内に絶縁スペーサを形成
すること、トレンチ内に、上記デバイスに電気的に接続
される導電性ビット線を形成すること、ビット線の上に
層間誘電体を形成すること、および層間誘電体の上に、
上記キャパシタ接点に電気的に接続するようにキャパシ
タを形成することを含む。
Description
バイスのマルチレベル相互接続に関し、さらに詳細に
は、回路のサイズを小さくし製作効率を高めるためにキ
ャパシタ接点をビット線より前に形成する、キャパシタ
・オーバ・ビット線(COB)構造を有するDRAMデ
バイスに関する。
タ、信号および電力の流れの経路を定める働きをするワ
イヤ・レベルとバイア接触レベルとを含むマルチレベル
相互接続構造を含む。ダイナミック・ランダム・アクセ
ス・メモリ・チップ(DRAM)、静的ランダム・アク
セス・メモリ(SRAM)または他のプログラマブル・
アレイ・デバイスなど回路フィーチャの規則的アレイを
含む高機能高密度の集積回路チップの場合には、最小ピ
ッチの線およびスペースでプリントされるワイヤなどの
フィーチャのアレイを含むことができる。配線の低レベ
ルから高レベルへの最小ピッチ・アレイを通過する相互
接続の経路を定めることが有利かつ望ましい。
て、DRAMアレイ内のDRAMビット線レベルがあ
り、キャパシタなどの記憶装置、この記憶装置とのデー
タの流れを制御するトランジスタ、およびこのトランジ
スタを活動化および非活動化させるワード線を含む。さ
らに、キャパシタ接点は、トランジスタとキャパシタの
間の電気的接続を行い、同様に、ビット線接点は、ビッ
ト線とトランジスタの間の電気的接続を行う。スタック
DRAM技術では、キャパシタをビット線の上または下
に配置することができる。キャパシタをビット線の上に
含む構造は、DRAMスタックのキャパシタ・オーバ・
ビット線(COB)デバイスと呼ばれることがある。
RAMは、キャパシタがしばしばビット線接点と短絡す
るという欠点がある。キャパシタ・オーバ・ビット線構
造は、このタイプの欠点がない点で優れている。
は、通常、キャパシタ接点がビット線に隣接し、絶縁ス
ペーサでビット線から分離することができる。従来のキ
ャパシタ・オーバ・ビット線構造のビット線は、通常の
付着、反応性イオン・エッチング(RIE)などのマス
キングおよびエッチング技術を使用して形成される。そ
の後、従来の処理では、ビット線に沿って側壁スペーサ
を形成し、続いてこの側壁スペーサに隣接してキャパシ
タ接点を形成する。
点に利用可能なスペースを限定するため、デバイスのサ
イズが小さくなるにつれて、デバイス性能が低下し、欠
陥率が増加する傾向がある。COB構造を製作する従来
の加工は、本来、デバイスが小型化するのを妨げ、した
がって所与の集積回路デバイスのデバイス密度を制限す
る。また従来のキャパシタ・オーバ・ビット線構造は、
キャパシタ接点とビット線の間隔を増加させ、したがっ
てチップに必要な総面積を増加させることによって、こ
れらの構造間の分離を行うことができる。本発明は、集
積回路の製作に一般に適用可能な自己位置合せ相互接続
構造を提供することによって、全チップ面積をコンパク
トにすることができる。
的は、基板上に電界効果トランジスタを形成し、この電
界効果トランジスタに電気的に接続されるキャパシタ接
点を形成すること、このキャパシタ接点を使用してビッ
ト線トレンチを形成し、ビット線トレンチを位置合せす
ること、このビット線トレンチ内に絶縁スペーサを形成
すること、トレンチ内に、電界効果トランジスタに電気
的に接続される導電性ビット線を形成すること、ビット
線の上に層間誘電体を形成すること、およびこの層間誘
電体の上に、キャパシタ接点に電気的に接続するように
キャパシタを形成することを含む、自己位置合せマルチ
レベル相互接続構造のキャパシタ・オーバ・ビット線集
積回路デバイスのための構造および方法を提供すること
である。
ことは、キャパシタ接点上に絶縁スペーサの1つを形成
することを含む。キャパシタ接点を形成することは、キ
ャパシタ接点の上にキャップを形成することを含み、そ
のキャップがビット線トレンチの形成中にキャパシタ接
点を保護し、キャップがビット線トレンチとキャパシタ
接点を位置合せする。上記ビット線を形成することは、
ダマシン処理を使用してビット線トレンチ内に導電材料
を付着することを含む。
第1配線レベルを形成すること、この第1配線レベルの
上に第1絶縁体を形成すること、第1配線レベルに電気
的に接続される接点を形成すること、この接点を使用し
て上記絶縁体内にトレンチを形成しこのトレンチを位置
合せすること、トレンチ内にスペーサを形成すること、
トレンチ内に中間配線レベルを形成すること、この中間
配線レベルの上に絶縁体を形成すること、およびこの絶
縁体の上に、上記接点に電気的に接続するように第2配
線レベルを形成することを含む。
スペーサの1つを形成することを含む。接点を形成する
ことは、接点の上にキャップを形成することを含み、そ
のキャップが上記トレンチの形成中にその接点を保護
し、キャップがトレンチと接点を位置合せする。中間配
線レベル形成することは、ダマシン処理を使用してトレ
ンチ内に導電材料を付着することを含む。この接点の大
きさは上記スペーサの影響を受けない。
隔が小さくなり、キャパシタ接点がスペーサによって小
さくなるのを防止する。したがって、より重要性が高い
キャパシタ接点の大きさに影響を与えることなく、その
代わりに、より重要性が低いビット線を幾分小さくす
る。したがって本発明によれば、より小さなスタックD
RAMキャパシタ・オーバ・ビット線構造の製作が可能
となって、より大きな密度の集積回路デバイスが可能に
なり、製作費用を減じ、欠陥を少なくし、効率を高め
る。
レベル相互接続集積回路デバイスの形成に一般に適用で
き、DRAMおよびキャパシタ・オーバ・ビット線構造
に限定されないことは当業者に理解されよう。ここに記
載したキャパシタ・オーバ・ビット線構造は、キャパシ
タを配線相互接続レベルの代用とする例示的な実施の形
態として働く。
ワイヤまたは中央配線レベルとの電気的絶縁を保持しな
がら)キャパシタまたは上部配線レベルと基板または下
部配線レベルが相互接続でき、従来の構造より小さなキ
ャパシタ・オーバ・ビット線のスタックDRAM構造を
構築することができる。本発明者は、キャパシタ接点の
大きさがビット線の大きさより重要であることを見出し
た。すなわちビット線を小さくする方が、それと同程度
にキャパシタ接点を小さくするよりも欠陥が実質的に減
少することが判明した。
ト線より前にキャパシタ接点を形成する。さらに具体的
に言えば、以下により詳細に説明するように、本発明で
はキャパシタ接点を形成し、その後、このキャパシタ接
点上に側壁スペーサを形成する。その後、例えばダマシ
ン処理を使用してビット線を形成する。本発明は、キャ
パシタ接点が上記スペーサにより小さくなるのを妨げ
る。したがって、より重要性が高いキャパシタ接点の大
きさは影響を受けず、その代わりに、より重要性が低い
ビット線が幾分小さくなる。したがって本発明によれ
ば、より小さなスタックDRAMキャパシタ・オーバ・
ビット線構造の製作が可能となり、そのためより大きな
密度の集積回路デバイスが可能になり、製作費用が減少
し、欠陥が少なくなり、効率が高まる。
参照すると、本発明の好ましい実施の形態が示してあ
る。図12に示された完全な構造は、側壁スペーサ41
がビット線60用の開口44内に形成され、キャパシタ
接点31用の開口がスペーサ41により小さくならない
ことを示している。したがって、上述のように、より重
要性が高いキャパシタ接点の大きさが保持され、欠陥率
を増加させずにまたは装置の実効性を減じることなく、
このデバイスをより小さく製作することができる。
縁領域11(STI)と、(図12の完全な構造に示さ
れた)ソース、ドレーンおよびpウェル領域121,1
20を含む電界効果トランジスタ(FET)などのトラ
ンジスタを有するシリコン基板10を、従来の付着、エ
ッチングおよびドーピング処理を使用して形成する。こ
の基板は、例えば(100)結晶配向を有するP型単結
晶シリコンを含むことができる。また図1の構造は、ワ
ード線12およびワード線12を取り囲む保護絶縁層1
3を含む。
上に付着される。絶縁層22は、例えばオルトケイ酸テ
トラエチル(TEOS)を使用し低温化学的気相付着
(CVD)処理によって形成された酸化ケイ素を含むこ
とができる。あるいは、例えば約690℃と720℃の
間の温度で常圧TEOS処理によって絶縁層22を形成
することができる。また誘電層は、窒化ケイ素、酸化物
/窒化物/酸化物(ONO)膜またはホウリンケイ酸ガ
ラス(BPSG)から形成することもできる。好ましく
は、化学機械研磨を使用して層22を平面化することが
できる。第1絶縁層30を平面化するために、約200
0Åの厚さを有するスピン・オン・ガラス(SOG)層
を絶縁層の上に形成する。次に酸化物エッチングを使用
して、スピン・オン・ガラス層および絶縁層をエッチ・
バックしプレーナ表面を形成する。
縁層22をパターン化して自己位置合せ接点(SAC)
ビット線接点ベース20および自己位置合せ接点(SA
C)キャパシタ接点ベース21用の開口を形成する。例
えば、C4、F8、C3F8、CH2F2、CO、Ar、O2
のエッチング剤の混合物をタイミング調整モードで使用
して、反応性イオン・エッチング(RIE)で絶縁層2
2を異方性エッチングすることができる。異方性エッチ
ングは、高い選択性を有し窒化ケイ素またはシリコンを
エッチングするよりはるかに高速(例えば200倍)で
酸化ケイ素をエッチングする。
を上記開口内に付着して、ビット線接点ベース20およ
びキャパシタ接点ベース21を形成する。導電層は、任
意の導電材料、金属または合金から形成でき、好ましく
は、ポリシリコン層またはケイ化タングステン(Wsi
x)層あるいはその両方から形成される。ポリシリコン
層の厚さは約300Å〜10,000Åの範囲、さらに
好ましくは約5,000Åであり、ドーピング濃度は約
1×1020〜×1021原子/cm2の間である。ケイ化
タングステン層の厚さは約3,000Å〜10,000
Åの範囲、さらに好ましくは約5,000Åである。例
えば、約550℃〜650℃の処理温度で液相化学的気
相付着(LPCVD)反応を使用して、ドーピングされ
たポリシリコン導電層を形成することができる。例え
ば、約1×1015〜20×1015原子/cm2の注入量
および約20〜80KeVのイオン・エネルギーを有す
るヒ素イオンを使用して、ポリシリコン層をN型イオン
注入でドーピングすることができる。あるいは、ポリシ
リコン層をポリシリコン付着中にその場でドーピングす
ることもでき、またドーピングされていないポリシリコ
ン層を後で上に載せる層によってドーピングすることも
できる。
誘電体30を上記構造体の上に付着しパターン化し、標
準的なリソグラフィ技術を再度使用して、キャパシタ接
点31用の開口を形成する。この開口を上記で論じたよ
うな導電材料で充填してキャパシタ接点31を形成し、
キャパシタ接点31を凹ませることにより保護キャップ
32(例えば、SiN)をキャパシタ接点31の上に形
成し、保護キャップ32を付着し、例えば化学機械研磨
を使用して保護キャップを平面化して保護キャップ32
をキャパシタ接点31の上に残す。キャパシタ接点31
をキャパシタ接点ベース21に電気的に接続する。
造体の上に付着し、反応性イオンエッチング(RIE)
などの選択的エッチングでエッチングして、ビット線開
口40の水平表面から材料を除去し、その垂直表面上に
スペーサ材料41を残す。したがって、ビット線開口4
0がキャパシタ接点31と自己位置合わせされる。
て、図4に示すように、ビット線用の開口40を形成す
る。ビット線トレンチ40のエッチング中に、キャパシ
タ・キャップ32がキャパシタ接点31を保護する。さ
らに、キャパシタ・キャップ32がビット線トレンチ4
0とキャパシタ接点31を位置合せする。
し、これはやはり標準的なリソグラフィ技術によって形
成される。図6では、例えば上記で論じたようなダマシ
ン処理を使用して、ビット線開口40およびビット線接
点50を導電材料で充填して、ビット線およびビット線
接点60を形成する。その後、化学機械研磨(CMP)
などの従来の平面化技術を使用して、ビット線接点を平
面化する。
ングを使用して、キャパシタ接点31の下でビット線6
0を凹ませる。この処理中、キャパシタ接点31がキャ
ップ32で保護される。図8に示すように、やはり上記
で論じたような追加の誘電層80を構造の上に付着し、
従来の平面化技術を使用して平面化する。
技術を再度使用して、キャパシタ開口90をキャパシタ
接点31の上に形成する。また、このエッチング処理で
は保護キャップ32が除去され、導電材料31がキャパ
シタ接点内で露出する。図10に示すように、上記で論
じたような導電性キャパシタ材料100をキャパシタ開
口90内に付着する。その後、例えばCMPを使用し
て、導電性キャパシタ材料を平面化する。あるいは、図
11に示すように、標準的なリソグラフィおよびRIE
処理を使用して、キャパシタを形成することもできる。
この場合には、誘電体80を予め平面化してキャップ3
2を露出させ開口させる。最後の図12は、図11に類
似するが、ワード線12の下のトランジスタに関するさ
らなる細部(例えば、ソース/ドレイン121およびp
ウェル120)を含んでいる。
的に示す流れ図である。さらに詳細には、図13のブロ
ック131で、電界効果トランジスタを含む基板10を
形成する。ブロック132で、ビット線接点ベース20
およびキャパシタ接点ベース21を形成する。ブロック
133で、キャパシタ接点31を形成する。ブロック1
34でビット線トレンチ40を形成し、ブロック135
でそのビット線トレンチの両側にスペーサ41を形成す
る。
を導電材料60で充填する。ブロック137で、絶縁体
80をビット線60の上に形成する。ブロック138
で、キャパシタ100をキャパシタ接点31の上および
ビット線60の上に形成する。
100が誘電材料80によってビット線60から十分に
絶縁され、ビット線60とキャパシタ100の間の電気
的短絡が防止される。さらに、キャパシタ接点31が絶
縁スペーサ41によって同様にビット線60から十分に
絶縁される。さらに、ビット線60用の開口40内にス
ペーサ41が形成されるので、本発明によりキャパシタ
接点31が小さくなることはない。したがって、より重
要性が高いキャパシタ接点31はその大きさを保持し、
より重要性が低いビット線60は幾分小さくなる。
シン相互接続を提供することは当業者に理解されよう。
キャパシタ100はワイヤ・レベルでもよく、また接点
21は他のワイヤ・レベルでもよく、したがって中間の
ビット線ワイヤ・レベル60と接触することなく、上部
ワイヤ・レベル100と下部ワイヤ・レベル21の間に
接点が形成される。
合せDRAMビット線構造を使用したが、当業者に知ら
れるように、本発明は類似のどんな配線構造にも適用で
きる。例えば、図14は本発明の実施の形態の断面図を
示すが、これは一般的なマルチレベル相互接続構造であ
り、基板150と、上述の技術を使用して、中間の狭い
ピッチの配線レベル300および310から電気絶縁さ
れたスタッド・レベル500によって、上部金属配線レ
ベル400に接続される下部金属配線レベル200とを
含む。接点スタッド600は、中間配線レベル310と
下部の配線レベル210を相互接続する働きをする。酸
化物誘電体800が、配線およびスタッド構造400、
500の周囲に形成される。スタッド500が、上記の
処理を使用して、ワイヤ・レベル300および310に
自己位置合せされ、かつそれらから電気絶縁される。さ
らに、上記の処理を使用して、スタッド500が配線レ
ベル300、310より前に形成され、スペーサ700
がスタッド500の外層上に形成される。したがって、
スペーサ700によってスタッド500が小さくならな
いので、スタッド500はスペーサ700による性能低
下の影響を受けない。
ば、より小さなスタック構造が製作でき、そのためより
高密度の集積回路デバイスが可能になり、製作費用が減
少し、欠陥が少なくなり、効率が高まる。
の事項を開示する。
プと、前記デバイスに電気的に接続されたキャパシタ接
点を形成するステップと、前記キャパシタ接点を使用し
てビット線トレンチを形成し、前記ビット線トレンチを
位置合せするステップと、前記ビット線トレンチ内に絶
縁スペーサを形成するステップと、前記トレンチ内に、
前記デバイスに電気的に接続された導電性ビット線を形
成するステップと、前記ビット線の上に層間誘電体を形
成するステップと、前記層間誘電体の上に、前記キャパ
シタ接点に電気的に接続するようにキャパシタを形成す
るステップとを含む、キャパシタ・オーバ・ビット線集
積回路デバイスを製作する方法。 (2)前記絶縁スペーサを形成する前記ステップが、前
記キャパシタ接点上に前記絶縁スペーサの1つを形成す
るステップを含む、上記(1)に記載の方法。 (3)前記キャパシタ接点を形成する前記ステップが前
記キャパシタ接点の上にキャップを形成するステップを
含み、前記キャップが前記ビット線トレンチを形成する
前記ステップ中に前記キャパシタ接点を保護し、前記キ
ャップが前記ビット線トレンチと前記キャパシタ接点を
位置合せする、上記(1)に記載の方法。 (4)前記ビット線を形成する前記ステップが、ダマシ
ン処理を使用して前記ビット線トレンチ内に導電材料を
付着するステップを含む、上記(1)に記載の方法。 (5)前記デバイスの前記形成ステップが電界効果トラ
ンジスタを形成するステップを含む、上記(1)に記載
の方法。 (6)前記キャパシタ接点の大きさが前記絶縁スペーサ
の影響を受けない、上記(1)に記載の方法。 (7)デバイスを形成するステップと、前記デバイスに
電気的に接続された接点を形成するステップと、前記接
点を使用してトレンチを形成し前記トレンチを位置合せ
するステップと、前記トレンチ内にスペーサを形成する
ステップと、前記トレンチ内に、前記デバイスに電気的
に接続された第1導体を形成するステップと、前記第1
導体の上に絶縁体を形成するステップと、前記絶縁体の
上に、前記接点に電気的に接続するように第2導体を形
成するステップとを含む、マルチレベル相互接続を製作
する方法。 (8)前記スペーサを形成する前記ステップが、前記接
点上に前記スペーサの1つを形成するステップを含む、
上記(7)に記載の方法。 (9)前記接点を形成する前記ステップが前記接点の上
にキャップを形成するステップを含み、前記キャップが
前記トレンチを形成する前記ステップ中に前記接点を保
護し、前記キャップが前記トレンチと前記接点を位置合
せする、上記(7)に記載の方法。 (10)前記第1導体を形成する前記ステップが、ダマ
シン処理を使用して前記トレンチ内に導電材料を付着す
るステップを含む、上記(7)に記載の方法。 (11)前記デバイスを形成する前記ステップが電界効
果トランジスタを形成するステップを含む、上記(7)
に記載の方法。 (12)前記接点の大きさが前記スペーサの影響を受け
ない、上記(7)に記載の方法。 (13)接点と、前記接点に隣接し、前記接点が位置合
せするトレンチと、前記トレンチの壁をライニングする
絶縁スペーサと、前記トレンチ内の導線と、前記ライン
の上の層間誘電体と、前記層間誘電体の上の、前記接点
に電気的に接続されるデバイスとを備える、マルチレベ
ル相互接続デバイス。 (14)前記絶縁スペーサの1つが前記接点上にある、
上記(13)に記載のデバイス。 (15)前記接点の上にキャップをさらに備え、前記キ
ャップが前記トレンチの形成中に前記接点を保護し、前
記キャップが前記トレンチと前記キャパシタ接点を位置
合せする、上記(13)に記載のデバイス。 (16)前記導線がダマシン処理を使用して形成され
る、上記(13)に記載のデバイス。 (17)前記デバイスが、前記接点によりキャパシタに
電気的に接続される電界効果トランジスタを備える、上
記(13)に記載のデバイス。 (18)前記接点の大きさが前記絶縁スペーサの影響を
受けない、上記(13)に記載のデバイス。 (19)マルチレベル相互接続を製作する方法であっ
て、第1配線レベルを形成するステップと、前記第1配
線レベルの上に第1絶縁体を形成するステップと、前記
第1配線レベルに電気的に接続される接点を形成するス
テップと、前記接点を使用して前記絶縁体内にトレンチ
を形成し前記トレンチを位置合せするステップと、前記
トレンチ内にスペーサを形成するステップと、前記トレ
ンチ内に中間配線レベルを形成するステップと、前記中
間配線レベルの上に絶縁体を形成するステップと、前記
絶縁体の上に、前記接点に電気的に接続するように第2
配線レベルを形成するステップとを含む方法。 (20)前記スペーサを形成する前記ステップが、前記
接点上に前記スペーサの1つを形成するステップを含
む、上記(19)に記載の方法。 (21)前記接点を形成する前記ステップが前記接点の
上にキャップを形成するステップを含み、前記キャップ
が前記トレンチを形成する前記ステップ中に前記接点を
保護し、前記キャップが前記トレンチと前記接点を位置
合せする、上記(19)に記載の方法。 (22)前記中間配線レベルを形成する前記ステップ
が、ダマシン処理を使用して前記トレンチ内に導電材料
を付着するステップを含む、上記(19)に記載の方
法。 (23)前記接点の大きさが前記スペーサの影響を受け
ない、上記(19)に記載の方法。
略断面図である。
面の概略図である。
面の概略図である。
面の概略図である。
面の概略図である。
面の概略図である。
面の概略図である。
面の概略図である。
面の概略図である。
断面の概略図である。
断面の概略図である。
断面の概略図である。
図である。
ス 22 絶縁体 30 第1絶縁層 31 キャパシタ接点 32 保護キャップ 40 ビット線開口 41 側壁スペーサ 44 開口 50 ビット線接点開口 60 ビット線 80 誘電体 90 キャパシタ開口 100 キャパシタ 120 pウェル領域 121 ソースおよびドレーン領域 150 基板 200 下部金属配線レベル 210 下部配線レベル 300 中間配線レベル 310 中間配線レベル 400 上部金属配線レベル 500 スタッド・レベル 600 接触スタッド 700 スペーサ 800 酸化物誘電体
Claims (23)
- 【請求項1】基板上にデバイスを形成するステップと、 前記デバイスに電気的に接続されたキャパシタ接点を形
成するステップと、 前記キャパシタ接点を使用してビット線トレンチを形成
し、前記ビット線トレンチを位置合せするステップと、 前記ビット線トレンチ内に絶縁スペーサを形成するステ
ップと、 前記トレンチ内に、前記デバイスに電気的に接続された
導電性ビット線を形成するステップと、 前記ビット線の上に層間誘電体を形成するステップと、 前記層間誘電体の上に、前記キャパシタ接点に電気的に
接続するようにキャパシタを形成するステップとを含
む、キャパシタ・オーバ・ビット線集積回路デバイスを
製作する方法。 - 【請求項2】前記絶縁スペーサを形成する前記ステップ
が、前記キャパシタ接点上に前記絶縁スペーサの1つを
形成するステップを含む、請求項1に記載の方法。 - 【請求項3】前記キャパシタ接点を形成する前記ステッ
プが前記キャパシタ接点の上にキャップを形成するステ
ップを含み、前記キャップが前記ビット線トレンチを形
成する前記ステップ中に前記キャパシタ接点を保護し、
前記キャップが前記ビット線トレンチと前記キャパシタ
接点を位置合せする、請求項1に記載の方法。 - 【請求項4】前記ビット線を形成する前記ステップが、
ダマシン処理を使用して前記ビット線トレンチ内に導電
材料を付着するステップを含む、請求項1に記載の方
法。 - 【請求項5】前記デバイスの前記形成ステップが電界効
果トランジスタを形成するステップを含む、請求項1に
記載の方法。 - 【請求項6】前記キャパシタ接点の大きさが前記絶縁ス
ペーサの影響を受けない、請求項1に記載の方法。 - 【請求項7】デバイスを形成するステップと、前記デバ
イスに電気的に接続された接点を形成するステップと、
前記接点を使用してトレンチを形成し前記トレンチを位
置合せするステップと、 前記トレンチ内にスペーサを形成するステップと、 前記トレンチ内に、前記デバイスに電気的に接続された
第1導体を形成するステップと、 前記第1導体の上に絶縁体を形成するステップと、 前記絶縁体の上に、前記接点に電気的に接続するように
第2導体を形成するステップとを含む、マルチレベル相
互接続を製作する方法。 - 【請求項8】前記スペーサを形成する前記ステップが、
前記接点上に前記スペーサの1つを形成するステップを
含む、請求項7に記載の方法。 - 【請求項9】前記接点を形成する前記ステップが前記接
点の上にキャップを形成するステップを含み、前記キャ
ップが前記トレンチを形成する前記ステップ中に前記接
点を保護し、前記キャップが前記トレンチと前記接点を
位置合せする、請求項7に記載の方法。 - 【請求項10】前記第1導体を形成する前記ステップ
が、ダマシン処理を使用して前記トレンチ内に導電材料
を付着するステップを含む、請求項7に記載の方法。 - 【請求項11】前記デバイスを形成する前記ステップが
電界効果トランジスタを形成するステップを含む、請求
項7に記載の方法。 - 【請求項12】前記接点の大きさが前記スペーサの影響
を受けない、請求項7に記載の方法。 - 【請求項13】接点と、 前記接点に隣接し、前記接点が位置合せするトレンチ
と、 前記トレンチの壁をライニングする絶縁スペーサと、 前記トレンチ内の導線と、 前記ラインの上の層間誘電体と、 前記層間誘電体の上の、前記接点に電気的に接続される
デバイスとを備える、マルチレベル相互接続デバイス。 - 【請求項14】前記絶縁スペーサの1つが前記接点上に
ある、請求項13に記載のデバイス。 - 【請求項15】前記接点の上にキャップをさらに備え、
前記キャップが前記トレンチの形成中に前記接点を保護
し、前記キャップが前記トレンチと前記キャパシタ接点
を位置合せする、請求項13に記載のデバイス。 - 【請求項16】前記導線がダマシン処理を使用して形成
される、請求項13に記載のデバイス。 - 【請求項17】前記デバイスが、前記接点によりキャパ
シタに電気的に接続される電界効果トランジスタを備え
る、請求項13に記載のデバイス。 - 【請求項18】前記接点の大きさが前記絶縁スペーサの
影響を受けない、請求項13に記載のデバイス。 - 【請求項19】マルチレベル相互接続を製作する方法で
あって、 第1配線レベルを形成するステップと、 前記第1配線レベルの上に第1絶縁体を形成するステッ
プと、 前記第1配線レベルに電気的に接続される接点を形成す
るステップと、 前記接点を使用して前記絶縁体内にトレンチを形成し前
記トレンチを位置合せするステップと、 前記トレンチ内にスペーサを形成するステップと、 前記トレンチ内に中間配線レベルを形成するステップ
と、 前記中間配線レベルの上に絶縁体を形成するステップ
と、 前記絶縁体の上に、前記接点に電気的に接続するように
第2配線レベルを形成するステップとを含む方法。 - 【請求項20】前記スペーサを形成する前記ステップ
が、前記接点上に前記スペーサの1つを形成するステッ
プを含む、請求項19に記載の方法。 - 【請求項21】前記接点を形成する前記ステップが前記
接点の上にキャップを形成するステップを含み、前記キ
ャップが前記トレンチを形成する前記ステップ中に前記
接点を保護し、前記キャップが前記トレンチと前記接点
を位置合せする、請求項19に記載の方法。 - 【請求項22】前記中間配線レベルを形成する前記ステ
ップが、ダマシン処理を使用して前記トレンチ内に導電
材料を付着するステップを含む、請求項19に記載の方
法。 - 【請求項23】前記接点の大きさが前記スペーサの影響
を受けない、請求項19に記載の方法。
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