KR101928310B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 장치 및 방법에서는 비트라인, 비트라인 노드 콘택 및 스토리지 노드 콘택이 모두 서로 자기정렬 방식으로 형성된다. 이로써 마스크 오정렬에 따른 브릿지 문제를 해결할 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 누설 전류를 방지할 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 마스크 오정렬 문제를 해결할 수 있는 고집적화된 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 내에 게이트 절연막을 개재하여 배치되며 제 1 방향으로 연장되는 복수개의 워드라인들; 상기 기판 상에서 상기 워드라인들과 교차하는 비트라인들; 각각의 비트라인과 상기 기판을 연결하는 비트라인 노드 콘택을 포함하며, 상기 비트라인은 상기 비트라인 노드 콘택과 동일한 폭을 가진다.
상기 비트라인의 측벽은 상기 비트라인 노드 콘택의 측벽과 정렬될 수 있다.
상기 반도체 장치는, 상기 비트라인들과 절연되되 상기 비트라인들 사이에서 상기 기판과 접하는 스토리지 노드 콘택을 더 포함할 수 있으며, 상기 스토리지 노드 콘택의 일 측면과 이에 인접한 비트라인 간의 간격은 상기 스토리지 노드 콘택의 타 측면과 이에 인접한 비트라인 간의 간격과 같을 수 있다.
상기 비트라인 노드 콘택과 상기 스토리지 노드 콘택 간의 거리는 상기 비트라인과 상기 스토리지 노드 콘택 간의 간격과 동일할 수 있다.
상기 반도체 장치는, 상기 스토리지 노드 콘택과 상기 기판 사이에 배치되며 상기 스토리지 노드 콘택 보다 넓은 폭을 가지는 스토리지 노드 패드를 더 포함할 수 있으며, 상기 스토리지 노드 패드의 일 측면은 상기 스토리지 노드 콘택의 일 측면과 정렬될 수 있다.
상기 반도체 장치는, 이웃하는 스토리지 노드 패드들 사이에 개재되는 분리막 패턴을 더 포함할 수 있으며, 상기 분리막 패턴은 상기 비트라인과 수직적으로 중첩될 수 있다.
상기 반도체 장치는, 상기 비트라인 노드 콘택 옆에서 상기 비트라인과 상기 기판 사이에 개재되는 매립 절연막을 더 포함할 수 있으며, 상기 매립 절연막의 측면은 상기 스토리지 노드 콘택의 측면과 정렬될 수 있다.
상기 반도체 장치는, 상기 비트라인과 상기 스토리지 노드 콘택 사이 그리고 상기 비트라인 노드 콘택과 상기 스토리지 노드 콘택 사이에 개재되는 절연 스페이서를 더 포함할 수 있으며, 상기 절연 스페이서는 내부에 에어갭을 포함할 수 있다.
상기 반도체 장치는 상기 스토리지 노드 콘택과 전기적으로 연결되는 정보 저장 요소를 더 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판 내에 일 방향으로 연장되는 워드라인들을 형성하는 단계; 상기 기판 상에 상기 워드라인들과 교차하는 제 1 분리막 패턴들과 이들 사이 공간을 채우는 매립 절연막을 형성하는 단계; 상기 매립 절연막을 패터닝하여 비트라인 노드홀을 형성하는 단계; 상기 매립 절연막의 상부를 리세스시켜 상기 분리막 패턴들의 상부 측벽을 노출시키는 단계; 상기 제 1 분리막 패턴들의 상부 측벽들과 상기 비트라인 노드홀의 측벽을 덮는 스페이서들을 형성하는 단계; 및 상기 매립 절연막 상의 상기 제 1 분리막 패턴들 사이의 공간에 배치되는 비트라인과 상기 비트라인 노드홀 안에 비트라인 노드 콘택을 형성하는 단계를 포함할 수 있다.
일 예에 있어서, 상기 제 1 분리막 패턴은 도전 물질로 형성될 수 있으며, 이때 상기 방법은 상기 제 1 분리막 패턴의 일부분을 제거하여 플러그 형태의 스토리지 노드 콘택을 형성하는 단계를 더 포함할 수 있다.
다른 예에 있어서, 상기 제 1 분리막 패턴은 절연 물질로 형성될 수 있으며, 상기 방법은, 상기 제 1 분리막 패턴의 일부분을 제거하여 스토리지 노드홀을 형성하는 단계; 및 상기 스토리지 노드홀 안에 스토리지 노드 콘택을 형성하는 단계를 더 포함할 수 있다.
또 다른 예에 있어서, 상기 방법은, 상기 제 1 분리막 패턴을 제거하는 단계; 및 상기 제 1 분리막 패턴이 있던 곳의 일부에 스토리지 노드 콘택을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 제 1 분리막 패턴들을 형성하기 전에, 상기 각각의 워드라인 상에 상기 기판으로부터 돌출된 캐핑막 패턴을 형성하는 단계; 상기 기판 상에 이웃하는 캐핑막 패턴들 사이에 제 2 분리막 패턴을 형성하는 단계; 및 상기 제 2 분리막 패턴들 사이 그리고 상기 캐핑막 패턴들 사이에서 상기 기판과 접하는 스토리지 노드 패드를 형성하는 단계를 더 포함할 수 있으며, 이때 상기 비트라인 노드홀을 형성하는 단계는, 상기 스토리지 노드 패드 및 상기 제 2 분리막 패턴을 일부 제거하는 단계를 포함할 수 있다.
상기 스페이서를 형성하는 단계는, 상기 비트라인 노드홀의 측벽을 덮는 희생막 스페이서를 형성하는 단계; 상기 희생막 스페이서의 측벽을 덮는 외부 스페이서를 형성하는 단계; 및 상기 희생막 스페이서를 제거하여 에어갭을 만드는 단계를 포함할 수 있다.
이때 상기 희생막 스페이서는 탄화수소막으로 형성될 수 있으며, 상기 희생막 스페이서를 제거하는 단계는 애싱공정을 진행하여 상기 희생막 스페이서를 분해시킬 수 있다.
본 발명에 따른 반도체 장치는 비트라인과 비트라인 노드 콘택이 서로 정렬된 측벽을 가지며, 비트라인들과 스토리지 노드 콘택들 간의 간격이 일정하여 셀 산포를 줄이며, 신뢰성을 향상시킬 수 있다.
상기 비트라인과 상기 스토리지 노드 콘택 사이 그리고 상기 비트라인 노드 콘택과 상기 스토리지 노드 콘택 사이에 개재되는 절연 스페이서가 내부에 에어갭을 포함하므로, 절연성을 증가시켜 상기 스토리지 노드 콘택과 상기 비트라인 간의 누설 전류를 방지할 수 있다.
상기 반도체 장치는 기판 상으로 돌출된 캐핑막 패턴들과 분리막 패턴들에 의해 한정된 공간에 배치되는 스토리지 노드 패드를 포함한다. 상기 스토리지 노드 패드들이 기판의 활성 영역과 접하는 면적이 넓어져 스토리지 노드 패드와 기판 사이의 컨택(contact) 저항을 줄일 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 스토리지 노드 콘택이 배치될 영역에 분리막 패턴을 먼저 형성하고 이를 이용하여 자기 정렬 방식으로 비트라인과 비트라인 노드 콘택을 형성하므로 마스크 오정렬에 따른 브릿지 문제를 해결할 수 있다. 이로써 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
또한, 본 발명에 따른 분리막 패턴과 분리막 패턴은 더블 패터닝 기술(Double patterning tech.)을 이용하여 형성될 수 있어, EUV광원이 아닌 ArF 및/또는 KrF 광원을 이용한 포토리소그라피로 구현될 수 있어, 제조 단가를 낮출 수 있다.
도 1a는 본 발명의 일 예에 따른 반도체 장치의 레이아웃이다.
도 1b는 도 1a의 일 부분의 사시도이다.
도 1c는 도 1a를 C-C'선으로 자른 단면도를 나타낸다.
도 2a 및 2b는 본 발명의 예들에 따라 도 1c의 'P1' 부분을 확대한 단면도들이다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a는 도 1a의 반도체 장치를 형성하는 과정을 순차적으로 나타내는 평면도들이다.
도 3b, 4b, 5b, 6b, 7b, 7c, 8b, 9b, 9c, 10b 및 11b는 도 1b의 반도체 장치를 형성하는 과정을 순차적으로 나타내는 사시도들이다.
도 12a는 본 발명의 다른 예에 따른 도 1a의 반도체 장치를 형성하는 과정의 일부분을 나타내는 평면도이다.
도 12b는 본 발명의 다른 예에 따른 도 1b의 반도체 장치를 형성하는 과정의 일부분을 나타내는 사시도이다.
도 13a는 본 발명의 또 다른 예에 따른 반도체 장치의 평면도이다.
도 13b는 도 13a를 D-D'선 및 E-E'선으로 자른 단면도이다.
도 14a, 15a, 16a, 17a, 18a 및 19a는 도 13a의 평면도를 가지는 반도체 장치의 제조 방법을 순차적으로 나타내는 평면도들이다.
도 14b, 15b, 16b, 16c, 17b, 18b 및 19b는 도 13b의 평면도를 가지는 반도체 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 20은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 21은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 일 예에 따른 반도체 장치의 레이아웃이다. 도 1b는 도 1a의 일 부분의 사시도이다. 도 1c는 도 1a를 C-C'선으로 자른 단면도를 나타낸다.
도 1a, 1b 및 1c를 참조하면, 기판(1)에는 활성 영역(AR)을 정의하는 소자분리막(3)이 배치된다. 상기 활성 영역(AR)은 평면적으로 제 1 방향(D1)으로 길쭉한 바(Bar) 형태를 가질 수 있으며, 복수개로 서로 평행하게 배치될 수 있다. 하나의 활성 영역(AR)의 중심은 다른 하나의 활성 영역(AR)의 단부와 인접하게 배치될 수 있다. 상기 기판(1) 내에는 상기 활성 영역(AR)과 상기 소자분리막(3)을 가로질러 제 2 방향(D2)으로 연장되는 복수개의 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)은 폴리실리콘, 금속 실리사이드 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 제 2 방향(D2)은 상기 제 1 방향(D1)과 교차한다. 상기 워드라인들(WL)의 상부면은 상기 기판(1)의 상부면 보다 낮게 배치될 수 있다. 상기 워드라인들(WL)과 상기 기판(1) 사이에는 게이트 절연막(5)이 개재된다. 상기 워드라인(WL)의 일 측의 상기 기판(1)에는 제 1 불순물 주입 영역(6s)이 배치되고, 상기 워드라인(WL)의 타 측의 상기 기판(1)에는 제 2 불순물 주입 영역(6d)이 배치된다.
상기 워드라인들(WL)의 상부에는 제 1 캐핑막 패턴(7)이 배치될 수 있다. 상기 제 1 캐핑막 패턴(7)은 상기 기판(1)의 상부면 보다 돌출된다. 즉, 상기 제 1 캐핑막 패턴(7)의 상부면은 상기 기판(1)의 상부면 보다 높다. 상기 제 1 캐핑막 패턴(7)은 예를 들면 실리콘 질화막 및/또는 실리콘 산화질화막으로 형성될 수 있다. 이웃하는 캐핑막 패턴들(7) 사이에서, 상기 제 1 불순물 주입 영역(6s)과 접하는 스토리지 노드 패드들(XP)이 배치된다. 또한, 이웃하는 캐핑막 패턴들(7) 사이에서, 이웃하는 상기 스토리지 노드 패드들(XP) 사이에 상기 소자분리막(3)과 접하는 제 1 분리막 패턴(9)이 배치된다. 상기 제 1 분리막 패턴(9)은 상기 캐핑막 패턴들(7)과 동일한 물질로 형성될 수 있다. 상기 제 1 분리막 패턴(9), 상기 스토리지 노드 패드들(XP) 및 상기 제 1 캐핑막 패턴(7)의 상부면들은 공면을 이룰 수 있다.
상기 스토리지 노드 패드들(XP)이 제 1 분리막 패턴(9)에 의해 서로 이격된다. 상기 스토리지 노드 패드들(XP)의 평면형태는 사각형과 비슷하나, 비트라인 노드 콘택(DC)에 인접한 부분은 굴곡진다.
본 발명의 스토리지 노드 패드들(XP)의 하부면은 기존의 원기둥 형태의 스토리지 노드 패드의 하부면 보다 넓다. 따라서, 기존의 원기둥 형태의 스토리지 노드 패드를 가지는 구조와 비교할 경우, 본 발명의 구조에서 상기 스토리지 노드 패드들(XP)이 상기 기판(1)의 활성 영역과 접하는 면적이 약 1.37배 넓어질 수 있다. 이로써, 상기 스토리지 노드 패드(XP)와 상기 제 1 불순물 주입 영역(6s) 사이의 컨택(contact) 저항을 줄일 수 있다.
본 실시예에서, 상기 워드라인들(WL)이 상기 기판(1) 내에 배치되므로 셀 트랜지스터가 리세스된 채널 영역을 가지게 된다. 이로써 쇼트 채널 효과(short channel effect) 특성을 개선할 수 있어 고집적화된 반도체 장치에서 누설 전류를 최소화할 수 있다.
상기 기판(1) 상에는 상기 제 1 방향(D1)과 상기 제 2 방향(D2)과 동시에 교차하는 제 3 방향(D3)으로 연장되는 비트라인(BL)이 배치된다. 상기 비트라인(BL)은 상기 제 1 분리막 패턴들(9)과 수직적으로 중첩될 수 있다. 상기 비트라인(BL)은 금속함유막일 수 있다. 상기 비트라인(BL)은 비트라인 노드 콘택(DC)에 의해 상기 제 2 불순물 주입 영역(6d)과 전기적으로 연결된다. 상기 비트라인 노드 콘택(DC)은 금속실리사이드막, 폴리실리콘막, 금속질화막, 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 비트라인(BL)은 상기 비트라인 노드 콘택(DC)과 동일한 폭을 가진다. 상기 비트라인(BL)의 측벽은 상기 비트라인 노드 콘택(DC)의 측벽과 정렬된다. 상기 비트라인 노드 콘택(DC) 옆에서 상기 비트라인(BL)과 상기 제 1 분리막 패턴(9) 사이에는 제 1 매립 절연막(13)이 개재된다. 상기 제 1 매립 절연막(13)은 절연 스페이서(15)의 일부와 상기 스토리지 노드 패드(XP)의 일부 사이에도 개재된다.
상기 비트라인들(BL) 사이에 상기 스토리지 노드 패드들(XP)과 각각 접하는 스토리지 노드 콘택들(BC)이 배치된다. 상기 스토리지 노드 콘택들(BC) 사이에는 제 2 매립 절연막들(17)이 개재된다. 상기 스토리지 노드 콘택들(BC)의 측면은 상기 제 2 매립 절연막들(17)의 측면과 옆으로 정렬될 수 있다.
상기 스토리지 노드 콘택(BC)은 금속실리사이드막, 폴리실리콘막, 금속질화막 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 스토리지 노드 콘택(BC)은 상기 제 1 매립 절연막(13)의 측벽과 위아래로 정렬되는 측벽을 가질 수 있다. 상기 스토리지 노드 콘택들(BC)과 상기 비트라인들(BL)의 간격은 위치에 상관없이 거의 일정하다. 이와 같이, 상기 비트라인(BL)과 상기 비트라인 노드 콘택(DC)이 서로 정렬된 측벽을 가지며, 상기 비트라인들(BL)과 상기 스토리지 노드 콘택(BC)들 간의 간격이 일정하여 셀 산포를 줄이며, 신뢰성을 향상시킬 수 있다.
도 1a 내지 1c, 2a 및 2b를 참조하면, 상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이, 상기 비트라인 노드 콘택(DC)과 상기 스토리지 노드 콘택(BC) 사이 그리고 상기 비트라인 노드 콘택(DC)과 상기 스토리지 노드 패드(XP) 사이에는 절연 스페이서(15)가 개재된다. 상기 절연 스페이서(15)는 절연성 물질의 단일막 또는 복수층의 막으로 형성될 수 있다. 또는 상기 절연 스페이서(15)는 에어갭(AG)을 포함할 수 있다. 이때에는 상기 절연 스페이서(15)는 도 2a에서처럼 내부 스페이서(15b), 에어갭(AG) 및 외부 스페이서(15a)의 삼중 구조를 가질 수 있다. 상기 내부 스페이서(15b)와 상기 외부 스페이서(15a)은 절연성 물질로 형성될 수 있다. 또는 상기 절연 스페이서(15)는 도 2b에서처럼 상기 내부 스페이서(15b) 없이 에어갭(AG)과 외부 스페이서(15a)의 이중 구조를 가질 수 있다. 상기 절연 스페이서(15)가 내부에 에어갭(AG)을 포함하므로, 절연성을 증가시켜 상기 스토리지 노드 콘택(BC)과 상기 비트라인(BL) 간의 누설 전류를 방지할 수 있다.
상기 스토리지 노드 콘택(BC), 상기 비트라인(BL) 및 상기 절연 스페이서(15)의 폭들은 거의 서로 같을 수 있다.
상기 비트라인(BL) 상에는 제 2 캐핑막 패턴(19)이 배치된다. 상기 제 2 캐핑막 패턴(19)은 상기 제 1 캐핑막 패턴(7)과 동일한 물질을 포함할 수 있다.
상기 스토리지 노드 콘택(BC) 상에는 정보 저장 요소가 배치될 수 있다. 본 실시예에서, 상기 정보 저장 요소는 하부전극(BE), 유전막(미도시) 및 상부전극(미도시)을 포함하는 캐패시터일) 수 있으며, 상기 반도체 장치는 디램 장치일 수 있다. 도시하지는 않았지만, 상기 하부전극(BE)의 측벽은, 이의 쓰러짐을 막는 지지막 패턴들(미도시)과 접할 수 있다. 상기 하부전극(BE)은 플러그형 또는 기둥 형태를 가질 수 있다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a는 도 1a의 반도체 장치를 형성하는 과정을 순차적으로 나타내는 평면도들이다. 도 3b, 4b, 5b, 6b, 7b, 7c, 8b, 9b, 9c, 10b 및 11b는 도 1b의 반도체 장치를 형성하는 과정을 순차적으로 나타내는 사시도들이다.
도 3a 및 3b를 참조하면, 기판(1)에 소자분리막(3)을 형성하여 활성 영역(AR)을 정의한다. 상기 기판(1)은 예를 들면 실리콘 웨이퍼 기판이거나 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 소자분리막(3)은 STI(Shallow Trench Isolation)와 같은 방법을 이용하여 형성될 수 있다. 상기 소자분리막(3)은 예를 들면, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에 적어도 하나로 형성될 수 있다. 상기 기판(1) 상에 제 2 방향(D2)으로 복수개의 라인 형태의 제 1 마스크 패턴(미도시)을 형성하고 이를 식각 마스크로 이용하여 상기 소자분리막(3)과 상기 활성 영역(AR)의 상기 기판(1)을 식각하여 제 1 그루브(G1)를 형성한다. 이때 식각 레서피를 조절하여 상기 소자분리막(3)의 식각률이 상기 기판(1)의 식각률보다 높게 할 수 있다. 이로써 상기 제 1 그루브(G1)의 하부면은 굴곡질 수 있다. 상기 그루브(G1)에 의해 노출된 상기 기판(1)에 게이트 절연막(5)을 형성한다. 상기 게이트 절연막(5)은 예를 들면 열산화막으로 형성될 수 있다. 상기 게이트 절연막(5)이 형성된 상기 제 1 그루브(G1) 내에 도전막을 적층하고 리세스시키어 워드라인(WL)을 형성한다.
계속해서, 도 3a 및 3b를 참조하면, 상기 제 1 그루브(G1) 내에서 상기 워드라인(WL) 상에 제 1 캐핑막 패턴(7)을 형성한다. 상기 제 1 캐핑막 패턴(7)은 예를 들면 실리콘 질화막 및/또는 실리콘산화질화막으로 형성될 수 있다. 상기 제 1 캐핑막 패턴(7)을 형성하기 위하여 절연성인 캐핑막을 적층하여 상기 워드라인(WL) 상부의 상기 제 1 그루브(G1)을 채운 후에 평탄화 식각 공정을 진행한다. 상기 제 1 캐핑막 패턴(7)의 상부면은 상기 기판(1)의 상부면 보다 높게 돌출되도록 형성된다. 상기 제 1 캐핑막 패턴(7)을 형성한 후에, 상기 제 1 마스크 패턴(미도시)을 선택적으로 제거한다. 이로써 상기 제 1 캐핑막 패턴(7)의 돌출된 측면과 상기 소자분리막(3) 및 상기 활성 영역(AR)의 상기 기판(1)의 상부면이 노출된다. 이온 주입 공정을 진행하여 상기 활성 영역(AR)에서 노출된 상기 기판(1) 속에 제 1 불순물 주입 영역(6s)과 제 2 불순물 주입 영역(6d)을 형성한다. 상기 제 1 불순물 주입 영역(6s)과 상기 제 2 불순물 주입 영역(6d)은 같은 도전형으로, 예를 들면 N형의 불순물로 도핑될 수 있다. 상기 제 1 불순물 주입 영역(6s)과 상기 제 2 불순물 주입 영역(6d)의 깊이는 다를 수 있으며, 이를 위해 복수의 이온주입 공정이 진행될 수 있다.
도 5a 및 5b를 참조하면, 상기 기판(1) 상에 상기 제 1 캐핑막 패턴(7)과 교차하는 제 1 분리막 패턴(9)을 형성한다. 상기 제 1 분리막 패턴(9)은 실리콘 질화막 및/또는 실리콘 산화질화막으로 형성될 수 있다. 상기 제 1 분리막 패턴(9)을 형성하기 위해 도 4b의 결과물 상에, 상기 제 1 분리막 패턴(9)의 형태의 개구부를 가지는 제 2 마스크 패턴(미도시)을 형성하고, 이를 이용하여 상기 제 1 캐핑막 패턴(7)의 일부를 제거한다. 상기 개구부 안에 상기 제 1 분리막 패턴(9)을 형성하고 상기 제 2 마스크 패턴(미도시)을 제거할 수 있다. 이로써 상기 제 1 캐핑막 패턴들(7)과 상기 제 1 분리막 패턴들(9) 사이에서 상기 소자분리막(3)과 상기 기판(1)이 노출될 수 있다.
상기 제 1 마스크 패턴(미도시)과 상기 제 2 마스크 패턴(미도시)을 형성할 때 이중 패터닝 기술(Double patterning technology)를 이용할 수 있다. 이와 같은 이중 패터닝 기술(Double patterning technology)를 이용할 경우, 값비싼 EUV 포토리소그라피 공정을 진행하지 않아도, ArF 및/또는 KrF 광원을 이용하는 포토리소그라피 공정의 한계를 극복하고 보다 작은 폭의 마스크 패턴들을 형성할 수 있다.
도 6a 및 6b를 참조하면, 상기 기판(1) 상에 도전막을 적층하고 평탄화식각 공정을 진행하여 상기 제 1 캐핑막 패턴(7)과 상기 제 1 분리막 패턴들(9)의 상부면들을 노출시키는 동시에 상기 제 1 캐핑막 패턴(7)과 상기 제 1 분리막 패턴들(9) 사이에서 상기 기판(1)과 접하는 예비 스토리지 노드 패드(10)를 형성한다. 상기 도전막은 예를 들면 불순물이 도핑된 폴리실리콘막일 수 있다. 상기 예비 스토리지 노드 패드(10)는 상기 제 1 불순물 주입 영역(6s)과 상기 제 2 불순물 주입 영역(6d)을 연결하도록 형성될 수 있다. 상기 예비 스토리지 노드 패드(10)가 상기 제 1 캐핑막 패턴(7)과 상기 분리막 패턴들(7)과 자기 정렬적으로 형성되므로, 오정렬을 방지할 수 있다. 상기 예비 스토리지 노드 패드(10) 내부의 보이드 형성을 방지하기 위하여 상기 도전막을 형성하는 공정은 증착 공정과 식각 공정을 복수회 반복하여 진행될 수 있다.
도 7a 및 7b를 참조하면, 상기 기판(1) 상에 상기 제 1 분리막 패턴들(9) 사이에서 상기 제 1 캐핑막 패턴(7)과 상기 예비 스토리지 노드 패드(10)들을 가로지르는 제 2 분리막 패턴들(11)을 형성한다. 상기 제 2 분리막 패턴들(11)은 도전막으로 형성되거나 또는 절연막으로 형성될 수 있다. 상기 제 2 분리막 패턴들(11)은 상기 제 1 분리막 패턴들(9), 상기 예비 스토리지 노드 패드들(10) 및 상기 제 1 캐핑막 패턴(7)과 동시에 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 2 분리막 패턴들(11)은 더블 패터닝 기술(Double patterning tech.)을 이용하여 형성될 수 있다. 이로써, EUV광원이 아닌 ArF 및/또는 KrF 광원을 이용한 포토리소그라피로 구현될 수 있어, 제조 단가를 낮출 수 있다.
도 7a 및 7c를 참조하면, 상기 제 2 분리막 패턴들(11) 사이의 공간을 채우는 제 1 매립 절연막(13)을 형성한다. 상기 제 1 매립 절연막(13)은 상기 제 2 분리막 패턴들(11)과 식각 선택비를 가지는 물질로 형성될 수 있다.
여기서 상기 제 2 분리막 패턴들(11)을 먼저 형성한 후에 상기 제 1 매립 절연막(13)을 형성하였지만, 반대로 상기 제 1 매립 절연막(13)을 먼저 형성한 후에, 상기 제 2 분리막 패턴들(11)을 형성할 수도 있다.
도 8a 및 8b를 참조하면, 상기 제 1 매립 절연막(13)을 패터닝하여 비트라인 노드 홀(H1)을 형성한다. 상기 비트라인 노드 홀(H1)은 상기 제 1 분리막 패턴(9), 상기 제 1 캐핑막 패턴(7) 및 상기 예비 스토리지 노드 패드(10)의 상부면들을 부분적을 노출시킬 수 있다. 또한 상기 비트라인 노드 홀(H1)에 의해 상기 제 2 분리막 패턴(11)의 측벽도 일부 노출될 수 있다. 상기 제 2 분리막 패턴(11)은 상기 비트라인 노드홀(H1)이 원치않는 영역으로 넓어지는 것을 방지할 수 있다. 이로써 브릿지 문제를 해결할 수 있다.
상기 비트라인 노드 홀(H1)을 형성하는 과정은 이방성 식각으로 한번에 원하는 직경으로 형성할 수 있다. 또는 상기 비트라인 노드 홀(H1)은 이방성 원하는 직경보다 작게 형성한 후에, 등방성 식각 공정을 진행하여 원하는 직경으로 넓힘으로써 형성될 수 있다. 상기 비트라인 노드 홀(H1)은 상기 제 2 불순물 주입 영역(6d)와 중첩되도록 형성될 수 있다.
도 9a 및 9b를 참조하면, 상기 비트라인 노드 홀(H1)에 의해 노출된 상기 제 1 분리막 패턴(9) 및 상기 예비 스토리지 노드 패드(10)를 제거하여 상기 제 2 불순물 주입 영역(6d)의 상부면을 노출시킨다. 이로써 상기 예비 스토리지 노드 패드(10)의 일부가 제거되어 스토리지 노드 패드(XP)가 형성될 수 있다. 상기 스토리지 노드 패드(XP)는 상기 제 2 불순물 주입 영역(6d)이 아닌 상기 제 1 불순물 주입 영역(6s)과 접하게 된다. 또한 상기 스토리지 노드 패드(XP)는 4 변을 가지나, 이중 한 변은 상기 비트라인 노드 홀(H1)의 둥근 측벽 일부를 구성할 수 있다. 상기 홀(H1)을 형성하는 동안 상기 제 1 캐핑막 패턴(7)도 일부 제거될 수 있다. 또한 이때 상기 제 1 매립 절연막(13)의 상부도 리세스되어 상기 제 2 분리막 패턴(11)의 상부 측벽이 노출된다.
도 9a 및 9c를 참조하면, 상기 기판(1)의 결과물 상에 스페이서막을 콘포말하게 형성한 후, 이방성 식각 공정을 진행하여 상기 제 2 분리막 패턴(11), 상기 제 1 매립 절연막(13), 상기 제 1 분리막 패턴(9) 및 상기 스토리지 노드 패드(XP)의 측벽들을 덮는 절연 스페이서(15)를 형성한다. 상기 절연 스페이서(15)가 절연성 물질의 단일막 또는 복수층의 막으로 구성될 경우, 절연성 물질막을 1회 또는 복수회 증착한 후, 이방성 식각 공정을 진행함으로써 형성될 수 있다. 만약 상기 절연 스페이서(15)가 도 2a 및 2b에서처럼 에어갭(AG)을 포함할 경우, 상기 절연 스페이서(15)를 형성하는 과정은 다음과 같다. 먼저, 도 2a에서처럼 내부 스페이서(15b)를 형성한다. 상기 내부 스페이서(15b)은 다양한 절연 물질로 형성될 수 있다. 상기 내부 스페이서(15b)는 도 2b에서처럼 생략될 수도 있다. 상기 에어갭(AG)이 형성될 영역에 희생막 스페이서를 형성한다. 상기 희생막 스페이서의 측벽을 덮는 외부 스페이서(15a)를 형성한다. 그리고 상기 희생막 스페이서를 선택적으로 제거하여 에어갭(AG)을 형성한다. 이 과정을 구체적으로 설명하기로 한다.
일 예에 있어서, 상기 희생막 스페이서는 탄화수소막이거나 또는 열에 의해 분해되는 고분자막일 수 있다. 이때 상기 외부 스페이서(15a)는 다공성 실리콘산화탄화수소막(SiOCH)일 수 있다. 상기 희생막 스페이서를 선택적으로 제거하기 위하여 애싱 공정을 진행하거나 또는 열을 가한다. 이로써 애싱 공정에서 산소등이 상기 다공성인 외부 스페이서(15a)를 통과하여 상기 탄화수소막과 반응하여 상기 희생막 스페이서가 이산화탄소, 일산화탄소 및 메탄 가스등으로 변하거나 또는 열에 의해 고분자막이 분해되어 가스들이 생성되고 이 가스들은 상기 외부 스페이서(15a)를 투과해서 밖으로 빠져나가게 된다. 이로써 에어갭(AG)을 형성할 수 있다.
또는 다른 예에 있어서, 상기 희생막 스페이서는 상기 내부 및 상기 외부 스페이서(15b, 15a)와 식각 선택비를 가지는 물질일 수 있다. 만약 상기 희생막 스페이서가 실리콘 산화막일 경우, 상기 내부 및 상기 외부 스페이서(15b, 15a)는 실리콘 질화막으로 형성될 수 있다. 상기 외부 스페이서(15b)의 일부를 제거한 후 등방성 식각 공정으로 상기 희생막 스페이서를 선택적으로 제거한다. 그리고 상기 외부 스페이서(15b)의 제거된 일부를 별도의 절연막으로 막을 수 있다.
도 10a 및 10b를 참조하면, 상기 기판(1) 상에 도전막을 적층하여 상기 비트라인 노드홀(H1)과 상기 리세스된 제 1 매립 절연막(13) 상의 상기 제 2 분리막 패턴들(11) 사이 공간을 채우고, 평탄화 식각 공정을 진행하여 상기 비트라인 노드홀(H1)에 비트라인 노드 콘택을 형성하는 동시에 상기 제 1 매립 절연막(13) 상에 비트라인(BL)을 형성한다. 그리고 상기 비트라인(BL) 상에 제 2 캐핑막 패턴(19)을 형성한다. 상기 제 2 캐핑막 패턴(19)은 상기 제 1 캐핑막 패턴(7)과 동일한 물질로 형성될 수 있다.
도 11a 및 11b를 참조하면, 상기 제 2 분리막 패턴(11)의 위치에 스토리지 노드 콘택들(BC)과 제 2 매립 절연막들(17)을 형성한다. 상기 스토리지 노드 콘택들(BC)은 상기 스토리지 노드 패드(XP)와 접하도록 형성되고 상기 제 2 매립 절연막들(17)은 상기 스토리지 노드 콘택들(BC) 사이에 형성된다. 상기 스토리지 노드 콘택들(BC)과 상기 제 2 매립 절연막(17)을 형성하는 과정은 다음과 같다.
먼저, 상기 제 2 분리막 패턴(11)이 도전막으로 형성된 경우, 상기 제 2 분리막 패턴(11)의 일부를 제거하여 상기 제 2 매립 절연막들(17)을 위한 홀을 형성한다. 상기 제 2 분리막 패턴(11)이 플러그 형태로 남아 상기 스토리지 노드 콘택들(BC)이 될 수 있다. 그리고 상기 홀을 절연막으로 채워 상기 제 2 매립 절연막들(17)을 형성한다.
또는 상기 제 2 분리막 패턴(11)이 절연막으로 형성된 경우, 상기 제 2 분리막 패턴(11)의 일부를 제거하여 상기 스토리지 노드 콘택들(BC)을 위한 홀을 형성한다. 상기 제 2 분리막 패턴(11)이 플러그 형태로 남아 상기 제 2 매립 절연막(17)이 될 수 있다. 그리고 상기 홀을 도전막으로 채워 상기 스토리지 노드 콘택들(BC)을 형성한다.
또는 상기 제 2 분리막 패턴(11)이 도전막이나 절연막 그 어떤 것으로 형성되었든 간에 상기 제 2 분리막 패턴(11)을 모두 제거한 후, 상기 제 2 분리막 패턴(11)이 있던 위치에 다시 증착 공정과 식각 공정을 반복하여 스토리지 노드 콘택들(BC)과 제 2 매립 절연막(17)을 형성할 수 있다.
후속으로 다시 도 1a 내지 도 1c를 참조하여 상기 스토리지 노드 콘택들(BC)과 접하는 하부전극(BE)을 형성한다. 도시하지는 않았지만, 상기 하부 전극(BE) 상에 유전막과 상부전극을 형성한다.
이와 같이 본 발명에 따른 반도체 장치의 제조 방법은 스토리지 노드 콘택(BC)이 배치될 영역에 제 2 분리막 패턴(11)을 먼저 형성하고 이를 이용하여 자기 정렬 방식으로 비트라인(BL)과 비트라인 노드 콘택(DC)을 형성하므로 마스크 오정렬에 따른 브릿지 문제를 해결할 수 있다. 이로써 상기 비트라인(BL), 상기 비트라인 노드 콘택(DC) 및 상기 스토리지 노드 콘택(BC)가 모두 서로에 대하여 자기 정렬될 수 있다. 이로써 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
비트라인 노드홀(H1)은 도 8a, 8b, 9a 및 9b에서처럼 평면적으로 원형 또는 타원형으로 형성될 수 있다. 또는 상기 비트라인 노드홀(H1)의 형태는 이와 다를 수 있다. 이에 대하여 설명하기로 한다.
도 12a는 본 발명의 다른 예에 따른 도 1a의 반도체 장치를 형성하는 과정의 일부분을 나타내는 평면도이다. 도 12b는 본 발명의 다른 예에 따른 도 1b의 반도체 장치를 형성하는 과정의 일부분을 나타내는 사시도이다.
도 12a 및 12b를 참조하면, 제 1 매립 절연막(13)에 비트라인 노드홀(H2)을 형성한다. 상기 비트라인 노드홀(H2)은 사각형 또는 평행사변형일 수 있다. 상기 비트라인 노드홀(H2)은 상기 제 2 불순물 주입 영역(6d)과 중첩되도록 형성된다. 상기 비트라인 노드홀들(H2)은 상기 제 2 분리막 패턴(11)과 상기 제 1 매립 절연막(13) 상에 상기 제 2 불순물 주입 영역들(6d)을 연결하는 사선 형태의 개구부를 포함하는 제 3 마스크 패턴을 이용하여 상기 제 1 매립 절연막(13)을 식각함으로써 형성될 수 있다. 이때 상기 제 2 분리막 패턴(11)의 측벽이 도 8b에서보다 많이 노출된다. 후속으로 위에서 설명한 바와 동일한 공정을 진행할 수 있다.
도 13a는 본 발명의 또 다른 예에 따른 반도체 장치의 평면도이다. 도 13b는 도 13a를 D-D'선 및 E-E'선으로 자른 단면도들이다.
도 13a 및 13b를 참조하면, 기판(1)에는 활성 영역(AR)을 정의하는 소자분리막(3)이 배치된다. 활성 영역들(AR)의 배치가 도 1a 내지 1c에서 설명한 바와 다르다. 상기 활성 영역들(AR)은 서로 평행하게 제 1 방향(D1)으로 길쭉한 바 형태를 가지나, 상기 활성 영역들(AR)의 단부들은 단부들끼리 가깝게 배치되고 중심부들은 중심부들끼리 가깝게 배치된다. 상기 기판(1) 내에는 상기 활성 영역(AR)과 상기 소자분리막(3)을 가로질러 제 2 방향(D2)으로 연장되는 복수개의 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)의 상부면은 상기 기판(1)의 상부면 보다 낮게 배치될 수 있다. 상기 워드라인들(WL)과 상기 기판(1) 사이에는 게이트 절연막(5)이 개재된다. 상기 워드라인(WL)의 일 측의 상기 기판(1)에는 제 1 불순물 주입 영역(6s)이 배치되고, 상기 워드라인(WL)의 타 측의 상기 기판(1)에는 제 2 불순물 주입 영역(6d)이 배치된다.
상기 워드라인들(WL)의 상부에는 제 1 캐핑막 패턴(7)이 배치될 수 있다. 상기 제 1 캐핑막 패턴(7)은 상기 기판(1)의 상부면과 같은 높이의 상부면을 가질 수 있다. 본 예에 따른 반도체 장치는 도 1a 내지 1c의 제 1 분리막 패턴(9)과 스토리지 노드 패드(XP)를 포함하지 않을 수 있다.
상기 기판(1) 상에는 상기 제 1 방향(D1)과 상기 제 2 방향(D2)과 동시에 교차하는 제 3 방향(D3)으로 연장되는 비트라인(BL)이 배치된다. 상기 비트라인(BL)은 비트라인 노드 콘택(DC)에 의해 상기 제 2 불순물 주입 영역(6d)과 전기적으로 연결된다. 상기 비트라인(BL)은 상기 비트라인 노드 콘택(DC)과 동일한 폭을 가진다. 상기 비트라인(BL)의 측벽은 상기 비트라인 노드 콘택(DC)의 측벽과 정렬된다. 상기 비트라인 노드 콘택(DC) 옆에서 상기 비트라인(BL)과 상기 제 1 분리막 패턴(9) 사이에는 제 1 매립 절연막(13)이 개재된다.
상기 비트라인들(BL) 사이에 상기 제 1 불순물 주입 영역들(6s)과 각각 접하는 스토리지 노드 콘택들(BC)이 배치된다. 상기 스토리지 노드 콘택들(BC) 사이에는 제 2 매립 절연막들(17)이 개재된다. 상기 스토리지 노드 콘택들(BC)의 측면은 상기 제 2 매립 절연막들(17)의 측면과 옆으로 정렬될 수 있다.
상기 스토리지 노드 콘택(BC)은 금속실리사이드막, 폴리실리콘막, 금속질화막 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 스토리지 노드 콘택(BC)은 상기 제 1 매립 절연막(13)의 측벽과 위아래로 정렬되는 측벽을 가질 수 있다. 상기 스토리지 노드 콘택들(BC)과 상기 비트라인들(BL)의 간격은 위치에 상관없이 거의 일정하다.
그 외의 구성요소는 도 1a 내지 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 14a, 15a, 16a, 17a, 18a 및 19a는 도 13a의 평면도를 가지는 반도체 장치의 제조 방법을 순차적으로 나타내는 평면도들이다. 도 14b, 15b, 16b, 16c, 17b, 18b 및 19b는 도 13b의 평면도를 가지는 반도체 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 14a 및 14b를 참조하면, 기판(1)에 소자분리막(3)을 형성하여 활성 영역들(AR)을 형성한다. 상기 활성 영역들(AR)은 서로 평행하게 제 1 방향(D1)으로 길쭉한 바 형태를 가지나, 상기 활성 영역들(AR)의 단부들은 단부들끼리 가깝게 배치되고 중심부들은 중심부들끼리 가깝게 형성된다. 실시예 1에서 설명한 바와 같이, 상기 기판(1) 내에 상기 소자분리막(3)을 가로지르는 복수개의 워드라인들(WL)을 형성한다. 상기 워드라인(WL)과 상기 기판(1) 사이에는 게이트 절연막이 개재되고, 상기 워드라인(WL) 상에는 제 1 캐핑막 패턴이 배치될 수 있다. 이온 주입 공정을 진행하여 상기 워드라인(WL)에 인접한 상기 기판(1) 속에 제 1 불순물 주입 영역(6s)과 제 2 불순물 주입 영역(6d)을 형성한다.
도 15a 및 15b를 참조하면, 상기 기판(1) 상에 분리막 패턴들(11)을 형성한다. 상기 분리막 패턴들(11)은 도전막으로 형성되거나 또는 절연막으로 형성될 수 있다. 상기 분리막 패턴들(11)은 상기 제 1 캐핑막 패턴과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 분리막 패턴들(11) 사이의 공간을 채우는 제 1 매립 절연막(13)을 형성한다. 상기 제 1 매립 절연막(13)은 상기 분리막 패턴들(11)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 분리막 패턴들(11)과 상기 제 1 매립 절연막(13)의 형성 순서는 바뀔 수 있다.
도 16a 및 16b를 참조하면, 상기 제 1 매립 절연막(13)을 패터닝하여 비트라인 노드 홀(H1)을 형성한다. 상기 비트라인 노드 홀(H1)은 상기 제 2 불순물 주입 영역(6d) 을 노출시킬 수 있다. 상기 비트라인 노드홀(H1)에 의해 상기 분리막 패턴(11)의 측벽도 일부 노출될 수 있다.
도 16a 및 16c를 참조하면, 상기 제 1 매립 절연막(13)의 상부를 일부 리세스시켜 상기 분리막 패턴(11)의 상부 측벽들을 노출시킨다.
도 17a 및 17b를 참조하면, 상기 기판(1)의 결과물 상에 스페이서막을 콘포말하게 형성한 후, 이방성 식각 공정을 진행하여 상기 분리막 패턴(11) 및 상기 제 1 매립 절연막(13)의 측벽들을 덮는 절연 스페이서(15)를 형성한다.
도 18a 및 18b를 참조하면, 상기 기판(1) 상에 도전막을 적층하여 상기 비트라인 노드홀(H1)과 상기 리세스된 제 1 매립 절연막(13) 상의 상기 제 2 분리막 패턴들(11) 사이 공간을 채우고, 평탄화 식각 공정을 진행하여 상기 비트라인 노드홀(H1)에 비트라인 노드 콘택을 형성하는 동시에 상기 제 1 매립 절연막(13) 상에 비트라인(BL)을 형성한다. 그리고 상기 비트라인(BL) 상에 제 2 캐핑막 패턴(19)을 형성한다. 상기 제 2 캐핑막 패턴(19)은 상기 제 1 캐핑막 패턴과 동일한 물질로 형성될 수 있다.
도 19a 및 19b를 참조하면, 상기 제 2 분리막 패턴(11)의 위치에 스토리지 노드 콘택들(BC)과 제 2 매립 절연막들(17)을 형성한다. 상기 스토리지 노드 콘택들(BC)은 상기 제 1 불순물 주입 영역(6s)과 접하도록 형성될 수 있다. 상기 스토리지 노드 콘택들(BC)과 상기 제 2 매립 절연막(17)을 형성하는 과정은 도 11b를 참조하여 설명한 바와 동일/유사할 수 있다.
후속으로 다시 도 13a 및 도 13b를 참조하여 상기 스토리지 노드 콘택들(BC)과 접하는 하부전극(BE)을 형성한다. 도시하지는 않았지만, 상기 하부 전극(BE) 상에 유전막과 상부전극을 형성한다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 20은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 20을 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 21은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 21을 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
3: 소자분리막
5: 게이트 절연막
7, 15: 캐핑막 패턴
6s: 제 1 불순물 주입 영역
6d: 제 2 불순물 주입 영역
9, 11: 분리막 패턴
13, 17:매립 절연막
XP: 스토리지 노드 패드
DC: 비트라인 노드 콘택
BC: 스토리지 노드 콘택
15: 절연스페이서
BE: 하부전극
AR:활성영역
WL: 워드라인
BL: 비트라인

Claims (16)

  1. 기판 내에 게이트 절연막을 개재하여 배치되며 제 1 방향으로 연장되는 복수개의 워드라인들;
    상기 기판 상에서 상기 워드라인들과 교차하는 비트라인들;
    각각의 비트라인과 상기 기판을 연결하는 비트라인 노드 콘택;
    상기 비트라인들과 절연되되 상기 비트라인들 사이에서 상기 기판과 접하는 스토리지 노드 콘택; 및
    상기 스토리지 노드 콘택과 상기 기판 사이에 배치되며 상기 스토리지 노드 콘택 보다 넓은 폭을 가지는 스토리지 노드 패드를 포함하며,
    상기 비트라인은 상기 비트라인 노드 콘택과 동일한 폭을 가지고,
    상기 스토리지 노드 패드의 일 측면은 상기 스토리지 노드 콘택의 일 측면과 정렬되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 비트라인의 측벽은 상기 비트라인 노드 콘택의 측벽과 정렬되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 스토리지 노드 콘택의 일 측면과 이에 인접한 비트라인 간의 간격은 상기 스토리지 노드 콘택의 타 측면과 이에 인접한 비트라인 간의 간격과 같은 반도체 장치.
  4. 제 3 항에 있어서,
    상기 비트라인 노드 콘택과 상기 스토리지 노드 콘택 간의 거리는 상기 비트라인과 상기 스토리지 노드 콘택 간의 간격과 동일한 반도체 장치.
  5. 삭제
  6. 제 1 항에 있어서,
    이웃하는 스토리지 노드 패드들 사이에 개재되는 분리막 패턴을 더 포함하되,
    상기 분리막 패턴은 상기 비트라인과 수직적으로 중첩되는 반도체 장치.
  7. 제 3 항에 있어서,
    상기 비트라인 노드 콘택 옆에서 상기 비트라인과 상기 기판 사이에 개재되는 매립 절연막을 더 포함하되,
    상기 매립 절연막의 측면은 상기 스토리지 노드 콘택의 측면과 정렬되는 반도체 장치.
  8. 제 3 항에 있어서,
    상기 비트라인과 상기 스토리지 노드 콘택 사이 그리고 상기 비트라인 노드 콘택과 상기 스토리지 노드 콘택 사이에 개재되는 절연 스페이서를 더 포함하되,
    상기 절연 스페이서는 내부에 에어갭을 포함하는 반도체 장치.
  9. 제 3 항에 있어서,
    상기 스토리지 노드 콘택과 전기적으로 연결되는 정보 저장 요소를 더 포함하는 반도체 장치.
  10. 기판 내에 일 방향으로 연장되는 워드라인들을 형성하는 단계;
    상기 기판 상에 상기 워드라인들과 교차하는 제 2 분리막 패턴들과 이들 사이 공간을 채우는 제 1 매립 절연막을 형성하는 단계;
    상기 제 1 매립 절연막을 패터닝하여 비트라인 노드홀을 형성하는 단계;
    상기 제 1 매립 절연막의 상부를 리세스시켜 상기 제 2 분리막 패턴들의 상부 측벽을 노출시키는 단계;
    상기 제 2 분리막 패턴들의 상부 측벽들과 상기 비트라인 노드홀의 측벽을 덮는 스페이서들을 형성하는 단계; 및
    상기 제 1 매립 절연막 상의 상기 제 2 분리막 패턴들 사이의 공간에 배치되는 비트라인과 상기 비트라인 노드홀 안에 비트라인 노드 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 분리막 패턴은 도전 물질로 형성되며,
    상기 제 2 분리막 패턴의 일부분을 제거하여 플러그 형태의 스토리지 노드 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 2 분리막 패턴은 절연 물질로 형성되며,
    상기 제 2 분리막 패턴의 일부분을 제거하여 스토리지 노드홀을 형성하는 단계; 및
    상기 스토리지 노드홀 안에 스토리지 노드 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 2 분리막 패턴을 제거하는 단계; 및
    상기 제 2 분리막 패턴이 있던 곳의 일부에 스토리지 노드 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  14. 제 10 항에 있어서,
    상기 제 2 분리막 패턴들을 형성하기 전에,
    상기 워드라인들 상에 각각 상기 기판으로부터 돌출된 캐핑막 패턴을 형성하는 단계;
    상기 기판 상에 이웃하는 캐핑막 패턴들 사이에 제 1 분리막 패턴을 형성하는 단계; 및
    상기 제 1 분리막 패턴들 사이 그리고 상기 캐핑막 패턴들 사이에서 상기 기판과 접하는 스토리지 노드 패드를 형성하는 단계를 더 포함하되,
    상기 비트라인 노드홀을 형성하는 단계는, 상기 스토리지 노드 패드 및 상기 제 1 분리막 패턴을 일부 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  15. 제 10 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 비트라인 노드홀의 측벽을 덮는 희생막 스페이서를 형성하는 단계;
    상기 희생막 스페이서의 측벽을 덮는 외부 스페이서를 형성하는 단계;
    상기 희생막 스페이서를 제거하여 에어갭을 만드는 단계를 포함하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 희생막 스페이서는 탄화수소막으로 형성되며,
    상기 희생막 스페이서를 제거하는 단계는 애싱공정을 진행하여 상기 희생막 스페이서를 분해시키는 반도체 장치의 제조 방법.
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