KR20160124579A - 에어갭을 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치 - Google Patents

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Abstract

본 기술은 기생캐패시턴스를 감소시키기 위한 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치는, 활성영역 및 상기 활성영역을 분리하기 위한 소자분리영역을 포함하는 반도체기판; 및 상기 반도체기판 내에 내장된 매립비트라인 및 매립게이트전극을 포함하고, 상기 소자분리영역은, 제1방향으로 연장된 제1소자분리영역과 상기 제1방향에 교차되는 제2방향으로 연장되고 에어갭이 내장된 제2소자분리영역을 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치{SEMICONDUCTOR DEVICE HAVING AIR GAP AND METHOD FOR MANUFACTURING THE SAME, MEMORY CELL HAVING THE SAME AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀 및 그를 구비한 전자장치에 관한 것이다.
반도체장치가 고집적화됨에 따라, 이웃하는 도전구조물들 간의 기생캐패시턴스가 반도체장치의 성능에 큰 영향을 미치고 있다.
본 실시예들은, 이웃하는 도전구조물들간의 기생캐패시턴스를 억제할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예들은, 리프레쉬 특성을 개선할 수 있는 메모리셀을 제공한다.
본 실시예들은, 성능이 개선된 전자장치를 제공한다.
본 실시예에 따른 반도체장치는 활성영역 및 상기 활성영역을 분리하기 위한 소자분리영역을 포함하는 반도체기판; 및 상기 반도체기판 내에 내장된 매립비트라인 및 매립게이트전극을 포함하고, 상기 소자분리영역은, 제1방향으로 연장된 제1소자분리영역과 상기 제1방향에 교차되는 제2방향으로 연장되고 에어갭이 내장된 제2소자분리영역을 포함할 수 있다.
본 실시예에 따른 반도체장치는 활성영역 및 상기 활성영역을 분리하기 위한 소자분리영역을 포함하는 반도체기판; 및 상기 반도체기판 내에 내장된 매립비트라인 및 매립게이트전극을 포함하고, 상기 소자분리영역은, 제1방향으로 연장되고 제1에어갭이 내장된 제1소자분리영역과 상기 제1방향에 교차되는 제2방향으로 연장되고 제2에어갭이 내장된 제2소자분리영역을 포함하고, 상기 제1소자분리영역과 제2소자분리영역에 의해 상기 활성영역이 정의될 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 반도체기판을 식각하여 라인형 활성영역을 형성하는 단계; 상기 라인형 활성영역을 커팅하여 복수의 섬형 활성영역과 분리트렌치를 형성하는 단계; 상기 분리트렌치 내에 에어갭이 내장된 소자분리영역을 형성하는 단계; 및 상기 섬형 활성영역에 내장되는 매립비트라인 및 매립게이트전극을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 반도체기판을 식각하여 라인형 활성영역 및 제1분리트렌치를 형성하는 단계; 상기 제1분리트렌치에 리세스드 예비에어층을 포함하는 제1소자분리영역을 형성하는 단계; 상기 라인형 활성영역 및 제1소자분리영역을 커팅하여 복수의 섬형 활성영역과 제2분리트렌치를 형성하는 단계; 상기 제2분리트렌치 내에 제1에어갭이 내장된 제2소자분리영역을 형성하는 단계; 상기 섬형 활성영역에 내장되는 매립비트라인 및 매립게이트전극을 형성하는 단계; 및 상기 리세스드 예비에어층을 제거하여 상기 제1소자분리영역 내에 제2에어갭을 형성하는 단계를 포함할 수 있다.
본 기술은 소자분리영역에 내장되는 에어갭을 형성하므로써, 기생캐패시턴스를 감소시킬 수 있다.
도 1은 제1실시예에 따른 소자분리영역을 도시한 단면도이다.
도 2a는 제1실시예가 적용된 반도체장치를 도시한 평면도이다.
도 2b는 도 2a의 A-A'선, B-B 및 C-C'선에 따른 단면도이다.
도 3a 내지 도 3i는 반도체장치의 패러럴 활성영역을 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 4a 내지 도 4i는 도 3a 내지 도 3i의 A-A'선 및 B-B'선에 따른 단면도이다.
도 5a 내지 도 5h는 반도체장치의 매립비트라인을 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 6a 내지 도 6h는 도 5a 내지 도 5h의 A-A'선, B-B' 및 C-C'선에 따른 단면도이다.
도 7a 내지 도 7g는 반도체장치의 게이트전극의 형성 방법을 도시한 도면이다.
도 8a 내지 도 8g는 도 7a 내지 도 7f의 A-A'선, B-B' 및 C-C'선에 단면도이다.
도 9는 제2실시예에 따른 소자분리영역을 도시한 단면도이다.
도 10a 내지 도 10g는 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 11a 내지 도 11h는 제2실시예에 따른 반도체장치의 매립비트라인을 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 12a 내지 도 12g는 제2실시예에 따른 반도체장치의 게이트전극의 형성 방법을 도시한 도면이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 제1실시예에 따른 소자분리영역을 도시한 단면도이다.
도 1을 참조하면, 기판(S)에 소자분리영역 및 활성영역(ACT)이 형성될 수 있다. 소자분리영역은 제1소자분리영역(I1) 및 제2소자분리영역(I2)을 포함할 수 있다. 제1소자분리영역(I1)과 제2소자분리영역(I2)에 의해 활성영역(ACT)이 정의될 수 있다. 제1소자분리영역(I1)은 제1방향(①)으로 연장될 수 있고, 제2소자분리영역(I2)은 제1방향(①)과 교차하는 제2방향(②)으로 연장될 수 있다. 제2소자분리영역(I2)에 의해 제1소자분리영역(I1)이 불연속될 수 있다. 제1소자분리영역(I1)과 제2소자분리영역(I2)은 트렌치 식각에 의해 형성된 STI 영역(Shallow Trench Isolation region)일 수 있다. 제1 및 제2소자분리영역(I1, I2)은 각각 분리트렌치(도면부호 생략)에 절연물질을 채워 형성할 수 있다. 제1소자분리영역(I1)과 제2소자분리영역(I2)은 동일 물질이거나 또는 다른 물질일 수 있다. 예컨대, 제1소자분리영역(I1)과 제2소자분리영역(I2)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 제2소자분리영역(I2)은 내장된 에어갭(Air-gap, AG)을 가질 수 있다.
활성영역(ACT)은 섬형(island shaped)일 수 있다. 복수의 활성영역(ACT)은 제1소자분리영역(I1)을 사이에 두고 제2방향(②)으로 어레이될 수 있다. 복수의 활성영역(ACT)은 동일 간격 및 동일 크기를 갖고 어레이될 수 있다. 활성영역(ACT)은 장축(X2)과 단축(X1)을 가질 수 있다. 각 활성영역(ACT)의 장축(X2) 사이에 제2소자분리영역(I2)이 위치할 수 있다. 각 활성영역(ACT)의 단축(X1) 사이에는 제1소자분리영역(I1)이 위치할 수 있다. 본 명세서에서, 하나의 활성영역(ACT)에 대해 설명된다.
도 1에 따르면, 활성영역(ACT)의 장축(X2) 사이에 에어갭(AG)이 내장된 제2소자분리영역(I2)이 위치한다. 이에 따라, 이웃하는 활성영역(ACT)간의 기생캐패시턴스(도면부호 'C' 참조)를 감소시킬 수 있다.
활성영역(ACT)에는 다양한 반도체장치가 형성될 수 있다.
이하, 제1실시예가 적용된 반도체장치의 일예를 설명하기로 한다.
도 2a는 제1실시예가 적용된 반도체장치를 도시한 평면도이다. 도 2b는 도 2a의 A-A'선, B-B 및 C-C'선에 따른 단면도이다. 반도체장치(200)는 메모리셀을 포함할 수 있다.
반도체장치(200)는 기판(100)을 포함할 수 있다. 기판(100)은 반도체기판을 포함할 수 있다. 기판(100)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(100)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합(combinations) 또는 그들의 다층(multi-layers thereof)을 포함할 수 있다. 기판(10)은 저마늄과 같은 다른 반도체물질을 포함할 수 있다. 기판(100)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수 있다. 기판(100)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(100)에 소자분리영역 및 활성영역(102I)이 형성될 수 있다. 소자분리영역은 제1소자분리영역(I1) 및 제2소자분리영역(I2)을 포함할 수 있다. 제1소자분리영역(I1)과 제2소자분리영역(I2)에 의해 활성영역(102I)이 정의될 수 있다. 활성영역(102I) 아래의 기판(100)의 일부분은 벌크부(101)가 될 수 있다. 제1소자분리영역(I1)은 제1방향(①)으로 연장될 수 있고, 제2소자분리영역(I2)은 제1방향(①)과 교차하는 제2방향(②)으로 연장될 수 있다. 제2소자분리영역(I2)에 의해 제1소자분리영역(I1)이 불연속될 수 있다. 제1소자분리영역(I1)과 제2소자분리영역(I2)은 트렌치 식각에 의해 형성된 STI 영역일 수 있다. 제1 및 제2소자분리영역(I1, I2)은 각각 제1,2분리트렌치(103, 104)에 절연물질을 채워 형성할 수 있다. 제1소자분리영역(I1)과 제2소자분리영역(I2)은 동일 물질이거나 또는 다른 물질일 수 있다. 예컨대, 제1소자분리영역(I1)과 제2소자분리영역(I2)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 제2소자분리영역(I2)은 스페이서(105), 제2라이너(106), 제1분리절연층(107) 및 제2분리절연층(108)을 포함할 수 있다. 제2소자분리영역(I2)은 제2분리트렌치(104) 내에 형성될 수 있다. 제2소자분리영역(I2)은 에어갭(109)가 내장되어 있을 수 있다. 제1소자분리영역(I1)은 제1라이너(110) 및 제1분리절연층(111)을 포함할 수 있다.
활성영역(102I)은 섬형(island shaped)일 수 있다. 복수의 활성영역(102I)은 제1소자분리영역(I1)을 사이에 두고 제2방향으로 어레이될 수 있다. 복수의 활성영역(102I)은 동일 간격 및 동일 크기를 갖고 어레이될 수 있다. 활성영역(102I)은 장축과 단축을 가질 수 있다(도 1 참조). 각 활성영역(102I)의 장축 사이에 제2소자분리영역(I2)이 위치할 수 있다. 각 활성영역(102I)의 단축 사이에는 제1소자분리영역(I1)이 위치할 수 있다. 본 명세서에서, 하나의 활성영역(102I)에 대해 설명된다. 활성영역(102I)은 제1필라(first pillar, P1) 및 제2필라(second pillar, P2)를 포함할 수 있다. 제1필라(P1)와 제2필라(P2)는 쌍(pair)을 이룰 수 있고, 대칭될 수 있다. 제1필라(P1)와 제2필라(P2)의 일측면들은 제2소자분리영역(I2)에 접촉할 수 있다.
기판(100)은 복수의 트렌치(trench)를 포함할 수 있다. 트렌치는 비트라인트렌치(Bitline trench, 112) 및 비트라인트렌치(112) 상부의 게이트트렌치(Gatetrench, 113), 비트라인트렌치(112) 하부의 바디트렌치(114)를 포함할 수 있다. 비트라인트렌치(112)는 제3방향(③)으로 연장될 수 있다. 제3방향(③)은 제1방향(①)과 제2방향(②)에 대해 교차하는 방향일 수 있다. 게이트트렌치(113)는 제2방향(②)으로 연장될 수 있다. 제2방향(②)은 제1방향(①) 및 제3방향(③)에 대해 교차하는 방향일 수 있다. 바디트렌치(114)는 제1방향으로 연장되되, 그 연장 길이는 활성영역(102I)과 동일할 수 있다.
게이트트렌치(113)에 의해 제1필라(P1)와 제2필라(P2)가 이격될 수 있다.
비트라인트렌치(112) 내에 매립비트라인(115)이 내장될 수 있다. 매립비트라인(115) 상에 비트라인캡핑층(116)이 형성될 수 있다. 매립비트라인(115)은 저저항 금속을 포함할 수 있다. 매립비트라인(115)은 텅스텐을 포함할 수 있다. 비트라인캡핑층(116)과 비트라인트렌치(112) 사이에 비트라인캡핑라이너(117)가 위치할 수 있다. 비트라인캡핑층(116)과 비트라인캡핑라이너(117)는 절연물질을 포함할 수 있다. 비트라인캡핑층(116)과 비트라인캡핑라이너(117)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 비트라인캡핑층(116)은 매립비트라인(115)의 상부면을 커버링할 수 있다. 이에 따라, 매립비트라인(115)은 기판(100)에 내장된 매립비트라인(Embedded Buried bitline)'이라고 지칭할 수 있다. 매립비트라인(115) 아래에는 펀치방지층(118)이 형성될 수 있다. 펀치방지층(118)은 절연물질로 형성될 수 있다. 펀치방지층(118)은 이웃하는 매립비트라인(115) 사이의 펀치를 방지할 수 있다. 펀치방지층(118)에 의해 매립비트라인(115)은 기판(100)의 벌크부(111)로부터 플로팅될 수 있다.
게이트트렌치(113)는 제1필라(P1)와 제2필라(P2) 사이의 이격 공간일 수 있다. 게이트트렌치(113) 내에 한 쌍의 게이트전극(G1, G2)이 내장될 수 있다. 한 쌍의 게이트구조 중 제1게이트전극(G1)은 제1필라(P1)의 측면과 오버랩될 수 있고, 다른 하나의 제2게이트전극(G2)는 제2필라(P2)의 측면과 오버랩될 수 있다. 제1게이트전극(G1)와 제2게이트전극(G2)은 대칭될 수 있다.
제1필라(P1)와 제2필라(P2)의 측벽 상에 게이트절연층(119)이 형성될 수 있다. 제1게이트전극(G1)와 제2게이트전극(G2)은 게이트캡핑층(120)에 의해 커버링될 수 있다. 제1,2게이트전극(G1, G2)의 상부면은 제1필라(P1) 및 제2필라(P2)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트캡핑층(120)의 상부면은 제1필라(P1) 및 제2필라(P2)의 상부면과 동일 레벨일 수 있다. 제1,2게이트전극(G1, G2)이 게이트트렌치(113) 내에 위치하고 그 상부를 게이트캡핑층(120)이 커버링하므로, 제1,2게이트전극(G1, G2)은 매립(Buried)된 구조가 될 수 있다. 이를 '매립게이트전극(Buried gate electrode)'이라고 지칭될 수 있다. 반도체장치(200)는 메모리셀에 적용될 수 있다. 따라서, 제1,2게이트전극(G1, G2)는 매립워드라인(Buried wordline)이 될 수 있다.
게이트절연층(119)은 게이트트렌치(113)의 측벽들 상에 형성될 수 있다. 즉, 게이트절연층(119)은 게이트트렌치(113)를 커버링할 수 있다. 또한, 게이트절연층(119)은 제1필라(P1) 및 제2필라(P2)의 하부측면 및 상부측면들을 커버링할 수 있다. 게이트절연층(119)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
제1,2게이트전극(G1, G2)의 저면은 비트라인캡핑층(116)에 접촉할 수 있다. 즉, 제1,2게이트전극(G1, G2)과 비트라인(115) 사이에 비트라인캡핑층(116)이 위치할 수 있다. 제1,2게이트전극(G1, G2)은 각각 제1,2필라(P1, P2)의 측면에 오버랩될 수 있다.
제2접합영역(122)과 제1접합영역(121)이 제1,2필라(P1, P2) 내에 형성될 수 있다. 제1접합영역(121)은 제1,2필라(P1, P2)의 저부에 위치하고, 제2접합영역(122)은 제1,2필라(P1, P2)의 상부에 위치할 수 있다. 제1접합영역(121)은 매립비트라인(115)에 접속될 수 있다. 제1접합영역(121)은 제2접합영역(122)보다 낮은 레벨에 위치할 수 있다. 제1접합영역(121)과 제2접합영역(122) 사이에 수직하게 위치하는 수직채널부(VC)가 형성될 수 있다. 제1접합영역(121)과 제2접합영역(122)은 도전형 불순물이 도핑된 영역일 수 있다. 예컨대, 도전형 불순물은 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1접합영역(121)과 제2접합영역(122)은 동일 도전형의 불순물로 도핑될 수 있다. 제1접합영역(121)과 제2접합영역(122)은 소스영역/드레인영역에 대응할 수 있다.
제1,2게이트전극(G1, G2)은 저저항금속물질을 포함할 수 있다. 또한, 제1,2게이트전극(G1, G2)은 일함수물질과 저저항금속물질의 적층을 포함할 수 있다.
제1,2게이트전극(G1, G2)는 각각 제1전극부(E1), 제2전극부(E2)와 제3전극부(E3)를 포함할 수 있다. 제1전극부(E1)는 제2방향(②)으로 연장되고, 제2전극부(E2)와 제3전극부(E3)는 제1전극부(E1)로부터 분기될 수 있다. 제2전극부(E2)와 제3전극부(E3)는 제1방향(①)으로 연장될 수 있다. 제1전극부(E1), 제2전극부(E2)와 제3전극부(E3)는 제1,2필라(P1, P2)의 적어도 3개 측면들을 에워싸는 형태가 될 수 있다. 제1전극부(E1)는 매립비트라인(115)와 교차하는 방향일 수 있고, 제2전극부(E2)와 제3전극부(E3)는 이웃하는 제1필라(P1) 또는 이웃하는 제2필라(P2) 사이에 위치할 수 있다.
게이트트렌치(113)는 어느 한 방향으로 연장된 라인 형태일 수 있다. 게이트트렌치(113)는 제1트렌치(T1), 제2트렌치(T2) 및 제3트렌치(T3)를 포함할 수 있다. 제1전극부(E1)는 제1트렌치(T1)에 내장될 수 있고, 제2,3전극부(E2, E3)는 각각 제2트렌치(T2) 및 제3트렌치(T3)에 내장될 수 있다.
이하, 제2소자분리영역(I2)에 대해 자세히 살펴보기로 한다.
제2소자분리영역(I2)은 스페이서(105), 제2라이너(106), 제2분리절연층(107) 및 제3분리절연층(108)을 포함할 수 있다. 제2소자분리영역(I2)은 제2분리트렌치(104) 내에 형성될 수 있다. 제2소자분리영역(I2)은 내부에 에어갭(109)을 가질 수 있다. 에어갭(109)은 활성영역(102I)의 장축 사이에 독립적으로 위치할 수 있다. 즉, 이웃하는 에어갭(109)은 서로 분리되어 형성될 수 있다.
상술한 바에 따르면, 활성영역(102I)의 장축 사이에 에어갭(109)이 위치할 수 있다. 이로써, 활성영역(102I)의 장축 사이의 기생캐패시턴스를 감소시킬 수 있다. 에어갭(109)의 높이는 적어도 매립비트라인(115)과 오버랩되는 높이를 가질 수 있다. 이에 따라, 이웃하는 매립비트라인(115)간의 기생캐패시턴스를 감소시킬 수 있다.
이하, 제1실시예가 적용된 반도체장치의 제조 방법이 설명된다. 설명의 편의를 위해 제1제조파트, 제2제조파트, 제3제조파트로 나누어 설명하기로 한다. 제1제조파트(Production part 1)는 패러럴 활성영역(Parallel active region) 형성에 관련된 방법이고, 제2제조파트는 매립 비트라인(BBL) 형성에 관련된 방법이며, 제3제조파트는 매립 게이트전극(BG) 형성에 관련된 방법이다.
도 3a 내지 도 3i는 반도체장치의 패러럴 활성영역을 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 4a 내지 도 4i는 도 3a 내지 도 3i의 A-A'선 및 B-B'선에 따른 단면도이다.
도 3a 및 도 4a에 도시된 바와 같이, 기판(10)이 준비될 수 있다. 기판(10)은 반도체프로세싱(semiconductor processing)에 적합한 물질을 포함할 수 있다. 기판(10)은 반도체기판을 포함할 수 있다. 기판(10)은 실리콘을 함유하는 물질을 포함할 수 있다. 기판(10)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(10)은 저마늄과 같은 다른 반도체물질을 포함할 수 있다. 기판(10)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수 있다. 기판(10)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(10) 상에 제1하드마스크층(12)이 형성될 수 있다. 제1하드마스크층(12)에 복수의 라인형 오프닝(line-shpaed opening, 12A)이 형성되어 있을 수 있다. 복수의 라인형 오프닝(12A)을 형성하기 위해, 마스크(도시 생략)에 의해 제1하드마스크층(12)을 식각할 수 있다. 복수의 라인형 오프닝(12A)은 SPT(Spacer Pattern Technology) 공정에 의해 형성될 수 있다. 제1하드마스크층(12)은 기판(10)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 제1하드마스크층(12)은 실리콘질화물을 포함할 수 있다. 도시하지 않았으나, 제1하드마스크층(12)과 기판(10) 사이에 버퍼층(또는 패드층)이 더 형성될 수 있다. 버퍼층은 실리콘산화물로 형성될 수 있다.
제1분리트렌치(13)가 형성될 수 있다. 라인형 오프닝(12A)을 갖는 제1하드마스크층(12)을 마스크로 이용하여, 기판(10)의 식각이 수행될 수 있다. 이에 따라, 제1분리트렌치(First isolation trench, 13)가 형성될 수 있고, 제1분리트렌치(13)는 라인형(Line-shpaed)일 수 있다. 제1분리트렌치(13)에 의해 기판(10)에 라인형 활성영역(Line-shaped active region, 14L)이 정의될 수 있다. 라인형 활성영역(14L) 사이의 스페이스가 제1분리트렌치(13)가 될 수 있다. 라인형 활성영역(14L) 및 제1분리트렌치(13)는 제1방향(①)으로 연장될 수 있다. 설명의 편의상 제1방향(①)은 사선 방향이라고 약칭한다. 라인형 활성영역(14L) 및 제1분리트렌치(13)를 형성하기 위한 프로세스가 수행되지 않는 기판(10)의 저부는 벌크부(Bulk portion, 11)라고 지칭한다.
도 3b 및 도 4b에 도시된 바와 같이, 제1분리트렌치(13) 상에 제1라이너층(First liner layer, 15A)이 형성될 수 있다. 제1라이너층(15A)은 실리콘산화물로 형성될 수 있다. 제1라이너층(15A)은 열산화 공정 또는 증착법에 의해 형성될 수 있다. 다른 실시예에서, 제1라이너층(15A)은 이중층 구조로 형성될 수 있다. 예컨대, 제1라이너층(15A)은 실리콘산화물과 실리콘질화물을 적층하여 형성할 수도 있다.
예비 제1분리절연층(16A)이 형성될 수 있다. 예비 제1분리절연층(16A)은 절연물질로 형성될 수 있다. 예비 제1분리절연층(16A)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 제1분리트렌치(13)를 채우는데 사용될 수 있다. 예비 제1분리절연층(16A)은 SOD(Spin On Dielectric)을 포함할 수 있다.
도 3c 및 도 4c에 도시된 바와 같이, 제1분리절연층(16)이 형성될 수 있다. 예비 제1분리절연층(16A)에 대해 CMP(Chemical mechanical polishing)와 같은 평탄화 공정이 수행될 수 있다. 이에 따라, 제1분리트렌치(13)를 채우는 제1분리절연층(16)이 형성될 수 있다. 예비 제1분리절연층(16A)의 평탄화 공정시에 제1라이너층(15A)의 일부가 평탄화될 수 있다. 예컨대, 제1하드마스크층(12)의 상부 표면이 노출될때까지 예비 제1분리절연층(16A)과 제1라이너층(15A)을 평탄화할 수 있다. 이에 따라, 제1분리트렌치(13) 내에 제1분리절연층(16)과 제1라이너(15)가 잔류할 수 있다.
위와 같은 일련의 공정에 의해, 제1소자분리영역(I1)이 형성될 수 있다. 제1소자분리영역(I1)은 제1라이너(15) 및 제1분리절연층(16)을 포함할 수 있다. 제1소자분리영역(I1)은 제1분리트렌치(13) 내에 내장(Embedded)될 수 있다. 라인형 활성영역(14L)과 제1소자분리영역(I1)은 교번하여 형성될 수 있다. 라인형 활성영역(14L)과 제1소자분리영역(I1)은 선폭이 동일할 수 있다. 라인형 활성영역(14L) 및 제1소자분리영역(13)은 제1방향(①)으로 연장될 수 있다.
도 3d 및 도 4d에 도시된 바와 같이, 라인형 활성영역(14L)이 균일한 길이 단위로 컷팅될 수 있다. 라인형 활성영역(14L)을 커팅하기 위해 컷팅마스크(17)가 적용될 수 있다. 컷팅마스크(17)는 복수의 라인형 오프닝(17A)을 가질 수 있다. 복수의 라인형 오프닝(17A)은 제2방향(②)으로 연장될 수 있다. 컷팅마스크(17)는 라인형 활성영역(14L)과 교차하는 방향으로 연장될 수 있다. 컷팅마스크(17)는 감광막패턴을 포함할 수 있다.
컷팅마스크(17)를 마스크로 이용하여, 제1하드마스크층(12), 라인형 활성영역(14L) 및 제1소자분리영역(I1)을 식각한다. 이에 따라, 라인형 활성영역(14L) 및 제1소자분리영역(I1)이 컷팅(cutting)되어, 상부 제2분리트렌치(Upper portion of second isolation trench, 18U)가 형성될 수 있다. 상부 제2분리트렌치(18U)는 제2방향(②)으로 연장될 수 있다.
도 3e 및 도 4e에 도시된 바와 같이, 컷팅마스크(17)가 제거될 수 있다.
상부 제2분리트렌치(18U)의 측벽에 스페이서(spacer, 19)가 형성될 수 있다. 스페이서(19)를 형성하기 위해, 절연물질을 증착한후 에치백이 수행될 수 있다. 스페이서(19)는 기판(10)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 스페이서(19)는 실리콘산화물을 포함할 수 있다.
상부 제2분리트렌치(18U)의 저면을 확장시킬 수 있다. 이에 따라, 하부 제2분리트렌치(Lower portion of second isolation trench, 18L)가 형성될 수 있다. 하부 제2분리트렌치(18L)를 형성하기 위해, 등방성식각이 수행될 수 있다. 예컨대, 스페이서(19) 및 제1하드마스크층(12)을 마스크로 이용하여 라인형 활성영역(14L)의 등방성식각이 수행될 수 있다.
하부 제2분리트렌치(18L)는 벌브 형상(Bulb-shped)을 가질 수 있다. 하부 제2분리트렌치(18L)는 상부 제2분리트렌치(18U)보다 선폭이 더 클 수 있다.
하부 제2분리트렌치(18L)와 상부 제2분리트렌치(18U)는 제2분리트렌치(18)를 이룰 수 있다. 제2분리트렌치(18)에 의해 복수의 섬형 활성영역(14I)이 형성될 수 있다.
위와 같은 일련의 공정에 의해, 라인형 활성영역(14L)이 컷팅(cutting)되어, 독립된 섬형 활성영역(island-shpaed active region, 14I)이 형성될 수 있다. 제1방향(①)으로 볼 때, 이웃하는 섬형 활성영역(14I)은 길이 및 간격이 균일할 수 있고, 제2분리트렌치(18)에 의해 서로 이격될 수 있다. 섬형 활성영역(14I)은 단축(X1) 및 장축(X2)을 가질 수 있다. 복수의 섬형 활성영역(14I)은 제1방향(①) 및 제2방향(②)을 따라 서로 이격된 상태로 반복적으로 형성될 수 있다. 이웃하는 섬형 활성영역(14I)의 장축(X2) 사이에는 제2분리트렌치(18)가 형성될 수 있고, 이웃하는 섬형 활성영역(14I)의 단축(X1) 사이에는 제1소자분리영역(I1)이 위치할 수 있다. 제2분리트렌치(18)는 제2방향(②)으로 연장될 수 있다. 섬형 활성영역(14I)의 하부측면(lower side surface)은 벌브 형상을 가질 수 있다. 제2분리트렌치(18)에 의해 제1소자분리영역(I1)은 균일한 길이 단위로 컷팅될 수 있다.
도 3f 및 도 4f에 도시된 바와 같이, 제2라이너층(20A)이 형성될 수 있다. 제2라이너층(20A)은 스페이서(19) 및 제2분리트렌치(18) 상에 컨포멀하게 형성될 수 있다. 제2라이너층(20A)은 하부 제2분리트렌치(18L)의 표면 상에 형성되면서 스페이서(19)를 커버링할 수 있다. 제2라이너층(20A)은 실리콘산화물로 형성될 수 있다. 제2라이너층(20A)을 형성할 때, 하부 제2분리트렌치(18L)의 상부가 밀폐(Closed)될 수 있고, 이에 따라, 하부 제2분리트렌치(18L) 내에 자기정렬적으로 에어갭(21)이 형성될 수 있다. 에어갭(21)은 이웃하는 섬형 활성영역(14I)의 장축(X2) 사이에 형성될 수 있다. 다른 실시예에서, 에어갭(21)은 제2방향(②)으로 연장되어 라인형을 가질 수도 있다.
도 3g 및 도 4g에 도시된 바와 같이, 제2라이너층(20A)이 선택적으로 리세스될 수 있다. 이에 따라, 제2라이너(20)가 형성될 수 있다. 제2라이너(20)는 상부 제2분리트렌치(18U)와 하부 제2분리트렌치(18L) 내에 잔류할 수 있다. 상부 제2분리트렌치(18U)에서는 제2라이너(20) 사이에 갭(20G)이 형성될 수 있다. 하부 제2분리트렌치(18L)에서는 제2라이너(20)의 두께에 의해 에어갭(21)의 크기가 정의될 수 있다. 에어갭(21)이 노출되지 않도록, 제2라이너층(20A)의 리세스량을 조절할 수 있다.
도 3h 및 도 4h에 도시된 바와 같이, 제2분리절연층(22)이 형성될 수 있다. 제2분리절연층(22)은 제2라이너(20)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제2분리절연층(22)은 실리콘질화물로 형성될 수 있다. 제2분리절연층(22)은 갭(20G)을 채울 수 있다. 후속하여, 제2분리절연층(22)이 리세스될 수 있다. 이에 따라, 제2분리절연층(22)이 갭(20G)을 채우면서 잔류할 수 있다. 제2분리절연층(22)의 리세스된 표면은 제1하드마스크층(12)의 상부 표면보다 낮은 레벨일 수 있다.
도 3i 및 도 4i에 도시된 바와 같이, 제3분리절연층(23)이 형성될 수 있다. 제3분리절연층(23)에 의해 제2분리절연층(22)의 상부가 채워질 수 있다. 제3분리절연층(23)은 제2분리절연층(22)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제3분리절연층(23)은 실리콘산화물로 형성될 수 있다. 후속하여, 제3분리절연층(23)이 평탄화될 수 있다. 제3분리절연층(23)은 제1하드마스크층(12)의 표면이 노출될때까지 평탄화될 수 있다.
위와 같이, 제3분리절연층(23)을 평탄화하므로써, 제2소자분리영역(I2)이 형성될 수 있다. 제2소자분리영역(I2)은 스페이서(19), 제2라이너(20), 제2분리절연층(22) 및 제3분리절연층(23)을 포함할 수 있다. 제2소자분리영역(I2)은 제2분리트렌치(18) 내에 내장될 수 있다. 제2분리트렌치(18)는 상부 제2분리트렌치(18U)와 하부 제2분리트렌치(18L)를 포함할 수 있다. 제2소자분리영역(I2)은 내장된 에어갭(21)을 가질 수 있다. 제2라이너(20)와 제3분리절연층(23)이 동일하게 실리콘산화물이므로, 제2분리절연층(22)은 실리콘산화물 내에 내장된 구조가 될 수 있다.
제1소자분리영역(I1)과 제2소자분리영역(I2)에 의해 섬형 활성영역(14I)이 정의될 수 있다. 복수의 제1소자분리영역(I1)과 복수의 제2소자분리영역(I2)에 의해 복수의 섬형 활성영역(14I)이 정의될 수 있다. 복수의 섬형 활성영역(14I)은 패러럴하게 배치될 수 있다. 이를, '패러럴 활성영역(parallel active region)'이라고 지칭할 수 있다.
섬형 활성영역(14I)의 장축 사이에 에어갭(21)이 위치할 수 있다. 이로써, 섬형 활성영역(14I)의 장축(X2) 사이의 기생캐패시턴스를 감소시킬 수 있다. 후술하겠지만, 에어갭(21)의 높이는 적어도 비트라인과 오버랩되는 높이를 가질 수 있다. 이에 따라, 비트라인간의 기생캐패시턴스를 감소시킬 수 있다.
도 5a 내지 도 5h는 반도체장치의 매립비트라인을 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 6a 내지 도 6h는 도 5a 내지 도 5h의 A-A'선, B-B' 및 C-C'선에 따른 단면도이다. 이하, 설명의 편의를 위해, 도 5a 내지 도 5h에서, 제1소자분리영역(I1) 및 제2소자분리영역(I2)으로 도시하기로 한다. 즉, 제1라이너층, 제1분리절연층, 제2라이너층, 스페이서, 제2분리절연층 및 제3분리절연층의 도시를 생략하기로 한다. 단, 제2소자분리영역(I2)에 내장된 에어갭(21)은 도시한다.
도 5a 및 도 6a에 도시된 바와 같이, 제2하드마스크층(24)이 형성될 수 있다. 제2하드마스크층(24)에 복수의 라인형 오프닝(line-shpaed opening, 24A)이 형성되어 있을 수 있다. 제2하드마스크층(24)은 기판(10)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 제2하드마스크층(24)은 실리콘질화물을 포함할 수 있다.
비트라인트렌치(25)가 형성될 수 있다. 라인형 오프닝을 갖는 제2하드마스크층(24)를 마스크로 이용하여, 섬형 활성영역(14I)을 식각한다. 이에 따라, 라인형의 비트라인트렌치(25)가 형성될 수 있다. 비트라인트렌치(25)는 제3방향(③)으로 연장되는 라인형일 수 있다. 비트라인트렌치(25)는 제2분리트렌치(18)와 교차하는 방향으로 연장될 수 있다. 비트라인트렌치(25)는 제1,2분리트렌치(13, 18)보다 얕게 형성될 수 있다. 비트라인트렌치(25)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 비트라인트렌치(25)를 형성하기 위해, 섬형 활성영역(14I)은 물론 제1소자분리영역(I1) 및 제2소자분리영역(I2)도 식각될 수 있다. 비트라인트렌치(25)에 의해 섬형 활성영역(14I)의 일부는 예비 필라(14)로 분할될 수 있다. 예비 필라(14) 아래의 섬형 활성영역(14I)의 잔류부(14B)가 형성될 수 있다. 잔류부(14B)는 바디부(Body portion, 14B)라 지칭할 수 있다.
도 5b 및 도 6b에 도시된 바와 같이, 라이너스페이서(26)가 형성될 수 있다. 라이너스페이서(26)는 제3분리트렌치(25)의 양측벽에 형성될 수 있다. 라이너스페이서(26)는 실리콘산화물을 증착한 후에 에치백하여 형성될 수 있다.
바디트렌치(27)가 형성될 수 있다. 바디트렌치(27)는 비트라인트렌치(25)의 저면을 일정 깊이 식각하여 형성될 수 있다. 라이너스페이서(26)를 마스크로 이용하여 비트라인트렌치(25)의 저면을 확장시킬 수 있다. 이에 따라, 바디부(14B)의 일부가 식각되어 바디트렌치(27)가 형성될 수 있다. 바디트렌치(27)를 형성하기 위해, 등방성식각이 수행될 수 있다. 등방성식각에 의해 바디트렌치(27)는 벌브형일 수 있다. 바디트렌치(27)는 비트라인트렌치(25)보다 선폭이 더 클 수 있다. 바디트렌치(27)의 깊이는 제1 및 제2분리트렌치(13, 18)보다 얕을 수 있다. 바디트렌치(27)는 예비 필라(14) 아래에서 제1방향으로 연장될 수 있다. 예컨대, 바디트렌치(27)의 측면은 제2분리트렌치(18)의 측벽과 이웃하도록 측면확장될 수도 있다. 이때, 제2라이너(20)에 의해 에어갭(21)이 노출되는 것을 방지할 수 있다.
위와 같이, 비트라인트렌치(25) 및 바디트렌치(27)를 형성함에 따라, 섬형 활성영역(14I)은 한 쌍의 예비 필라(14)로 분할될 수 있다. 즉, 한 쌍의 예비 필라(14)는 비트라인트렌치(25) 및 바디트렌치(27)에 의해 서로 이격될 수 있다.
도 5c 및 도 6c에 도시된 바와 같이, 바디트렌치(27) 내에 예비 펀치방지층(28A)이 형성될 수 있다. 예비 펀치방지층(28A)은 절연물질로 형성될 수 있다. 예비 펀치방지층(28A)을 형성하기 위해, 실리콘산화물로 비트라인트렌치(25) 및 바디트렌치(27)를 채운 후, 일정 깊이 리세스시킬 수 있다. 예비 펀치방지층(28A)은 적어도 바디트렌치(27)를 채울 수 있다. 예비 펀치방지층(28A)의 상부면은 비트라인트렌치(25)의 저부 내에 위치하도록 높이가 조절될 수 있다. 예비 펀치방지층(28A)에 의해 한 쌍의 예비 필라(14)는 벌크부(11)로부터 플로팅될 수 있다. 또한, 예비 펀치방지층(28A)에 의해 한 쌍의 예비 필라(14) 간의 전기적 접촉을 억제할 수 있다.
도 5d 및 도 6d에 도시된 바와 같이, 희생스페이서(29)가 형성될 수 있다. 희생스페이서(29)는 라이너스페이서(26)의 측벽을 커버링할 수 있다. 희생스페이서(29)는 티타늄질화물로 형성될 수 있다. 예컨대, 티타늄질화물을 컨포멀하게 증착한 후, 에치백을 수행하여 희생스페이서(29)를 형성할 수 있다.
예비 펀치방지층(28A)을 일정 깊이 리세스시킬 수 있다. 이에 따라, 펀치방지층(28)이 형성될 수 있다. 펀치방지층(28)은 바디트렌치(27)를 채울 수 있다.
예비 펀치방지층(28A)을 리세스시킴에 따라, 라이너스페이서(26)의 일부가 노출될 수 있다.
도 5e 및 도 6e에 도시된 바와 같이, 라이너스페이서(26)의 노출부분을 선택적으로 제거할 수 있다. 이에 따라, 예비 필라(14)의 저부 측벽을 노출시키는 오프닝(30)이 형성될 수 있다. 오프닝(30)은 후속 매립비트라인이 콘택되는 영역으로서, 이웃하는 예비 필라(14)의 저부 측벽을 동시에 노출시키는 BSC(Both side contact) 일 수 있다. 예컨대, 오프닝(30)에 의해 비트라인트렌치(25)의 저부 양측벽이 동시에 노출될 수 있다. 오프닝(30)에 의해 비노출된 예비 필라(14)의 측벽들은 라이너스페이서(26)에 의해 커버링되어 있다.
이와 같이, 본 실시예는 오프닝(30)을 형성하기 위한 별도의 콘택마스크가 필요없다.
도 5f 및 도 6f에 도시된 바와 같이, 제1접합영역(31)이 형성될 수 있다. 제1접합영역(31)을 형성하기 위해, 플라즈마도핑기술에 의해 불순물의 도핑공정이 수행된다. 예컨대, 오프닝(30)을 통해 불순물을 플라즈마도핑하여 제1접합영역(31)을 형성한다. 도핑 공정시 불순물로는 N형 불순물 또는 P형 불순물을 포함할 수 있다. 예컨대, 불순물은 인(Ph) 또는 비소(As)가 사용될 수 있다. 제1접합영역(31)은 예피필라(14)의 저부 내에 형성될 수 있다. 제1접합영역(31)은 벌크부(11)로부터 플로팅되어 형성될 수 있다. 즉, 펀치방지층(28)에 의해 벌크부(11)로부터 분리될 수 있다. 또한, 제1접합영역(31)은 제2소자분리영역(I2)에 의해 측면 확산이 억제될 수 있다.
도 5g 및 도 6g에 도시된 바와 같이, 비트라인(32)이 형성될 수 있다. 예컨대, 비트라인트렌치(25)가 매립되도록 금속층(미도시)을 형성한 후 금속층을 에치백하여 비트라인트렌치(25)의 저부를 채우는 비트라인(32)을 형성한다. 이때, 비트라인(32)은 텅스텐(W)을 포함할 수 있다. 비트라인(32)의 양끝단은 오프닝(30)을 채워 제1접합영역(31)과 접속될 수 있다. 비트라인(32)과 벌크부(11) 사이에 펀치방지층(28)이 위치할 수 있다.
도시되지 않았으나, 비트라인(32)과 제1접합영역(31)의 오믹콘택을 위한 금속실리사이드층이 더 형성될 수 있다. 금속실리사이드층은 비트라인(32)을 형성하기 전에 형성될 수 있다. 금속실리사이드층은 코발트실리사이드를 포함할 수 있다.
위와 같이, 비트라인(32)과 제1접합영역(31)은 플러그없이 접촉될 수 있다. 이를 플러그리스 콘택(Plug-less contact)이라고 지칭할 수 있다.
도 5h 및 도 6h에 도시된 바와 같이, 희생스페이서(29)를 선택적으로 제거한다.
비트라인(32)을 커버링하기 위해 비트라인트렌치(25)가 매립되도록 비트라인캡핑층(33)을 형성한다. 이때, 비트라인캡핑층(33)은 실리콘산화물을 포함할 수 있다.
후속하여, 비트라인캡핑층(33)은 제1하드마스크층(12)의 표면이 노출될때까지 평탄화될 수 있다. 이때, 제2하드마스크층(24)이 제거될 수도 있다.
도 7a 내지 도 7g는 반도체장치의 게이트전극의 형성 방법을 도시한 도면이다. 도 8a 내지 도 8g는 도 7a 내지 도 7f의 A-A'선에 따른 단면도이다.
도 7a 및 도 8a에 도시된 바와 같이, 예비 게이트트렌치(35)가 형성될 수 있다. 예컨대, 제3하드마스크층(34)을 마스크로 이용하여 비트라인캡핑층(33), 제1소자분리영역(I1), 예비 필라(14)를 식각하여(도면부호 '34A' 참조) 예비 게이트트렌치(35)를 형성한다. 예비 게이트트렌치(35)를 형성하기 위한 식각 공정은 비트라인캡핑층(33)이 일정 두께 잔류할때까지 진행할 수 있다. 예비 게이트트렌치(35)는 비트라인(32)과 교차하는 방향으로 형성될 수 있다. 예비 게이트트렌치(35)는 제2방향(②)으로 연장될 수 있다. 예비 게이트트렌치(35)의 저부에서 제1접합영역(31)이 노출될 수도 있다.
예비 게이트트렌치(35)에 의해 한 쌍의 제1,2필라(P1, P2)가 형성될 수 있다. 제1,2필라(P1, P2)는 예비 필라(14)의 식각에 의해 형성될 수 있다. 제1,2필라(P1, P2)는 각각 다중 측벽을 갖는 구조가 될 수 있다. 예비 게이트트렌치(35)를 형성하기 위한 식각 공정 동안에, 라이너스페이서(26)도 일부 식각될 수 있다. B-B' 방향에 따르면, 예비 게이트트렌치(35) 아래에서, 라이너스페이서(26), 제1소자분리영역(I1) 및 비트라인캡핑층(33)의 상부 표면은 동일 레벨일 수 있다.
도 7b 및 도 8b에 도시된 바와 같이, 예비 게이트트렌치(35)의 확장 공정을 수행할 수 있다. 예컨대, 습식식각공정을 수행하여 비트라인캡핑층(33) 및 제1소자분리영역(I1)을 선택적으로 식각한다. 이를 와이드닝 공정(widening process)이라고 약칭한다. 와이드닝 공정은 습식식각을 적용할 수 있다. 습식와이드닝공정에 의해 제1소자분리영역(I1)의 일부 및 비트라인캡핑층(33)의 일부가 식각되므로써 예비 게이트트렌치(35)가 제1방향으로 확장될 수 있다. 습식와이드닝 공정에 의해, 산화물들이 선택적으로 제거될 수 있다. 예컨대, 제1라이너, 제1분리절연층, 라이너스페이서 및 비트라인캡핑층이 선택적으로 제거될 수 있다.
습식와이드닝공정에 의해 확장된 예비 게이트트렌치를 게이트트렌치(35T)라고 지칭한다. 게이트트렌치(35T)는 제1트렌치부(T1), 제2트렌치부(T2) 및 제3트렌치부(T3)를 포함할 수 있다. 제1트렌치부(T1)는 제2방향으로 연장될 수 있다. 제1트렌치부(T1)는 제1필라(P1)와 제2필라(P2) 사이에 위치할 수 있다. 제2트렌치부(T2)와 제3트렌치부(T3)는 제1트렌치부(T1)로부터 분기될 수 있다. 제2트렌치부와 제3트렌치부는 제2방향(②)에 교차하는 제1방향(①)으로 연장될 수 있다.
제1트렌치부(T1), 제2트렌치부(T2) 및 제3트렌치부(T3)에 의해 제1,2필라(P1, P2)의 측면들이 노출될 수 있다. 예컨대, 제1측면(S1), 제2측면(S2) 및 제3측면(S3)이 노출될 수 있다. 제1측면은 제1트렌치부(T1)에 의해 노출될 수 있고, 제2측면(S2)과 제3측면(S2)은 각각 제2트렌치부(T2) 및 제3트렌치부(T3)에 의해 노출될 수 있다. 제2트렌치부(T2) 및 제3트렌치부(T3)는 크기 및 모양이 동일할 수 있다. 제1,2필라(P1, P2)는 제4측면(S4)을 더 포함하며, 제4측면(S4)은 제2소자분리영역(I2)에 접촉할 수 있다. 제2소자분리영역(I2)은 제2트렌치부(T2)와 제3트렌치부(T3)에 접촉할 수 있다.
습식와이드닝 공정 이후에, 비트라인(32) 상부에는 일정 두께의 비트라인캡핑층(33)이 잔류할 수 있다.
도 7c 및 도 8c에 도시된 바와 같이, 제3하드마스크층(34)이 제거될 수 있다.
다음으로, 게이트트렌치(35T)의 표면 상에 게이트절연층(36)이 형성될 수 있다. 게이트절연층(36)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 다른 실시예에서, 게이트절연층(36)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(36)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
게이트절연층(36) 상에 게이트도전층(37A)이 형성될 수 있다. 게이트도전층(37A)은 게이트트렌치(35T)를 채울 수 있다. 게이트도전층(37A)은 저저항 금속물질을 포함한다. 게이트도전층(37A)은 티타늄질화물, 텅스텐 등으로 형성될 수 있다.
도 7d 및 도 8d에 도시된 바와 같이, 게이트트렌치(35T) 내부에 예비 게이트전극(37R)이 잔류하도록 리세싱 공정(recessing process)을 진행한다. 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 예비 게이트전극(37R)은 게이트도전층(37A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 리세싱 공정은 평탄화 공정 및 에치백 공정을 순차적으로 진행할 수 있다.
예비 게이트전극(37R)은 제1,2필라(P1, P2)의 상부 표면보다 낮게 리세스될 수 있다.
도 7e 및 도 8e에 도시된 바와 같이, 게이트분리마스크(38)가 형성될 수 있다. 게이트분리마스크(38)는 예비 게이트전극(37R) 상부에서 게이트트렌치(35T)의 측면들을 커버링할 수 있다. 예컨대, 예비 게이트전극(37R)을 포함한 전면에 마스크물질을 형성한 후, 이를 에치백하여 게이트분리마스크(38)를 형성할 수 있다. 게이트분리마스크(38)는 예비 게이트전극(37R)에 대해 식각선택비를 갖는 물질로 형성될 수 있다.
게이트분리마스크(38)를 이용하여 예비 게이트전극(37R)의 중심부분을 식각하여 한 쌍의 제1,2게이트전극(37G1, 37G2)을 형성할 수 있다. 예비 게이트전극(37R)의 중심부분을 식각할 때, 제1,2게이트전극(37G1, 37G2)이 충분히 이격되도록 식각깊이(39R)를 조절할 수 있다.
이와 같이, 예비 게이트전극(37R)을 분리하여 제1게이트전극(37G1)과 제2게이트전극(37G2)이 형성될 수 있다. 제1게이트전극(37G1)과 제2게이트전극(37G2)은 게이트트렌치(35T) 내에 내장될 수 있다.
상술한 바에 따르면, 제1,2게이트전극(37G1, 37G2)은 서로 대칭되는 구조가 될 수 있다. 제1,2게이트전극(37G1, 37G2)은 각각, 제2방향으로 연장된 제1전극부(E1), 제2방향에 교차하는 제1방향으로 연장되고 제1전극부(E1)로부터 분기된 제2전극부(E2) 및 제3전극부(E3)를 포함할 수 있다. 제1전극부(E1), 제2전극부(E2) 및 제3전극부(E3)는 각각 제1트렌치부(T1), 제2트렌치부(T2) 및 제3트렌치부(T3) 내에 내장될 수 있다.
제1전극부(E1), 제2전극부(E2) 및 제3전극부(E3)는 제1,2필라(P1, P2)의 적어도 3개의 측면들과 오버랩될 수 있다. 제1,2필라(P1, P2)의 제4측면(S4)은 제1,2게이트전극(37G1, 37G2)과 비-오버랩될 수 있다.
도 7f 및 도 8f에 도시된 바와 같이, 게이트분리마스크(38)가 제거될 수 있다.
다음으로, 게이트캡핑층(41)을 형성한다. 게이트캡핑층(41)은 절연물질을 포함한다. 제1게이트전극(37G1)과 제2게이트전극(37G2) 사이에 게이트캡핑층(41)으로 채워진다. 게이트캡핑층(41)은 실리콘질화물을 포함할 수 있다. 후속하여, 제1하드마스크층(12)의 상부 표면이 노출되도록 게이트캡핑층(41)의 평탄화가 진행될 수 있다.
도 7g 및 도 8g에 도시된 바와 같이, 게이트캡핑층(41) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 제1,2필라(P1, P2) 내에 제2접합영역(42)이 형성된다. 불순물의 도핑 공정을 진행할 때, 게이트캡핑층(41)이 배리어로 사용된다. 제2접합영역(42)은 소스영역과 드레인영역 중 어느 하나의 영역이 될 수 있다. 제1접합영역(31)과 제2접합영역(42) 사이에 수직채널부(Vertical Channel, 도면부호 'VC')가 정의될 수 있다. 제1,2게이트전극(37G1, 37G2)는 수직채널부(VC)에 오버랩될 수 있다. 제2접합영역(42)은 제1하드마스크층(12)의 식각에 의해 제1,2필라(P1, P2)의 상부면을 노출시킨 후 형성할 수 있다.
상술한 바와 같이, 제1게이트전극(37G1), 제1접합영역(31) 및 제2접합영역(42)은 제1트랜지스터(Tr1)를 구성할 수 있다. 제2게이트전극(37G2), 제1접합영역(31) 및 제2접합영역(42)은 제2트랜지스터(Tr2)를 구성할 수 있다.
도시하지 않았으나, 제2접합영역(42)에는 메모리요소(43)가 접속될 수 있다.
다른 실시예에서, 제2접합영역(42)은 콘택홀을 형성한 이후에, 불순물의 도핑 공정에 의해 형성될 수도 있다. 여기서, 콘택홀은 제1,2필라(P1, P2)의 상부면을 노출시킨다.
도 9는 제2실시예에 따른 소자분리영역을 도시한 단면도이다.
도 9를 참조하면, 기판에 소자분리영역 및 활성영역(ACT)이 형성될 수 있다. 소자분리영역은 제1소자분리영역(I1) 및 제2소자분리영역(I2)을 포함할 수 있다. 제1소자분리영역(I1)과 제2소자분리영역(I2)에 의해 활성영역(ACT)이 정의될 수 있다. 제1소자분리영역(I1)은 제1방향(①)으로 연장될 수 있고, 제2소자분리영역(I2)은 제1방향(①)과 교차하는 제2방향(②)으로 연장될 수 있다. 제2소자분리영역(I2)에 의해 제1소자분리영역(I1)이 불연속될 수 있다. 제1소자분리영역(I1)과 제2소자분리영역(I2)은 트렌치 식각에 의해 형성된 STI 영역(Shallow Trench Isolation region)일 수 있다. 제1 및 제2소자분리영역(I1, I2)은 각각 분리트렌치(도면부호 생략)에 절연물질을 채워 형성할 수 있다. 제1소자분리영역(I1)과 제2소자분리영역(I2)은 동일 물질이거나 또는 다른 물질일 수 있다. 예컨대, 제1소자분리영역(I1)과 제2소자분리영역(I2)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 제1소자분리영역(I1)은 내장된 제1에어갭(AG1)을 가질 수 있다. 제2소자분리영역(I2)은 내장된 제2에어갭(Air-gap, AG2)을 가질 수 있다. 제1에어갭(AG1)은 라인형(Line-shaped)일 수 있다.
도 9에 따르면, 활성영역(ACT)의 장축(X2) 사이에 제2에어갭(AG2)이 내장된 제2소자분리영역(I2)이 위치한다. 활성영역(ACT)의 단축(X1) 사이에 제1에어갭(AG1)이 내장된 제1소자분리영역(I1)이 위치한다.
이에 따라, 이웃하는 활성영역(ACT)간의 기생캐패시턴스(도면부호 'C1', 'C2' 참조)를 감소시킬 수 있다.
활성영역(ACT)에는 다양한 반도체장치가 형성될 수 있다.
이하, 제2실시예가 적용된 반도체장치의 일예를 설명하기로 한다.
도 10a 내지 도 10g는 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 제2에어갭이 내장된 제1소자분리영역을 제외한 나머지 요소의 제조 방법은 제1실시예와 동일하거나 유사할 수 있다. 설명의 편의를 위해, 도 10a 내지 도 10g는 도 9의 A-A'선 및 B-B'선에 따른 제조 방법을 도시하기로 한다.
도 10a에 도시된 바와 같이, 제1분리트렌치(13) 상에 제1라이너층(15A)이 형성될 수 있다. 제1라이너층(15A)은 실리콘산화물로 형성될 수 있다. 제1라이너층(15A)은 열산화 공정 또는 증착법에 의해 형성될 수 있다. 다른 실시예에서, 제1라이너층(15A)은 이중층 구조로 형성될 수 있다. 예컨대, 제1라이너층(15A)은 실리콘산화물과 실리콘질화물을 적층하여 형성할 수도 있다.
제1라이너층(15A) 상에 예비 에어층(pre-air layer, PAL)이 형성될 수 있다. 예비 에어층(PAL)은 후속 공정에서 제거되어 에어갭(air gap)을 형성하는 물질을 포함할 수 있다. 예비 에어층(PAL)은 제1라이너층(15A)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 예비 에어층(PAL)은 실리콘함유물질을 포함할 수 있다. 예비 에어층(PAL)은 실리콘저마늄(SiGe)을 포함할 수 있다.
도 10b에 도시된 바와 같이, 리세스드 예비에어층(AL)이 형성될 수 있다. 예비 에어층(PAL)을 에치백하므로써, 제1분리트렌치(13) 내에 리세스드 예비에어층(AL)이 형성될 수 있다. 리세스드 예비에어층(AL)은 리세스된 표면을 가질 수 있다. 리세스드 예비에어층(AL)의 리세스드 표면은 라인형 활성영역(14L)의 상부 표면보다 낮을 수 있다. 후술하겠지만, 리세스드 예비 에어층(AL)의 높이는 적어도 비트라인과 오버랩되는 높이를 가질 수 있다. 이에 따라, 비트라인간의 기생캐패시턴스를 감소시킬 수 있다.
리세스드 예비 에어층(AL) 상에 예비 제1분리절연층(16A)이 형성될 수 있다. 예비 제1분리절연층(16A)은 절연물질로 형성될 수 있다. 예비 제1분리절연층(16A)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 제1분리트렌치(13)를 채우는데 사용될 수 있다. 예비 제1분리절연층(16A)은 SOD(Spin On Dielectric)을 포함할 수 있다.
도 10c에 도시된 바와 같이, 제1분리절연층(16)이 형성될 수 있다. 예비 제1분리절연층(16A)에 대해 CMP(Chemical mechanical polishing)와 같은 평탄화 공정이 수행될 수 있다. 이에 따라, 제1분리트렌치(13)를 채우는 제1분리절연층(16)이 형성될 수 있다. 예비 제1분리절연층(16A)의 평탄화 공정시에 제1라이너층(15A)의 일부가 평탄화될 수 있다. 예컨대, 제1하드마스크층(12)의 상부 표면이 노출될때까지 예비 제1분리절연층(16A)과 제1라이너층(15A)을 평탄화할 수 있다. 이에 따라, 제1분리트렌치(13) 내에 제1분리절연층(16)과 제1라이너(15)가 잔류할 수 있다.
위와 같은 일련의 공정에 의해, 제1소자분리영역(I1)이 형성될 수 있다. 제1소자분리영역(I1)은 제1라이너(15), 리세스드 예비에어층(AL) 및 제1분리절연층(16)을 포함할 수 있다. 제1소자분리영역(I1)은 제1분리트렌치(13) 내에 내장(Embedded)될 수 있다. 라인형 활성영역(14L)과 제1소자분리영역(I1)은 교번하여 형성될 수 있다. 라인형 활성영역(14L)과 제1소자분리영역(I1)은 선폭이 동일할 수 있다. 라인형 활성영역(14L) 및 제1소자분리영역(I1)은 제1방향(①)으로 연장될 수 있다. 제1실시예와 다르게, 제2실시예에 따른 제1소자분리영역(I1)은 리세스드 예비 에어층(AL)을 더 포함한다.
도 10d에 도시된 바와 같이, 라인형 활성영역(14L)이 균일한 길이 단위로 컷팅될 수 있다. 라인형 활성영역(14L)을 커팅하기 위해 컷팅마스크(17)가 적용될 수 있다. 컷팅마스크(17)는 복수의 라인형 오프닝(17A)을 가질 수 있다. 복수의 라인형 오프닝(17A)은 제2방향(②)으로 연장될 수 있다. 컷팅마스크(17)는 라인형 활성영역(14L)과 교차하는 방향으로 연장될 수 있다. 컷팅마스크(17)는 감광막패턴을 포함할 수 있다.
컷팅마스크(17)를 식각마스크로 하여 제1하드마스크층(12), 라인형 활성영역(14L) 및 제1소자분리영역(I1)을 식각한다. 이에 따라, 라인형 활성영역(14L) 및 제1소자분리영역(I1)이 컷팅되어, 상부 제2분리트렌치(Top second isolation trench, 18U)가 형성될 수 있다. 상부 제2분리트렌치(18U)는 제2방향(②)으로 연장될 수 있다.
도 10e에 도시된 바와 같이, 컷팅마스크(17)가 제거될 수 있다.
상부 제2분리트렌치(18U)의 측벽에 스페이서(19)가 형성될 수 있다. 스페이서(19)를 형성하기 위해, 절연물질을 증착한후 에치백이 수행될 수 있다. 스페이서(19)는 기판(10)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 스페이서(19)는 실리콘산화물을 포함할 수 있다.
스페이서(19) 및 제1하드마스크층(12)을 식각마스크로 하여 상부 제2분리트렌치(18U)의 저면을 확장시킬 수 있다. 이에 따라, 하부 제2분리트렌치(18L)가 형성될 수 있다. 하부 제2분리트렌치(18L)를 형성하기 위해, 등방성식각이 수행될 수 있다. 예컨대, 측면방향으로 등방성식각이 수행될 수 있다.
하부 제2분리트렌치(18L)는 벌브 형상(Bulb-shped)을 가질 수 있다. 하부 제2분리트렌치(18L)는 상부 제2분리트렌치(18U)보다 선폭이 더 클 수 있다.
하부 제2분리트렌치(18L)와 상부 제2분리트렌치(18U)는 제2분리트렌치(18)를 이룰 수 있다. 제2분리트렌치(18)에 의해 복수의 섬형 활성영역(14I)이 형성될 수 있다.
위와 같은 일련의 공정에 의해, 라인형 활성영역(14L)이 컷팅되어, 독립된 섬형 활성영역(14I)이 형성될 수 있다. 제1방향(①)으로 볼 때, 이웃하는 섬형 활성영역(14I)은 길이 및 간격이 균일할 수 있고, 제2분리트렌치(18)에 의해 서로 이격될 수 있다. 섬형 활성영역(14I)은 제1방향의 단축 및 제2방향의 장축을 가질 수 있다. 복수의 섬형 활성영역(14I)은 제1방향 및 제2방향을 따라 서로 이격된 상태로 반복적으로 형성될 수 있다. 이웃하는 섬형 활성영역(14I)의 장축(X1) 사이에는 제2분리트렌치(18)가 형성될 수 있고, 이웃하는 섬형 활성영역(14I)의 단축(X2) 사이에는 제1소자분리영역(I1)이 위치할 수 있다. 제2분리트렌치(18)는 제2방향(②)으로 연장될 수 있다. 섬형 활성영역(14I)의 하부측면은 벌브 형상을 가질 수 있고, 섬형 활성영역(14I)의 상부 측면은 버티컬형상(Vertical-shape)을 가질 수 있다.
도 10f에 도시된 바와 같이, 제2라이너(20)가 형성될 수 있다. 제2라이너(20)를 형성하기 위해, 제2라이너층(20A)을 컨포말하게 증착한 후 선택적으로 리세스될 수 있다(도 4f 및 도 4g 참조). 이에 따라, 제2라이너(20)가 형성될 수 있다. 제2라이너(20)는 상부 제2분리트렌치(17)와 하부 제2분리트렌치(19) 내에 잔류할 수 있다. 제2라이너(20)는 하부 제2분리트렌치(18L)의 표면 상에 형성되면서 스페이서(19)를 커버링할 수 있다. 제2라이너(20)는 실리콘산화물로 형성될 수 있다. 제2라이너(20)에 의해 하부 제2분리트렌치(18L)의 상부가 밀폐될 수 있고, 이에 따라, 하부 제2분리트렌치(18L) 내에 자기정렬적으로 에어갭(21)이 형성될 수 있다. 이하, 에어갭(21)을 '제1에어갭(21)'이라고 지칭할 수 있다. 상부 제2분리트렌치(18U)에서는 제2라이너(20) 사이에 갭(20G)이 형성될 수 있다. 하부 제2분리트렌치(18L)에서는 제2라이너(20)에 의해 제1에어갭(21)이 형성될 수 있다.
도 10g에 도시된 바와 같이, 제2분리절연층(22)이 형성될 수 있다. 제2분리절연층(22)은 제2라이너(20)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제2분리절연층(22)은 실리콘질화물로 형성될 수 있다. 제2분리절연층(22)은 갭(20G)을 채울 수 있다. 후속하여, 제2분리절연층(22)이 리세스될 수 있다. 이에 따라, 제2분리절연층(22)이 갭(20G)을 채우면서 잔류할 수 있다.
다음으로 제3분리절연층(23)이 형성될 수 있다. 제3분리절연층(23)에 의해 제2분리절연층(22)의 상부가 채워질 수 있다. 제3분리절연층(23)은 제2분리절연층(22)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제3분리절연층(23)은 산화물로 형성될 수 있다. 후속하여, 제3분리절연층(23)이 평탄화될 수 있다. 제3분리절연층(23)은 제1하드마스크층(12)의 표면이 노출될때까지 평탄화될 수 있다.
위와 같이, 제3분리절연층(23)을 평탄화하므로써, 제2소자분리영역(I2)이 형성될 수 있다. 제2소자분리영역(I2)은 스페이서(19), 제2라이너(20), 제2분리절연층(22) 및 제3분리절연층(23)을 포함할 수 있다. 제2소자분리영역(I2)은 제2분리트렌치(18) 내에 내장될 수 있다. 제2분리트렌치(18)는 상부 제2분리트렌치(18U)와 하부 제2분리트렌치(18L)를 포함할 수 있다. 제2소자분리영역(I2)은 내장된 제1에어갭(21)을 가질 수 있다. 제2라이너(20)와 제3분리절연층(23)이 동일하게 실리콘산화물이므로, 제2분리절연층(22)은 실리콘산화물 내에 내장된 구조가 될 수 있다.
제1소자분리영역(I1)과 제2소자분리영역(I2)에 의해 섬형 활성영역(14I)이 정의될 수 있다. 복수의 제1소자분리영역(I1)과 복수의 제2소자분리영역(I2)에 의해 복수의 섬형 활성영역(14I)이 정의될 수 있다. 복수의 섬형 활성영역(14I)은 패러럴하게 배치될 수 있다. 이를, '패러럴 활성영역(parallel active region)'이라고 지칭할 수 있다.
섬형 활성영역(14I)의 장축(X2) 사이에 제1에어갭(21)을 포함하는 제2소자분리영역(I2)이 위치하므로, 섬형 활성영역(14I)의 장축(X2) 사이의 기생캐패시턴스를 감소시킬 수 있다. 후술하겠지만, 제1에어갭(21)의 높이는 적어도 비트라인과 오버랩되는 높이를 가질 수 있다. 이에 따라, 비트라인간의 기생캐패시턴스를 감소시킬 수 있다.
도 11a 내지 도 11h는 제2실시예에 따른 반도체장치의 매립비트라인을 제조하는 방법의 일예를 설명하기 위한 도면이다. 제2에어갭이 내장된 제1소자분리영역을 제외한 나머지 요소의 제조 방법은 제1실시예와 동일하거나 유사할 수 있다. 설명의 편의를 위해, 도 11a 내지 도 11h는 도 9의 A-A'선, B-B'선 및 C-C'에 따른 제조 방법을 도시하기로 한다.
도 11a에 도시된 바와 같이, 제2하드마스크층(24)이 형성될 수 있다. 제2하드마스크층(24)에 복수의 라인형 오프닝(24A)이 형성되어 있을 수 있다. 제2하드마스크층(24)은 기판(10)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 제2하드마스크층(24)은 실리콘질화물을 포함할 수 있다.
비트라인트렌치(25)가 형성될 수 있다. 라인형 오프닝을 갖는 제2하드마스크층(24)를 마스크로 이용하여, 섬형 활성영역(14I)을 식각한다. 이에 따라, 라인형의 비트라인트렌치(25)가 형성될 수 있다. 비트라인트렌치(25)는 제3방향(③)으로 연장되는 라인형일 수 있다. 비트라인트렌치(25)는 제2분리트렌치(18)와 교차하는 방향으로 연장될 수 있다. 비트라인트렌치(25)는 제1,2분리트렌치(13, 18)보다 얕게 형성될 수 있다. 비트라인트렌치(25)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 비트라인트렌치(25)를 형성하기 위해, 섬형 활성영역(14I)은 물론 제1소자분리영역(I1) 및 제2소자분리영역(I2)도 식각될 수 있다. 비트라인트렌치(25)는 제1소자분리영역(I1)의 예비 에어층(AL)의 일부가 식각되는 깊이를 가질 수 있다. 비트라인트렌치(25)에 의해 섬형 활성영역(14I)의 일부는 예비 필라(14)로 분할될 수 있다. 예비 필라(14) 아래의 섬형 활성영역(14I)의 잔류부(14B)가 형성될 수 있다. 잔류부(14B)는 바디부(14B)라 지칭할 수 있다.
도 11b에 도시된 바와 같이, 라이너스페이서(26)가 형성될 수 있다. 라이너스페이서(26)는 제3분리트렌치(25)의 양측벽에 형성될 수 있다. 라이너스페이서(26)는 실리콘산화물을 증착한 후에 에치백하여 형성될 수 있다.
바디트렌치(27)가 형성될 수 있다. 바디트렌치(27)는 비트라인트렌치(25)의 저면을 일정 깊이 식각하여 형성될 수 있다. 라이너스페이서(26)를 마스크로 이용하여 비트라인트렌치(25)의 저면을 확장시킬 수 있다. 이에 따라, 바디부(14B)의 일부가 식각되어 바디트렌치(27)가 형성될 수 있다. 바디트렌치(27)를 형성하기 위해, 등방성식각이 수행될 수 있다. 등방성식각에 의해 바디트렌치(27)는 벌브형일 수 있다. 바디트렌치(27)는 비트라인트렌치(25)보다 선폭이 더 클 수 있다. 바디트렌치(27)의 깊이는 제1 및 제2분리트렌치(13, 18)보다 얕을 수 있다. 바디트렌치(27)는 예비 필라(14) 아래에서 제1방향으로 연장될 수 있다. 예컨대, 바디트렌치(27)의 측면은 제2분리트렌치(18)의 측벽과 이웃하도록 측면확장될 수도 있다. 이때, 제2라이너(20)에 의해 제1에어갭(21)이 노출되는 것을 방지할 수 있다.
위와 같이, 비트라인트렌치(25) 및 바디트렌치(27)를 형성함에 따라, 섬형 활성영역(14I)은 한 쌍의 예비 필라(14)로 분할될 수 있다. 즉, 한 쌍의 예비 필라(14)는 비트라인트렌치(25) 및 바디트렌치(27)에 의해 서로 이격될 수 있다.
도 11c에 도시된 바와 같이, 바디트렌치(27) 내에 예비 펀치방지층(28A)이 형성될 수 있다. 예비 펀치방지층(28A)은 절연물질로 형성될 수 있다. 예비 펀치방지층(28A)을 형성하기 위해, 실리콘산화물로 비트라인트렌치(25) 및 바디트렌치(27)를 채운 후, 일정 깊이 리세스시킬 수 있다. 예비 펀치방지층(28A)은 적어도 바디트렌치(27)를 채울 수 있다. 예비 펀치방지층(28A)의 상부면은 비트라인트렌치(25)의 저부 내에 위치하도록 높이가 조절될 수 있다. 예비 펀치방지층(28A)에 의해 한 쌍의 예비 필라(14)는 벌크부(11)로부터 플로팅될 수 있다. 또한, 예비 펀치방지층(28A)에 의해 한 쌍의 예비 필라(14) 간의 전기적 접촉을 억제할 수 있다.
도 11d에 도시된 바와 같이, 희생스페이서(29)가 형성될 수 있다. 희생스페이서(29)는 라이너스페이서(26)의 측벽을 커버링할 수 있다. 희생스페이서(29)는 티타늄질화물로 형성될 수 있다. 예컨대, 티타늄질화물을 컨포멀하게 증착한 후, 에치백을 수행하여 희생스페이서(29)를 형성할 수 있다.
예비 펀치방지층(28A)을 일정 깊이 리세스시킬 수 있다. 이에 따라, 펀치방지층(28)이 형성될 수 있다. 펀치방지층(28)은 바디트렌치(27)를 채울 수 있다.
예비 펀치방지층(28A)을 리세스시킴에 따라, 라이너스페이서(26)의 일부가 노출될 수 있다.
도 11e에 도시된 바와 같이, 라이너스페이서(26)의 노출부분을 선택적으로 제거할 수 있다. 이에 따라, 예비 필라(14)의 저부 측벽을 노출시키는 오프닝(30)이 형성될 수 있다. 오프닝(30)은 후속 매립비트라인이 콘택되는 영역으로서, 이웃하는 예비 필라(14)의 저부 측벽을 동시에 노출시키는 BSC(Both side contact) 일 수 있다. 예컨대, 오프닝(30)에 의해 비트라인트렌치(25)의 저부 양측벽이 동시에 노출될 수 있다. 오프닝(30)에 의해 비노출된 예비 필라(14)의 측벽들은 라이너스페이서(26)에 의해 커버링되어 있다.
이와 같이, 본 실시예는 오프닝(30)을 형성하기 위한 별도의 콘택마스크가 필요없다.
도 11f에 도시된 바와 같이, 제1접합영역(31)이 형성될 수 있다. 제1접합영역(31)을 형성하기 위해, 플라즈마도핑기술에 의해 불순물의 도핑공정이 수행된다. 예컨대, 오프닝(30)을 통해 불순물을 플라즈마도핑하여 제1접합영역(31)을 형성한다. 도핑 공정시 불순물로는 N형 불순물 또는 P형 불순물을 포함할 수 있다. 예컨대, 불순물은 인(Ph) 또는 비소(As)가 사용될 수 있다. 제1접합영역(31)은 예피필라(14)의 저부 내에 형성될 수 있다. 제1접합영역(31)은 벌크부(11)로부터 플로팅되어 형성될 수 있다. 즉, 펀치방지층(28)에 의해 벌크부(11)로부터 분리될 수 있다. 또한, 제1접합영역(31)은 제2소자분리영역(I2)에 의해 측면 확산이 억제될 수 있다.
도 11g에 도시된 바와 같이, 비트라인(32)이 형성될 수 있다. 예컨대, 비트라인트렌치(25)가 매립되도록 금속층(미도시)을 형성한 후 금속층을 에치백하여 비트라인트렌치(25)의 저부를 채우는 비트라인(32)을 형성한다. 이때, 비트라인(32)은 텅스텐(W)을 포함할 수 있다. 비트라인(32)의 양끝단은 오프닝(30)을 채워 제1접합영역(31)과 접속될 수 있다. 비트라인(32)과 벌크부(11) 사이에 펀치방지층(28)이 위치할 수 있다.
도시되지 않았으나, 비트라인(32)과 제1접합영역(31)의 오믹콘택을 위한 금속실리사이드층이 더 형성될 수 있다. 금속실리사이드층은 비트라인(32)을 형성하기 전에 형성될 수 있다. 금속실리사이드층은 코발트실리사이드를 포함할 수 있다.
위와 같이, 비트라인(32)과 제1접합영역(31)은 플러그없이 접촉될 수 있다. 이를 플러그리스 콘택(Plug-less contact)이라고 지칭할 수 있다.
도 11h에 도시된 바와 같이, 희생스페이서(29)를 선택적으로 제거한다.
비트라인(32)을 커버링하기 위해 비트라인트렌치(25)가 매립되도록 비트라인캡핑층(33)을 형성한다. 이때, 비트라인캡핑층(33)은 실리콘산화물을 포함할 수 있다.
후속하여, 비트라인캡핑층(33)은 제1하드마스크층(12)의 표면이 노출될때까지 평탄화될 수 있다. 이때, 제2하드마스크층(24)이 제거될 수도 있다.
도 12a 내지 도 12g는 제2실시예에 따른 반도체장치의 게이트전극의 형성 방법을 도시한 도면이다. 제2에어갭이 내장된 제1소자분리영역을 제외한 나머지 요소의 제조 방법은 제1실시예와 동일하거나 유사할 수 있다.
도 12a에 도시된 바와 같이, 예비 게이트트렌치(35)가 형성될 수 있다. 예컨대, 제3하드마스크층(34)을 마스크로 이용하여 비트라인캡핑층(33), 제1소자분리영역(I1), 예비 필라(14)를 식각하여(도면부호 '34A' 참조) 예비 게이트트렌치(35)를 형성한다. 예비 게이트트렌치(35)를 형성하기 위한 식각 공정은 비트라인캡핑층(33)이 일정 두께 잔류할때까지 진행할 수 있다. 예비 게이트트렌치(35)는 비트라인(32)과 교차하는 방향으로 형성될 수 있다. 예비 게이트트렌치(35)는 제2방향으로 연장될 수 있다. 예비 게이트트렌치(35)의 저부에서 제1접합영역(31)이 노출될 수도 있다.
예비 게이트트렌치(35)에 의해 한 쌍의 제1,2필라(P1, P2)가 형성될 수 있다. 제1,2필라(P1, P2)는 예비 필라(14)의 식각에 의해 형성될 수 있다. 제1,2필라(P1, P2)는 각각 다중 측벽을 갖는 구조가 될 수 있다. 예비 게이트트렌치(35)를 형성하기 위한 식각 공정 동안에, 라이너스페이서(26)도 일부 식각될 수 있다. B-B' 방향에 따르면, 예비 게이트트렌치(35) 아래에서, 라이너스페이서(26), 제1소자분리영역(I1) 및 비트라인캡핑층(33)의 상부 표면은 동일 레벨일 수 있다.
도 12b에 도시된 바와 같이, 예비 게이트트렌치(35)의 확장 공정을 수행할 수 있다. 예컨대, 습식식각공정을 수행하여 비트라인캡핑층(33) 및 제1소자분리영역(I1)을 선택적으로 식각한다. 이를 와이드닝 공정(widening process)이라고 약칭한다. 와이드닝 공정은 습식식각을 적용할 수 있다. 습식와이드닝공정에 의해 제1소자분리영역(I1)의 일부 및 비트라인캡핑층(33)의 일부가 식각되므로써 예비 게이트트렌치(35)가 제1방향으로 확장될 수 있다. 습식와이드닝 공정에 의해, 산화물들이 선택적으로 제거될 수 있다. 예컨대, 제1라이너, 제1분리절연층, 라이너스페이서 및 비트라인캡핑층이 선택적으로 제거될 수 있다.
습식와이드닝공정에 의해 확장된 예비 게이트트렌치를 게이트트렌치(35T)라고 지칭한다. 게이트트렌치(35T)는 제1트렌치부(T1), 제2트렌치부(T2) 및 제3트렌치부(T3)를 포함할 수 있다. 제1트렌치부(T1)는 제2방향으로 연장될 수 있다. 제1트렌치부(T1)는 제1필라(P1)와 제2필라(P2) 사이에 위치할 수 있다. 제2트렌치부(T2)와 제3트렌치부(T3)는 제1트렌치부(T1)로부터 분기될 수 있다. 제2트렌치부(T2)와 제3트렌치부(T3)는 제2방향에 교차하는 제1방향으로 연장될 수 있다.
제1트렌치부(T1), 제2트렌치부(T2) 및 제3트렌치부(T3)에 의해 제1,2필라(P1, P2)의 측면들이 노출될 수 있다. 예컨대, 제1측면(S1), 제2측면(S2) 및 제3측면(S3)이 노출될 수 있다. 제1측면은 제1트렌치부(T1)에 의해 노출될 수 있고, 제2측면(S2)과 제3측면(S2)은 각각 제2트렌치부(T2) 및 제3트렌치부(T3)에 의해 노출될 수 있다. 제2트렌치부(T2) 및 제3트렌치부(T3)는 크기 및 모양이 동일할 수 있다. 제1,2필라(P1, P2)는 제4측면(S4)을 더 포함하며, 제4측면(S4)은 제2소자분리영역(I2)에 접촉할 수 있다. 제2소자분리영역(I2)은 제2트렌치부(T2)와 제3트렌치부(T3)에 접촉할 수 있다.
습식와이드닝 공정 이후에, 비트라인(32) 상부에는 일정 두께의 비트라인캡핑층(33)이 잔류할 수 있다.
도 12c에 도시된 바와 같이, 게이트트렌치(35T)의 표면 상에 게이트절연층(36)이 형성될 수 있다.
게이트절연층(36)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 다른 실시예에서, 게이트절연층(36)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(36)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
게이트절연층(36) 상에 게이트도전층(37A)이 형성될 수 있다. 게이트도전층(37A)은 게이트트렌치(35T)를 채울 수 있다. 게이트도전층(37A)은 저저항 금속물질을 포함한다. 게이트도전층(37A)은 티타늄질화물, 텅스텐 등으로 형성될 수 있다.
도 12d에 도시된 바와 같이, 게이트트렌치(35T) 내부에 예비 게이트전극(37R)이 잔류하도록 리세싱 공정(recessing process)을 진행한다. 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 예비 게이트전극(37R)은 게이트도전층(37A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 리세싱 공정은 평탄화 공정 및 에치백 공정을 순차적으로 진행할 수 있다.
예비 게이트전극(37R)은 제1,2필라(P1, P2)의 상부 표면보다 낮게 리세스될 수 있다.
도 12e에 도시된 바와 같이, 게이트분리마스크(38)가 형성될 수 있다. 게이트분리마스크(38)는 예비 게이트전극(37R) 상부에서 게이트트렌치(35T)의 측면들을 커버링할 수 있다. 예컨대, 예비 게이트전극(37R)을 포함한 전면에 마스크물질을 형성한 후, 이를 에치백하여 게이트분리마스크(38)를 형성할 수 있다. 게이트분리마스크(38)는 예비 게이트전극(37R)에 대해 식각선택비를 갖는 물질로 형성될 수 있다.
게이트분리마스크(38)를 이용하여 예비 게이트전극(37R)의 중심부분을 식각하여 한 쌍의 제1,2게이트전극(37G1, 37G2)을 형성할 수 있다. 예비 게이트전극(37R)의 중심부분을 식각할 때, 제1,2게이트전극(37G1, 37G2)이 충분히 이격되도록 식각깊이(39R)를 조절할 수 있다.
이와 같이, 예비 게이트전극(37R)을 분리하여 제1게이트전극(37G1)과 제2게이트전극(37G2)이 형성될 수 있다. 제1게이트전극(37G1)과 제2게이트전극(37G2)은 게이트트렌치(35T) 내에 내장될 수 있다.
상술한 바에 따르면, 제1,2게이트전극(37G1, 37G2)은 서로 대칭되는 구조가 될 수 있다. 제1,2게이트전극(37G1, 37G2)은 각각, 제2방향으로 연장된 제1전극부(E1), 제2방향에 교차하는 제1방향으로 연장되고 제1전극부(E1)로부터 분기된 제2전극부(E2) 및 제3전극부(E3)를 포함할 수 있다. 제1전극부(E1), 제2전극부(E2) 및 제3전극부(E3)는 각각 제1트렌치부(T1), 제2트렌치부(T2) 및 제3트렌치부(T3) 내에 내장될 수 있다.
제1전극부(E1), 제2전극부(E2) 및 제3전극부(E3)는 제1,2필라(P1, P2)의 적어도 3개의 측면들과 오버랩될 수 있다. 제1,2필라(P1, P2)의 제4측면(S4)은 제1,2게이트전극(37G1, 37G2)과 비-오버랩될 수 있다.
제1,2게이트전극(37G1, 37G2)을 형성하기 위한 식각 공정시, 비트라인(32)의 어택없이 예비에어층(AL)을 노출시킨다(도면부호 '39' 참조).
도 12f에 도시된 바와 같이, 제1소자분리영역(I1)의 예비 에어층(AL)을 선택적으로 제거할 수 있다. 이에 따라, 제2에어갭(40)이 형성될 수 있다. 제2에어갭(40)을 형성할 때, 제1라이너(15)는 제거되지 않는다.
도 12g에 도시된 바와 같이, 게이트분리마스크(38)가 제거될 수 있다.
다음으로, 게이트캡핑층(41)을 형성한다. 게이트캡핑층(41)은 절연물질을 포함한다. 제1게이트전극(37G1)과 제2게이트전극(37G2) 사이에 게이트캡핑층(41)으로 채워진다. 게이트캡핑층(41)은 실리콘질화물을 포함할 수 있다. 후속하여, 제1하드마스층(12)의 상부 표면이 노출되도록 게이트캡핑층(41)의 평탄화가 진행될 수 있다.
게이트캡핑층(41)을 형성하는 동안에, 제2에어갭(40)의 상부가 캡핑될 수 있다. 즉, 게이트캡핑층(41)에 의해 제2에어갭(40)의 상부가 밀폐될 수 있다. 예컨대, 게이트캡핑층(41)의 초기 형성시에, 제1라이너(15)의 표면 상에 게이트캡핑층(41)이 얇게 형성될 수 있다. 이를 게이트캡핑라이너(41L)이라 지칭할 수 있다. 게이트캡핑층(41)이 계속 형성되는 동안에 제2에어갭(40)이 밀폐될 수 있다.
위와 같이, 제2에어갭(40)은 제1소자분리영역(I2)에 내장되어 형성될 수 있다.
결국, 섬형 활성영역(14I)의 단축 사이에 제2에어갭(40)이 위치할 수 있다. 이로써, 섬형 활성영역(14I)의 단축 사이의 기생캐패시턴스를 감소시킬 수 있다.
상술한 제2실시예에 따르면, 섬형 활성영역(14I)의 장축 사이에 제1에어갭(21)이 위치하고, 아울러, 섬형 활성영역(14I)의 단축 사이에 제2에어갭(40)이 위치할 수 있다. 이로써, 이웃하는 비트라인(32)들간의 기생캐패시턴스를 감소시켜 반도체장치의 속도를 개선할 수 있 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
10 : 기판
11 : 벌크부
I1 : 제1소자분리영역
I2 : 제2소자분리영역
21 : 에어갭
32 : 매립비트라인
37G1, 37G2 : 게이트전극

Claims (34)

  1. 활성영역 및 상기 활성영역을 분리하기 위한 소자분리영역을 포함하는 반도체기판; 및
    상기 반도체기판 내에 내장된 매립비트라인 및 매립게이트전극을 포함하고,
    상기 소자분리영역은, 제1방향으로 연장된 제1소자분리영역과 상기 제1방향에 교차되는 제2방향으로 연장되고 에어갭이 내장된 제2소자분리영역을 포함하는
    반도체장치.
  2. 제1항에 있어서,
    상기 활성영역은 단축과 장축을 갖고, 이웃하는 상기 활성영역의 단축 사이에 상기 제1소자분리영역이 위치하고, 이웃하는 상기 활성영역의 장축 사이에 상기 제2소자분리영역이 위치하는 반도체장치.
  3. 제1항에 있어서,
    상기 제1방향으로 연장된 제1분리트렌치를 더 포함하고, 상기 제1소자분리영역은 상기 제1분리트렌치 내에 내장된 반도체장치.
  4. 제1항에 있어서,
    상기 제2방향으로 연장된 제2분리트렌치를 더 포함하고, 상기 제2소자분리영역은 상기 제2분리트렌치 내에 내장된 반도체장치.
  5. 제4항에 있어서,
    상기 제2분리트렌치는,
    상부 분리트렌치 및 상기 상부 분리트렌치보다 폭이 넓은 벌브형의 하부 분리트렌치를 포함하고, 상기 하부 분리트렌치에 상기 에어갭이 내장된 반도체장치.
  6. 제1항에 있어서,
    바닥면, 제1측면 및 상기 제1측면에 대향하는 제2측면을 포함하는 게이트트렌치를 더 포함하고, 상기 게이트트렌치 내에 상기 게이트전극이 내장된
    반도체장치.
  7. 제6항에 있어서,
    상기 게이트트렌치는,
    상기 제2방향으로 연장된 제1트렌치부, 상기 제1트렌치부로부터 분기되고 상기 제1방향으로 연장된 제2트렌치부 및 제3트렌치부를 포함하는 반도체장치.
  8. 제7항에 있어서,
    상기 매립게이트전극은,
    각각 상기 게이트트렌치의 제1트렌치부, 제2트렌치부, 제3트렌치부에 매립된 제1전극부, 제2전극부 및 제3전극부를 포함하는
    반도체장치.
  9. 제1항에 있어서,
    상기 제1방향 및 제2방향에 교차하는 제3방향으로 연장된 비트라인트렌치를 더 포함하고, 상기 비트라인트렌치 내에 상기 매립비트라인이 내장된
    반도체장치.
  10. 제9항에 있어서,
    상기 매립비트라인 아래의 바디트렌치 및 상기 바디트렌치에 내장된 펀치방지층을 더 포함하고, 상기 펀치방지층은 상기 활성영역 내에 위치하는 반도체장치.
  11. 제1항에 있어서,
    상기 활성영역은 바디부 및 상기 바디부 상에 수직하게 연장된 필라를 포함하고,
    상기 필라는 상기 비트라인과 접속되는 제1접합영역;
    상기 제1접합영역으로부터 수직하게 위치하는 제2접합영역; 및
    상기 제1접합영역과 제2접합영역 사이에 위치하고 상기 매립게이트전극과 오버랩된 채널부
    를 포함하는 반도체장치.
  12. 제11항에 있어서,
    상기 제2접합영역에 전기적으로 접속된 메모리요소를 더 포함하는 반도체장치.
  13. 활성영역 및 상기 활성영역을 분리하기 위한 소자분리영역을 포함하는 반도체기판; 및
    상기 반도체기판 내에 내장된 매립비트라인 및 매립게이트전극을 포함하고,
    상기 소자분리영역은, 제1방향으로 연장되고 제1에어갭이 내장된 제1소자분리영역과 상기 제1방향에 교차되는 제2방향으로 연장되고 제2에어갭이 내장된 제2소자분리영역을 포함하고, 상기 제1소자분리영역과 제2소자분리영역에 의해 상기 활성영역이 정의되는
    반도체장치.
  14. 제13항에 있어서,
    상기 활성영역은 단축과 장축을 갖고, 이웃하는 상기 활성영역의 단축 사이에 상기 제1소자분리영역이 위치하고, 이웃하는 상기 활성영역의 장축 사이에 상기 제2소자분리영역이 위치하는 반도체장치.
  15. 제13항에 있어서,
    상기 반도체기판은,
    상기 제1방향으로 연장된 라인형의 제1분리트렌치를 더 포함하고, 상기 제1소자분리영역은 상기 제1분리트렌치 내에 내장된 반도체장치.
  16. 제13항에 있어서,
    상기 반도체기판은,
    상기 제2방향으로 연장된 제2분리트렌치를 더 포함하고, 상기 제2소자분리영역은 상기 제2분리트렌치 내에 내장된 반도체장치.
  17. 제16항에 있어서,
    상기 제2분리트렌치는,
    상부 분리트렌치 및 상기 상부 분리트렌치보다 폭이 넓은 벌브형의 하부 분리트렌치를 포함하고, 상기 하부 분리트렌치에 상기 제1에어갭이 내장된 반도체장치.
  18. 제13항에 있어서,
    상기 반도체기판은,
    바닥면, 제1측면 및 상기 제1측면에 대향하는 제2측면을 포함하는 게이트트렌치를 더 포함하고, 상기 게이트트렌치 내에 상기 게이트전극이 내장된
    반도체장치.
  19. 제18항에 있어서,
    상기 게이트트렌치는,
    상기 제1방향으로 연장된 제1트렌치부, 상기 제1트렌치부로부터 분기되고 상기 제1방향에 크로스되는 제2방향으로 연장된 제2트렌치부 및 제3트렌치부를 포함하는 반도체장치.
  20. 제19항에 있어서,
    상기 게이트전극은,
    상기 게이트전극은 각각 상기 게이트트렌치의 제1트렌치부, 제2트렌치부, 제3트렌치부에 내장된 제1전극부, 제2전극부 및 제3전극부를 포함하는
    반도체장치.
  21. 제13항에 있어서,
    상기 반도체기판은,
    상기 제1방향 및 제2방향에 교차하는 제3방향으로 연장된 비트라인트렌치를 더 포함하고, 상기 비트라인트렌치 내에 상기 비트라인이 내장된
    반도체장치.
  22. 제21항에 있어서,
    상기 비트라인 아래의 바디트렌치 및 상기 바디트렌치에 내장된 펀치방지층을 더 포함하는 반도체장치.
  23. 제13항에 있어서,
    상기 반도체기판은,
    상기 비트라인과 접속되는 제1접합영역, 상기 제1접합영역으로부터 수직하게 위치하는 제2접합영역 및 상기 제1접합영역과 제2접합영역 사이에 위치하되 상기 게이트전극과 오버랩되는 수직채널부를 갖는 필라를 더 포함하는 반도체장치.
  24. 제23항에 있어서,
    상기 제2접합영역에 접속된 메모리요소를 더 포함하는 반도체장치.
  25. 반도체기판을 식각하여 라인형 활성영역을 형성하는 단계;
    상기 라인형 활성영역을 커팅하여 복수의 섬형 활성영역과 분리트렌치를 형성하는 단계;
    상기 분리트렌치 내에 에어갭이 내장된 소자분리영역을 형성하는 단계; 및
    상기 섬형 활성영역에 내장되는 매립비트라인 및 매립게이트전극을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  26. 제25항에 있어서,
    상기 분리트렌치를 형성하는 단계는,
    상기 라인형 활성영역을 식각하여 상부 분리트렌치를 형성하는 단계; 및
    상기 상부 분리트렌치의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 식각마스크로 하여 상기 상부 분리트렌치 저면을 등방성식각하여 벌브형의 하부 분리트렌치를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  27. 제24항에 있어서,
    상기 소자분리영역을 형성하는 단계는,
    상기 분리트렌치의 표면 상에 라이너층을 형성하되, 상기 라이너층에 의해 상기 하부 분리 트렌치 내에 에어갭이 형성되도록 하는 단계; 및
    상기 라이너층 상에 분리절연층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  28. 반도체기판을 식각하여 라인형 활성영역 및 제1분리트렌치를 형성하는 단계;
    상기 제1분리트렌치에 리세스드 예비에어층을 포함하는 제1소자분리영역을 형성하는 단계;
    상기 라인형 활성영역 및 제1소자분리영역을 커팅하여 복수의 섬형 활성영역과 제2분리트렌치를 형성하는 단계;
    상기 제2분리트렌치 내에 제1에어갭이 내장된 제2소자분리영역을 형성하는 단계;
    상기 섬형 활성영역에 내장되는 매립비트라인 및 매립게이트전극을 형성하는 단계; 및
    상기 리세스드 예비에어층을 제거하여 상기 제1소자분리영역 내에 제2에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  29. 제28항에 있어서,
    상기 제1소자분리영역을 형성하는 단계는,
    상기 제1분리트렌치의 표면 상에 라이너층을 형성하는 단계;
    상기 라이너층 상에 상기 제1분리트렌치를 채우는 예비 에어층을 형성하는 단계;
    상기 예비 에어층을 리세스시켜 리세스드 예비 에어층을 형성하는 단계; 및
    상기 리세스드 예비 에어층 상에 분리절연층을 채우는 단계
    를 포함하는 반도체장치 제조 방법.
  30. 제29항에 있어서,
    상기 리세스드 예비 에어층은, 실리콘저마늄층으로 형성하는 반도체장치 제조 방법.
  31. 제28항에 있어서,
    상기 제2소자분리영역을 형성하는 단계는,
    상기 라인형 활성영역을 식각하여 상부 분리트렌치를 형성하는 단계;
    상기 상부 분리트렌치의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 식각마스크로 하여 상기 상부 분리트렌치 저면을 등방성식각하여 벌브형의 하부 분리트렌치를 형성하는 단계;
    상기 분리트렌치의 표면 상에 라이너층을 형성하되, 상기 라이너층에 의해 상기 하부 분리 트렌치 내에 상기 제1에어갭이 형성되도록 하는 단계; 및
    상기 라이너층 상에 분리절연층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  32. 제28항에 있어서,
    상기 매립비트라인 및 매립게이트전극을 형성하는 단계는,
    상기 섬형 활성영역, 제1소자분리영역 및 제2소자분리영역을 식각하여 비트라인트렌치 및 상기 비트라인트렌치에 의해 이격되는 한 쌍의 예비 필라를 형성하는 단계;
    상기 비트라인트렌치 내에 상기 매립비트라인을 형성하는 단계;
    상기 예비 필라를 식각하여 게이트트렌치 및 상기 게이트트렌치에 의해 이격되는 한 쌍의 필라를 형성하는 단계; 및
    상기 필라의 측벽에 오버랩되면서 상기 게이트트렌치 내에 내장되는 상기 매립게이트전극을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  33. 제32항에 있어서,
    상기 게이트트렌치를 형성하는 단계는,
    상기 필라의 측면들을 노출시키기 위한 습식와이드닝을 수행하여, 제1방향으로 연장되는 제1트렌치부, 상기 제1트렌치부로부터 분기되고 상기 제1방향에 교차하는 제2방향으로 연장된 제2트렌치부 및 제3트렌치부를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  34. 제33항에 있어서,
    상기 매립게이트전극을 형성하는 단계에서,,
    상기 매립게이트전극은, 각각 상기 게이트트렌치의 제1트렌치부, 제2트렌치부, 제3트렌치부에 매립된 제1전극부, 제2전극부 및 제3전극부를 포함하도록 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
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