KR101131967B1 - 수직채널을 구비한 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 수직채널을 구비한 반도체 장치를 용이하게 구현할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는 기판상에 형성된 매몰절연막에 매립된 복수의 매립비트라인; 상기 매립비트라인 상부에 형성되어 상기 매립비트라인과 교차하는 복수의 워드라인; 상기 워드라인을 관통하는 채널막; 상기 채널막과 상기 워드라인 사이에 개재된 절연막; 및 상기 매립비트라인과 상기 워드라인 사이에 개재된 제1분리절연막을 관통하여 상기 채널막과 상기 비트라인 사이를 연결하는 제1플러그를 포함하고 있으며, 상술한 본 발명에 따르면, 수직채널을 구비한 반도체 장치의 구조를 단순화시킬 수 있으며, 이를 통해 설계 난이도 및 공정 난이도를 감소시켜 수직채널을 구비한 반도체 장치를 용이하게 구현할 수 있는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 수직채널을 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
최근에 집적도 향상을 위해 40nm 이하급 DRAM 장치가 요구되고 있는데, 8F2(F:minimum feature size) 또는 6F2 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나(Planar) 또는 리세스드 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5～2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 DRAM 장치가 요구되고 있으며, 그에 따라 수직채널(Vertical channel)을 구비한 반도체 장치가 제안되었다.
도 1a 및 도 1b는 종래기술에 따른 수직채널을 구비한 반도체 장치를 도시한 도면으로, 도 1a는 평면도, 도 1b는 도 1a에 도시된 X-X'절취선을 따라 도시한 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(11) 상에 바디필라(12), 헤드필라(13), 버퍼막패턴(14), 하드마스크막패턴(15) 및 캡핑막(16)을 포함하는 복수의 필라구조물(100)이 형성된다. 여기서, 바디필라(12)와 헤드필라(13)은 하드마스크막패턴(15)을 식각장벽으로 기판(11)을 식각하여 형성된다.
바디필라(12)의 외벽을 게이트절연막(17)과 게이트전극(18)이 에워싸고 있으며, 기판(11)내에는 불순물 이온주입에 의해 접합영역 예컨대, 소스영역으로 작용함과 동시에 매립형 비트라인(19)으로 작용하는 불순물영역이 형성되어 있다. 또 다른 접합영역 예컨대, 드레인영역은 불순물 이온주입을 통해 헤드필라에 형성된다. 이웃하는 매립형 비트라인(19)을 분리시키는 트렌치(19A) 내부에는 층간절연막(20)이 매립되어 있다.
워드라인(21)은 게이트전극(18)에 연결되면서 매립형 비트라인(19)과 교차하는 방향으로 형성되어 있다.
하지만, 종래기술에 따른 수직채널을 구비한 반도체 장치는 구조가 복잡하여 설계 난이도 및 공정 난이도가 매우 높기 때문에 반도체 장치의 생산성이 저하되는 문제점이 있다. 따라서, 수직채널을 구비한 반도체 장치의 보다 용이하게 구현할 수 있는 구조 및 그에 따른 제조방법에 대한 연구가 절실히 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 수직채널을 구비한 반도체 장치를 용이하게 구현할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는 기판상에 형성된 매몰절연막에 매립된 복수의 매립비트라인; 상기 매립비트라인 상부에 형성되어 상기 매립비트라인과 교차하는 복수의 워드라인; 상기 워드라인을 관통하는 채널막; 상기 채널막과 상기 워드라인 사이에 개재된 절연막; 및 상기 매립비트라인과 상기 워드라인 사이에 개재된 제1분리절연막을 관통하여 상기 채널막과 상기 비트라인 사이를 연결하는 제1플러그를 포함할 수 있다.
또한, 본 발명의 반도체 장치는 상기 제1분리절연막 상의 상기 워드라인 사이를 분리시키는 제2분리절연막; 상기 워드라인 상부에 형성된 복수의 스토리지노드; 및 상기 스토리지노드와 상기 워드라인 사이에 개재된 제3분리절연막을 관통하여 상기 스토리지노드와 상기 채널막 사이를 연결하는 제2플러그를 더 포함할 수 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은 기판상에 매몰절연막을 형성하는 단계; 상기 매몰절연막에 매립된 복수의 매립비트라인을 형성하는 단계; 상기 기판 전면을 덮는 제1분리절연막을 형성하는 단계; 상기 제1분리절연막을 관통하여 상기 매립비트라인과 접하는 복수의 제1플러그를 형성하는 단계; 상기 제1플러그 상에 채널막을 형성하는 단계; 상기 채널막의 측벽을 감싸는 절연막을 형성하는 단계; 및 상기 절연막의 측벽을 감싸고, 상기 매립비트라인과 교차하는 복수의 워드라인을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 상기 워드라인을 형성한 이후에 상기 워드라인 사이를 매립하는 제2분리절연막을 형성하는 단계; 상기 기판 전면에 제3분리절연막을 형성하는 단계; 상기 제3분리절연막을 관통하여 상기 채널막과 접하는 제2플러그를 형성하는 단계; 및 상기 제2플러그 상에 스토리지노드를 형성하는 단계를 더 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은 기판상에 매몰절연막을 형성하는 단계; 상기 매몰절연막에 매립된 복수의 매립비트라인을 형성하는 단계; 상기 기판 전면을 덮는 제1분리절연막을 형성하는 단계; 상기 제1분리절연막을 관통하여 상기 매립비트라인과 접하는 복수의 제1플러그를 형성하는 단계; 상기 제1분리절연막 상에 상기 제1플러그와 접하고, 상기 매립비트라인과 교차하는 복수의 워드라인을 형성하는 단계; 상기 워드라인을 선택적으로 식각하여 상기 제1플러그의 상부면을 노출시키는 오픈영역을 형성하는 단계; 상기 오픈영역의 측벽에 절연막을 형성하는 단계; 및 상기 오픈영역을 매립하는 채널막을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은, 상기 채널막을 형성한 이후에 상기 기판 전면에 제3분리절연막을 형성하는 단계; 상기 제3분리절연막을 관통하여 상기 채널막과 접하는 제2플러그를 형성하는 단계; 및 상기 제2플러그 상에 스토리지노드를 형성하는 단계를 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 구직채널을 구비한 반도체 장치의 각 구성요소들 즉, 매립비트라인, 제1플러그, 채널막과 워드라인, 제2플러그 및 스토리지노드가 순차적으로 적층된 구조를 가짐으로써, 수직채널을 구비한 반도체 장치의 구조를 단순화시킬 수 있는 효과가 있다.
이를 통해, 설계 난이도 및 공정 난이도를 감소시켜 수직채널을 구비한 반도체 장치를 용이하게 구현할 수 있는 효과가 있다. 또한, 단순한 구조로 인해 반도체 장치의 생산성을 향상시킬 수 있는 효과가 있다.
도 1a 및 도 1b는 종래기술에 따른 수직채널을 구비한 반도체 장치를 도시한 도면.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 수직채널을 구비한 반도체 장치를 도시한 도면.
도 3a 내지 도 8a, 도 3b 내지 도 8b 및 도 3c 내지 도 8c는 본 발명의 제1실시예에 따른 수직채널을 구비한 반도체 장치의 제조방법을 도시한 공정도.
도 9a 내지 도 11a, 도 9b 내지 도 11b 및 도 9c 내지 도 11c는 본 발명의 제2실시예에 따른 수직채널을 구비한 반도체 장치의 제조방법을 도시한 공정도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 수직채널을 구비한 반도체 장치를 도시한 도면.
도 3a 내지 도 8a, 도 3b 내지 도 8b 및 도 3c 내지 도 8c는 본 발명의 제1실시예에 따른 수직채널을 구비한 반도체 장치의 제조방법을 도시한 공정도.
도 9a 내지 도 11a, 도 9b 내지 도 11b 및 도 9c 내지 도 11c는 본 발명의 제2실시예에 따른 수직채널을 구비한 반도체 장치의 제조방법을 도시한 공정도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 수직채널을 구비한 반도체 장치를 용이하게 구현할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명의 각각의 구성요소가 순차적으로 적층된 구조를 갖는 수직채널을 구비한 반도체 장치 및 그 제조방법을 제공한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 수직채널을 구비한 반도체 장치를 도시한 도면으로, 도 2a는 평면도, 도 2b는 도 2a에 도시된 X-X'절취선을 따라 도시한 단면도, 도 2c는 도 2a에 도시된 Y-Y'절취선을 따라 도시한 단면도이다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명의 일실시예에 따른 수직채널을 구비한 반도체 장치는 기판(101) 상에 형성된 매몰절연막(102), 매몰절연막(102)에 형성된 리세스패턴(103)에 매립된 복수의 매립비트라인(104), 매립비트라인(104) 상부에 형성된 매립비트라인(104)과 교차(또는 직교)하는 복수의 워드라인(108), 워드라인(108)을 관통하는 채널막(110), 채널막(110)과 워드라인(108) 사이에 개재된 절연막(109), 매립비트라인(104)과 워드라인(108) 사이에 개재된 제1분리절연막(105)을 관통하여 매립비트라인(104)과 채널막(110) 사이를 연결하는 제1플러그(106), 제1분리절연막(105) 상에서 워드라인(108) 사이를 분리시키는 제2분리절연막, 워드라인(108) 상부에 형성된 스토리지노드(113), 스토리지노드(113)와 워드라인(108) 사이에 개재된 제3분리절연막(111)을 관통하여 스토리지노드(113)와 채널막(110) 사이를 연결하는 제2플러그(112)를 포함한다.
매립비트라인(104) 및 워드라인(108)은 라인-스페이스 패턴(Line-Space pattern)일 수 있으며, 소정의 각도 예컨대, 1° ~ 90°범위의 각도로 교차된 구조를 가질 수 있다.
매립비트라인(104) 및 워드라인(108)은 실리콘막, 금속막, 금속실리사이드막등의 다양한 도전물질로 형성할 수 있으며, 어느 하나의 도전물질로 이루어진 단일막 또는 복수의 도전물질이 적층된 적층막으로 형성할 수 있다. 이때, 매립비트라인(104) 및 워드라인(108)은 반도체 장치의 동작속도를 향상시키기 위하여 비저항이 낮은 금속막을 포함하도록 형성하는 것이 바람직하다.
워드라인(108)에 인가되는 신호 예컨대, 전압에 응답하여 채널이 형성되는 채널막(110)은 실리콘막을 포함할 수 있다. 이때, 실리콘막은 불순물이 도핑되지 않은 언도프드(undoped) 실리콘막 또는 불순물이 도핑된 도프드(doped) 실리콘막을 포함할 수 있다. 그리고, 실리콘막으로는 단결정실리콘막(single crystal Si), 폴리실리콘막(poly-Si) 또는 실리콘게르마늄막(SiGe)등을 사용할 수 있다.
채널막(110)과 비트라인(104)을 연결하는 제1플러그(106) 및 채널막(110)과 스토리지노드(113)를 연결하는 제2플러그(112)는 각각의 구성요소를 전기적으로 연결하는 역할을 수행함과 동시에 채널막(110)에 대한 접합영역 예컨대, 소스영역 또는 드레인영역으로도 작용할 수 있다. 따라서, 제1 및 제2플러그(106, 112)는 채널막(110)과 상보적인 도전형을 갖도록 형성하는 것이 바람직하다. 예컨대, 채널막(110)이 P형일 경우에 제1 및 제2플러그(106, 112)는 N형인 것이 바람직하다.
제1 및 제2플러그는 실리콘막, 금속막, 금속실리사이드막등의 다양한 도전물질로 형성할 수 있으며, 어느 하나의 도전물질로 이루어진 단일막 또는 복수의 도전물질이 적층된 적층막으로 형성할 수 있다. 여기서, 제1 및 제2플러그(106, 112)를 실리콘막으로 형성하는 경우에는 채널막(110)과 서로 상보적인 도전형을 갖도록 형성하기 위해 불순물이 도핑된 도프드 실리콘막으로 형성하는 것이 바람직하다. 그리고, 제1 및 제2플러그(106, 112)을 금속함유막(예컨대, 금속막, 금속실리사이드막 등)으로 형성할 경우에는 금속함유막의 일함수(work function)를 고려하여 형성하는 것이 바람직하다. 예컨대, 제1 및 제2플러그(106, 112)를 N형 도전형을 갖도록 금속막으로 형성하는 경우에는 금속막이 N형 불순물이 도핑된 실리콘막의 일함수와 동일한 또는 유사한 값의 일함수를 갖는 금속막으로 형성하는 것이 바람직하다.
매립비트라인(104) 사이 및 매립비트라인(104)와 기판(101) 사이를 전기적으로 분리시키는 매몰절연막(102), 매립비트라인(104)과 워드라인(108) 사이를 전기적으로 분리시키는 제1분리절연막(105), 워드라인(108) 사이를 전기적으로 분리시키는 제2분리절연막(107) 및 워드라인(108)과 스토리지노드(113) 사이를 전기적으로 분리시키는 제3분리절연막(111) 산화막, 질화막등의 다양한 절연물질을 이용하여 형성할 수 있으며, 어느 하나의 절연물질로 이루어진 단일막 또는 복수의 절연물질이 적층된 적층막일 수 있다.
매립비트라인(104)이 매립된 리세스패턴(103)을 포함하는 매몰절연막(102)에서 매립비트라인(104)과 기판(101) 사이를 안정적으로 절연시키기 위해 매몰절연막(102) 상부면을 기준으로 리세스패턴(103)의 깊이(또는 높이)는 매몰절연막(102)의 두께(또는 높이)보다 작은 것이 바람직하다.
스토리지노드(113)는 도면에 도시된 바와 같이 실린더형(Cylinder type)으로 형성할 수 있다. 이외에도 스토리지노드는 콘케이브형(Concave type), 필라형(Pillar type) 등으로도 형성할 수 있다.
상술한 구조를 갖는 본 발명의 일실시예에 따른 수직채널을 갖는 반도체 장치는 각각의 구성요소 즉, 매립비트라인(104), 제1플러그(106), 채널막(110)과 워드라인(108), 제2플러그(112) 및 스토리지노드(113)가 순차적으로 적층된 구조를 가짐으로써, 수직채널을 구비한 반도체 장치의 구조를 단순화시킬 수 있다.
이를 통해, 설계 난이도 및 공정 난이도를 감소시켜 수직채널을 구비한 반도체 장치를 용이하게 구현할 수 있다.
도 3a 내지 도 8a, 도 3b 내지 도 8b 및 도 3c 내지 도 8c는 본 발명의 제1실시예에 따른 수직채널을 구비한 반도체 장치의 제조방법을 도시한 공정도이다. 여기서, 각 a도는 평면도이고, b도는 a도에 도시된 X-X'절취선을 따라 도시한 단면도, c도는 a도에 도시된 Y-Y'절취선을 따라 도시한 단면도이다.
도3a 내지 도 3c에 도시된 바와 같이, 기판(31) 상에 매몰절연막(32)을 형성한다. 이때, 매몰절연막(32)은 후속 공정을 통해 형성될 매립비트라인들 사이 및 매립비트라인과 기판(31) 사이를 전기적으로 분리하는 역할을 수행한다.
매몰절연막(32)은 산화막, 질화막등의 다양한 절연물질로 형성할 수 있으며, 어느 하나의 절연물질로 이루어진 단일막 또는 복수의 절연물질이 적층된 적층막으로 형성할 수 있다.
다음으로, 매몰절연막(32)을 선택적으로 식각하여 복수의 리세스패턴(33)을 형성한다. 이때, 리세스패턴(33)은 매립비트라인이 형성될 영역을 제공하기 위한 것으로, 라인-스페이스 패턴(Line-Space pattern)으로 형성할 수 있으며, 매립비트라인과 기판(31) 사이를 전기적으로 분리시키기 위해 매몰절연막(32) 상부면을 기준으로 리세스패턴(33)의 깊이(또는 높이)는 매몰절연막(32)의 두께(또는 높이)보다 작게 형성하는 것이 바람직하다.
다음으로, 리세스패턴(33)을 매립하는 복수의 매립매립비트라인(34)을 형성한다. 이때, 매립매립비트라인(34)은 실리콘막, 금속막, 금속실리사이드막등의 다양한 도전물질로 형성할 수 있으며, 어느 하나의 도전물질로 이루어진 단일막 또는 복수의 도전물질이 적층된 적층막으로 형성할 수 있다. 여기서, 매립매립비트라인(34)은 반도체 장치의 동작속도를 향상시키기 위하여 비저항이 낮은 금속막을 포함하도록 형성하는 것이 바람직하다.
리세스패턴(33)에 매립되는 매립매립비트라인(34)은 리세스패턴(33)을 충분히 매립하도록 제1층간절연막(32) 전면에 도전물질을 증착한 후에 제1층간절연막(32)의 상부면이 노출되는 조건으로 평탄화공정 예컨대, 화학적기계적연마(CMP)를 실시하는 일련의 공정과정을 통해 형성할 수 있다.
도 4a 내지 도 4c에 도시된 바와 같이, 매립비트라인(34)이 형성된 구조물 전면에 제1분리절연막(35)을 형성한다. 이때, 제1분리절연막(35)은 후속 공정을 통해 형성될 워드라인과 매립비트라인(34) 사이를 전기적으로 분리하는 역할을 수행한다.
제1분리절연막(35)은 산화막, 질화막등의 다양한 절연물질을 이용하여 형성할 수 있으며, 어느 하나의 절연물질로 이루어진 단일막 또는 복수의 절연물질이 적층된 적층막으로 형성할 수 있다.
다음으로, 제1분리절연막(35)을 선택적으로 식각하여 매립비트라인(34)의 상부면을 노출시키는 복수의 제1콘택홀(36)을 형성한다.
다음으로, 제1콘택홀(36)을 매립하는 제1플러그(37)를 형성한다. 이때, 제1플러그(37)는 후속 공정을 통해 형성된 채널막과 매립비트라인(34) 사이를 연결하는 역할을 수행함과 동시에 채널막에 대한 접합영역 예컨대, 소스영역 또는 드레인영역으로 작용할 수 있다.
제1플러그(37)는 실리콘막, 금속막, 금속실리사이드막등의 다양한 도전물질로 형성할 수 있으며, 어느 하나의 도전물질로 이루어진 단일막 또는 복수의 도전물질이 적층된 적층막으로 형성할 수 있다. 여기서, 제1플러그(37)를 실리콘막으로 형성하는 경우에는 불순물이 도핑된 도프드(doped) 실리콘막으로 형성하는 것이 바람직하다.
제1콘택홀(36)을 매립하는 제1플러그(37)는 제1콘택홀(36)을 매립하도록 제1분리절연막(35) 전면에 도전물질을 증착한 후에 제1분리절연막(35)의 상부면이 노출되는 조건으로 평탄화공정 예컨대, 화학적기계적연마(CMP)를 실시하는 일련의 공정과정을 통해 형성할 수 있다.
도 5a 내지 도 5c에 도시된 바와 같이, 제1플러그(37)를 포함하는 구조물 전면에 채널용 도전막(38)을 증착한 후에 채널용 도전막(38)을 선택적으로 식각하여 제1플러그(37)과 접하는 복수의 채널막(38A)을 형성한다. 이때, 채널막(38A)은 기둥형태 예컨대, 원기둥형태로 형성할 수 있다.
채널막(38A)은 실리콘막으로 형성할 수 있으며, 실리콘막으로는 단결정실리콘막(single crystal Si), 폴리실리콘막(poly-Si) 또는 실리콘게르마늄막(SiGe)등을 사용할 수 있다. 이때, 채널막(38A)은 불순물이 도핑된 도프드(doped) 실리콘막 또는 불순물이 도핑되지 않은 언도프드(undoped) 실리콘막으로 형성할 수 있다. 여기서, 채널막(38A)을 도프드 실리콘막으로 형성할 경우에는 제1플러그(37)와 서로 상보적인 도전형을 갖도록 형성하는 것이 바람직하다. 예컨대, 제1플러그(37)가 N형일 경우에 채널막(38A)을 P형 불순물이 도핑된 실리콘막으로 형성하는 것이 바람직하다.
다음으로, 노출된 채널막(38A) 표면 즉, 측면 및 상부면에 절연막(39)을 형성한다. 이때, 절연막(39)은 게이트절연막으로 작용하며, 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
도 6a 내지 도 6c에 도시된 바와 같이, 기판(31) 전면에 채널막(38A) 사이를 매립함과 동시에 채널막(38A)을 덮도록 워드라인용 도전막(40)을 형성한다. 이때, 워드라인용 도전막(40)은 실리콘막, 금속막, 금속실리사이드막등의 다양한 도전물질로 형성할 수 있으며, 어느 하나의 도전물질로 이루어진 단일막 또는 복수의 도전물질이 적층된 적층막으로 형성할 수 있다. 여기서, 워드라인용 도전막(40)은 반도체 장치의 동작속도를 향상시키기 위하여 비저항이 낮은 금속막을 포함하도록 형성하는 것이 바람직하다.
다음으로, 채널막(38A)의 상부면이 노출되도록 평탄화공정 예컨대, 화학적기계적연마(CMP)를 실시한다. 이때, 평탄화공정으로 인해 채널막(38A) 상부의 절연막(39)이 제거되어 채널막(38A)의 상부면이 노출되고, 채널막(38A)과 워드라인용 도전막(40) 사이에만 절연막(39)이 잔류한다. 이하, 채널막(38A)과 워드라인용 도전막(40) 사이에만 잔류하는 절연막(39)의 도면부호를 '39A'로, 평탄화된 워드라인용 도전막(40)의 도면부호를 '40A'로 변경하여 표기한다.
도 7a 및 도 7c에 도시된 바와 같이, 워드라인용 도전막(40A)을 선택적으로 식각하여 매립비트라인(34)과 교차(또는 직교)하는 복수의 워드라인(40B)을 형성한다. 이때, 워드라인(40B)은 라인-스페이스 패턴으로 형성할 수 있으며, 채널막(38A)을 감싸는 게이트절연막(39A)을 완전히 둘러쌀수 있는 선폭을 갖도록 형성하는 것이 바람직하다.
다음으로, 워드라인(40B) 사이를 매립하는 제2분리절연막(41)을 형성한다. 제2분리절연막(41)은 워드라인(40B) 사이를 전기적으로 분리시키는 역할을 수행하는 것으로, 산화막, 질화막등의 다양한 절연물질로 형성할 수 있으며, 어느 하나의 절연물질로 이루어진 단일막 또는 복수의 절연물질이 적층된 적층막으로 형성할 수 있다.
도 8a 내지 도 8c에 도시된 바와 같이, 기판(31) 전면에 제3분리절연막(42)을 형성한다. 제3분리절연막(42)은 워드라인(40B)과 후속 공정을 통해 형성된 스토리지노드(45) 사이를 전기적으로 분리시키는 역할을 수행하는 것으로, 산화막, 질화막등의 다양한 절연물질로 형성할 수 있으며, 어느 하나의 절연물질로 이루어진 단일막 또는 복수의 절연물질이 적층된 적층막으로 형성할 수 있다. 한편, 공정과정을 단순화시키기 위해 제2분리절연막(41)과 제3분리절연막(42)은 동시에 형성할 수도 있다.
다음으로, 제3분리절연막(42)을 선택적으로 식각하여 채널막(38A) 상부면을 노출시키는 복수의 제2콘택홀(43)을 형성한 후에 제2콘택홀(43)을 매립하는 제2플러그(44)을 형성한다. 이때, 제2플러그(44)는 후속 공정을 통해 형성될 스토리지노드(45)와 채널막(38A) 사이를 전기적으로 연결하는 역할을 수행함과 동시에 채널막(38A)에 대한 접합영역 예컨대, 소스영역 또는 드레인영역으로 작용할 수 있다.
제2플러그(44)은 실리콘막, 금속막, 금속실리사이드막등의 다양한 도전물질로 형성할 수 있으며, 어느 하나의 도전물질로 이루어진 단일막 또는 복수의 도전물질이 적층된 적층막으로 형성할 수 있다. 여기서, 제2플러그(44)를 실리콘막으로 형성하는 경우에는 불순물이 도핑된 도프드(doped) 실리콘막으로 형성하는 것이 바람직하다.
제2플러그(44)는 채널막(38A)과 서로 상보적인 도전형을 갖도록 형성할 수 있다. 즉, 제2플러그(44)는 제1플러그(37)와 동일한 도전형을 갖도록 형성할 수 있다.
다음으로, 제3분리절연막(42) 상에 제2플러그(44)와 접하는 스토리지노드(45)를 형성한다. 이어서, 도면에 도시하지는 않았지만, 스토리지노드(45) 상에 유전체막 및 플레이트전극을 순차적으로 형성하여 스토리지노드(45), 유전체막, 플레이트 전극이 순차적으로 적층된 구조의 캐패시터를 형성한다.
상술한 공정과정을 통해 본 발명의 수직채널을 갖는 반도체 장치를 완성할 수 있다.
이처럼, 본 발명은 기판(31) 상에 매립비트라인(34), 제1플러그(37), 채널막(38A)과 워드라인(40B), 제2플러그(44) 및 스토리지노드(45)를 순차적으로 적층하여 수직채널을 구비한 반도체 장치를 형성함에 따라 공정과정이 단순하고, 공정난이도를 감소시킬 수 있기 때문에 반도체 장치의 생산성을 향상시킬 수 있다.
도 9a 내지 도 11a, 도 9b 내지 도 11b 및 도 9c 내지 도 11c는 본 발명의 제2실시예에 따른 수직채널을 구비한 반도체 장치의 제조방법을 도시한 공정도이다. 여기서, 각 a도는 평면도이고, b도는 a도에 도시된 X-X'절취선을 따라 도시한 단면도, c도는 a도에 도시된 Y-Y'절취선을 따라 도시한 단면도이다. 이하, 설명의 편의를 위하여 제1실시예와 동일한 부분에 대해서는 자세한 설명을 생략한다.
도 9a 내지 도 9c에 도시된 바와 같이, 기판(51) 상에 매몰절연막(52)을 형성한다. 이때, 매몰절연막(52)은 후속 공정을 통해 형성될 매립비트라인들 사이 및 매립비트라인과 기판(51) 사이를 전기적으로 분리하는 역할을 수행한다.
다음으로, 매몰절연막(52)을 선택적으로 식각하여 복수의 리세스패턴(53)을 형성한다. 이때, 리세스패턴(53)은 매립비트라인이 형성될 영역을 제공하기 위한 것으로, 라인-스페이스 패턴으로 형성할 수 있으며, 매립비트라인과 기판(51) 사이를 전기적으로 분리시키기 위해 매몰절연막(52) 상부면을 기준으로 리세스패턴(53)의 깊이(또는 높이)는 매몰절연막(52)의 두께(또는 높이)보다 작게 형성하는 것이 바람직하다.
다음으로, 리세스패턴(53)을 매립하는 복수의 매립매립비트라인(54)을 형성한다. 이때, 매립매립비트라인(54)은 실리콘막, 금속막, 금속실리사이드막등의 다양한 도전물질로 형성할 수 있으며, 어느 하나의 도전물질로 이루어진 단일막 또는 복수의 도전물질이 적층된 적층막으로 형성할 수 있다. 여기서, 매립매립비트라인(54)은 반도체 장치의 동작속도를 향상시키기 위하여 비저항이 낮은 금속막을 포함하도록 형성하는 것이 바람직하다.
다음으로, 매립비트라인(54)이 형성된 구조물 전면에 제1분리절연막(55)을 형성한다. 이때, 제1분리절연막(55)은 후속 공정을 통해 형성될 워드라인과 매립비트라인(54) 사이를 전기적으로 분리하는 역할을 수행한다.
다음으로, 제1분리절연막(55)을 선택적으로 식각하여 매립비트라인(54)의 상부면을 노출시키는 복수의 제1콘택홀(56)을 형성한 다음, 제1콘택홀(56)을 매립하는 제1플러그(66)를 형성한다. 이때, 제1플러그(66)는 후속 공정을 통해 형성된 채널막과 매립비트라인(54) 사이를 연결하는 역할을 수행함과 동시에 채널막에 대한 접합영역 예컨대, 소스영역 또는 드레인영역으로 작용할 수 있다.
제1플러그(66)는 실리콘막, 금속막, 금속실리사이드막등의 다양한 도전물질로 형성할 수 있으며, 어느 하나의 도전물질로 이루어진 단일막 또는 복수의 도전물질이 적층된 적층막으로 형성할 수 있다. 여기서, 제1플러그(66)를 실리콘막으로 형성하는 경우에는 불순물이 도핑된 도프드(doped) 실리콘막으로 형성하는 것이 바람직하다.
다음으로, 기판(51) 전면에 제2분리절연막(57)을 형성한 후에 제1플러그(66)의 상부면을 노출시키도록 제2분리절연막(57)을 선택적으로 식각하여 다마신패턴(미도시)을 형성한다. 이어서 다마신패턴에 워드라인용 도전막을 매립하고, 제2분리절연막(57)의 상부면이 노출되도록 평탄화공정 예컨대, 화학적기계적연마(CMP)를 실시하여 매립비트라인(54)과 교차하는 복수의 워드라인(58)을 형성한다. 이때, 워드라인(58)은 라인-스페이스 패턴으로 형성할 수 있다.
워드라인(58)은 실리콘막, 금속막, 금속실리사이드막등의 다양한 도전물질로 형성할 수 있으며, 어느 하나의 도전물질로 이루어진 단일막 또는 복수의 도전물질이 적층된 적층막으로 형성할 수 있다. 여기서, 워드라인(58)은 반도체 장치의 동작속도를 향상시키기 위하여 비저항이 낮은 금속막을 포함하도록 형성하는 것이 바람직하다.
도 10a 내지 도 10c에 도시된 바와 같이, 워드라인(58)을 선택적으로 식각하여 제1플러그(66)의 상부면을 노출시키는 복수의 오픈영역(59)을 형성한다. 이때, 오픈영역(59)은 채널막 및 채널막과 워드라인(58) 사이를 전기적으로 분리시키는 절연막이 형성될 공간을 제거하기 위한 것으로, 오픈영역(59)의 선폭은 워드라인(58)의 선폭보다 작게 형성하는 것이 바람직하다.
다음으로, 오픈영역(59)의 측벽에 절연막(60)을 형성한다. 이때, 절연막(60)은 게이트절연막으로 작용하며, 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
오픈영역(59)의 측벽에 형성되는 절연막(60)은 오픈영역(59)을 포함하는 구조물 전면에 절연막(60)을 증착한 후, 전면식각공정을 실시하여 절연막(60)을 오픈영역(59)의 측벽에만 잔류시키는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 오픈영역(59)을 매립하도록 채널막(61)을 형성한다. 이때, 채널막(61)은 기둥형태 예컨대, 원기둥형태를 가질 수 있다.
채널막(61)은 실리콘막으로 형성할 수 있으며, 실리콘막으로는 단결정실리콘막, 폴리실리콘막 또는 실리콘게르마늄막등을 사용할 수 있다. 이때, 채널막(61)은 불순물이 도핑된 도프드 실리콘막 또는 불순물이 도핑되지 않은 언도프드 실리콘막으로 형성할 수 있다. 여기서, 채널막(61)을 도프드 실리콘막으로 형성할 경우에는 제1플러그(66)와 서로 상보적인 도전형을 갖도록 형성하는 것이 바람직하다. 예컨대, 제1플러그(66)가 N형일 경우에 채널막(61)을 P형 불순물이 도핑된 실리콘막으로 형성하는 것이 바람직하다.
오픈영역(59)에 매립된 채널막(61)은 기판(51) 전면에 오픈영역(59)을 충분히 매립하도록 채널용 도전막을 증착한 후에 워드라인(58)의 상부면이 노출되도록 평탄화공정 예컨대, 화학적기계적연마(CMP)를 실시하는 일련의 공정과정을 통해 형성할 수 있다.
도 11a 내지 도 11c에 도시된 바와 같이, 기판(51) 전면에 제3분리절연막(62)을 형성한다. 제3분리절연막(62)은 워드라인(58)과 후속 공정을 통해 형성된 스토리지노드(65) 사이를 전기적으로 분리시키는 역할을 수행한다.
다음으로, 제3분리절연막(62)을 선택적으로 식각하여 채널막(61) 상부면을 노출시키는 복수의 제2콘택홀(63)을 형성한 후에 제2콘택홀(63)을 매립하는 제2플러그(64)을 형성한다. 이때, 제2플러그(64)는 후속 공정을 통해 형성될 스토리지노드(65)와 채널막(61) 사이를 전기적으로 연결하는 역할을 수행함과 동시에 채널막(61)에 대한 접합영역 예컨대, 소스영역 또는 드레인영역으로 작용할 수 있다.
제2플러그(64)은 실리콘막, 금속막, 금속실리사이드막등의 다양한 도전물질로 형성할 수 있으며, 어느 하나의 도전물질로 이루어진 단일막 또는 복수의 도전물질이 적층된 적층막으로 형성할 수 있다. 여기서, 제2플러그(64)를 실리콘막으로 형성하는 경우에는 불순물이 도핑된 도프드 실리콘막으로 형성하는 것이 바람직하다.
제2플러그(64)는 채널막(61)과 서로 상보적인 도전형을 갖도록 형성할 수 있다. 즉, 제2플러그(64)는 제1플러그(57)와 동일한 도전형을 갖도록 형성할 수 있다.
다음으로, 제3분리절연막(62) 상에 제2플러그(64)와 접하는 스토리지노드(65)를 형성한다. 이어서, 도면에 도시하지는 않았지만, 스토리지노드(65) 상에 유전체막 및 플레이트전극을 순차적으로 형성하여 스토리지노드(65), 유전체막, 플레이트 전극이 순차적으로 적층된 구조의 캐패시터를 형성한다.
상술한 공정과정을 통해 본 발명의 수직채널을 갖는 반도체 장치를 완성할 수 있다.
이처럼, 본 발명은 기판(51) 상에 매립비트라인(54), 제1플러그(66), 채널막(61)과 워드라인(58), 제2플러그(64) 및 스토리지노드(65)를 순차적으로 적층하여 수직채널을 구비한 반도체 장치를 형성함에 따라 공정과정이 단순하고, 공정난이도를 감소시킬 수 있기 때문에 반도체 장치의 생산성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101, 31, 51 : 기판 102, 32, 52 : 매몰절연막
103, 33, 53 : 리세스패턴 104, 34, 54 : 매립비트라인
105, 35, 55 : 제1분리절연막 106, 37, 66 : 제1플러그
107, 41, 57 : 제2분리절연막 108, 40A, 58 : 워드라인
109, 39, 39A, 60 : 절연막 110, 38A, 61 : 채널막
111, 42 : 제3분리절연막 112, 44, 64 : 제2플러그
113, 45, 65 : 스토리지노드
103, 33, 53 : 리세스패턴 104, 34, 54 : 매립비트라인
105, 35, 55 : 제1분리절연막 106, 37, 66 : 제1플러그
107, 41, 57 : 제2분리절연막 108, 40A, 58 : 워드라인
109, 39, 39A, 60 : 절연막 110, 38A, 61 : 채널막
111, 42 : 제3분리절연막 112, 44, 64 : 제2플러그
113, 45, 65 : 스토리지노드
Claims (29)
- 기판상에 형성된 매몰절연막;
상기 매몰절연막에 매립된 복수의 매립비트라인;
상기 매립비트라인 상부에 형성되어 상기 매립비트라인과 교차하는 복수의 워드라인;
상기 매립비트라인과 상기 워드라인의 교차점에 형성되고, 상기 워드라인을 관통하는 채널막;
상기 채널막과 상기 워드라인 사이에 개재된 절연막; 및
상기 매립비트라인과 상기 워드라인 사이에 개재된 제1분리절연막을 관통하여 상기 채널막과 상기 매립비트라인 사이를 연결하는 제1플러그
를 포함하는 반도체 장치.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 매립비트라인은 상기 매몰절연막에 형성된 리세스패턴에 매립된 반도체 장치.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제2항에 있어서,
상기 매몰절연막 상부면을 기준으로 상기 리세스패턴의 깊이(또는 높이)는 상기 매몰절연막의 두께(또는 높이)보다 작은 반도체 장치.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 매립비트라인 및 상기 워드라인은 금속막을 포함하는 반도체 장치.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 매립비트라인 및 상기 워드라인은 라인-스페이스 패턴인 반도체 장치.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 채널막은 상기 제1플러그와 서로 상보적인 도전형을 갖는 반도체 장치.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 채널막은 실리콘막을 포함하는 반도체 장치.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 제1분리절연막 상의 상기 워드라인 사이를 분리시키는 제2분리절연막;
상기 워드라인 상부에 형성된 복수의 스토리지노드; 및
상기 스토리지노드와 상기 워드라인 사이에 개재된 제3분리절연막을 관통하여 상기 스토리지노드와 상기 채널막 사이를 연결하는 제2플러그
를 더 포함하는 반도체 장치.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,
상기 제2플러그는 상기 제1플러그와 동일한 도전형을 갖는 반도체 장치.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,
상기 제2플러그는 상기 채널막과 서로 상보적인 도전형을 갖는 반도체 장치.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,
상기 스토리지노드는 콘케이브형, 실린더형 및 필라형으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치.
- 기판상에 매몰절연막을 형성하는 단계;
상기 매몰절연막에 매립된 복수의 매립비트라인을 형성하는 단계;
상기 기판 전면을 덮는 제1분리절연막을 형성하는 단계;
상기 제1분리절연막을 관통하여 상기 매립비트라인과 접하는 복수의 제1플러그를 형성하는 단계;
상기 제1플러그 상에 채널막을 형성하는 단계;
상기 채널막의 측벽을 감싸는 절연막을 형성하는 단계; 및
상기 절연막의 측벽을 감싸고, 상기 매립비트라인과 교차하는 복수의 워드라인을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,
상기 매립비트라인을 형성하는 단계는,
상기 매몰절연막을 선택적으로 식각하여 복수의 리세스패턴을 형성하는 단계;
상기 리세스패턴을 매립하도록 상기 매몰절연막 전면에 도전막을 형성하는 단계; 및
상기 매몰절연막의 상부면이 노출되도록 상기 도전막을 평탄화하는 단계
를 포함하는 반도체 장치 제조방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 리세스패턴을 형성하는 단계는,
상기 매몰절연막의 상부면을 기준으로 상기 리세스패턴의 깊이(또는 높이)가 상기 매몰절연막의 두께(또는 높이)보다 작게 형성하는 반도체 장치 제조방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,
상기 채널막을 형성하는 단계는,
상기 기판 전면에 채널용 도전막을 형성하는 단계; 및
상기 채널용 도전막을 선택적으로 식각하여 상기 제1플러그와 접하는 채널막을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,
상기 워드라인을 형성하는 단계는,
상기 기판 전면에 상기 채널막 사이를 매립하는 워드라인용 도전막을 형성하는 단계; 및
상기 채널막의 측벽을 감싸도록 상기 워드라인용 도전막을 선택적으로 식각하는 단계
를 포함하는 반도체 장치 제조방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,
상기 매립비트라인 및 상기 워드라인은 금속막을 포함하는 반도체 장치 제조방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,
상기 매립비트라인 및 상기 워드라인은 라인-스페이스 패턴으로 형성하는 반도체 장치 제조방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,
상기 채널막과 상기 제1플러그는 서로 상보적인 도전형을 갖도록 형성하는 반도체 장치 제조방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,
상기 워드라인을 형성한 이후에
상기 워드라인 사이를 매립하는 제2분리절연막을 형성하는 단계;
상기 기판 전면에 제3분리절연막을 형성하는 단계;
상기 제3분리절연막을 관통하여 상기 채널막과 접하는 제2플러그를 형성하는 단계; 및
상기 제2플러그 상에 스토리지노드를 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제20항에 있어서,
상기 제2플러그는 상기 제1플러그와 동일한 도전형을 갖도록 형성하는 반도체 장치 제조방법.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.제20항에 있어서,
상기 제2플러그는 상기 채널막과 서로 상보적인 도전형을 갖도록 형성하는 반도체 장치 제조방법.
- 기판상에 매몰절연막을 형성하는 단계;
상기 매몰절연막에 매립된 복수의 매립비트라인을 형성하는 단계;
상기 기판 전면을 덮는 제1분리절연막을 형성하는 단계;
상기 제1분리절연막을 관통하여 상기 매립비트라인과 접하는 복수의 제1플러그를 형성하는 단계;
상기 제1분리절연막 상에 상기 제1플러그와 접하고, 상기 매립비트라인과 교차하는 복수의 워드라인을 형성하는 단계;
상기 워드라인을 선택적으로 식각하여 상기 제1플러그의 상부면을 노출시키는 오픈영역을 형성하는 단계;
상기 오픈영역의 측벽에 절연막을 형성하는 단계; 및
상기 오픈영역을 매립하는 채널막을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제23항에 있어서,
상기 워드라인을 형성하는 단계는,
상기 기판 전면에 제2분리절연막을 형성하는 단계;
상기 제2분리절연막을 선택적으로 식각하여 상기 제1플러그 상부면을 노출시키는 복수의 다마신패턴을 형성하는 단계;
상기 다마신패턴을 매립하도록 전면에 워드라인용 도전막을 형성하는 단계; 및
상기 제2분리절연막의 상부면이 노출되도록 상기 워드라인용 도전막을 평탄화하는 단계
를 포함하는 반도체 장치 제조방법.
- 청구항 25은(는) 설정등록료 납부시 포기되었습니다.제23항에 있어서,
상기 매립비트라인 및 상기 워드라인은 금속막을 포함하는 반도체 장치 제조방법.
- 청구항 26은(는) 설정등록료 납부시 포기되었습니다.제23항에 있어서,
상기 채널막과 상기 제1플러그는 서로 상보적인 도전형을 갖도록 형성하는 반도체 장치 제조방법.
- 청구항 27은(는) 설정등록료 납부시 포기되었습니다.제23항에 있어서,
상기 채널막을 형성한 이후에
상기 기판 전면에 제3분리절연막을 형성하는 단계;
상기 제3분리절연막을 관통하여 상기 채널막과 접하는 제2플러그를 형성하는 단계; 및
상기 제2플러그 상에 스토리지노드를 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
- 청구항 28은(는) 설정등록료 납부시 포기되었습니다.제27항에 있어서,
상기 제2플러그는 상기 제1플러그와 동일한 도전형을 갖도록 형성하는 반도체 장치 제조방법.
- 청구항 29은(는) 설정등록료 납부시 포기되었습니다.제27항에 있어서,
상기 제2플러그는 상기 채널막과 서로 상보적인 도전형을 갖도록 형성하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100008384A KR101131967B1 (ko) | 2010-01-29 | 2010-01-29 | 수직채널을 구비한 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100008384A KR101131967B1 (ko) | 2010-01-29 | 2010-01-29 | 수직채널을 구비한 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110088740A KR20110088740A (ko) | 2011-08-04 |
| KR101131967B1 true KR101131967B1 (ko) | 2012-04-05 |
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ID=44927147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100008384A KR101131967B1 (ko) | 2010-01-29 | 2010-01-29 | 수직채널을 구비한 반도체 장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101131967B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930006930A (ko) * | 1991-09-26 | 1993-04-22 | 정몽헌 | 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 |
| KR0151197B1 (ko) * | 1994-11-21 | 1998-10-01 | 문정환 | 반도체 메모리장치 및 그 제조방법 |
| KR20100001857A (ko) * | 2008-06-27 | 2010-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2010
- 2010-01-29 KR KR1020100008384A patent/KR101131967B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930006930A (ko) * | 1991-09-26 | 1993-04-22 | 정몽헌 | 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 |
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| KR20100001857A (ko) * | 2008-06-27 | 2010-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110088740A (ko) | 2011-08-04 |
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