KR20140093116A - 수직형 반도체 소자의 제조 방법 - Google Patents

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Abstract

수직형 반도체 소자의 제조 방법으로, 기판 상에 제1 하부 절연막, 한 층의 하부 희생막 및 제2 하부 절연막을 적층한다. 상기 제2 하부 절연막 상에 희생막들 및 절연막들을 교대로 반복 적층하여 적층 구조물을 형성한다. 상기 적층 구조물을 식각하여, 예비 계단형 패턴 구조물을 형성한다. 상기 예비 계단형 패턴 구조물을 관통하는 필러 구조물을 형성한다. 상기 예비 계단형 패턴 구조물, 하부 희생막 및 하부 절연막의 일부분을 식각하여, 제1 방향으로 연장되는 형상의 제1 개구부 및 상기 제1 방향과 수직한 제2 방향으로 연장되고, 적어도 하부 희생막의 가장자리를 절단하는 제2 개구부를 형성하여, 계단형 패턴 구조물을 형성한다. 상기 제1 및 제2 개구부에 의해 노출된 희생막 및 하부 희생막을 제거하여 갭들을 형성한다. 상기 갭들 내부에 워드 라인 및 선택 라인들을 형성한다. 상기 방법에 의하면, 간단한 공정에 의해 수직형 반도체 소자를 제조할 수 있다.

Description

수직형 반도체 소자의 제조 방법{Method of manufacturing a vertical type semiconductor device}
본 발명은 수직 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 수직형 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
최근에는 반도체 소자의 고집적화를 위하여 기판 표면에 대해 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 상기 수직형 반도체 소자의 경우, 각 셀들에 포함되는 워드 라인들이 수직 적층된 구조를 갖는다. 상기 적층된 각 워드 라인들에 전기적 신호를 인가하기 위하여, 상기 워드 라인들 가장자리 부위는 배선 연결을 위해 계단 형상을 가지게 된다. 상기 계단 형상의 워드 라인들을 형성하기 위하여 수 회의 사진 및 식각 공정이 요구된다. 이와같이, 수 회의 사진 및 식각 공정을 수행하는데 따른 공정 비용이 증가된다.
본 발명의 목적은 간단한 공정을 통해 수직 반도체 소자를 제조하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직 반도체 소자의 제조 방법으로, 기판 상에 한 층의 하부 절연막 및 한 층의 하부 희생막을 적층한다. 상기 하부 희생막 상에 절연막들 및 희생막들을 교대로 반복 적층하여 적층 구조물을 형성한다. 상기 적층 구조물의 가장자리 부위를 식각하여, 상기 하부 희생막 상에 가장 자리 부위가 계단 형상을 갖는 예비 계단형 패턴 구조물을 형성한다. 상기 예비 계단형 패턴 구조물, 하부 희생막 및 하부 절연막을 관통하여 기판 표면과 접촉하고, 채널 패턴, 터널 절연막 패턴, 전하 저장막 패턴, 블로킹막 패턴 구조물을 포함하는 필러 구조물을 형성한다. 상기 예비 계단형 패턴 구조물, 하부 희생막 및 하부 절연막의 일부분을 식각하여, 제1 방향으로 연장되는 형상의 제1 개구부 및 상기 제1 방향과 수직한 제2 방향으로 연장되고, 적어도 하부 희생막의 가장자리를 절단하는 제2 개구부를 형성하여, 계단형 패턴 구조물을 형성한다. 상기 제1 및 제2 개구부에 의해 노출된 희생막 및 하부 희생막을 제거하여 갭들을 형성한다. 또한, 상기 갭들 내부에 워드 라인 및 선택 라인들을 형성한다.
본 발명의 일 실시예에서, 상기 계단형 패턴 구조물에서 한 층의 계단 패턴은 한층의 절연막 및 한층의 희생막을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 갭들을 형성하는 공정에서, 상기 제2 개구부의 측벽에 노출되는 하부 희생막 중에서 상기 계단형 패턴 구조물과 대향하는 부위는 완전하게 제거되지 않고 상기 갭의 측벽에 상기 하부 희생막이 남아있도록 할 수 있다
상기 갭들 내부에 워드 라인 및 선택 라인들을 형성하는 단계에서, 상기 계단형 패턴 구조물과 대향하는 부위의 하부 갭에는 상기 제2 방향으로 연장되는 하부 더미 도전 라인이 형성되고, 상기 하부 더미 도전 라인의 측벽에 하부 희생막 패턴이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 제1 개구부들의 일 단부와 상기 제2 개구부가 서로 통하도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 갭들 내부에 워드 라인 및 선택 라인들을 형성하기 위하여, 상기 갭들 내부를 채우도록 상기 갭들 내부에 금속을 포함하는 도전막을 형성한다. 또한, 상기 제1 및 제2 개구부 내부에 형성된 도전막을 제거한다.
일 예로, 상기 도전막이 제거된 제1 및 제2 개구부 내부에 절연막을 형성할 수 있다.
다른 예로, 상기 도전막이 제거된 제1 및 제2 개구부 내부의 측벽에 절연 스페이서를 형성한다. 상기 절연 스페이서가 형성된 제1 및 제2 개구부 내부를 채우도록 금속을 포함하는 도전막을 형성한다. 또한, 상기 도전막을 평탄화하여 상기 기판과 접촉하는 공통 소오스 라인 및 더미 도전 라인을 각각 형성한다.
본 발명의 일 실시예에서, 상기 각 층의 워드 라인 및 선택 라인들과 각각 연결되는 콘택 플러그들을 형성할 수 있다. 또한, 상기 동일한 층의 워드 라인 및 선택 라인들을 연결하는 콘택 플러그들을 서로 연결시키는 배선 라인을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 기판의 페리 영역 상에 페리 회로용 트랜지스터를 형성하는 공정을 더 포함하고, 상기 하부 절연막 및 하부 희생막은 상기 페리 회로용 트랜지스터를 덮는 절연막 및 식각 저지막으로 각각 사용할 수 있다.
설명한 것과 같이, 본 발명에 의하면 간단한 공정을 통해 계단형 패턴 구조물들을 형성할 수 있다. 이로인해, 수직형 반도체 소자의 워드 라인 및 선택 라인을 간단한 공정을 통해 형성할 수 있다. 따라서, 상기 워드 라인 및 선택 라인을 형성할 때 발생할 수 있는 불량이 감소된다. 또한, 상기 워드 라인 및 선택 라인을 형성하는데 필요한 공정 비용이 감소된다.
도 1 내지 도 7은 본 발명의 실시예 1에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 10은 본 발명의 실시예 1에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 평면도이다.
도 11 및 12는 본 발명의 실시예 2에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 18은 실시예 3에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1 내지 도 7은 본 발명의 실시예 1에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 8 내지 도 10은 본 발명의 실시예 1에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 평면도이다.
이하의 설명에서, 기판 상면에 평행하면서 서로 수직한 두 방향들을 각각 제1 및 제2 방향으로 정의한다. 상기 제1 방향은 워드 라인의 연장 방향이다. 또한, 기판 상면에 수직한 방향을 제3 방향이라 한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1 내지 도 7에서 좌측 도면은 제2 방향으로 절단하였을 때의 셀 형성 영역을 나타낸다. 도 1 내지 도 7에서 우측 도면은 제1 방향으로 절단하였을 때의 워드 라인 가장자리 부위를 나타낸다.
도 1을 참조하면, 기판(100) 상에 제1 하부 절연막(101a), 하부 희생막(103) 및 제2 하부 절연막(101b)을 차례로 적층한다. 제1 하부 절연막(101a), 하부 희생막(103) 및 제2 하부 절연막(101b)은 각각 한층으로 적층할 수 있다. 이 후, 상기 제2 하부 절연막(101b) 상에 희생막(104) 및 제1 절연막(102)을 교대로 반복적으로 적층한다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 상기 제1 절연막들(102) 및 희생막들(104)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 예시적인 실시예들에 따르면, 제1 절연막들(102)은 실리콘 산화물을 사용하여 형성될 수 있으며, 희생막들(104)은 제1 절연막(102)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
또한, 상기 제1 및 제2 하부 절연막(101a, 101b)은 상기 제1 절연막들(102)과 동일한 물질로 형성될 수 있으며, 동일한 공정을 통해 형성될 수 있다. 상기 하부 희생막(103)은 상기 희생막들(104)과 동일한 물질로 형성될 수 있으며, 동일한 공정을 통해 형성될 수 있다.
상기 하부 희생막(103) 및 희생막들(104)이 형성되는 각각의 부위에는 후속 공정을 통해 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)이 형성될 수 있다. 그러므로, 상기 하부 희생막(103) 및 희생막들(104)이 적층되는 수는 이후 형성되는 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)이 적층되는 수에 따라 달라질 수 있다.
도 2 및 도 8을 참조하면, 상기 제1 절연막(102) 및 희생막들(104)에 대해 사진 식각 공정을 수행하여, 가장자리 부위가 계단 형상을 갖는 예비 계단형 패턴 구조물(107)을 형성한다.
상기 예비 계단형 패턴 구조물(107)은 희생막 패턴들(106) 및 제1 절연막 패턴들(102a)이 적층되는 형상을 갖는다. 상기 예비 계단형 패턴 구조물(107)에서 한층의 계단 패턴은 한 층의 희생막 패턴(106) 및 한 층의 제1 절연막 패턴(102a)을 포함한다.
상기 식각 공정에서, 상기 제1 및 제2 하부 절연막(101a, 101b) 및 상기 하부 희생막(104)은 식각되지 않도록 한다. 즉, 상기 제1 및 제2 하부 절연막(101a, 101b) 및 상기 하부 희생막(103)은 전면 증착된 상태가 유지되도록 한다. 따라서, 상기 하부 희생막(103)은 계단 형상을 갖지 않는다. 또한, 상기 예비 계단형 패턴 구조물(107)은 상기 제2 하부 절연막 상에 형성된다.
일반적으로, 계단형 패턴 구조물을 형성하는 공정에서, 하나의 계단이 생성될 때마다 식각 공정 및 상기 식각 공정에 수반되는 세정 공정 등이 수행되어야 한다. 그러므로, 상기 제1 절연막들 및 희생막들이 적층되는 수가 증가될수록 공정이 매우 복잡하게 되고 공정 불량이 유발되기 쉽다. 또한, 상기 제1 절연막 및 희생막들이 적층되는 수가 증가될수록 상기 계단형 패턴 구조물을 형성하기 위하여 필요한 사진 공정의 횟수가 증가하게 된다.
그런데, 본 실시예의 경우, 상기 예비 계단형 패턴 구조물(107)을 형성하는 공정에서 최하부에 위치하는 상기 하부 희생막(103)이 식각되지 않는다. 이와같이, 상기 하부 희생막을 패터닝하지 않기 때문에, 상기 예비 계단형 패턴 구조물(107)을 형성하는데 필요한 공정의 수가 감소되고 이에 따라 공정 불량도 감소될 수 있다.
계속하여, 상기 예비 계단형 패턴 구조물(107)을 덮는 제2 절연막(108)을 형성한다. 이 후, 상기 예비 계단형 패턴 구조물(107)의 상부면이 노출되도록 상기 제2 절연막(108)의 상부면을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
도 3을 참조하면, 상기 제2 절연막(108), 제1 절연막 패턴들(102a) 및 희생막 패턴들(106)을 관통하여 기판(100) 상면을 노출시키는 복수개의 채널홀들(110)을 형성한다.
상기 채널홀들(110)은 최상층 제1 절연막 패턴(102a) 상에 하드 마스크(도시안됨)를 형성하고, 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다.
상기 건식 식각 공정의 특성 상, 각 채널홀들(110)은 아래로 갈수록 폭이 좁아지도록 형성될 수도 있다. 상기 채널홀들(110)은 상기 제1 및 제2 방향들을 따라 일렬 배치되며 복수 개로 형성될 수 있다.
상기 채널홀들(110)의 하부를 부분적으로 채우는 반도체 패턴(112)을 형성한다. 구체적으로, 채널홀들(110)에 의해서 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 상기 채널홀들(110)을 부분적으로 채우는 반도체 패턴(112)을 형성할 수 있다. 이에 따라, 반도체 패턴(112)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다. 예시적인 실시예들에 있어서, 상기 반도체 패턴(112)은 이후 그라운드 선택 트랜지스터(GST, Ground Select Transistor)의 채널 영역으로 제공될 수 있다. 그러므로, 상기 반도체 패턴(112)의 상부면은 GSL이 형성되는 층과 워드 라인이 형성되는 층 사이에 위치할 수 있다. 그러나, 공정의 단순화를 위하여, 상기 반도체 패턴(112)을 형성하는 공정은 생략될 수도 있다.
계속하여, 상기 채널홀들(110)의 내측벽, 반도체 패턴(112)의 상부면 및 하드 마스크의 상부면에 제1 블로킹막(도시안됨), 제1 전하 저장막(도시안됨), 제1 터널 절연막(도시안됨) 및 제1 채널막(도시안됨)을 순차적으로 형성한다. 상기 제1 블로킹막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 상기 제1 전하 저장막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 상기 제1 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다. 상기 제1 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성할 수 있다. 제1 채널막이 비정질 실리콘을 사용하여 형성되는 경우, 이후 LEG 공정 혹은 SPE 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수도 있다.
상기 제1 채널막, 제1 터널 절연막, 제1 전하 저장막 및 제1 블로킹막의 저면을 부분적으로 제거하여 반도체 패턴(112) 상부를 노출시킨다. 상기 공정에 의해, 상기 채널홀(110)의 측벽에는 제1 채널막 패턴, 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 블로킹막 패턴이 형성된다. 도 3에서는 상기 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 블로킹막 패턴을 하나의 박막 패턴(114)으로 표시하였다.
상기 제1 채널막 패턴 상에 제2 채널막을 형성한다. 이 후, 상기 제2 채널막 상에 상기 채널홀의 내부를 채우는 제3 절연막을 형성하고 평탄화한다. 상기 평탄화 공정에 의해, 상기 제1 및 제2 채널막이 적층되는 채널 패턴(116)이 형성된다. 또한, 상기 채널홀(110) 내부를 채우는 제3 절연막 패턴(118)이 형성된다.
상기 박막 패턴(114), 채널 패턴(116) 및 제3 절연막 패턴(118)의 상부를 일부 제거하여 리세스부를 형성한다. 이 후, 상기 리세스부 내부에 도전 물질을 형성하여 패드 패턴(120)을 형성한다.
상기 공정을 수행하면, 상기 채널홀들(110) 내부에는 채널 패턴(116), 제3 절연막 패턴(118) 및 패드 패턴(120)을 포함하는 필러 구조물(122)이 형성된다. 또한, 상기 필러 구조물들(122)의 측벽에는 터널 절연막 패턴, 전하 저장막 패턴 및 제1 블로킹막 패턴을 포함하는 박막 패턴(114)이 형성된다.
도 4 및 도 9를 참조하면, 상기 필러 구조물(122)을 포함하는 예비 계단형 패턴 구조물(107) 및 제2 절연막(108) 상에 제4 절연막(124)을 형성한다.
계속하여, 상기 제4 절연막(124), 예비 계단형 패턴 구조물(107), 제2 절연막(108), 제1 및 제2 하부 절연막(101a, 101b) 및 하부 희생막(103)의 일부를 식각하여 기판(100) 상부면을 노출하는 제1 및 제2 개구부(130, 132)를 각각 형성한다.
상기 제1 개구부(130)는 상기 제1 방향으로 연장되는 형상을 갖는다. 따라서, 상기 제1 개구부(130)들이 형성됨으로써 상기 예비 계단형 패턴 구조물들(107)은 상기 필러 구조물들(122)을 둘러싸면서 상기 제1 방향으로 연장되는 라인 형상을 갖게 된다. 상기 예비 계단형 패턴 구조물(107)은 워드 라인들, GSL, SSL을 형성하기 위한 몰드 구조물이 된다.
상기 제2 개구부(132)는 상기 제2 방향으로 연장되는 형상을 갖는다. 상기 제2 개구부(132)는 상기 예비 계단형 패턴 구조물(137)의 측방으로부터 이격된 부위에 형성된다. 상기 제2 개구부(132)에 의해 상기 하부 희생막(103)이 절단되어, 서로 마주하는 제1 및 제2 하부 희생막 패턴(103a, 103b)이 각각 형성된다.
상기 예비 계단형 패턴 구조물 아래에 위치하는 상기 제2 하부 희생막 패턴(103b)은 하부 계단층으로 제공된다. 이와같이, 상기 제2 개구부(132)가 형성됨으로써, 상기 예비 계단형 패턴 구조물(107)의 최하부 계단층이 완성되어 계단형 패턴 구조물(107a)이 형성된다. 한편, 상기 계단형 패턴 구조물 하부와 측방으로 대향하는 부위에도 상기 제1 하부 희생막 패턴(103a)이 형성된다.
도 9에 도시된 것과 같이, 상기 제2 개구부(132)는 상기 제1 개구부(130)와 수직한 방향으로 연장된다. 상기 제1 개구부(130)의 일 단부는 상기 제2 개구부(132)와 서로 통하는 형상을 가질 수 있다.
도 5를 참조하면, 상기 제1 및 제2 개구부(130, 132)의 측벽에 노출되어 있는 상기 희생막 패턴들(106) 및 제1 및 제2 하부 희생막 패턴(103a, 103b)을 제거하여, 각 층의 제1 절연막 패턴들(102a) 사이와, 하부 절연막들(101a, 101b) 사이에 갭들(134)을 형성한다. 상기 갭(134)에 의해 제1 블로킹막 패턴의 외측벽 일부 및 반도체 패턴(112)의 측벽 일부가 노출될 수 있다. 상기 제거 공정은 등방성 식각 공정을 통해 수행될 수 있다.
상기 등방성 식각 공정에서, 상기 계단형 패턴 구조물(107a)에 포함되어 있는 희생막 패턴들(106) 및 제2 하부 희생막 패턴(103b)만 모두 제거되도록 한다. 그러므로, 상기 제2 개구부(132)에서 상기 계단형 패턴 구조물(107a)과 대향하는 부위의 제1 하부 희생막 패턴(103a)은 완전하게 제거되지 않고 상기 갭(134) 측벽에 남아있을 수 있다.
도 6 및 도 10을 참조하면, 상기 갭(134)의 노출된 표면 상에 제2 블로킹막(도시안됨)을 형성한다. 이 후, 상기 제2 블로킹막 상에 베리어 금속막(도시안됨)을 형성한다. 이 후, 상기 베리어 금속막 내부를 채우도록 금속막을 형성한다.
예시적인 실시예들에 따르면, 상기 제2 블로킹막은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 사용하여 형성할 수 있다. 그러나, 상기 제2 블로킹막은 형성하지 않을 수도 있다.
상기 베리어 금속막은 예를들어 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 사용하여 형성할 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 상기 베리어 금속막은 상기 갭(134)의 표면 프로파일을 따라 형성된다. 상기 베리어 금속막에 의해 상기 갭(134)이 완전히 채워지지는 않는다.
상기 금속막은 예를 들어 텅스텐과 같은 전기 저항이 낮은 금속을 사용하여 형성될 수 있다. 상기 금속막은 예를 들어 텅스텐을 포함할 수 있다.
상기 갭(134) 내부에만 금속막이 남아있도록 상기 금속막을 부분적으로 제거한다. 즉, 상기 제1 및 제2 개구부(130, 132) 내부에 형성된 금속막을 제거한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다. 상기 제거 공정을 수행하면, 상기 갭(134) 부위에는 희생막 패턴 형성 부위는 베리어 금속막 패턴 및 금속 패턴을 포함하는 제1 도전막 패턴(136)이 형성된다. 또한, 상기 제2 개구부(132)에서 상기 계단형 패턴 구조물과 대향하는 측벽에는 제2 도전막 패턴 및 제1 하부 희생막 패턴(103a)이 형성된다.
상기 제1 도전막 패턴(136)은 그 위치에 따라 SSL, 워드 라인 및 GSL로 각각 제공될 수 있다. 한편, 상기 제거 공정을 통해 이 전의 제1 및 제2 개구부(130, 132)가 다시 생기게 된다.
도 7을 참조하면, 상기 제1 개구부(130)를 채우는 제5 절연막 패턴(140)을 형성한다. 상기 제5 절연막 패턴(140)을 형성하기 위하여, 상기 제1 및 제2 개구부(130, 132)를 내부를 채우는 절연막을 형성한 후, 상기 절연막을 평탄화할 수 있다.
이 후, 상기 제4 절연막(124) 및 제5 절연막 패턴(140) 상에 제6 절연막(142)을 형성한다. 상기 제6 절연막(142), 제4 절연막(124) 및 제2 절연막(108)을 식각하여, 계단 형상을 갖는 각 층의 워드 라인들 및 GSL을 노출하는 제1 콘택홀들(144)을 형성한다. 또한, 상기 패드 패턴(120)을 노출하는 제2 콘택홀들(146)을 형성한다.
상기 제1 및 제2 콘택홀들(144, 146) 내부에 도전막을 형성하고, 상기 도전막을 평탄화하여 제1 및 제2 콘택 플러그(148, 150)를 형성한다. 상기 도전막은 금속을 포함할 수 있다. 상기 도전막은 베리어 금속막 및 금속막을 포함할 수 있다. 상기 베리어 금속막은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 상기 금속막은 예를들어, 텅스텐을 포함할 수 있다.
이 후, 상기 제1 콘택 플러그(148) 상에 배선 라인(152)을 형성한다. 상기 배선 라인(152)은 동일한 층의 워드 라인들 또는 GSL과 접촉하는 제1 콘택 플러그(148)들을 각각 전기적으로 연결하는 형상을 갖는다.
또한, 상기 제2 콘택 플러그(150) 상에 비트 라인(154)을 형성한다. 상기 비트 라인(154)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
전술한 바와 같이, 상기 수직형 메모리 소자를 형성하는 공정에서 계단형 패턴 구조물을 형성할 때 형성되는 계단의 층 수를 감소시킬 수 있다. 따라서, 간단한 공정을 통해 계단형 패턴 구조물을 형성할 수 있다. 따라서, 상기 수직형 메모리 소자를 용이하게 형성할 수 있다.
실시예 2
도 11 및 12는 본 발명의 실시예 2에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 실시예의 수직형 메모리 소자는 CSL라인이 구비되는 것을 제외하고는 실시예 1과 동일한다.
먼저, 도 1 내지 도 6을 참조로 설명한 공정들을 수행하여, 도 6에 도시된 구조를 형성한다.
다음에, 도 11을 참조하면, 상기 제1 및 제2 개구부(130, 132)의 측벽 및 저면을 따라 절연 스페이서막을 형성한다. 상기 절연 스페이서막은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 기판(100) 표면이 노출되도록 상기 절연 스페이서막을 이방성으로 식각하여, 상기 제1 및 제2 개구부(130, 132) 측벽에 절연 스페이서(180)를 형성한다.
상기 제1 및 제2 개구부(130, 132) 내부를 채우도록 도전막을 형성한다. 상기 도전막은 베리어 금속막 및 금속막을 포함할 수 있다. 이 후, 상기 도전막을 평탄화하여, 도전 패턴(182a, 182b)을 형성한다. 즉, 상기 제1 개구부(130) 내부에는 제1 방향으로 연장되는 CSL라인(182a)을 형성한다. 또한, 상기 제2 개구부(132) 내부에는 상기 제2 방향으로 더미 도전 라인(182b)을 형성한다.
계속하여, 도 7을 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 도 12에 도시된 것과 같이, 제1 콘택 플러그(148) 및 배선 라인(152)을 형성한다. 또한, 제2 콘택 플러그(150) 및 비트 라인(154)을 형성한다.
전술한 바와 같이, 상기 수직형 메모리 소자를 형성하는 공정에서 계단형 패턴 구조물을 형성할 때 형성되는 계단의 층 수를 감소시킬 수 있다. 따라서, 간단한 공정을 통해 계단형 패턴 구조물을 형성할 수 있다.
실시예 3
도 13 내지 도 18은 실시예 3에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 수직형 메모리 소자는 최하부의 잔류 희생막 패턴이 페리 영역의 식각 저지막으로 사용된다.
도 13을 참조하면, 페리 회로 영역 및 셀 영역이 구분되는 기판(200)을 마련한다. 상기 페리 회로 영역의 기판(200)에 소자 분리막 패턴(202)을 형성하여 액티브 영역 및 필드 영역을 구분한다. 상기 액티브 영역의 기판(200)에 MOS 트랜지스터들을 형성한다. 상기 MOS 트랜지스터는 게이트 구조물(204) 및 소오스/드레인을 포함한다. 상기 게이트 구조물(204)의 양 측벽에 게이트 스페이서(206)를 형성한다.
상기 셀 영역의 기판(200) 표면, 상기 페리 회로 영역의 기판(200), 게이트 스페이서(206) 및 게이트 구조물(204) 표면을 따라 하부 절연막(208) 및 식각 저지막(210)을 순차적으로 형성한다. 상기 하부 절연막(208)은 실리콘 산화물로 형성할 수 있다. 상기 식각 저지막(210)은 실리콘 질화물로 형성할 수 있다.
상기 셀 영역에 형성되는 상기 하부 절연막(208) 및 식각 저지막(210)은 후속 공정에서 계단형 패턴 구조물로 형성될 수 있다. 그러므로, 상기 식각 저지막(210)은 셀 영역의 최하부에 형성되는 선택 트랜지스터의 게이트 높이와 동일한 두께로 형성할 수 있다.
도 14를 참조하면, 상기 식각 저지막(210) 상에 상기 게이트 구조물을 덮는 층간 절연막을 형성한다. 상기 층간 절연막의 일부분을 식각하여 콘택홀을 형성한다. 이 후, 상기 콘택홀 내부에 도전 물질을 형성하고 평탄화하여, 상기 MOS 트랜지스터와 전기적으로 연결하는 하부 콘택(214)을 형성한다.
다음에, 상기 셀 영역을 선택적으로 노출하도록 셀 오픈 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴은 포토레지스트 패턴일 수 있다. 상기 식각 마스크를 이용하여, 상기 셀 영역에 형성되어 있는 층간 절연막을 식각한다. 따라서, 상기 셀 영역에는 상기 식각 저지막(210)이 노출된다. 또한, 상기 페리 영역에는 층간 절연막 패턴(212)이 형성된다.
도 15를 참조하면, 상기 식각 저지막(210) 및 층간 절연막 패턴 상에 제1 절연막들 및 제1 희생막들을 반복하여 형성한다. 이 때, 상기 셀 영역에 형성되는 상기 제1 절연막들 및 제1 희생막들이 적층된 구조물의 상부면 높이가 상기 페리 영역의 층간 절연막 패턴(212)의 상부면 높이와 거의 동일하게 되도록 상기 제1 절연막들 및 제1 희생막을 형성한다.
상기 적층된 상기 제1 절연막 및 제1 희생막들에 대해 사진 식각 공정을 수행하여, 상기 셀 영역의 가장자리 부위가 계단 형상을 갖는 제1 예비 계단형 패턴 구조물(223)을 형성한다. 상기 제1 예비 계단형 패턴 구조물(223)은 제1 희생막들(222) 및 제1 절연막들(220)이 적층되는 형상을 가질 수 있다.
이 때, 상기 하부 절연막(208), 식각 저지막(210) 및 상기 식각 저지막(210) 상에 형성되는 한층의 제1 절연막(220)은 식각되지 않도록 한다. 즉, 상기 식각 저지막(210)은 계단 형상을 갖도록 패터닝되지 않고 전면 증착된 상태가 유지되도록 한다. 즉, 상기 제1 예비 계단형 패턴 구조물(223)은 최하부층의 계단 패턴이 미완성된 형태를 갖는다.
상기 식각 공정에서, 상기 페리 회로 영역에 형성된 제1 절연막 및 희생막들은 모두 제거된다. 따라서, 상기 페리 회로 영역에는 상기 층간 절연막 패턴(212)이 노출될 수 있다.
이 후, 상기 제1 예비 계단형 패턴 구조물(223)의 측방으로 생성된 갭 부위를 채우는 제2 절연막(224)을 형성한다. 상기 제1 예비 계단형 패턴 구조물(223) 및 상기 층간 절연막 패턴(212)의 상부면이 노출되도록 상기 제2 절연막(224)을 평탄화한다. 따라서, 상기 제1 예비 계단형 패턴 구조물(223)의 상부면은 상기 층간 절연막 패턴(212)의 상부면과 거의 동일한 평면에 위치할 수 있다.
도 16을 참조하면, 상기 제1 예비 계단형 패턴 구조물(223), 제2 절연막(224) 및 층간 절연막 패턴(212) 상에, 제3 절연막 및 제2 희생막들을 반복하여 형성한다.
이 후, 상기 제3 절연막 및 제2 희생막들에 대해 사진 식각 공정을 수행하여, 가장자리 부위가 계단 형상을 갖는 제2 예비 계단형 패턴 구조물(229)을 형성한다. 상기 제2 예비 계단형 패턴 구조물(229)은 상기 제1 예비 계단형 패턴 구조물(223) 상에 구비되며, 상기 제1 예비 계단형 패턴 구조물(223)로부터 연속하는 계단 형상을 갖도록 형성된다. 상기 제2 예비 계단형 패턴 구조물(229)은 제2 희생막 패턴들(228) 및 제3 절연막 패턴들(226)이 적층되는 형상을 가질 수 있다.
이 후, 상기 제2 예비 계단형 패턴 구조물(229)을 덮는 제4 절연막(230)을 형성하고, 평탄화한다.
상기 공정을 수행하면, 상기 셀 영역에는 도 2에 도시된 것과 동일한 구조의 예비 계단형 패턴 구조물이 완성된다.
도 17을 참조하면, 상기 예비 계단형 패턴 구조물에 대해 필러 구조물(도시안됨)을 형성한다. 상기 필러 구조물을 형성하는 공정은 도 3에서 설명한 것과 동일하다.
상기 제4 절연막(230), 제2 절연막(224), 상기 제1 및 제2 예비 계단형 패턴 구조물(223, 229)의 일부를 식각하여 상기 기판(200) 상부면을 노출하는 제1 및 제2 개구부(240)를 형성한다. 상기 제1 개구부는 도 4에 도시된 것과 같이 제1 방향으로 연장되는 트렌치 형상을 갖는다. 따라서, 도 17의 단면도에서는 보여지지 않는다.
상기 제2 개구부(240)는 상기 제4 절연막(230), 제2 절연막(224), 하부의 제1 절연막(220), 식각 저지막(210) 및 하부 절연막(208)을 식각하여 형성된다. 상기 제2 개구부(240)에 의해 상기 식각 저지막(210)이 절단된다. 따라서, 상기 제1 및 제2 예비 계단형 패턴 구조물의 최하부 계단층이 완성되어 계단형 패턴 구조물(242)이 형성된다. 또한, 상기 페리 회로 영역에는 식각 저지막 패턴(210a)이 형성된다.
도 18을 참조하면, 상기 도 5 내지 도 7을 참조로 설명한 공정들을 동일하게 수행한다.
즉, 상기 제1 및 제2 개구부(240) 측벽에 노출되는 희생막 패턴들을 제거하고, 상기 희생막 패턴들이 제거된 부위에 도전막 패턴(250)을 형성한다. 또한, 상기 제2 개구부(240) 내부에는 제5 절연막 패턴(244)을 형성한다.
상기 제4 절연막(230) 및 제5 절연막 패턴(244) 상에 제6 절연막(252)을 형성한다. 계속하여, 상기 도전막 패턴(250)들과 각각 접촉하는 콘택 플러그들(254)을 형성한다. 또한, 상기 콘택 플러그들(254)과 전기적으로 연결되는 배선 라인들(256)을 형성한다.
상기 공정들을 수행하면, 도 18에 도시된 것과 같은 수직형 메모리 소자를 형성할 수 있다.
상기 수직형 메모리 소자를 형성하는 공정에서 계단형 패턴 구조물을 형성할 때 형성되는 계단의 층 수를 감소시킬 수 있다. 따라서, 상기 수직형 메모리 소자를 용이하게 형성할 수 있다.
본 발명은 수직형 비휘발성 메모리 소자에서 이용할 수 있다. 특히, 본 발명에 의하면 보다 간단한 공정을 통해 수직형 비휘발성 메모리 소자를 제조할 수 있다.
100 : 기판
101a, 101b : 제1 및 제2 하부 절연막
102 : 제1 절연막 103 : 하부 희생막
104 : 희생막 106 : 희생막 패턴
107 : 예비 계단형 패턴 구조물
107a : 계단형 패턴 구조물
108 : 제2 절연막 110 : 채널홀
114 : 박막 패턴 118 : 제3 절연막 패턴
122 : 필러 구조물 130 : 제1 개구부
132 : 제2 개구부 134 : 갭
136 : 제1 도전막 패턴
148 : 150 : 제1 및 제2 콘택 플러그
208 : 하부 절연막 210 : 식각 저지막

Claims (10)

  1. 기판 상에 제1 하부 절연막, 한 층의 하부 희생막 및 제2 하부 절연막을 적층하는 단계;
    상기 제2 하부 절연막 상에 희생막들 및 절연막들을 교대로 반복 적층하여 적층 구조물을 형성하는 단계;
    상기 적층 구조물의 가장자리 부위를 식각하여, 상기 하부 희생막 상에 가장 자리 부위가 계단 형상을 갖는 예비 계단형 패턴 구조물을 형성하는 단계;
    상기 예비 계단형 패턴 구조물, 하부 희생막 및 하부 절연막을 관통하여 기판 표면과 접촉하고, 채널 패턴을 포함하는 필러 구조물을 형성하는 단계;
    상기 예비 계단형 패턴 구조물, 하부 희생막 및 하부 절연막의 일부분을 식각하여, 제1 방향으로 연장되는 형상의 제1 개구부 및 상기 제1 방향과 수직한 제2 방향으로 연장되고, 적어도 하부 희생막의 가장자리를 절단하는 제2 개구부를 형성하여, 계단형 패턴 구조물을 형성하는 단계;
    상기 제1 및 제2 개구부에 의해 노출된 희생막 및 하부 희생막을 제거하여 갭들을 형성하는 단계; 및
    상기 갭들 내부에 워드 라인 및 선택 라인들을 형성하는 단계를 포함하는 수직형 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 계단형 패턴 구조물에서 한 층의 계단 패턴은 한층의 희생막 및 한층의 절연막을 포함하는 수직형 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 갭들을 형성하는 공정에서, 상기 제2 개구부의 측벽에 노출되는 하부 희생막 중에서 상기 계단형 패턴 구조물과 대향하는 부위는 완전하게 제거되지 않고 상기 갭의 측벽에 상기 하부 희생막이 남아있도록 하는 수직형 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 갭들 내부에 워드 라인 및 선택 라인들을 형성하는 단계에서, 상기 계단형 패턴 구조물과 대향하는 부위의 하부 갭에는 상기 제2 방향으로 연장되는 하부 더미 도전 라인이 형성되고, 상기 하부 더미 도전 라인의 측벽에 하부 희생막 패턴이 구비되는 수직형 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 제1 개구부들의 일 단부와 상기 제2 개구부가 서로 통하도록 형성되는 수직형 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 갭들 내부에 워드 라인 및 선택 라인들을 형성하는 단계는,
    상기 갭들 내부를 채우도록 상기 갭들 내부에 금속을 포함하는 도전막을 형성하는 단계; 및
    상기 제1 및 제2 개구부 내부에 형성된 도전막을 제거하는 단계를 포함하는 수직형 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 도전막이 제거된 제1 및 제2 개구부 내부에 절연막을 형성하는 단계를 더 포함하는 수직형 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 도전막이 제거된 제1 및 제2 개구부 내부의 측벽에 절연 스페이서를 형성하는 단계;
    상기 절연 스페이서가 형성된 제1 및 제2 개구부 내부를 채우도록 금속을 포함하는 도전막을 형성하는 단계; 및
    상기 도전막을 평탄화하여 상기 기판과 접촉하는 공통 소오스 라인 및 더미 도전 라인을 각각 형성하는 단계를 더 포함하는 수직형 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 각 층의 워드 라인 및 선택 라인들과 각각 연결되는 콘택 플러그들을 형성하는 단계; 및
    상기 동일한 층의 워드 라인 및 선택 라인들을 연결하는 콘택 플러그들을 서로 연결시키는 배선 라인을 형성하는 단계를 더 포함하는 수직형 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 기판의 페리 영역 상에 페리 회로용 트랜지스터를 형성하는 공정을 더 포함하고, 상기 제1 하부 절연막과 상기 하부 희생막은 상기 페리 회로용 트랜지스터를 덮는 절연막 및 식각 저지막으로 각각 사용하는 수직형 반도체 소자의 제조 방법.
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