KR20170083340A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 방향을 따라 연장되고, 상기 제1 방향에 교차하는 제2 방향을 따라 배치된 비트 라인들; 상기 비트 라인들 하부에 배치되고, 적어도 2개의 상기 비트 라인들에 중첩되고, 상기 제1 및 제2 방향을 따라 연장된 평면에 대해 수직한 제3 방향을 따라 연장된 채널막; 및 상기 채널막으로부터, 상기 채널막에 중첩된 비트 라인들 중 어느 하나를 향해 연장된 콘택 플러그를 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명의 실시 예들은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 메모리 소자를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
2차원 반도체 장치는 2차원으로 배열된 메모리 셀들을 포함할 수 있다. 2차원 반도체 장치는 집적도 향상에 한계가 있다. 이러한 한계를 극복하고 메모리 셀들의 집적도를 높이기 위해, 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 장치가 제안된 바 있다.
3차원 반도체 장치는 3차원 구조의 셀 스트링을 포함한다. 3차원 구조의 셀 스트링은 기판 상에 서로 이격되어 적층된 메모리 셀들과, 메모리 셀들의 적층 방향을 따라 연장되고 메모리 셀들을 직렬로 연결하는 채널막을 포함한다. 채널막의 일단은 비트 라인에 연결될 수 있다.
비트 라인과 채널막은 이들 사이에 배치된 콘택 플러그를 경유하여 서로 전기적으로 연결될 수 있다. 콘택 플러그는 포토 리소그래피 공정을 이용하여 형성될 수 있다. 콘택 플러그의 크기가 줄어들수록 포토리소그래피 공정의 정밀한 제어가 필요하므로 제조 비용이 증가될 수 있다.
비트 라인은 콘택 플러그 형성 후, 콘택 플러그 상부에 배치될 수 있다. 조밀하게 배치된 다수의 비트 라인들이 형성되는 경우, 콘택 플러그 하나에 2개 이상의 비트 라인들이 연결되는 공정불량이 발생될 수 있다.
본 발명의 실시 예는 공정 불량을 줄이고, 제조 비용을 절감할 수 있는 반도체 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향을 따라 연장되고, 상기 제1 방향에 교차하는 제2 방향을 따라 배치된 비트 라인들; 상기 비트 라인들 하부에 배치되고, 적어도 2개의 상기 비트 라인들에 중첩되고, 상기 제1 및 제2 방향을 따라 연장된 평면에 대해 수직한 제3 방향을 따라 연장된 채널막; 및 상기 채널막으로부터, 상기 채널막에 중첩된 비트 라인들 중 어느 하나를 향해 연장된 콘택 플러그를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 교대로 적층된 층간 절연막들 및 도전 패턴들; 상기 층간 절연막들 및 상기 도전 패턴들을 관통하는 채널막; 상기 채널막을 덮도록 상기 층간 절연막들 및 상기 도전 패턴들 상에 형성된 상부 절연막; 상기 상부 절연막 내에 상기 채널막으로부터 이격되게 배치되고, 상기 채널막의 적어도 일부와 중첩된 비트 라인; 및 상기 비트 라인의 연장 방향에 대해 수직한 폭 방향으로 상기 비트 라인과 동일한 폭을 가지며, 상기 상부 절연막을 관통하고, 상기 채널막으로부터 상기 비트 라인을 향해 연장된 콘택 플러그를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 채널막을 형성하는 단계; 상기 채널막을 덮도록 상기 제1 물질막들 및 제2 물질막들 상에 상부 절연막을 형성하는 단계; 상기 상부 절연막 상에 제1 개구부를 포함하는 트렌치 타입 마스크 패턴을 형성하는 단계; 상기 트렌치 타입 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 상부 절연막을 일부 두께 식각하여 상기 채널막에 적어도 일부 중첩된 트렌치를 상기 상부 절연막 내에 형성하는 단계; 상기 채널막에 중첩된 상기 트렌치의 일부 영역을 개구하는 제2 개구부를 포함하는 홀 타입 마스크 패턴을 상기 트렌치 타입 마스크 패턴 상에 형성하는 단계; 및 상기 제1 개구부와 상기 제2 개구부가 중첩된 영역에서 노출된 상기 상부 절연막을 식각하여 상기 채널막을 노출하는 콘택홀을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는 트렌치 타입 마스크 패턴의 제1 개구부와 홀 타입 마스크 패턴의 제2 개구부 간의 중첩영역에서 상부 절연막을 식각하여 콘택홀을 형성할 수 있다. 이로써, 본 발명의 실시 예는 제2 개구부의 크기가 크게 형성되더라도 콘택홀의 크기가 제1 개구부의 크기보다 커지지 않도록 제어할 수 있다. 이에 따라, 본 발명의 실시 예는 콘택홀 내부에 배치되는 콘택 플러그의 폭을 제1 개구부에 의해 정의되는 비트 라인의 폭 만큼 좁게 제어할 수 있고, 콘택 플러그 하나에 2개 이상의 비트 라인들이 연결되는 공정 불량을 방지할 수 있다. 또한, 본 발명의 실시 예는 트렌치에 콘택홀을 자동 정렬시킬 수 있다.
본 발명의 실시 예는 제2 개구부의 폭이 제1 개구부의 폭보다 크게 정의되더라도, 상부 절연막을 관통하는 콘택홀의 폭을 제1 개구부의 폭만큼 좁게 제어할 수 있다. 이에 따라, 본 발명의 실시 예는 제2 개구부를 정의하기 위한 포토리소그래피 공정 진행시 고가의 노광 장비를 이용하지 않아도 되므로 반도체 장치의 제조 비용을 절감할 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들의 셀 스트링 구조를 설명하기 위한 사시도들이다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 장치의 채널막과 비트 라인의 연결관계를 설명하기 위한 도면들이다.
도 3a 내지 도 9c는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들의 셀 스트링 구조를 설명하기 위한 사시도들이다. 설명의 편의를 위해, 제1 및 제2 슬릿들을 채우는 구성요소들과, 채널막 상부에 배치되는 구성요소들은 도 1a 및 도 1b에 도시하지 않았다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치는 소스 라인(SL) 상에 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함할 수 있다. 층간 절연막들(ILD) 및 도전 패턴들(CP) 각각은 제1 방향(I) 및 제1 방향(I)에 수직 교차하는 제2 방향(Ⅱ)을 따라 연장된 평면을 가질 수 있다.
층간 절연막들(ILD) 및 도전 패턴들(CP)은 이들을 관통하는 제1 슬릿들(SI1)에 의해 메모리 블록들(MB)로 분리될 수 있다. 제1 슬릿들(SI1) 각각은 제2 방향(Ⅱ)을 따라 연장될 수 있다. 메모리 블록들(MB) 각각은 제2 방향(Ⅱ)을 따라 연장된 제2 슬릿(SI2)에 의해 관통될 수 있다. 메모리 블록들(MB) 각각은 제2 슬릿(SI2)에 의해 제1 적층 구조(ST1) 및 제2 적층 구조(ST2)로 구분될 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 제2 슬릿(SI2)의 연장 방향을 따라 서로 이격되어 배치된 지지 기둥들(SP)을 더 포함할 수 있다. 지지 기둥들(SP)은 층간 절연막들(ILD) 및 도전 패턴들(CP)을 관통하고, 제2 슬릿(SI2)에 의해 분리될 수 있다.
제1 적층 구조(ST1) 및 제2 적층 구조(ST2)는 다수의 셀 스트링들(CST)을 포함할 수 있다. 셀 스트링들(CST)은 스트링 기둥들(CPL)을 따라 적층된 메모리 셀들을 포함할 수 있다. 하나의 셀 스트링(CST)은 하나의 스트링 기둥(CPL)을 따라 적층된 적어도 1열의 메모리 셀들을 포함할 수 있다.
스트링 기둥들(CPL)은 제1 적층 구조(ST1) 및 제2 적층 구조(ST2)를 관통할 수 있다. 즉, 스트링 기둥들(CPL)은 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함하는 제1 적층 구조(ST1) 또는 제2 적층 구조(ST2)에 의해 둘러싸일 수 있다. 스트링 기둥들(CPL)은 제1 슬릿들(SI1)로부터 제2 슬릿(SI2)을 향하여 지그재그로 배치될 수 있다. 제2 방향(Ⅱ)을 따라 연장된 직선을 따라 배치된 스트링 기둥들(CPL)은 스트링 열로 정의될 수 있다. 제1 적층 구조(ST1) 및 제2 적층 구조(ST1) 각각은 다수의 스트링 열들에 의해 관통될 수 있다.
스트링 기둥들(CPL)을 지그재그로 배치함에 따라, 메모리 셀들의 집적도를 높일 수 있다. 스트링 기둥들(CPL) 각각은 채널막(CH)을 포함할 수 있다. 채널막(CH)은 스트링 기둥들(CPL)의 중심 영역을 완전히 채우는 매립형으로 형성되거나, 도면에 도시된 바와 같이, 코어 절연막(CO)을 감싸는 튜브형으로 형성될 수 있다. 채널막(CH)이 튜브형으로 형성된 경우, 코어 절연막(CO)의 높이는 채널막(CH)의 높이보다 낮게 형성될 수 있다. 이 경우, 채널막(CH)이 코어 절연막(CO)보다 높게 형성되고, 채널막(CH)의 내측벽이 코어 절연막(CO) 상에서 노출될 수 있다. 코어 절연막(CO) 상부의 채널막(CH)의 내측벽은 콘택 플러그(CT)의 제1 부분(CTA)에 접촉될 수 있다. 콘택 플러그(CT)에 대한 구체적인 구조는 도 2a 내지 도 2c를 참조하여 후술하기로 한다.
채널막(CH)은 도 1a에 도시된 바와 같이 코어 절연막(CO)의 바닥면을 개구시키도록 형성되거나, 도 1b에 도시된 바와 같이 코어 절연막(CO)의 바닥면을 따라 연장될 수 있다. 채널막(CH)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(CH)은 언도프트 실리콘막 또는 도프트 실리콘막으로 형성될 수 있다. 콘택 플러그(CT)는 채널막(CH)보다 높은 농도의 도펀트를 포함하는 반도체막으로 형성될 수 있다. 콘택 플러그(CT)은 채널막(CH)을 시드층으로 하여 성장된 반도체막으로 형성될 수 있다. 예를 들어, 콘택 플러그(CT)는 도프트 실리콘막으로 형성될 수 있다. 콘택 플러그(CT)의 제1 부분(CTA)은 셀 스트링(CST)의 접합 영역(junction)으로 이용될 수 있다.
제1 적층 구조(ST1) 및 제2 적층 구조(ST2) 각각의 도전 패턴들(CP)은 상부 셀렉트 라인(USL), 하부 셀렉트 라인(LSL) 및 워드 라인들(WL)을 포함할 수 있다. 워드 라인들(WL)은 하부 셀렉트 라인(LSL) 상에 배치되고, 상부 셀렉트 라인(USL)은 워드 라인들(WL) 상에 배치될 수 있다. 하부 셀렉트 라인(LSL)은 워드 라인들(WL) 하부에 1층 또는 2층 이상 적층될 수 있다. 상부 셀렉트 라인(USL)은 워드 라인들(WL) 상부에 1층 또는 2층 이상 적층될 수 있다.
메모리 블록들(MB) 하부에 소스 라인(SL)이 배치될 수 있다.
도 1a에 도시된 바와 같이, 소스 라인(SL)은 스트링 기둥들(CPL) 하부에 접촉될 수 있다. 보다 구체적으로, 소스 라인(SL)은 스트링 기둥들(CPL)의 채널막들(CH)과 전기적으로 연결될 수 있다. 소스막(SL)은 불순물이 주입된 반도체 기판의 일부이거나, 반도체 기판 상에 형성된 도프트 실리콘막일 수 있다. 채널막(CH)의 외측벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함할 수 있다. 터널 절연막은 채널막(CH)의 외벽에 접촉되고, 채널막(CH)의 외벽 형상을 따라 형성될 수 있다. 데이터 저장막은 터널 절연막의 외벽에 접촉되고, 터널 절연막의 외벽 형상을 따라 형성될 수 있다. 블로킹 절연막은 데이터 저장막의 외벽에 접촉되고, 데이터 저장막의 외벽 형상을 따라 형성될 수 있다. 도면에 도시되진 않았으나, 다층막(ML)은 채널막(CH)에 접한 도전 패턴들(CP) 각각의 측벽과 도전 패턴들(CP) 각각의 상부면 및 하부면을 따라 형성될 수 있다. 이 경우, 다층막(ML)은 제1 및 제2 슬릿들(SI1, SI2)에 의해 분리되어, C자형 단면을 가질 수 있다.
도 1b에 도시된 바와 같이, 소스 라인(SL)은 제1 소스막(SL1) 및 제1 소스막(SL1) 상에 배치된 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1)은 스트링 기둥들(CPL)의 하단들을 감쌀 수 있다. 즉, 스트링 기둥들(CPL) 각각의 하단은 제1 소스막(SL1)의 내부로 연장될 수 있다. 보다 구체적으로, 스트링 기둥들(CPL) 각각의 코어 절연막(CO) 및 채널막(CH)의 하단들은 제1 소스막(SL1)으로 둘러싸일 수 있다. 제2 소스막(SL2)은 제1 소스막(SL1)과 제1 적층 구조(ST1) 및 제2 적층 구조(ST2) 사이에 배치된다. 제2 소스막(SL2)은 채널막(CH)의 측벽과 제1 소스막(SL1)의 상면에 접촉될 수 있다. 제1 소스막(SL1) 및 제2 소스막(SL2)은 도프트 실리콘막으로 형성될 수 있다. 스트링 기둥들(CPL) 각각은 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)을 더 포함할 수 있다. 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)은 채널막(CH)의 외측벽을 둘러싸고, 제2 소스막(SL2)에 의해 분리된다. 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2) 각각은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함할 수 있다. 터널 절연막은 채널막(CH)의 외벽에 접촉되고, 채널막(CH)의 외벽 형상을 따라 형성될 수 있다. 데이터 저장막은 터널 절연막의 외벽에 접촉되고, 터널 절연막의 외벽 형상을 따라 형성될 수 있다. 블로킹 절연막은 데이터 저장막의 외벽에 접촉되고, 데이터 저장막의 외벽 형상을 따라 형성될 수 있다.
제1 메모리 패턴(ML1)은 소스 라인(SL)보다 돌출된 채널막(CH)의 상단 외벽을 감싼다. 즉, 제1 메모리 패턴(ML1)은 채널막(CH)과 제1 적층 구조(ST1) 사이 또는 채널막(CH)과 제2 적층 구조(ST2) 사이에 배치된다. 제2 메모리 패턴(ML2)은 제1 소스막(SL1)과 채널막(CH) 사이에 배치된다.
도 1a 및 도 1b에서 상술한 구조에 따르면, 메모리 셀들은 채널막(CH)과 워드 라인들(WL)의 교차부들에 형성되고, 하부 셀렉트 트랜지스터는 채널막(CH)과 하부 셀렉트 라인(LSL)의 교차부에 형성되고, 상부 셀렉트 트랜지스터는 채널막(CH)과 상부 셀렉트 라인(USL)의 교차부에 형성된다. 하나의 셀 스트링(CST)은 하나의 채널막(CH)을 따라 일렬로 배열된 하부 셀렉트 트랜지스터, 메모리 셀들, 및 상부 셀렉트 트랜지스터를 포함한다. 채널막(CH)을 따라 배열된 하부 셀렉트 트랜지스터, 메모리 셀들, 및 상부 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결될 수 있다. 워드 라인들(WL)은 메모리 셀들의 게이트들에 신호를 전송하고, 하부 셀렉트 라인(LSL)은 하부 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 상부 셀렉트 라인(USL)은 상부 셀렉트 트랜지스터의 게이트에 신호를 전송할 수 있다.
도 1a 및 도 1b에서 상술한 반도체 장치들은 3차원의 셀 스트링(CST)을 포함한다. 3차원의 셀 스트링(CST)은 그에 대응하는 하나의 채널막(CH)을 통해 하나의 비트 라인에 연결될 수 있다. 본 발명의 실시 예들은 메모리 셀 들의 집적도 향상과 페이지 수 증가를 위해 비트 라인의 폭을 채널막(CH)의 폭(특히, 최상단 폭)보다 좁게 형성할 수 있다. 이 경우, 채널막(CH)에 2이상의 비트 라인들이 중첩될 수 있다. 채널막(CH)에 중첩된 2이상의 비트 라인들 중 하나만이 하나의 채널막(CH)에 연결될 수 있도록 채널막(CH)과 그에 대응되는 하나의 비트 라인 사이에 콘택 플러그(CT)를 배치할 수 있다. 이하, 도 2a 내지 도 2c를 참조하여, 본 발명의 실시 예에 따른 비트 라인과 채널막(CH)의 레이아웃과, 비트 라인과 채널막(CH)을 연결하는 콘택 플러그(CT)의 구조에 대해 보다 구체적으로 설명한다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 장치의 채널막과 비트 라인의 연결관계를 설명하기 위한 도면들이다. 도 2a는 스트링 기둥, 콘택 플러그 및 비트 라인의 레이아웃을 도시한 평면도이다. 도 2b는 도 2a에 도시된 선 X-X'를 따라 절취한 단면도이다. 도 2c는 도 2a에 도시된 선 Y-Y'를 따라 절취한 단면도이다. 도 2a 및 도 2c는 도 1a 또는 도 1b에 도시된 제1 및 제2 적층 구조의 상부에 대응하는 일부만을 도시한 것이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 제1 방향(I)을 따라 연장되고, 제1 방향(I)에 교차되는 제2 방향(Ⅱ)을 따라 이격되어 배치된 비트 라인들(BL)을 포함한다. 비트 라인들(BL)은 스트링 기둥들(CPL)에 중첩될 수 있다. 보다 구체적으로, 비트 라인들(BL)은 스트링 기둥들(CPL)의 채널막들(CH)과 적어도 일부 중첩되도록 배치된다.
스트링 기둥들(CPL) 각각에 적어도 2개의 비트 라인들(BL)이 중첩될 수 있다. 즉, 하나의 스트링 기둥(CPL)에 적어도 2개의 비트 라인들(BL)이 중첩될 수 있다. 스트링 기둥들(CPL)은 제1 슬릿들(SI1)에 의해 메모리 블록 단위로 구분될 수 있다.
제1 슬릿들(SI1) 사이에 제2 슬릿(SI2)이 배치될 수 있다. 제2 슬릿(SI2)의 연장 방향을 따라 지지 기둥들(SP)이 배치될 수 있다. 지지 기둥들(SP)은 제2 슬릿(SI2)에 의해 관통될 수 있다.
비트 라인들(BL)은 제1 슬릿들(SI1) 및 제2 슬릿(SI2)에 중첩될 수 있다. 비트 라인들(BL) 각각은 콘택 플러그들(CT)에 연결될 수 있다. 콘택 플러그들(CT)은 스트링 기둥들(CPL)에 1:1로 연결될 수 있다. 보다 구체적으로, 하나의 콘택 플러그(CT)는 그에 대응하는 하나의 스트링 기둥(CPL)에 연결될 수 있다. 또한, 하나의 콘택 플러그(CT)는 그에 대응하는 하나의 비트 라인(BL)에 연결될 수 있다. 콘택 플러그(CT)는 스트링 기둥(CPL)의 채널막(CH)에 연결될 수 있다.
콘택 플러그들(CT) 각각은 채널막(CH)으로 둘러싸인 제1 부분(CTA) 및 제1 부분(CTA)으로부터 비트 라인(BL)을 향해 연장된 제2 부분(CTB)을 포함할 수 있다. 또는 콘택 플러그들(CT) 각각은 제2 부분(CTB)만을 포함할 수 있다. 이 경우, 제1 부분(CTA)이 배치된 영역은 채널막(CH)으로 채워질 수 있으며, 제2 부분(CTB)은 채널막(CH)에 접촉될 수 있다. 제2 부분(CTB)은 비트 라인(BL)과 스트링 기둥(CPL) 사이에 배치될 수 있다.
비트 라인들(BL)의 연장 방향인 제1 방향(I)에 수직 교차되는 제2 방향(Ⅱ)은 폭 방향으로 정의될 수 있다. 비트 라인들(BL) 각각은 제2 방향(Ⅱ)을 따라 제1 폭(W1)으로 형성될 수 있다. 콘택 플러그들(CT) 각각의 제2 부분(CTB)은 제2 방향(Ⅱ)을 따라 제2 폭(W2)으로 형성될 수 있다. 즉, 제2 부분(CTB)의 제2 폭(W2)은 제2 부분(CTB)의 제2 방향 지름이다. 본 발명의 실시 예에 따르면, 제1 폭(W1)과 제2 폭(W2)은 서로 동일하다. 이와 같이, 콘택 플러그(CT)의 최상단에 대응되는 제2 부분(CTB)의 폭이 비트 라인(BL)의 폭과 동일하게 제어됨에 따라, 콘택 플러그(CT)가 그에 대응하는 비트 라인이 아닌 다른 비트 라인에 연결되는 불량이 방지될 수 있다.
스트링 기둥들(CPL) 각각의 채널막(CH)은 제2 방향(Ⅱ)을 따라 제3 폭(도 2b의 W3)으로 형성될 수 있다. 즉, 채널막(CH)의 제3 폭(W3)은 채널막(CH)의 제2 방향 지름이다. 제1 폭(W1) 및 제2 폭(W2)은 제3 폭(W3)보다 좁게 형성될 수 있다. 다시 말해, 채널막(CH)의 제2 방향 지름에 대응되는 제3 폭(W3)은 채널막(CH)보다 돌출된 콘택 플러그(CT)의 제2 부분(CTB)의 제2 방향 지름에 대응되는 제2 폭(W2)보다 클 수 있다.
도 2b 및 도 2c를 참조하면, 스트링 기둥들(CPL)은 도 1a 및 도 1b에서 상술한 바와 같이 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 관통한다. 스트링 기둥들(CPL) 각각은 도 1a 및 도 1b에서 상술한 바와 같이 채널막(CH)을 둘러싸는 다층막(ML)을 포함할 수 있다. 다층막(ML)은 도 1a 및 도 1b에서 상술한 바와 같이, 터널 절연막(TI), 데이터 저장막(DS), 및 블로킹 절연막(BI)을 포함할 수 있다. 또한, 스트링 기둥들(CPL) 각각은 코어 절연막(CO)을 더 포함할 수 있다. 코어 절연막(CO)은 채널막(CH)보다 낮게 형성되며, 채널막(CH)으로 둘러싸일 수 있다. 채널막(CH)은 제1 및 제2 방향(I 및 Ⅱ)을 따라 연장된 평면에 대해 수직한 제3 방향(Ⅲ)을 따라 연장될 수 있다.
교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)은 제1 슬릿들(SI1) 및 제2 슬릿(SI2)에 의해 관통될 수 있다. 제1 슬릿들(SI1) 내부는 슬릿 절연막(SIL)으로 채워질 수 있다. 제2 슬릿(SI2)의 측벽 상에 측벽 절연막(SWI)이 형성될 수 있다. 제2 슬릿(SI2)의 내부는 공통 소스 라인(CSL)으로 채워질 수 있다. 측벽 절연막(SWI)은 공통 소스 라인(CSL)과 도전 패턴들(CP) 사이를 절연시킬 수 있다. 공통 소스 라인(CSL)은 도 1a 및 도 1b에서 상술한 소스 라인(SL)에 연결될 수 있다.
층간 절연막들(ILD) 및 도전 패턴들(CP)의 적층 구조 상에 상부 절연막(UI)이 형성될 수 있다. 상부 절연막(UI)은 제1 상부 절연막(UI1) 및 제1 상부 절연막(UI1) 상에 형성된 제2 상부 절연막(UI2)을 포함할 수 있다. 또는, 상부 절연막(UI)은 단일층의 절연막으로 형성되거나, 3중층 이상의 절연막들로 형성될 수 있다. 상부 절연막(UI)은 스트링 기둥들(CPL)을 덮도록 형성될 수 있다.
비트 라인들(BL)은 상부 절연막(UI) 내에 배치되고, 스트링 기둥들(CPL)의 적어도 일부와 중첩되도록 배치될 수 있다. 예를 들어, 비트 라인들(BL)은 제2 상부 절연막(UI2) 내에 배치될 수 있다. 비트 라인들(BL)은 스트링 기둥들(CPL)로부터 이격된 위치에 배치될 수 있다. 즉, 비트 라인들(BL)과 스트링 기둥들(CPL) 사이에 상부 절연막(UI)이 일부 두께 잔류할 수 있다. 예를 들어, 비트 라인들(BL)과 스트링 기둥들(CPL) 사이에 제2 상부 절연막(UI2) 일부와 제1 상부 절연막(UI1)이 잔류할 수 있다.
도 2a에서 상술한 바와 같이, 비트 라인들(BL) 각각은 채널막(CH)의 제3 폭(W3)보다 좁은 제1 폭(W1)으로 형성될 수 있다. 따라서, 스트링 기둥들(CPL) 각각의 상부에 2개 이상의 비트 라인들(BL)이 중첩될 수 있다. 하나의 스트링 기둥(CPL)에 그에 대응하는 하나의 비트 라인(BL)을 연결시키기 위해, 상부 절연막(UI)을 관통하는 콘택 플러그(CT)의 제2 부분(CTB)을 스트링 기둥(CPL)과 비트 라인(BL) 사이에 배치할 수 있다.
본 발명의 실시 예에 따른 콘택 플러그(CT)의 최상단 폭 또는 지름은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 다를 수 있다. 비트 라인(BL)에 수직 교차하는 폭 방향인 제2 방향(Ⅱ)을 따르는 콘택 플러그(CT)의 최상단 폭은 제2 폭(W2)으로 정의하고, 비트 라인(BL)의 연장 방향인 제1 방향(I)을 따르는 콘택 플러그(CT)의 최상단 폭은 제4 폭(W4)으로 정의한다. 즉, 콘택 플러그(CT)의 제2 폭(W2)은 콘택 플러그(CT)의 제2 방향 지름이며, 콘택 플러그(CT)의 제4 폭(W4)은 콘택 플러그(CT)의 제1 방향 지름이다. 콘택 플러그(CT)의 제2 폭(W2) 또는 제2 방향 지름은 도 2a에서 상술한 바와 같이 비트 라인(BL)의 제1 폭(I)과 동일하다. 콘택 플러그(CT)의 제4 폭(W4) 또는 제1 방향 지름은 콘택 플러그(CT)의 제2 폭(W2) 및 제2 방향 지름보다 크게 형성될 수 있다. 채널막(CH)보다 돌출된 콘택 플러그(CT)의 제2 부분(CTB)은 제1 방향(I)에서 채널막(CH)을 완전히 덮고, 제2 방향(Ⅱ)에서 채널막(CH)의 일부를 덮을 수 있다.
채널막(CH)이 코어 절연막(CO)보다 높은 높이의 튜브형으로 형성된 경우, 콘택 플러그(CT)는 서로 다른 폭으로 형성된 제1 부분(CTA) 및 제2 부분(CTB)을 포함할 수 있다. 제1 부분(CTA)은 상부 절연막(UI) 하부의 채널막(CH)의 중심 영역을 향해 연장된 부분이다. 제1 부분(CTA)은 채널막(CH)의 내측벽에 접촉되고, 채널막(CH)으로 둘러싸이고, 코어 절연막(CO) 상에 배치된다. 제2 부분(CTB)은 제1 부분(CTA)으로부터 연장되어 비트 라인들(BL) 중 그에 대응하는 하나의 비트 라인에 접촉된다. 제2 부분(CTB)은 상부 절연막(UI)을 관통한다. 제2 폭(W2) 및 제4 폭(W4)은 제2 부분(CTB)의 최상단 폭으로 정의된다. 제1 부분(CTA)은 제2 부분(CTB)보다 넓은 폭으로 형성될 수 있으며, 코어 절연막(CO) 상부의 채널막(CH) 중심 영역을 완전히 채우도록 형성될 수 있다.
도면에 도시되진 않았으나, 채널막(CH)이 스트링 기둥(CPL)의 중심 영역까지 완전히 채우는 매립형으로 형성된 경우, 코어 절연막(CO) 및 제1 부분(CTA)이 배치된 영역이 채널막(CH)으로 완전히 채워질 수 있다. 또한, 콘택 플러그(CT)는 상부 절연막(UI)을 관통하고, 채널막(CH)보다 돌출된 제2 부분(CTB)만을 포함할 수 있다.
본 발명의 실시 예는 상부 절연막(UI)을 관통하는 콘택 플러그(CT)의 일부(예를 들어, CTB)를 비트 라인(BL)과 동일한 폭으로 형성함으로써, 하나의 콘택 플러그에 2개 이상의 비트 라인이 연결되는 불량을 방지할 수 있다.
도면에 도시되진 않았으나, 비트 라인(BL)과 채널막(CH) 사이에 다중층으로 적층된 다수의 콘택 플러그들이 배치될 수 있다. 이 경우에 비해, 본 발명의 실시 예는 일체의 단일 콘택 플러그(CT)를 통해 비트 라인(BL)과 채널막(CH)을 연결할 수 있으므로 반도체 장치의 제조 공정을 단순화할 수 있다. 또한, 본 발명의 실시 예는 비트 라인(BL)과 채널막(CH) 사이에 배치되는 콘택 플러그(CT)의 높이를 낮출 수 있으므로 서로 이웃하는 콘택 플러그들간의 캐패시턴스를 줄여서 비트 라인(BL) 프리차지 시간을 감소시킬 수 있고, 이로 인해 프로그램 시간을 단축할 수 있다.
본 발명의 실시 예는 콘택 플러그(CT)를 SEG로 형성함으로써, 비트 라인(BL)과 채널막(CH) 간 콘택 저항을 줄여서, 셀 전류를 증가시킬 수 있다.
이하, 도 3a 내지 도 9c를 참조하여 본 발명의 실시 예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 3a 내지 도 9a는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 3b 내지 도 9b는 도 3a 내지 도 9a에 도시된 선 X-X'를 따라 절취한 단면도들이다. 도 5c 내지 도 9c는 도 5a 내지 도 9a에 도시된 선 Y-Y'를 따라 절취한 단면도들이다.
도 3a 및 도 3b는 스트링 기둥들과 슬릿 절연막 형성 공정을 설명하기 위한 도면들이다.
도 3a 및 도 3b를 참조하면, 제1 소스막(101), 보호막(103) 및 소스 희생막(105)을 순차로 적층하여 예비 소스 라인 구조를 형성한다. 이어서, 예비 소스 라인 구조 상에 제1 물질막들(111) 및 제2 물질막들(113)을 교대로 적층한다.
제1 소스막(101)은 도전물로 형성될 수 있다. 제1 소스막(101)은 후속에서 제2 소스막의 성장 시드층으로 이용될 수 있는 도전물로 형성될 수 있다. 예를 들어, 제1 소스막(101)은 폴리 실리콘으로 형성될 수 있다. 제1 소스막(101)은 소스 라인의 저항을 낮추기 위해 금속막 및 폴리 실리콘막이 적층된 다중층막으로 형성될 수 있다. 금속막은 폴리 실리콘막보다 저항이 낮은 물질을 포함할 수 있으며, 예를 들어, 텅스텐을 포함할 수 있다.
보호막(103)은 소스 희생막(105)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 보호막(103)은 산화물로 형성될 수 있다.
소스 희생막(105)은 후속 공정에서 선택적으로 제거 가능한 물질로 형성될 수 있다. 예를 들어, 소스 희생막(105)은 폴리 실리콘으로 형성될 수 있다.
제1 물질막들(111)은 층간 절연막들이 배치될 영역에 형성되고, 제2 물질막들(113)은 도전 패턴들이 배치될 영역에 형성될 수 있다. 제2 물질막들(113)은 제1 물질막들(111)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(111)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)은 도전 패턴용 도전물로 형성될 수 있다.
또는 제1 물질막들(111)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)은 제1 물질막들(111)에 대한 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(111)은 실리콘 산화막으로 형성되고, 제2 물질막들(113)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(111, 113)이 모두 절연물로 형성되는 경우, 수직홀, 더미홀, 제1 및 제2 슬릿들을 형성하기 위한 후속 식각 공정들의 난이도를 낮출 수 있다.
또는 제1 물질막들(111)은 제2 물질막들(113)에 대한 식각 선택비를 갖는 희생용 도전물로 형성되고, 제2 물질막들(113)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(111)은 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막들(113)은 도프트 폴리 실리콘막으로 형성될 수 있다. 제1 및 제2 물질막들(111, 113)이 모두 폴리 실리콘막으로 형성되는 경우, 홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
이하에서, 제1 물질막들(111)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)이 희생용 절연물로 형성되는 경우를 예로 들어 설명하였으나, 본 발명은 이에 제한되지 않는다.
이어서, 제1 물질막들(111) 및 제2 물질막들(113)을 식각하여 이들을 관통하는 수직홀들(VH)을 형성한다. 수직홀들(VH)을 형성하기 위해, 희생막(105) 및 보호막(103)을 더 식각할 수 있다. 이 때, 제1 소스막(101)의 일부가 식각될 수 있다. 이 경우, 수직홀들(VH)은 희생막(105) 및 보호막(103)을 관통하고, 제1 소스막(101)의 내부로 연장될 수 있다. 수직홀들(VH)은 제1 방향(I)을 따라 지그재그로 배치될 수 있다.
이어서, 수직홀들(VH) 각각의 내부에 다층막(ML)으로 둘러싸인 채널막(CH)을 형성한다. 다층막(ML)으로 둘러싸인 채널막(CH)은 하기와 같은 공정을 순차로 실시하여 형성될 수 있다.
먼저, 수직홀들(VH)의 표면 상에 다층막(ML)을 형성한다. 다층막(ML)은 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)을 순차로 적층하여 형성될 수 있다. 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)은 수직홀들(VH) 각각의 표면 상에 형성될 수 있다. 터널 절연막(TI)은 실리콘 산화막으로 형성될 수 있고, 데이터 저장막(DS)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있고, 블로킹 절연막은 실리콘 산화막(BI)으로 형성될 수 있다.
이어서, 다층막(ML) 상에 채널막(CH)을 형성한다. 채널막(CH)은 수직홀들(VH) 각각의 내부를 완전히 채우도록 형성되거나, 수직홀들(VH) 각각의 중심영역을 개구하는 튜브형으로 형성될 수 있다. 채널막(CH)이 튜브형으로 형성된 경우, 수직홀들(VH) 각각의 중심 영역을 코어 절연막(CO)으로 채울 수 있다. 코어 절연막(CO)을 형성하기 전 라디컬 산화공정을 더 실시할 수 있다. 코어 절연막(CO)은 PSZ(polysilazane) 산화막 또는 CFD(Conformal Film Deposition) 산화막을 포함할 수 있다.
수직홀들(VH) 각각의 상단을 채우는 코어 절연막(CO)의 상부가 식각 공정으로 제거될 수 있다. 코어 절연막(CO)의 상부는 습식 식각 또는 건식 식각을 통해 제거될 수 있다. 코어 절연막(CO)의 상부가 제거된 영역은 캡핑막(115)으로 채워질 수 있다. 캡핑막(115)은 추후 선택적으로 제거 가능한 희생물로서, 질화막으로 형성될 수 있다.
캡핑막(115), 채널막(CH), 및 다층막(ML)은 제1 물질막들(111) 및 제2 물질막들(113)의 적층 구조가 노출될 때까지 평탄화될 수 있다. 이로써, 캡핑막(115), 채널막(CH), 및 다층막(ML)은 수직홀들(VH) 각각의 내부에 한하여 잔류될 수 있으며, 제1 물질막들(111) 및 제2 물질막들(113)을 관통하는 구조로 형성될 수 있다. 다층막(ML)은 채널막(CH)을 둘러싸며 잔류된다. 스트링 기둥은 수직홀들(VH) 각각의 내부에 한하여 배치된 채널막(CH), 다층막(ML) 및 코어 절연막(CO)을 포함한다.
이어서, 제1 물질막들(111) 및 제2 물질막들(113)을 식각하여 이들을 관통하는 제1 슬릿들(SI1) 및 더미홀들(DH)을 동시에 형성할 수 있다. 제1 슬릿들(SI1)은 제2 방향(Ⅱ)을 따라 연장될 수 있다. 더미홀들(DH)은 제2 방향(Ⅱ)을 따라 서로 이격되어 배치될 수 있다. 서로 이웃한 제1 슬릿들(SI1) 사이에 다수의 수직홀들(VH) 및 더미홀들(DH)이 배치될 수 있다.
이 후, 제1 슬릿들(SI1) 및 더미홀들(DH)을 채우는 절연막을 형성하고, 절연막의 표면을 평탄화한다. 이로써, 제1 슬릿들(SI1) 각각의 내부에 슬릿 절연막(121A)이 형성되고, 더미홀들(DH) 각각의 내부에 지지 기둥(121B)이 형성된다.
도 4a 및 도 4b는 제2 슬릿의 형성 공정을 설명하기 위한 도면들이다.
도 4a 및 도 4b를 참조하면, 채널막을(CH) 덮는 제1 상부 절연막(123)을 제1 물질막들(111) 및 제2 물질막들(113)의 적층 구조 상에 형성할 수 있다.
이어서, 제1 상부 절연막(123)과 제1 물질막들(111) 및 제2 물질막들(113)을 식각하여 이들을 관통하는 제2 슬릿(SI2)을 형성한다. 제2 슬릿(SI2)은 지지 기둥(121B)을 관통할 수 있다. 제2 슬릿(SI2)에 의해 제1 물질막들(111) 및 제2 물질막들(113)의 측벽들이 노출될 수 있다. 제2 슬릿(SI2)은 제2 방향(Ⅱ)을 따라 연장될 수 있다.
제2 슬릿(SI2)을 형성한 후, 이어지는 후속 공정은 제1 물질막들(111) 및 제2 물질막들(113)의 물성에 따라 다양하게 실시될 수 있다. 예를 들어, 제1 물질막들(111)이 층간 절연막들로 형성되고, 제2 물질막들(113)이 희생 절연막들로 형성된 경우, 제2 슬릿(SI2)을 통해 제2 물질막들(113)을 제3 물질막들(131)로 대체할 수 있다. 보다 구체적으로, 제2 슬릿(SI2)을 통해 제2 물질막들(113)을 선택적으로 제거하고, 제2 물질막들(113)이 제거된 영역을 제3 물질막들(131)로 채울 수 있다. 제3 물질막들(131)은 폴리 실리콘에 비해 저항이 낮은 금속일 수 있다. 예를 들어, 제3 물질막들(131)은 텅스텐일 수 있다.
제1 물질막들(111)이 층간 절연막들로 형성되고, 제2 물질막들(113)이 도전 패턴용 도전물로 형성된 경우, 제2 슬릿(SI2) 형성 공정 후 제2 물질막들(113)을 제3 물질막들(131)로 대체하지 않고, 제2 물질막들(113)을 잔류시킬 수 있다. 제1 물질막들(111)이 희생 도전물로 형성되고, 제2 물질막들(113)이 도전 패턴용 도전물로 형성된 경우, 제2 슬릿(SI2)을 통해 제1 물질막들(111)을 절연물로 대체할 수 있다.
상술한 바와 같이 다양한 공정을 진행하여, 층간 절연막들 및 도전 패턴들이 교대로 적층된 적층 구조(ST)를 형성할 수 있다.
도 5a 내지 도 5c는 제2 소스막 형성 공정 및 제1 마스크막 도포 공정을 설명하기 위한 도면들이다. 제2 슬릿 내부에 형성된 구성요소들의 레이아웃을 구체적으로 설명하기 위해, 도 5a에 제2 슬릿 상부에 배치되는 제2 상부 절연막 및 제1 마스크막을 투시한 레이아웃을 도시하였다.
도 5a 내지 도 5c를 참조하면, 제2 슬릿(SI2)의 측벽 상에 측벽 절연막(133)을 형성한다. 측벽 절연막(133)은 후속의 소스 희생막(105) 및 보호막(103)을 제거하는 공정을 진행하는 동안 적층 구조(ST)가 손상되지 않도록 보호하기 위해 형성될 수 있다. 측벽 절연막(133)은 산화막 또는 질화막으로 형성되거나, 산화막 및 질화막을 포함하는 다중층으로 형성될 수 있다.
이어서, 측벽 절연막(133)에 의해 적층 구조(ST)가 보호된 상태에서 소스 희생막(105)을 제거한다. 이로써, 채널막(CH)을 둘러싸는 메모리막(ML)의 일부가 노출될 수 있다.
이 후, 메모리막(ML)의 노출된 영역을 제거하여 채널막(CH)의 측벽 일부를 노출시킨다. 메모리막(ML)을 제거하는 과정에서 보호막(103)이 제거될 수 있다. 메모리막(ML), 보호막(103) 및 소스 희생막(105)이 제거된 영역은 소스 영역으로 정의될 수 있다. 소스 영역에 의해 메모리막은 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)으로 분리될 수 있다.
이어서, 소스 영역을 제2 소스막(135)으로 채울 수 있다. 이로써, 제1 소스막(101) 및 제2 소스막(135)이 적층된 소스 라인(SL)을 형성할 수 있다. 제2 소스막(135)은 제1 소스막(101) 및 채널막(CH)에 접촉되어, 이들에 전기적으로 연결된다.
제2 소스막(135)은 선택적 에피택시얼 성장법(selective epitaxial growth: SEG)을 통해 제1 소스막(101) 및 채널막(CH)으로부터 에피층을 성장시켜 형성될 수 있다. 또는 제2 소스막(135)은 소스 영역을 소스용 도전물로 채워서 형성할 수 있다. 제2 소스막(135)은 폴리 실리콘으로 형성될 수 있다.
이 후, 제2 슬릿(SI2)을 통해 제2 소스막(135)에 불순물을 도핑할 수 있다.
이어서, 공통 소스 라인용 도전물로 제2 슬릿(SI2)을 채운 후, 제1 상부 절연막(123)이 노출될 때까지 공통 소스 라인용 도전물의 표면을 평탄화할 수 있다. 이로써, 제2 슬릿(SI2) 내부에 한하여 공통 소스 라인(137)이 형성될 수 있다. 공통 소스 라인용 도전물은 베리어 메탈막 및 금속막을 포함할 수 있다. 베리어 메탈막은 티타늄막 및 티타늄 질화막의 이중막 구조로 형성될 수 있다. 금속막은 텅스텐을 포함할 수 있다.
이 후, 공통 소스 라인(137)을 덮도록 제1 상부 절연막(123) 상에 제2 상부 절연막(141)을 형성할 수 있다. 이어서, 제2 상부 절연막(141) 상에 제1 마스크막(143)을 형성한다. 제1 마스크막(143)은 제2 상부 절연막(141) 및 제1 상부 절연막(123)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 보다 구체적으로, 제1 마스크막(143)은 제1 및 제2 상부 절연막(123, 141)의 손실 없이 제거될 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 마스크막(143)은 질화막, TiN, 및 텅스텐 중 적어도 어느 하나를 포함할 수 있다. 제1 및 제2 상부 절연막(123 및 141)은 산화막으로 형성될 수 있다.
도 6a 내지 도 6c는 트렌치 형성 공정을 설명하기 위한 도면들이다. 도 6a에 채널막 상부에 배치되는 제1 및 제2 상부 절연막을 투시한 레이아웃을 도시하였다.
도 6a 내지 도 6c를 참조하면, 제1 마스크막(143) 상에 제2 마스크막을 형성한 후, 제2 마스크막을 패터닝하여 제2 마스크 패턴(145)을 형성한다. 제2 마스크막은 포토레지스트막일 수 있으며, 제2 마스크 패턴(145)은 포토리소그래피 공정을 이용하여 형성된 포토레지스트 패턴일 수 있다.
이어서, 제2 마스크 패턴(145)을 식각 베리어로 이용한 식각 공정으로 제1 마스크막(145)을 식각한다. 이로써, 제1 개구부(OP1)를 포함하는 트렌치 타입의 제1 마스크 패턴(143A)이 형성된다. 제1 개구부(OP1)는 제1 방향(I)을 따라 연장된 라인 형태로 형성될 수 있다. 제1 마스크 패턴(145A)은 다수의 제1 개구부들(OP1)을 포함할 수 있다. 다수의 제1 개구부들(OP1)은 제2 방향(Ⅱ)으로 이격되어 배치될 수 있다. 제1 개구부들(OP1)을 포함하는 제1 마스크 패턴(145A)은 비트 라인들이 배치될 트렌치들(T)의 형성 영역을 정의한다. 제1 개구부들(OP1)은 스트링 기둥들(CPL)의 적어도 일부에 중첩될 수 있다. 제1 개구부들(OP1)은 채널막들(CH)의 적어도 일부에 중첩될 수 있다.
이 후, 제1 마스크 패턴(145A)을 식각 베리어로 이용한 식각 공정으로 제2 상부 절연막(141)을 일부 두께 식각하여, 제2 상부 절연막(141) 내에 트렌치들(T)을 형성한다. 트렌치들(T)은 제1 개구부들(OP1)에 의해 정의된다. 트렌치들(T)은 제2 상부 절연막(141)을 완전히 관통하지 않고, 제2 상부 절연막(141)을 일부 두께 관통하여 형성될 수 있다. 이하, 트렌치들(T)을 포함하는 제2 상부 절연막을 제1 몰드형 제2 상부 절연막(141A)으로 정의한다. 트렌치들(T)과 스트링 기둥들(CPL) 사이에 제1 몰드형 제2 상부 절연막(141A)이 일부 두께 잔류할 수 있다.
트렌치들(T)과 제1 개구부들(OP1)은 다양한 미세 패턴 형성 공정을 이용하여 형성될 수 있다. 이로써, 트렌치들(T)과 제1 개구부들(OP1)은 채널막들(CH)보다 좁은 폭으로 형성될 수 있고, 하나의 채널막 상에 2개 이상의 트렌치들이 중첩될 수 있다. 트렌치들(T)을 형성한 후, 제2 마스크 패턴(145)은 제거될 수 있다.
도 7a 내지 도 7c는 리세스 영역 형성 공정을 설명하기 위한 도면들이다.
도 7a 내지 도 7c를 참조하면, 제1 몰드형 제2 상부 절연막(141A) 상에 제3 마스크막을 형성한 후, 제3 마스크막을 패터닝하여 제2 개구부(OP2)를 포함하는 홀 타입의 제3 마스크 패턴(147)을 형성한다. 제3 마스크막은 포토레지스트막일 수 있으며, 제3 마스크 패턴(147)은 포토리소그래피 공정을 이용하여 형성된 포토레지스트 패턴일 수 있다.
제2 개구부(OP2)는 홀 타입으로 형성될 수 있고, 제1 방향(I)을 따르는 장축과, 제2 방향(Ⅱ)을 따르는 단축을 포함하는 타원형으로 형성될 수 있다. 또는 제2 개구부(OP2)는 직사각형등 다양한 형태로 형성될 수 있다. 제2 개구부(OP2)는 채널막(CH)에 중첩된 트렌치(T)의 일부 영역을 노출할 수 있다.
제2 개구부(OP2)는 미세 패턴으로 형성되지 않고, 트렌치(T)보다 넓은 폭으로 형성될 수 있다. 제2 개구부(OP2)가 미세 패턴으로 형성되지 않은 경우, 제2 개구부(OP2)를 형성하기 위한 포토리소그래피 공정 진행시 고가의 노광 장비를 도입하지 않아도 되므로 반도체 장치의 제조비용을 절감할 수 있다. 제2 개구부(OP2)가 미세 패턴으로 형성되지 않는 경우, 제2 개구부(OP2)는 그에 대응되는 트렌치(T)에 중첩된 타겟 채널막 뿐 아니라, 타겟 채널막에 인접하여 배치되고 개구 타겟이 아닌 비타겟 채널막에 중첩될 수 있다. 본 발명의 실시 예에 따르면, 비타겟 채널막은 제1 마스크 패턴(143A)의해 차단될 수 있다. 따라서, 제2 개구부(OP2)를 미세하게 형성하지 않은 경우, 제2 개구부(OP2)에 중첩된 비타겟 채널막은 제1 마스크 패턴(143A)에 의해 노출되지 않는다.
상기의 제3 마스크 패턴(147)은 다수의 제2 개구부들(OP2)을 포함할 수 있다. 다수의 제2 개구부들(OP2)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 지그재그로 배치될 수 있다.
이어서, 제3 마스크 패턴(147) 및 제1 마스크 패턴(143A)을 식각 베리어로 이용한 식각 공정으로 제1 몰드형 제2 상부 절연막(141A) 및 제1 상부 절연막(123)을 식각한다. 이로써, 제1 개구부(OP1)과 제2 개구부(OP2)의 중첩영역 또는 트렌치(T)와 제2 개구부(OP2)의 중첩 영역에 제1 몰드형 제2 상부 절연막(141A) 및 제1 상부 절연막(123)을 관통하는 콘택홀(CTH)이 형성된다. 콘택홀(CTH)을 통해 캡핑막(115)이 노출될 수 있다. 도면에 도시되진 않았으나, 캡핑막(115)이 배치된 영역이 채널막(CH)으로 채워진 경우, 콘택홀(CTH)을 통해 채널막(CH)이 노출될 수 있다. 본 발명의 실시 예에 따르면, 콘택홀(CTH)을 형성하는 과정에서 제1 마스크 패턴(143A)이 식각 베리어로 이용될 수 있으므로, 콘택홀(CTH)은 트렌치(T) 하부에 자동정렬될 수 있고, 콘택홀(CTH)의 폭은 제1 개구부(OP1)의 폭으로 제한된다. 이에 따라, 제2 개구부(OP2)가 크게 형성되더라도 콘택홀(CTH)의 크기를 제1 개구부(OP1)의 폭에 의해 제한된 미세한 크기로 제어할 수 있다. 이로써, 하나의 콘택홀(CTH)에 의해 2개 이상의 스트링 기둥들(CPL) 또는 2개 이상의 채널막들(CH)이 노출되는 것을 방지할 수 있다. 이하, 트렌치들(T) 및 콘택홀들(CTH)을 포함하는 제2 상부 절연막을 제2 몰드형 제2 상부 절연막(141B)으로 정의한다. 콘택홀들(CTH)을 형성한 후, 제3 마스크 패턴(147)을 제거하고 제1 마스크 패턴(143A)을 노출시킬 수 있다.
도 8a 내지 도 8c는 콘택 플러그 형성 공정을 설명하기 위한 도면들이다.
도 8a 내지 도 8c를 참조하면, 제1 마스크 패턴(143A)을 제거한다. 질화막으로 형성된 제1 마스크 패턴(143A)은 인산을 이용하여 제거할 수 있다. 캡핑막(115)이 형성된 경우, 제1 마스크 패턴(143A)을 제거한 후, 캡핑막(115)을 제거할 수 있다. 이하, 캡핑막(115)이 제거된 영역을 리세스 영역(RA)으로 정의한다. 리세스 영역(RA)을 통해 채널막(CH)의 내측벽이 노출될 수 있다.
이어서, 콘택홀(CTH) 및 리세스 영역(RA)을 콘택 플러그(CT)로 채울 수 있다. 콘택 플러그(CT)는 채널막(CH)에 접촉될 수 있다. 콘택 플러그(CT) 리세스 영역(RA)을 채우는 제1 부분(CTA) 및 콘택홀(CTH)을 채우는 제2 부분(CTB)을 포함할 수 있다. 콘택 플러그(CT)는 도전물로 형성될 수 있다. 제1 부분(CTA)은 채널막(CH)의 내벽에 접촉될 수 있다. 제2 부분(CTB)는 제1 부분(CTA)으로부터 연장되어 제1 부분(CTA)과 일체화될 수 있다.
콘택 플러그(CT)는 선택적 에피택시얼 성장법(selective epitaxial growth: SEG)을 통해 채널막(CH)으로부터 에피층을 성장시켜 형성될 수 있다. 또는 콘택 플러그(CT)는 콘택홀(CTH) 및 리세스 영역(RA)을 도전물로 채워서 형성할 수 있다. 콘택 플러그(CT)는 형성 후, 콘택 플러그(CT) 내에 불순물을 도핑할 수 있다. 콘택 플러그(CT)는 도프트 폴리 실리콘으로 형성될 수 있다.
도 9a 내지 도 9c는 비트 라인 형성 공정을 설명하기 위한 도면들이다.
도 9a 내지 도 9c를 참조하면, 제2 몰드형 제2 상부 절연막(141B) 내에 배치된 트렌치(T)가 채워지도록 도전막을 증착한 후, 제2 몰드형 제2 상부 절연막(141B)이 노출되도록 도전막의 표면을 평탄화하여 콘택 플러그(CT)에 접촉된 비트 라인(BL)을 형성한다. 비트 라인은 저저항 배선을 위해 구리를 포함할 수 있다.
도 3a 내지 도 9c는 도 1b에 도시된 반도체 장치의 제조방법을 예로 들어 설명하였으나, 도 3a 내지 도 9c에서 상술한 공정을 이용하여 도 1a에 도시된 반도체 장치를 제조할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a, 도 1b, 도 2a 내지 도 2c에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 채널막으로부터 비트 라인을 향해 연장된 콘택 플러그를 포함할 수 있으며, 비트 라인의 연장방향에 교차되는 방향을 따르는 콘택 플러그의 폭이 비트 라인의 폭으로 한정될 수 있다. 또한, 메모리 소자(1120)는 하나의 채널막 상에 2이상의 비트 라인들이 중첩된 구조를 포함할 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 10을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CPL: 스트링 기둥 CH: 채널막
ILD: 층간 절연막 CP: 도전 패턴
SL: 소스 라인 CO: 코어 절연막
115: 캡핑막 SL1, 101: 제1 소스막
SL2, 135: 제2 소스막 ML: 다층막
ML1: 제1 다층 패턴 ML2: 제2 다층 패턴
UI, 123, 141: 상부 절연막 CTH: 콘택홀
T: 트렌치 OP1: 제1 개구부
OP2: 제2 개구부 CT: 콘택 플러그
CTA: 제1 부분 CTB: 제2 부분
BL: 비트 라인

Claims (20)

  1. 제1 방향을 따라 연장되고, 상기 제1 방향에 교차하는 제2 방향을 따라 배치된 비트 라인들;
    상기 비트 라인들 하부에 배치되고, 적어도 2개의 상기 비트 라인들에 중첩되고, 상기 제1 및 제2 방향을 따라 연장된 평면에 대해 수직한 제3 방향을 따라 연장된 채널막; 및
    상기 채널막으로부터, 상기 채널막에 중첩된 비트 라인들 중 어느 하나를 향해 연장된 콘택 플러그를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 비트 라인들 각각의 상기 제2 방향을 따르는 폭 및 상기 콘택 플러그의 상기 제2 방향을 따르는 폭은
    상기 채널막의 상기 제2 방향을 따르는 최상단 폭에 비해 좁게 형성된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 채널막은 코어 절연막을 둘러싸는 튜브형으로 형성되고, 상기 채널막은 코어 절연막보다 높은 높이로 형성된 반도체 장치.
  4. 제 3 항에 있어서,
    상기 콘택 플러그는
    상기 코어 절연막 상에 배치되고, 상기 채널막의 내측벽에 접촉되어 상기 채널막으로 둘러싸이는 제1 부분; 및
    상기 제1 부분으로부터 연장되어 상기 비트 라인들 중 어느 하나에 접촉된 제2 부분을 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제2 부분의 상기 제2 방향을 따르는 폭은
    상기 콘택 플러그에 연결된 비트 라인의 상기 제2 방향을 따르는 폭과 동일한 폭으로 형성된 반도체 장치.
  6. 제 1 항에 있어서,
    상기 채널막을 둘러싸고 교대로 적층된 층간 절연막들 및 도전 패턴들을 더 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 콘택 플러그는 도프트 실리콘을 포함하는 반도체 장치.
  8. 교대로 적층된 층간 절연막들 및 도전 패턴들;
    상기 층간 절연막들 및 상기 도전 패턴들을 관통하는 채널막;
    상기 채널막을 덮도록 상기 층간 절연막들 및 상기 도전 패턴들 상에 형성된 상부 절연막;
    상기 상부 절연막 내에 상기 채널막으로부터 이격되게 배치되고, 상기 채널막의 적어도 일부와 중첩된 비트 라인; 및
    상기 비트 라인의 연장 방향에 대해 수직한 폭 방향으로 상기 비트 라인과 동일한 폭을 가지며, 상기 상부 절연막을 관통하고, 상기 채널막으로부터 상기 비트 라인을 향해 연장된 콘택 플러그를 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 층간 절연막들 및 상기 도전 패턴들 하부에 배치된 소스 라인을 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 소스 라인은 제1 소스막, 및 상기 제1 소스막 상에 배치된 제2 소스막을 포함하고,
    상기 채널막은 상기 제2 소스막을 관통하여 상기 제1 소스막 내부로 연장되고, 상기 제2 소스막에 접촉되는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 폭 방향에서 상기 채널막의 지름은 상기 채널막보다 돌출된 상기 콘택 플러그의 지름보다 큰 반도체 장치.
  12. 제 8 항에 있어서,
    상기 채널막보다 돌출된 상기 콘택 플러그는 상기 비트 라인의 연장 방향에서 상기 채널막을 완전히 덮고, 상기 폭 방향에서 상기 채널막의 일부를 덮는 반도체 장치.
  13. 제 8 항에 있어서,
    상기 콘택 플러그는 도프트 실리콘을 포함하는 반도체 장치.
  14. 제 8 항에 있어서,
    상기 콘택 플러그는 상기 상부 절연막 하부의 상기 채널막의 중심 영역을 향해 연장되고, 상기 채널막으로 둘러싸인 부분을 포함하는 반도체 장치.
  15. 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 채널막을 형성하는 단계;
    상기 채널막을 덮도록 상기 제1 물질막들 및 제2 물질막들 상에 상부 절연막을 형성하는 단계;
    상기 상부 절연막 상에 제1 개구부를 포함하는 트렌치 타입 마스크 패턴을 형성하는 단계;
    상기 트렌치 타입 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 상부 절연막을 일부 두께 식각하여 상기 채널막에 적어도 일부 중첩된 트렌치를 상기 상부 절연막 내에 형성하는 단계;
    상기 채널막에 중첩된 상기 트렌치의 일부 영역을 개구하는 제2 개구부를 포함하는 홀 타입 마스크 패턴을 상기 상기 트렌치 타입 마스크 패턴 상에 형성하는 단계; 및
    상기 제1 개구부와 상기 제2 개구부가 중첩된 영역에서 노출된 상기 상부 절연막을 식각하여 상기 채널막을 노출하는 콘택홀을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 채널막을 노출하는 단계 이후,
    상기 트렌치 타입 마스크 및 상기 홀 타입 마스크를 제거하는 단계;
    상기 채널막에 접촉되고, 상기 콘택홀 내부를 채우는 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그에 접촉되고, 상기 트렌치 내부를 채우는 비트 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 콘택 플러그를 형성하는 단계는
    상기 채널막을 시드막으로 하는 에피택시얼 성장법을 이용하여 실시되는 반도체 장치의 제조방법.
  18. 제 15 항에 있어서,
    상기 채널막은 코어 절연막을 둘러싸는 튜브형으로 형성되는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 상부 절연막을 형성하는 단계 이전,
    상기 코어 절연막의 상부를 제거하여 상기 코어 절연막의 높이를 낮추는 단계; 및
    상기 코어 절연막의 제거된 영역을 캡핑막으로 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 콘택홀을 형성하는 단계 이후,
    상기 홀 타입 마스크, 상기 트렌치 타입 마스크, 및 상기 캡핑막을 제거하는 단계;
    상기 캡핑막이 제거된 영역을 채우며 상기 채널막의 내벽에 접촉된 제1 부분 및 상기 제1 부분으로부터 연장되어 상기 콘택홀 내부를 채우는 제2 부분를 포함하는 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그에 접촉되고, 상기 트렌치 내부를 채우는 비트 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
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