KR20190107975A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예들은 웰 구조; 상기 웰 구조 내부로부터 상부 방향을 따라 연장된 제1 채널기둥 및 제2 채널기둥; 상기 제1 채널기둥 및 상기 제2 채널기둥 사이에 연결되고, 중심 영역에 갭이 배치된 반도체 패턴; 및 상기 반도체 패턴의 내부에 형성된 소스 정션을 포함하는 반도체 장치 및 그 제조방법을 제공할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 적층체를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함한다. 메모리 셀들은 셀렉트 트랜지스터들 사이에 직렬로 연결되어 메모리 스트링을 구성할 수 있다. 반도체 장치의 고집적화를 위해, 메모리 스트링을 구성하는 메모리 셀들 및 셀렉트 트랜지스터들의 게이트들은 서로 상에 적층될 수 있다. 이러한 게이트 적층체를 이용하여 3차원 반도체 장치를 구현할 수 있다. 게이트 적층체를 포함하는 3차원 반도체 장치를 구현함에 있어서, 동작 신뢰성을 개선하기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 적층체를 포함하는 3차원 반도체 장치의 동작 신뢰성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 웰 구조; 상기 웰 구조 내부로부터 상부 방향을 따라 연장된 제1 채널기둥 및 제2 채널기둥; 상기 제1 채널기둥 및 상기 제2 채널기둥 사이에 연결되고, 중심 영역에 갭이 배치된 반도체 패턴; 및 상기 반도체 패턴의 내부에 형성된 소스 정션을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 서로 교차하는 제1 방향 및 제2 방향을 따라 연장된 웰 구조; 상기 웰 구조 상에 배치되고, 하부 셀렉트 게이트 그룹 및 상기 하부 셀렉트 게이트 그룹 상에 상기 제1 및 제2 방향들에 교차하는 제3 방향을 따라 서로 이격되어 적층된 워드 라인들을 포함하는 게이트 적층체; 상기 게이트 적층체와 상기 웰 구조 사이에 배치된 수평공간; 상기 게이트 적층체를 관통하여 상기 수평공간에 연결된 슬릿; 및 상기 웰 구조에 접촉되도록 상기 수평공간 내부에 배치되고, 상기 하부 셀렉트 게이트 그룹의 측벽에 마주하도록 상기 슬릿의 표면 상으로 연장된 셀렉트 채널패턴을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 웰 구조 상에 희생그룹을 형성하는 단계; 상기 희생그룹 상에 적층체를 형성하는 단계; 상기 적층체를 관통하여 상기 희생그룹 내부로 연장된 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 희생그룹을 제거하여 수평공간을 형성하는 단계; 상기 수평 공간의 내부에 갭이 정의되도록, 상기 수평공간의 표면 상에 반도체 패턴을 형성하는 단계; 및 상기 반도체 패턴 내부에 소스 정션을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 웰 구조 상에 희생그룹을 형성하는 단계; 상기 희생그룹 상에 교대로 적층된 제1 및 제2 물질막들을 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하여 상기 희생그룹 내부로 연장된 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 희생그룹을 제거하여 수평공간을 개구하는 단계; 상기 수평공간 내부를 채우는 갭필 절연패턴을 감싸고, 상기 갭필 절연패턴보다 상기 슬릿 내부로 돌출되도록 상기 슬릿의 측벽 상부로 연장된 셀렉트 채널패턴을 형성하는 단계; 및 상기 갭필 절연패턴보다 돌출된 상기 셀렉트 채널패턴 내부에 소스 정션을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예들에 따르면, 소스 정션과 웰 구조 사이가 물리적으로 격리될 수 있다. 이로써, 본 발명의 실시 예들은 소스 정션을 경유하는 전류 경로와, 웰 구조를 경유하는 전류 경로를 구분할 수 있으므로, 반도체 장치의 동작 신뢰성을 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 채널기둥과 셀렉트 채널막을 설명하기 위한 도면이다.
도 3은 도 1에 도시된 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다.
도 4a 및 도 4b은 도 3에 도시된 ST1 및 ST3 단계들을 설명하기 위한 단면도들이다.
도 5는 도 3에 도시된 ST5 단계를 설명하기 위한 단면도이다.
도 6은 도 3에 도시된 ST7 단계를 설명하기 위한 단면도이다.
도 7은 도 3에 도시된 ST9 단계를 설명하기 위한 단면도이다.
도 8a 내지 도 8c는 도 3에 도시된 ST11 단계를 설명하기 위한 단면도들이다.
도 9는 도 3에 도시된 ST13단계를 설명하기 위한 단면도이다.
도 10a 및 도 10b는 도 3에 도시된 ST15단계를 설명하기 위한 단면도들이다.
도 11a 내지 도 11e는 도 3에 도시된 ST17단계 및 ST19단계를 설명하기 위한 단면도들이다.
도 12a 내지 도 12c는 도 3에 도시된 ST21 단계의 일 실시 예를 설명하기 위한 단면도들이다.
도 13a 및 도 13b는 도 3에 도시된 ST21 단계의 다른 실시 예를 설명하기 위한 단면도들이다.
도 14a 내지 도 14c는 도 3에 도시된 ST23 단계를 설명하기 위한 단면도들이다.
도 15a 및 도 15b는 도 3에 도시된 ST25 단계를 설명하기 위한 단면도들이다.
도 16은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 단면도이다.
도 17a 내지 도 17i는 도 16에 도시된 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 18a 및 도 18b는 본 발명의 실시 예들에 따른 반도체 장치들에서 전류 이동 경로를 설명하기 위한 단면도들이다.
도 19는 본 발명의 실시 예들에 따른 반도체 장치들의 제조방법을 개략적으로 비교한 순서도이다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 서로 교차되는 제1 방향(Ⅰ), 제2 방향(Ⅱ) 및 제3 방향(Ⅲ) 중 적어도 어느 하나의 방향을 따라 확장된 패턴들을 포함할 수 있다. 보다 구체적으로, 본 발명의 실시 예에 따른 반도체 장치는 웰 구조(WE), 웰 구조(WE) 위에 배치된 셀렉트 채널패턴(CHS), 셀렉트 채널패턴(CHS)을 관통하고 제3 방향(Ⅲ)으로 연장된 셀 플러그들(PL), 셀 플러그들(PL)을 감싸는 게이트 적층체들(GST), 서로 이웃한 게이트 적층체들(GST) 사이에 배치된 슬릿(SI), 슬릿(SI) 내부에서 셀렉트 채널패턴(CHS)에 접촉되어 제3 방향(Ⅲ)으로 연장된 공통 소스라인(CSL), 및 셀 플러그들(PL)에 전기적으로 연결된 비트 라인(BL)을 포함할 수 있다.
도면에 도시하진 않았으나, 반도체 장치는 게이트 적층체들(GST), 공통 소스라인(CSL), 웰 구조(WE), 및 비트 라인(BL)에 전기적인 신호를 전송하고, 반도체 장치의 동작을 제어하기 위한 구동 회로들을 포함하는 회로부를 더 포함할 수 있다. 회로부(미도시)는 웰 구조(WE) 아래에 웰 구조(WE)에 중첩되도록 배치될 수 있다.
웰 구조(WE)는 하부 콘택(103) 및 라우팅 배선(RL) 중 적어도 어느 하나를 통해 회로부(미도시)에 전기적으로 연결될 수 있다. 하부 콘택(103)은 제1 하부 절연막(101)을 관통할 수 있다. 라우팅 배선(RL)은 제1 하부 절연막(101) 위에 배치된 제2 하부 절연막(105)을 관통하여 하부 콘택(103)에 연결될 수 있다. 하부 콘택(103) 및 라우팅 배선(RL)은 도전물로 형성된다. 라우팅 배선(RL)은 텅스텐 등과 같은 저저항 금속으로 형성될 수 있다. 이 경우, 라우팅 배선(RL)은 금속막(107) 및 금속의 확산을 방지하기 위한 베리어 메탈막(109)을 포함할 수 있다. 라우팅 배선(RL)은 소거 전압을 전송하는 웰 픽업 배선일 수 있다.
웰 구조(WE)는 소거 전압을 전송하는 라우팅 배선(RL)에 전기적으로 연결된다. 웰 구조(WE)는 제1 방향(Ⅰ) 및 제2 방향(Ⅱ)으로 연장될 수 있다. 웰 구조(WE)는 라우팅 배선(RL)이 내부에 매립된 제2 하부 절연막(105) 위에 배치될 수 있다. 웰 구조(WE)는 제1 도전형의 불순물을 포함할 수 있다. 예를 들어, 웰 구조(WE)은 p형 불순물을 포함할 수 있다. 웰 구조(WE)는 제1 반도체막(111) 및 제1 반도체막(111) 상에 형성된 제2 반도체막(113)을 포함할 수 있다. 제1 반도체막(111) 및 제2 반도체막(113) 각각은 제1 방향(Ⅰ) 및 제2 방향(Ⅱ)으로 연장될 수 있다. 제1 반도체막(111)은 제1 농도의 제1 도전형 불순물을 포함하는 도프트 실리콘막일 수 있다. 제2 반도체막(113)은 제1 농도보다 낮은 제2 농도의 제1 도전형 불순물을 포함하는 도프트 실리콘막일 수 있다. 제2 반도체막(113)을 형성함에 있어, 언도프트 실리콘막을 형성하는 단계 및 제1 반도체막(111)으로부터 불순물을 언도프트 실리콘막 내부로 확산시키는 열 공정을 실시하는 단계를 포함할 수 있다. 제1 반도체막(111)은 웰 픽업 영역으로 이용될 수 있다.
게이트 적층체들(GST) 각각은 게이트 절연막(GI), 게이트 절연막(GI) 상에 한 층씩 교대로 적층된 도전 패턴들(CP1 내지 CPn) 및 층간 절연막들(ILD)을 포함할 수 있다. 도전 패턴들(CP1 내지 CPn)은 제3 방향(Ⅲ)을 따라 서로 이격되어 적층되고, 층간 절연막들(ILD)은 도전 패턴들(CP1 내지 CPn) 사이에 각각 배치될 수 있다. 게이트 절연막(GI)은 층간 절연막들(ILD) 각각보다 얇은 두께로 형성될 수 있다. 도전 패턴들(CP1 내지 CPn)은 하부 셀렉트 게이트 그룹(LSG), 셀 게이트 그룹(CG), 및 상부 셀렉트 게이트 그룹(USG)으로 구분될 수 있다.
하부 셀렉트 게이트 그룹(LSG)은 웰 구조(WE)에 인접하게 배치된 한 층의 도전 패턴 또는 2층 이상의 도전 패턴들을 포함할 수 있다. 예를 들어, 하부 셀렉트 게이트 그룹(LSG)은 도전 패턴들(CP1 내지 CPn) 중 웰 구조(WE)에 가장 인접한 제1 도전 패턴(CP1)과 제1 도전 패턴(CP1) 위에 배치된 제2 도전 패턴(CP2)을 포함할 수 있다. 하부 셀렉트 게이트 그룹(LSG)은 소스 셀렉트 트랜지스터의 게이트에 연결된 소스 셀렉트 라인으로 이용된다.
상부 셀렉트 게이트 그룹(USG)은 하부 셀렉트 게이트 그룹(LSG)보다 웰 구조(WE)로부터 더 멀리 떨어져 배치될 수 있다. 상부 셀렉트 게이트 그룹(USG)은 비트 라인(BL)에 인접하게 배치된 한 층의 도전 패턴 또는 2층 이상의 도전 패턴들을 포함할 수 있다. 예를 들어, 상부 셀렉트 게이트 그룹(USG)는 도전 패턴들(CP1 내지 CPn) 중 웰 구조(WE)로부터 가장 멀리 떨어진 제n 도전 패턴(CPn)과 제n 도전 패턴(CPn) 아래에 배치된 제n-1 도전 패턴(CPn-1)을 포함할 수 있다. 상부 셀렉트 게이트 그룹(USG)은 드레인 셀렉트 트랜지스터의 게이트에 연결된 드레인 셀렉트 라인으로 이용된다.
셀 게이트 그룹(CG)은 하부 셀렉트 게이트 그룹(LSG)보다 위에 배치되고, 상부 셀렉트 게이트 그룹(USG)보다 아래에 배치될 수 있다. 다시 말해, 셀 게이트 그룹(CG)는 하부 셀렉트 게이트 그룹(LSG)과 상부 셀렉트 게이트 그룹(USG) 사이에 배치된 도전 패턴들을 포함할 수 있다. 예를 들어, 셀 게이트 그룹(CG)은 제3 도전 패턴(CP3) 내지 제n-2 도전 패턴(CPn-2)을 포함할 수 있다. 셀 게이트 그룹(CG)을 구성하는 도전 패턴들은 메모리 셀 트랜지스터들 게이트들에 연결된 워드 라인들로 이용된다.
상술한 바와 같이, 게이트 적층체(GST)의 도전 패턴들(CP1 내지 CPn)은 소스 셀렉트 트랜지스터, 메모리 셀 트랜지스터들 및 드레인 셀렉트 트랜지스터의 게이트들에 연결된 게이트 전극들로 이용될 수 있다. 층간 절연막들(ILD)은 게이트 전극들 사이를 절연시키거나, 비트 라인(BL)으로부터 게이트 전극을 절연하기 위해 형성될 수 있다. 도전 패턴들(CP1 내지 CPn)은 폴리 실리콘, 금속 또는 금속 실리사이드 중 적어도 어느 하나를 포함할 수 있다. 층간 절연막들(ILD)은 산화물을 포함할 수 있다.
게이트 적층체들(GST)은 수평공간(HSP)을 사이에 두고 웰 구조(WE)로부터 이격된다. 게이트 적층체들(GST)과 웰 구조(WE) 사이에 배치된 수평공간(HSP)은 슬릿(SI)에 연결된다. 슬릿(SI)은 수평공간(HSP)에 연결되고, 서로 이웃한 게이트 적층체들(GST) 사이에서 제3 방향(Ⅲ)으로 연장된다.
슬릿(SI)의 측벽 상에 절연 스페이서(SP)가 형성될 수 있다. 절연 스페이서(SP)는 게이트 적층체(GST)의 측벽 상에 형성된 측벽 절연막(173) 및 측벽 절연막(173) 상에 잔류된 보호막(175)을 포함할 수 있다. 측벽 절연막(173)은 도전 패턴들(CP1 내지 CPn)을 공통 소스라인(CSL)으로부터 절연시키기에 충분한 두께로 형성될 수 있다. 측벽 절연막(173)은 산화막으로 형성될 수 있다. 보호막(175)은 후술될 터널 절연막(155)과 다른 물질로 형성될 수 있다. 보다 구체적으로, 보호막(175)은 터널 절연막(155)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 보호막(175)은 질화막으로 형성될 수 있다.
셀 플러그들(PL)은 슬릿(SI) 양측에 배치된 게이트 적층체들(GST)을 관통하고, 웰 구조(WE) 내부로 연장될 수 있다. 셀 플러그들(PL) 각각은 채널기둥(CHP), 제1 다층 메모리 패턴(ML1), 제2 다층 메모리 패턴(ML2), 및 캡핑 패턴(163)을 포함할 수 있다.
채널기둥(CHP)은 그에 대응하는 게이트 적층체(GST)를 관통하여 웰 구조(WE) 내부로 연장될 수 있다. 채널기둥(CHP)은 반도체막으로 형성될 수 있다. 예를 들어, 채널기둥(CHP)은 폴리 실리콘막으로 형성될 수 있다. 채널기둥(CHP)은 셀렉트 채널패턴(CHS)에 직접 접촉된 측벽을 포함할 수 있다. 채널기둥(CHP)의 측벽과 셀렉트 채널패턴(CHP)은 수평공간(HSP) 내부에서 직접 접촉된다. 채널기둥(CHP)은 게이트 적층체(GST)를 관통하는 홀(H)의 중심 영역을 완전히 채우도록 형성되거나, 홀(H)의 중심영역을 채우는 코어 절연막(161)을 감싸는 박막으로 형성될 수 있다. 코어 절연막(161)은 채널기둥(CHP)보다 낮은 높이로 형성될 수 있다.
캡핑 패턴(163)은 코어 절연막(161) 위에 배치되고, 채널기둥(CHP)의 상단 중심부를 채우도록 형성될 수 있다. 캡핑 패턴(163)은 채널기둥(CHP)에 직접 접촉될 수 있다. 캡핑 패턴(163)은 제2 도전형의 불순물이 도핑된 반도체막으로 형성될 수 있다. 제2 도전형의 불순물은 웰 구조(WE)에 도핑된 제1 도전형의 불순물과 다른 타입일 수 있다. 예를 들어, 제2 도전형의 불순물은 n형 불순물일 수 있다. 보다 구체적으로, 캡핑 패턴(163)은 n형 불순물이 도핑된 도프트 폴리 실리콘막일 수 있다. 캡핑 패턴(163)은 드레인 정션으로 이용될 수 있다.
제1 다층 메모리 패턴(ML1)은 채널기둥(CHP)과 게이트 적층체(GST) 사이의 계면을 따라 연장될 수 있다. 제2 다층 메모리 패턴(ML2)은 채널기둥(CHP)과 웰 구조(WE) 사이의 계면을 따라 연장될 수 있다. 제1 다층 메모리 패턴(ML1)과 제2 다층 메모리 패턴(ML2)은 셀렉트 채널패턴(CHS)에 의해 서로 분리된다. 제1 다층 메모리 패턴(ML1)과 제2 다층 메모리 패턴(ML2) 각각은 채널기둥(CHP)을 감싸는 터널 절연막(155), 터널 절연막(155)을 감싸는 데이터 저장막(153), 및 데이터 저장막(153)을 감싸는 블로킹 절연막(151)을 포함할 수 있다. 데이터 저장막(153)은 셀 게이트 그룹(CG)에 포함된 워드 라인들(예를 들어, CP3 내지 CPn-2)과 채널기둥(CHP) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(153)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(153)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(151)은 전하 차단이 가능한 산화막을 포함할 수 있다. 상부 셀렉트 게이트 그룹(USG)과 채널기둥(CHP) 사이에 배치된 제1 다층 메모리 패턴(ML1)의 일부와, 하부 셀렉트 게이트 그룹(LSG)과 채널기둥(CHP) 사이에 배치된 제1 다층 메모리 패턴(ML1)의 다른 일부는 게이트 절연막으로서 이용될 수 있다. 제2 다층 메모리 패턴(ML2)은 웰 구조(WE)와 채널기둥(CHP) 사이를 절연시키는 절연막으로서 이용될 수 있다.
셀렉트 채널패턴(CHS)은 웰 구조(WE)와 게이트 적층체(GST) 사이의 수평공간(HSP) 내에 배치되고, 슬릿(SI)을 향해 제3 방향(Ⅲ)으로 연장된다. 셀렉트 채널패턴(CHS)은 슬릿(SI) 표면 상으로 연장되므로, 슬릿(SI)을 향하는 하부 셀렉트 게이트 그룹(USG)의 측벽에 마주할 수 있다.
슬릿(SI) 내부에 배치된 셀렉트 채널패턴(CHS)의 높이는 하부 셀렉트 게이트 그룹(USG)을 구성하는 도전 패턴들(예를 들어, CP1, CP2)의 높이만큼이거나, 하부 셀렉트 게이트 그룹(USG)보다 제3 방향(Ⅲ)으로 더 높을 수 있다. 또한, 슬릿(SI) 내부에 배치된 셀렉트 채널패턴(CHS)의 높이는 슬릿(SI), 채널기둥들(CHP), 및 절연 스페이서(SP)보다 낮게 형성된다. 셀렉트 채널패턴(CHS)은 슬릿(SI) 내부에서 절연 스페이서(SP) 상에 형성된다.
절연 스페이서(SP)의 일부는 셀렉트 채널패턴(CHS)보다 제3 방향(Ⅲ)으로 돌출되어, 공통 소스라인(CSL)과 게이트 적층체(GST) 사이를 절연한다. 셀렉트 채널패턴(CHS)과 하부 셀렉트 게이트 그룹(USG) 사이에 배치되는 절연 스페이서(SP)의 다른 일부는 게이트 절연막 역할을 할 수 있다.
셀렉트 채널패턴(CHS)은 웰 구조(WE)에 직접 접촉되고, 웰 구조(WE)의 상면을 따라 연장된다. 셀렉트 채널패턴(CHS)은 수평공간(HSP) 내부를 지나는 채널기둥(CHP)의 측벽 상으로 연장되어 채널기둥(CHP)에 직접 접촉된다. 셀렉트 채널패턴(CHS)은 수평공간(HSP) 내부에 배치된 컨택 채널부(CTP)와 컨택 채널부(CTP)로부터 슬릿(SI)을 향하여 연장된 소스 정션(SJ)으로 구분될 수 있다. 컨택 채널부(CTP)와 소스 정션(SJ)은 하나의 반도체 패턴(예를 들어, CHS) 내부에서 배치되고, 제2 도전형의 불순물의 확산경계에 의해 구분되는 영역이다. 셀렉트 채널패턴(CHS)은 반도체막으로 형성된다. 예를 들어, 셀렉트 채널패턴(CHS)은 실리콘막으로 형성될 수 있다.
컨택 채널부(CTP)는 채널로서 이용되며, 채널기둥(CHP), 웰 구조(WE), 소스 정션(SJ)을 전기적으로 연결하는 역할을 할 수 있다. 컨택 채널부(CTP)는 수평공간(HSP) 내부에 배치되고, 웰 구조(WE) 및 채널기둥(CHP)에 직접 접촉된다. 컨택 채널부(CTP)는 게이트 적층체(GST)의 하부면을 따라 연장된 제1 수평부(HP1), 제1 수평부(HP1)에 마주하고 웰 구조(WE) 상면을 따라 연장된 제2 수평부(HP2), 및 제1 수평부(HP1)와 제2 수평부(HP2) 사이를 연결하고, 채널기둥(CHP)의 측벽을 감싸는 수직부(VP)를 포함할 수 있다. 또한, 컨택 채널부(CTP)의 수직부(VP)는 게이트 적층체(GST)를 향하여 돌출된 제1 돌출부(PA1) 및 웰 구조(WE)를 향하여 돌출된 제2 돌출부(PA2)를 포함할 수 있다. 제1 돌출부(PA1)는 제1 수평부(HP1)보다 게이트 적층체(GST)를 향하여 더 돌출된 부분이고, 제2 돌출부(PA2)는 제1 돌출부(PA1)와 상반된 방향을 향하여 제2 수평부(HP2)보다 더 돌출된 부분이다.
컨택 채널부(CTP)의 제1 수평부(HP1)와 게이트 적층체(GST) 사이에 보조 채널막(131)이 더 배치될 수 있다. 보조 채널막(131)은 채널기둥(CHP) 및 제1 돌출부(PA1)에 의해 관통되고, 컨택 채널부(CTP)의 제1 돌출부(PA1) 및 제1 수평부(HP1)에 직접 접촉된다. 보조 채널막(131)은 언도프트 반도체막 또는 제1 도전형 불순물을 포함하는 반도체막으로 형성될 수 있다. 예를 들어, 보조 채널막(131)은 언도프트 실리콘막 또는 p형 실리콘막으로 형성될 수 있다.
웰 구조(WE)는 제2 수평부(HP2)를 향하여 돌출되고, 제2 돌출부(PA2)의 측벽 및 제2 수평부(HP2)에 직접 접촉될 수 있다.
제1 다층 메모리 패턴(ML1)은 제1 돌출부(PA1) 상에 배치되고, 제2 다층 메모리 패턴(ML2)은 제2 돌출부(PA2) 하부에 배치된다.
본 발명의 실시 예에 따른 반도체 장치는 제1 수평부(HP1) 및 제2 수평부(HP2) 사이에 배치된 갭필 절연패턴(FI)을 더 포함할 수 있다. 갭필 절연패턴(FI)은 제1 수평부(HP1), 제2 수평부(HP2), 및 수직부(VP)로 둘러싸이며, 수평공간(HSP)을 완전히 채울 수 있다.
소스 정션(SJ)은 슬릿(SI) 내부에 배치된 셀렉트 채널패턴(CHS)의 일부로서, 컨택 채널부(CTP)로부터 연장된 부분이다. 소스 정션(SJ)은 웰 구조(WE)에 포함된 제1 도전형 불순물과 다른 제2 도전형 불순물을 포함할 수 있다. 예를 들어, 소스 정션(SJ)은 n형 불순물을 포함할 수 있다. 소스 정션(SJ)은 하부 셀렉트 게이트 그룹(LSG)의 높이만큼 형성되어, 슬릿(SI)을 향하는 하부 셀렉트 게이트 그룹(LSG)의 측벽에 중첩될 수 있다.
슬릿(SI)의 하부는 소스 정션(SJ)에 의해 완전히 채워지지 않고, 그 일부가 소스 정션(SJ)에 의해 개구된다. 소스 정션(SJ)에 의해 개구된 슬릿(SI)은 공통 소스라인(CSL)으로 채워진다. 공통 소스라인(CSL)은 소스 정션(SJ)에 연결된다. 공통 소스라인(CSL)은 도전막으로 형성된다. 예를 들어, 공통 소스라인(CSL)은 실리사이드막, 금속막, 및 도프트 실리콘막 등 다양한 물질로 형성될 수 있다. 절연 스페이서(SP)은 소스 정션(SJ)과 게이트 적층체(GST) 사이로부터 공통 소스라인(CSL)과 게이트 적층체(GST) 사이로 연장될 수 있다. 공통 소스라인(CSL)은 슬릿(SI)을 따라 제3 방향(Ⅲ)으로 소스 정션(SJ)보다 돌출되게 형성될 수 있다.
비트 라인(BL)은 일 방향을 따라 일렬로 배열된 다수의 셀 플러그들(PL)에 연결될 수 있다. 또는 비트 라인(BL)은 일 방향을 따라 일렬로 배열된 다수의 셀 플러그들(PL) 중 홀수번째 또는 짝수번째 셀 플러그들(PL)에 연결될 수 있다.
비트 라인(BL)은 셀 플러그(PL) 상에 연결된 비트 라인 콘택 플러그(BLCT)를 경유하여 채널기둥(CHP) 및 캡핑 패턴(163)에 전기적으로 연결될 수 있다. 비트 라인 콘택 플러그(BLCT)는 게이트 적층체(GST)와 비트 라인(BL) 사이에 배치된 상부 절연막(ULD)을 관통할 수 있다. 도면에 도시하진 않았으나, 비트 라인(BL)은 셀 플러그(PL)의 채널기둥(CHP) 및 캡핑 패턴(163)에 직접 접촉될 수 있다.
상술한 본 발명의 실시 예에 따르면, 하부 셀렉트 게이트 그룹(LSG)과 채널기둥(CHP)의 교차부에 소스 셀렉트 트랜지스터가 정의되고, 셀 게이트 그룹(CG)과 채널기둥(CHP)의 교차부에 메모리 셀이 정의되고, 상부 셀렉트 게이트 그룹(USG)과 채널기둥(CHP)의 교차부에 드레인 셀렉트 트랜지스터가 정의된다. 이러한 구조에 따르면, 드레인 셀렉트 트랜지스터, 메모리 셀 및 소스 셀렉트 트랜지스터는 비트라인(BL)과 공통 소스라인(CSL) 사이에서 채널기둥(CHP)에 의해 직렬로 연결되어 메모리 스트링을 형성할 수 있다.
도 2는 도 1에 도시된 채널기둥과 셀렉트 채널막을 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 다수의 채널기둥들(CHP)을 포함한다. 채널기둥들(CHP)은 셀렉트 채널패턴(CHS)을 관통하도록 형성된다. 채널기둥들(CHP)은 제1 방향(I)을 따라 교대로 배치된 제1 그룹(GR1) 및 제2 그룹(GR2)으로 구분될 수 있다.
셀렉트 채널패턴(CHS)은 제1 그룹의 채널기둥들(GR1)과 제2 그룹의 채널기둥들(GR2) 사이에 배치된 슬릿(도 1의 SI) 내부에서 서로 이격된 단부들을 갖는다. 이러한 셀렉트 채널패턴(CHS)의 단부들은 소스 정션들(SJ)로서 역할을 할 수 있도록 제2 도전형의 불순물을 포함한다. 소스 정션들(SJ)은 캡핑 패턴들(163)과 동일한 도전형의 불순물을 포함할 수 있다. 제2 도전형의 불순물이 확산되지 않은 셀렉트 채널패턴(CHS)의 나머지 영역은 컨택 채널부(CTP)로 정의된다.
컨택 채널부(CTP)는 제1 면(S1) 및 제2 면(S2)을 포함할 수 있다. 제1 면(S1)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장되고 게이트 적층체(도 1의 GST)를 향한다. 제2 면(S2)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장되고 웰 구조(도 1의 WE)를 향한다. 제1 면(S1)은 제1 수평부(HP1)의 상면에 대응되고, 제2 면(S2)은 제2 수평부(HP2)의 바닥면에 대응된다. 수직부들(VP)은 제1 수평부(HP1)와 제2 수평부(HP2) 사이에 배치되고 채널기둥들(CHP)의 측벽들을 감싼다. 수직부들(VP) 각각은 제1 면(S1)으로부터 돌출된 제1 돌출부들(PA1)과 제2 면(S2)으로부터 돌출된 제2 돌출부들(PA2)을 포함할 수 있다. 소스 정션(SJ)은 채널기둥들(CHP)보다 낮되, 제1 돌출부들(PA1)보다 높게 형성될 수 있다.
도 1 및 도 2에서 상술한 본 발명의 실시 예에 따른 반도체 장치는 웰 구조에 연결된 셀렉트 채널패턴을 적층체를 관통하는 슬릿의 내부로 연장시킴으로써, 셀렉트 채널패턴의 내부에 셀렉트 게이트 그룹에 중첩되는 소스 정션을 용이하게 형성할 수 있다. 또한, 도 1 및 도 2에서 상술한 본 발명의 실시 예에 따른 반도체 장치는 셀렉트 채널패턴 내부의 소스 정션과 셀렉트 게이트 그룹 간의 중첩 영역 확보를 통해, 반도체 장치의 구동 신뢰성을 향상시킬 수 있다.
도 3은 도 1에 도시된 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다. 도 3은 구동회로를 포함한 하부 구조를 형성한 이 후, 비트 라인을 형성하기 전 실시되는 공정들을 나타낸다.
도 3을 참조하면, 구동회로를 포함하는 하부 구조(미도시) 상에 하부 콘택 및 라우팅 배선을 형성하기 위한 ST1 단계를 실시할 수 있다. 이어서, 웰 구조 형성을 위한 ST3 단계를 실시할 수 있다.
도 4a 및 도 4b은 도 3에 도시된 ST1 및 ST3 단계들을 설명하기 위한 단면도들이다.
도 4a를 참조하면, ST1 단계는 제1 하부 절연막(101)을 관통하는 하부 콘택 (103)을 형성하는 단계를 포함할 수 있다. 하부 콘택(103)은 도전물로 형성되고, 도면에 도시되지 않은 구동회로에 연결될 수 있다.
ST1 단계는 하부 콘택(103)을 포함하는 제1 하부 절연막(101) 상에 제2 하부 절연막(105)을 형성하는 단계 및 제2 하부 절연막(105)을 식각하여 하부 콘택 (103)을 노출하는 트렌치(T)를 형성하는 단계를 더 포함할 수 있다. 트렌치(T)는 다양한 방향으로 연장될 수 있다.
도 4b를 참조하면, ST1 단계는 트렌치(T)를 채우는 라우팅 배선(RL)을 형성하는 단계를 더 포함할 수 있다. 라우팅 배선(RL)은 도전물로 형성된다. 예를 들어, 라우팅 배선(RL)은 금속막(107)을 포함할 수 있다. 금속막(107)으로서 텅스텐과 같은 저저항 금속물이 이용될 수 있다. 라우팅 배선(RL)은 금속의 확산을 방지하기 위해 금속막(107) 상에 형성된 베리어 메탈막(109)을 더 포함할 수 있다. 베리어 메탈막(109)은 티타늄막(Ti), 티타늄 질화막(TiN) 등을 포함할 수 있다.
도 4b를 참조하면, ST1 단계 이후 웰 구조(WE)를 형성하는 ST3 단계를 실시할 수 있다. ST3 단계는 라우팅 배선(RL)을 포함하는 제2 하부 절연막(105) 상에 적어도 하나의 반도체막을 증착함으로써 형성될 수 있다. 웰 구조(WE)를 위한 반도체막은 제1 도전형의 불순물을 포함할 수 있다. 예를 들어, 웰 구조(WE)는 p형 불순물을 포함하는 제1 반도체막(111) 및 제1 반도체막(111) 상에 배치된 제2 반도체막(113)을 포함할 수 있다. 제1 반도체막(111) 및 제2 반도체막(113)은 p형 불순물을 포함하는 도프트 실리콘막들일 수 있다. 제2 반도체막(113)은 언도프트 실리콘막으로서 형성되거나, 제1 반도체막(111)에 비해 낮은 농도의 p형 불순물을 포함하는 도프트 실리콘막일 수 있다. 제2 반도체막(113)이 언도프트 실리콘막으로서 형성되더라도, 제1 반도체막(111) 내부의 제1 도전형 불순물이 제2 반도체막(113) 내부로 확산될 수 있다.
도 5는 도 3에 도시된 ST5 단계를 설명하기 위한 단면도이다.
도 3 및 도 5를 참조하면, ST3 단계 이후, 웰 구조(WE) 상에 희생그룹(SA)을 형성하는 ST5 단계를 실시할 수 있다. 희생그룹(SA)은 순차로 적층된 제1 내지 제3 희생막들(121, 123, 125)을 포함할 수 있다.
제1 희생막(121) 및 제3 희생막(125) 중 적어도 어느 하나는 생략될 수 있다. 제1 희생막(121)은 웰 구조(WE)를 보호하기 위한 보호막으로서 산화막으로 형성될 수 있다. 제2 희생막(123)은 후속에서 형성될 제1 및 제2 물질막들과 다른 식각률을 갖는 물질로 형성된다. 예를 들어, 제2 희생막(123)은 폴리 실리콘막으로 형성될 수 있다. 제3 희생막(125)은 후속에서 형성될 제1 및 제2 물질막들 또는 보조 채널막을 보호하기 위한 보호막으로서 산화막으로 형성될 수 있다.
도 6은 도 3에 도시된 ST7 단계를 설명하기 위한 단면도이다.
도 3 및 도 6을 참조하면, ST5 단계 이후, 희생그룹(SA) 상에 보조 채널막(131)을 형성하는 ST7 단계를 실시할 수 있다. 경우에 따라, ST7 단계는 생략될 수 있다.
보조 채널막(131)은 채널 역할을 할 수 있는 반도체 막으로 형성될 수 있다. 예를 들어, 보조 채널막(131)은 언도프트 실리콘막 또는 제1 도전형 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다.
도 7은 도 3에 도시된 ST9 단계를 설명하기 위한 단면도이다.
도 3 및 도 7을 참조하면, ST5 단계 또는 ST7 단계 이후, 제1 물질막들(141) 및 제2 물질막들(143)이 한층씩 교대로 적층된 적층체(STA)를 형성하는 ST9 단계를 실시할 수 있다. 적층체(STA)는 희생그룹(SA) 상부 또는 보조 채널막(131) 상부에 형성된다.
제2 물질막들(143)은 제1 물질막들(141)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(141)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)은 도전 패턴용 도전물로 형성될 수 있다. 또는 제1 물질막들(141)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)은 희생막으로서 이용되며 제1 물질막들(141)과 다른 식각률을 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(141)은 실리콘 산화막으로 형성되고, 제2 물질막들(143)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(141, 143)이 모두 절연물로 형성되는 경우, 후속에서 홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다. 또는 제1 물질막들(141)은 희생막으로서 이용되며 제2 물질막들(143)과 다른 식각률을 갖는 희생용 도전물로 형성되고, 제2 물질막들(143)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(141)은 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막들(143)은 도프트 폴리 실리콘막 또는 금속막으로 형성될 수 있다.
제1 물질막들(141)은 웰 구조(WE)에 가장 인접한 최하층막(B)과 최하층막 위에 배치된 상부막들(T)로 구분될 수 있다. 최하층막(B)은 상부막들(T)보다 얇은 두께로 형성될 수 있다.
도 3을 참조하면, ST9 단계 이후, 적층체를 관통하는 셀 플러그들을 형성하는 ST11 단계를 실시할 수 있다.
도 8a 내지 도 8c는 도 3에 도시된 ST11 단계를 설명하기 위한 단면도들이다.
도 8a를 참조하면, ST11 단계는 적층체(STA)를 관통하여 웰 구조(WE) 내부로 연장된 홀들(H)을 형성하는 단계를 포함할 수 있다. 홀들(H)은 적층체(STA) 하부의 보조 채널막(131) 및 희생그룹(SA)을 관통하고, 웰 구조(WE)로 내부로 연장될 수 있다.
도 8b를 참조하면, ST11 단계는 홀들(H) 각각의 표면 상에 다층 메모리막(ML)을 형성하는 단계를 더 포함할 수 있다. 다층 메모리막(ML)은 블로킹 절연막(151), 데이터 저장막(153) 및 터널 절연막(155)을 순차로 적층하여 형성될 수 있다. 다층 메모리막(ML)은 적층체(STA)의 상면이 노출되도록 평탄화될 수 있다.
ST11 단계는, 다층 메모리막(ML) 상에 채널기둥(CHP)을 형성하는 단계를 포함할 수 있다. 채널기둥(CHP)을 형성하는 단계는 다층 메모리막(ML) 상에 반도체막을 형성하는 단계 및 적층체(STA)의 상면이 노출되도록 반도체막의 표면을 평탄화하는 단계를 포함할 수 있다. 채널기둥(CHP)은 홀들(H) 각각의 내부에 형성된다. 채널기둥(CHP)은 홀들(H) 각각의 내부를 완전히 채우도록 형성되거나, 홀들(H) 각각의 중심영역을 개구하도록 형성될 수 있다.
채널기둥(CHP)에 의해 홀들(H) 각각의 중심 영역이 개구된 경우, 홀들(H) 각각의 중심 영역을 코어 절연막(161)으로 채울 수 있다.
도 8c를 참조하면, ST11 단계는 코어 절연막(161) 상에 캡핑 패턴(163)을 형성하는 단계를 더 포함할 수 있다. 이를 위해, 코어 절연막(161)의 상단을 리세스하여 홀들(H) 각각의 상단을 개구시킬 수 있다. 이로써, 코어 절연막(161)의 높이는 홀들(H) 각각의 높이 및 채널기둥(CHP)의 높이보다 낮게 형성될 수 있다. 이 후, 높이가 낮아진 코어 절연막(161) 상에 홀들(H) 각각의 상단을 채우는 캡핑 패턴(163)을 형성할 수 있다. 캡핑 패턴(163)은 반도체 물질로 형성될 수 있으며, 제2 도전형의 불순물을 포함할 수 있다.
도 9는 도 3에 도시된 ST13단계를 설명하기 위한 단면도이다.
도 3 및 도 9를 참조하면, ST11 단계 이후, 슬릿(SI)을 형성하기 위한 ST13 단계를 실시할 수 있다. 슬릿(SI)은 적층체(STA) 및 보조 채널막(131)를 관통하여 희생그룹(SA) 내부로 연장될 수 있다. 슬릿(SI)은 제1 그룹의 셀 플러그들(G1) 및 제2 그룹의 셀 플러그들(G2) 사이에 형성된다. 적층체(STA)는 슬릿(SI)에 의해 제1 그룹의 셀 플러그들(G1)을 감싸는 제1 서브 적층체와, 제2 그룹의 셀 플러그들(G2)을 감싸는 제2 서브 적층체로 분리될 수 있다.
도 3을 참조하면, ST13 단계 이후, 제1 물질막들 또는 제2 물질막들을 제3 물질막들로 대체하기 위한 리플레이스 공정 ST15가 실시될 수 있다. 제1 물질막들이 제3 물질막들로 대체되는 경우, 제3 물질막들은 절연물일 수 있다. 제2 물질막들이 제3 물질막들로 대체되는 경우, 제3 물질막들은 도전물일 수 있다.
도 10a 및 도 10b는 도 3에 도시된 ST15단계를 설명하기 위한 단면도들이다. 이하, 설명의 편의를 위해, 제1 물질막들(141)이 절연막들이고, 제2 물질막들(143)이 제1 물질막들(141)과 다른 식각률을 갖는 희생 절연물인 경우에 대해서만 예시한다. 그러나, 본 발명의 실시 예는 이에 제한되지 않는다.
도 10a를 참조하면, ST15 단계는 제2 물질막들(143)을 선택적으로 제거하여 개구부들(OP)을 형성하는 단계를 포함할 수 있다.
도 10b를 참조하면, ST15 단계는 개구부들을 도전물인 제3 물질막들(171)로 채우는 단계를 포함할 수 있다. 제3 물질막들(171)은 도 1에 도시된 도전 패턴들(CP1 내지 CPn)에 대응된다. 도면에 도시하진 않았으나, 도전물인 제3 물질막들(171)을 형성하기 전, 제3 물질막들(171) 각각의 표면을 따라 베리어막 또는 블로킹 절연막 중 적어도 어느 하나가 더 형성될 수 있다.
상술한 ST15단계를 통해, 슬릿(SI)에 의해 관통되며, 교대로 적층된 절연막들 및 도전패턴들을 포함하는 게이트 적층체(GST)가 형성된다.
제1 물질막들이 절연막들이고, 제2 물질막들이 도전막들인 경우, ST15 단계가 생략될 수 있다.
도 3을 참조하면, ST13 단계 또는 ST15 단계 이후, 스페이서 절연막 및 다층 보호막을 형성하는 ST17 단계 및 수평공간을 개구하는 ST19 단계를 순차로 실시할 수 있다.
도 11a 내지 도 11e는 도 3에 도시된 ST17단계 및 ST19단계를 설명하기 위한 단면도들이다.
도 11a를 참조하면, ST17 단계는 슬릿(SI)의 표면 및 게이트 적층체(GST)의 표면을 따라 스페이서 절연막(173)을 형성하는 단계 및 스페이서 절연막(173) 상에 다층 보호막(MPL)을 형성하는 단계를 포함할 수 있다.
스페이서 절연막(173)은 추후에 형성될 공통 소스라인으로부터 도전물인 제3 물질막들(171)을 전기적으로 분리하기에 충분한 두께로 형성될 수 있다. 스페이서 절연막(173)은 산화물로 형성될 수 있다.
다층 보호막(MLP)은 순차로 적층된 제1 보호막(175), 제2 보호막(177), 및 제3 보호막(179)을 포함할 수 있다. 제1 보호막(175)은 블로킹 절연막(151)과 다른 식각률을 갖는 절연물로 형성되고, 제2 보호막(177)은 데이터 저장막(153)과 다른 식각률을 갖는 절연물로 형성되고, 제3 보호막(179)은 터널 절연막(155)과 다른 식각률을 갖는 절연물로 형성될 수 있다. 제1 보호막(175) 및 제3 보호막(179)은 데이터 저장막(153)과 동일한 물질로 형성될 수 있다. 구체적인 예를 들면, 제1 보호막(175) 및 제3 보호막(179)은 질화막으로 형성될 수 있다. 제2 보호막(177)은 산화막으로 형성될 수 있다.
도 11b를 참조하면, ST19 단계는 슬릿(SI)의 바닥면을 통해 희생그룹(SA)이 노출되도록 스페이서 절연막(171) 및 다층 보호막(MPL) 각각의 일부를 제거하여 관통부(TH)를 형성하는 단계를 더 포함할 수 있다. 관통부(TH)를 형성하기 위해, 에치-백 공정이 이용될 수 있다. 스페이서 절연막(171) 및 다층 보호막(MPL)은 슬릿(SI)의 측벽 상에 잔류된다.
도 11c를 참조하면, ST19 단계는 슬릿(SI) 및 관통부(TH)를 통해 희생그룹(SA)의 제2 희생막(123)을 제거하는 단계를 포함할 수 있다. 제2 희생막(123)이 제거됨에 따라, 다층막(ML)을 노출하는 제1 수평공간(HS1)이 개구될 수 있다. 제2 희생막(123)이 제거되는 동안, 제2 희생막(123)에 비해 현저히 낮은 식각률을 갖는 제1 희생막(121) 및 제3 희생막(125)에 의해 웰 구조(WE) 및 보조 채널막(131)이 보호될 수 있다. 또한, 게이트 적층체(GST)는 다층 보호막(MPL)에 의해 보호될 수 있다.
도 11d를 참조하면, ST19 단계는 슬릿(SI) 및 제1 수평공간(HS1)을 통해 희생그룹(SA)의 제1 희생막(121) 및 제3 희생막(125)을 제거하는 단계를 포함할 수 있다. 제1 희생막(121) 및 제3 희생막(125)이 제거됨에 따라, 다층막(ML) 뿐 아니라 보조 채널막(131) 및 웰 구조(WE)를 노출하는 제2 수평공간(HS2)이 개구될 수 있다. 제1 희생막(121) 및 제3 희생막(125)은 보조 채널막(131) 및 웰 구조(WE)와 다른 식각률을 갖는 물질막으로 형성되므로, 본 발명의 실시 예는 보조 채널막(131) 및 웰 구조(WE)의 손상을 최소화하여 제1 희생막(121) 및 제3 희생막(125)을 선택적으로 식각할 수 있다.
제1 희생막(121) 및 제3 희생막(125)이 식각되는 동안, 제1 수평공간(HS1)에 인접한 스페이서 절연막(173)의 일부 및 제2 보호막(177)의 일부가 제거될 수 있다. 반면, 제1 희생막(121) 및 제3 희생막(125)과 다른 식각률을 갖는 제1 보호막(175) 및 제3 보호막(179)은 제2 수평공간(HS2)이 개구되는 동안 거의 식각되지 않는다.
ST19 단계는 슬릿(SI) 및 제2 수평공간(HS2)을 통해 블로킹 절연막(151)을 제거하는 단계를 포함한다. 이로써, 데이터 저장막(153)이 제2 수평공간(HS2)을 통해 노출될 수 있다. 블로킹 절연막(151)을 제거하는 동안, 블로킹 절연막(151)과 다른 식각률을 갖는 제3 보호막(179)이 제거되지 않고 잔류하여 게이트 적층체(GST) 및 스페이서 절연막(173)을 보호할 수 있다.
상술한 공정을 통해, 제2 수평공간(HS2)은 보조 채널막(131)과 제1 보호막(175) 사이와 제1 보호막(175)과 제3 보호막(179) 사이로 연장될 수 있다. 또한, 제1 보호막(175) 및 제3 보호막(179)은 제2 보호막(177)에 비해 웰 구조(WE)를 향해 돌출된 상태로 잔류될 수 있다.
도 11e를 참조하면, ST19 단계는 슬릿(SI) 및 제2 수평공간(HS2)을 통해 데이터 저장막(153), 및 터널 절연막(155)을 제거한다. 이로써, 타겟으로 하는 수평공간(HSP)이 개구된다. 게이트 적층체(GST)를 관통하여 웰 구조 내부로 연장된 채널기둥(CHP)의 측벽은 수평공간(HSP)에 의해 노출된다.
수평공간(HSP)을 형성하기 위해 데이터 저장막(153)을 제거하는 동안, 제3 보호막(179)이 제거되어 제2 보호막(177)이 노출될 수 있다. 제2 보호막(177)은 데이터 저장막(153)과 다른 식각률을 가지므로 데이터 저장막(153)을 제거하는 동안 제거되지 않고 잔류하여 게이트 적층체(GST) 및 스페이서 절연막(173)을 보호할 수 있다. 이 후, 데이터 저장막(153) 제거로 노출된 터널 절연막(155)을 제거하는 동안, 제2 보호막(177)이 제거되어 제1 보호막(175)이 노출될 수 있다. 제1 보호막(175)은 터널 절연막(155)과 다른 식각률을 가지므로 터널 절연막(155)을 제거하는 동안 제거되지 않고 잔류하여 게이트 적층체(GST) 및 스페이서 절연막(173)을 보호할 수 있다.
수평공간(HSP)을 개구하는 단계에서 보조 채널막(131)과 채널기둥(CHP) 사이의 다층 메모리막의 일부 및 웰 구조(WE)와 채널기둥(CHP) 사이의 다층 메모리막의 일부를 제거할 수 있다. 이로써, 보조 채널막(131)과 채널기둥(CHP) 사이에 제1 링 타입 홈(RA1)이 형성되고, 웰 구조(WE)와 채널기둥(CHP) 사이에 제2 링 타입 홈(RA2)이 형성될 수 있다.
수평공간(HSP)에 의해 다층 메모리막은 게이트 적층체(GST)와 채널기둥(CHP) 사이에 배치된 제1 다층 메모리 패턴(ML1)과 채널기둥(CHP)과 웰 구조(WE) 사이에 배치된 제2 다층 메모리 패턴(ML2)으로 분리된다.
도 3을 참조하면, ST19 단계 이후, 갭필 절연막을 감싸는 셀렉트 채널 패턴을 형성하기 위한 ST21 단계를 실시할 있다.
도 12a 내지 도 12c는 도 3에 도시된 ST21 단계의 일 실시 예를 설명하기 위한 단면도들이다.
도 12a를 참조하면, ST21 단계는 수평공간(HSP)의 표면 및 슬릿(SI)의 표면을 따라 반도체막(181)을 형성하는 단계를 포함할 수 있다. 반도체막(181)은 수평공간(HSP)에 의해 노출된 채널기둥(CHP)의 측벽 및 웰 구조(WE)에 직접 접촉된다. 반도체막(181)은 수평공간(HSP)에 의해 노출된 보조 채널막(131)에 직접 접촉될 수 있다.
반도체막(181)은 채널로 이용되는 막이다. 반도체막(181)은 다양한 물질로 형성될 수 있으며, 예를 들어 폴리 실리콘막일 수 있다. 반도체막(181)은 채널기둥(CHP), 웰 구조(WE), 및 보조 채널막(131) 중 적어도 하나를 시드층으로 하는 선택적 성장 방식(예를 들어, SEG: Selective Epitaxial Growth)을 이용하여 형성될 수 있다. 이와는 다르게, 반도체막(181)은 증착 방식(예를 들어, CVD: chemical vapor deposition)을 이용하여 형성될 수 있다. 도 12a는 증착 방식을 이용하여 반도체막(181)을 형성하는 경우를 예시하고 있으나, 본 발명은 이에 제한되지 않는다. 증착 방식을 이용하는 경우, 반도체막(181)은 채널기둥(CHP)에 연결되어 슬릿(SI) 내부로 연장될 수 있다.
도 12b를 참조하면, ST21 단계는 반도체막(181)의 일부를 제거하여 셀렉트 채널패턴(CHS)을 패터닝하는 단계를 포함할 수 있다. 셀렉트 채널패턴(CHS)은 슬릿(SI)보다 낮은 높이로 잔류하되, 게이트 적층체(GST) 중 웰 구조(WE)에 인접한 하부 셀렉트 게이트 그룹(LSG)의 높이로 잔류한다. 반도체막(181)을 제거하는 공정으로서 에치 백 공정이 이용될 수 있다.
셀렉트 채널패턴(CHS)은 제1 및 제2 링 타입홈들(도 11e의 RA1, RA2)을 채우도록 잔류되고, 웰 구조(WE), 보조 채널막(131), 및 채널기둥(CHP)에 직접 접촉되도록 잔류된다.
도 12c를 참조하면, ST21 단계는 셀렉트 채널패턴(CHS)에 의해 개구된 슬릿(SI) 및 수평공간(HSP)을 절연물(183)로 채우는 단계를 더 포함할 수 있다. 절연물(183)은 후속 공정에서 식각되어 갭필 절연패턴으로서 패터닝될 수 있다.
도 13a 및 도 13b는 도 3에 도시된 ST21 단계의 다른 실시 예를 설명하기 위한 단면도들이다.
도 13a를 참조하면, ST21 단계는 도 12a에서 상술한 바와 같이 수평공간(HSP)의 표면 및 슬릿(SI)의 표면을 따라 반도체막(181)을 형성하는 단계를 포함할 수 있다. 이 후, 반도체막(181)을 셀렉트 채널패턴으로 패터닝하기 전, 반도체막(181)에 의해 개구된 슬릿(SI)과 수평공간(HSP) 내부를 절연물(283)로 채울 수 있다.
도 13b를 참조하면, ST21 단계는 절연물(283)을 에치-백 등의 식각 공정으로 1차 식각하는 단계를 더 포함할 수 있다. 1차 식각된 절연물(283)의 높이는 슬릿(SI)보다 낮은 높이로 잔류하되, 게이트 적층체(GST) 중 웰 구조(WE)에 인접한 하부 셀렉트 게이트 그룹(LSG)의 높이로 잔류한다.
ST21 단계는 1차 식각된 절연물(283)을 식각 베리어로 이용하여 반도체막(181)을 식각함으로써, 셀렉트 채널패턴(CHS)을 패터닝하는 단계를 포함할 수 있다. 1차 식각된 절연물(283)은 후속 공정에서 2차 식각되어 갭필 절연패턴으로서 패터닝될 수 있다.
상술한 바와 같이, ST21 단계에서 다양한 방식을 이용하여, 절연물을 감싸는 셀렉트 채널 패턴(CHS)을 형성할 수 있다.
도 3을 참조하면, ST21 단계 이후, 소스 정션 형성을 위한 ST23 단계를 실시할 수 있다.
도 14a 내지 도 14c는 도 3에 도시된 ST23 단계를 설명하기 위한 단면도들이다.
도 14a를 참조하면, ST23 단계는 도 12c 또는 도 13b에 도시된 절연물(128 또는 283)의 높이를 낮추기 위한 식각 공정을 실시하여 갭필 절연패턴(FI)을 패터닝하는 단계를 포함할 수 있다.
갭필 절연패턴(FI)은 슬릿(SI) 내부로 돌출된 셀렉트 채널패턴(CHS)의 단부가 노출되도록 절연물(128 또는 283)을 리세스함으로써 형성될 수 있다. 갭필 절연패턴(FI)은 수평공간(HSP) 내부를 채우도록 잔류하고, 셀렉트 패턴(CHS)은 갭필 절연패턴(FI)을 감싸고 갭필 절연패턴(FI)보다 슬릿(SI) 내부로 돌출되어 슬릿(SI)의 측벽 상부로 연장된 형태를 갖는다.
도 14b를 참조하면, ST23 단계는 제2 도전형의 불순물을 주입하여 도핑 영역(DA)을 형성하는 단계를 포함한다. 제2 도전형의 불순물은 캡핑 패턴(163)에 포함된 불순물과 동일한 도전형이고, 웰 구조(WE)에 포함된 불순물과 다른 도전형일 수 있다. 도핑 영역(DA)을 형성하기 위해 플라즈마 도핑 또는 틸트 이온주입 공정이 이용될 수 있다.
도핑 영역(DA)은 갭필 절연패턴(FI)보다 돌출된 셀렉트 채널패턴(CHS)의 단부의 표면으로부터 일정 두께까지 제2 도전형이 불순물을 주입함으로써 형성될 수 있다.
도 14c를 참조하면, ST23 단계는 도핑 영역(DA)에 주입된 제2 도전형의 불순물이 도핑 영역(DA)으로부터 셀렉트 채널패턴(CHS) 내부로 확산되고, 제2 도전형의 불순물이 활성화되도록 열처리하는 단계를 더 포함할 수 있다. 열처리 단계를 통해, 갭필 절연패턴(FI)보다 돌출된 셀렉트 채널패턴(CHS) 내부에 소스 정션(SJ)이 형성된다. 소스 정션(SJ)은 게이트 적층체(GST)의 하부 셀렉트 게이트 그룹(LSG)의 높이에 배치되어 소스 셀렉트 트랜지스터의 채널 역할을 할 수 있다.
도 3을 참조하면, ST23단계 이후, 공통소스 라인 형성을 위한 ST25 단계를 실시할 수 있다.
도 15a 및 도 15b는 도 3에 도시된 ST25 단계를 설명하기 위한 단면도들이다.
도 15a를 참조하면, ST25 단계는 소스 정션(SJ)을 포함하는 셀렉트 채널패턴(CHS)에 의해 개구된 슬릿(SI)의 내부가 완전히 채워지도록 도전물(191)을 형성하는 단계를 포함할 수 있다. 도전물(191)은 실리사이드막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도전물(191)은 단일막으로 형성되거나, 다중층으로 형성될 수 있다.
도 15b를 참조하면, ST25 단계는 게이트 적층체(GST)의 상면이 노출되도록 도전물(191)을 평탄화하는 단계를 포함할 수 있다. 평탄화는 화학적기계적연마(CMP: Chemical Mechanical Polishing)등의 방식으로 실시될 수 있다. 도전물(191)은 평탄화에 의해 공통 소스라인(CSL)으로서 패터닝될 수 있다.
공통 소스라인(CSL)은 갭필 절연패턴(FI) 위에 배치되고 소스 정션(SJ)에 직접 접촉된다. 공통 소스라인(CSL)은 슬릿(SI) 내부를 향해 소스 정션(SJ)보다 높게 돌출된다.
게이트 적층체(GST)의 상면을 덮는 스페이서 절연막(173) 일부 및 제1 보호막(175)의 일부는 평탄화에 의해 제거될 수 있다. 이로써, 스페이서 절연막(173) 및 제1 보호막(175)은 슬릿(SI) 내부에 절연 스페이서(SP)로서 패터닝될 수 있다.
공통 소스라인(CSL)은 절연 스페이서(SP) 및 소스 정션(SJ)에 의해 채워지지 않은 슬릿(SI) 내부의 나머지 공간을 완전히 채우도록 형성될 수 있다.
도면에 도시되진 않았으나, 공통 소스라인(CSL)을 형성한 후 비트 라인을 형성하기 위한 후속 공정들을 진행할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 단면도이다. 이하의 도면에서 제1 방향(I) 및 제3 방향(Ⅲ)은 도 1에서 상술한 제1 방향(I) 및 제3 방향(Ⅲ)에 대응된다.
도 16을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 웰 구조(WE), 셀렉트 채널패턴(CHS), 셀 플러그들(PL), 게이트 적층체들(GST), 슬릿(SI), 공통 소스라인(CSL), 및 비트 라인(BL)을 포함할 수 있다.
웰 구조(WE)는 도 1에서 상술한 바와 같이 하부 콘택(203) 및 라우팅 배선(RL) 중 적어도 어느 하나를 통해 웰 구조(WE) 아래에 배치된 회로부(미도시)에 전기적으로 연결될 수 있다. 도 16에 도시된 하부 콘택(203) 및 라우팅 배선(RL)은 도 1에서 상술한 바와 동일한 구조 및 동일한 물질들로 형성될 수 있다.
웰 구조(WE)는 도 1에서 상술한 바와 동일한 구조 및 동일한 물질들로 형성될 수 있다.
게이트 적층체들(GST) 각각은 게이트 절연막(GI), 게이트 절연막(GI) 상에 한 층씩 교대로 적층된 도전 패턴들(CP1 내지 CPn) 및 층간 절연막들(ILD)을 포함할 수 있다. 도전 패턴들(CP1 내지 CPn), 층간 절연막들(ILD), 및 게이트 절연막(GI)은 도 1에서 상술한 바와 동일한 구조 및 동일한 물질들로 형성될 수 있다.
게이트 적층체들(GST)은 수평공간(HSP)을 사이에 두고 웰 구조(WE)로부터 이격된다. 게이트 적층체들(GST)과 웰 구조(WE) 사이에 배치된 수평공간(HSP)은 슬릿(SI)에 연결되지 않는다. 보다 구체적으로, 수평공간(HSP)과 슬릿(SI)은 셀렉트 채널패턴(CHS)에 의해 서로 격리된다. 슬릿(SI)은 서로 이웃한 게이트 적층체들(GST) 사이에서 상부 방향인 제3 방향(Ⅲ) 뿐 아니라, 도 1에서 상술한 제2 방향(Ⅱ)으로 연장된다.
슬릿(SI)은 공통 소스라인(CSL)으로 채워진다. 공통 소스라인(CSL)은 도전막으로 형성된다. 예를 들어, 공통 소스라인(CSL)은 실리사이드막, 금속막, 및 도프트 실리콘막 등 다양한 물질로 형성될 수 있다. 슬릿(SI)의 측벽 상에 절연 스페이서(SP)가 형성될 수 있다. 절연 스페이서(SP)는 공통 소스라인(CSL)과 게이트 적층체(GST) 사이에 배치된다. 절연 스페이서(SP)는 도전 패턴들(CP1 내지 CPn)을 공통 소스라인(CSL)으로부터 절연시키기에 충분한 두께로 형성될 수 있다. 절연 스페이서(SP)는 산화막으로 형성될 수 있다.
셀 플러그들(PL)은 슬릿(SI) 양측에 배치된 게이트 적층체들(GST)을 관통하고, 웰 구조(WE) 내부로 연장될 수 있다. 셀 플러그들(PL) 각각은 채널기둥(CHP), 제1 다층 메모리 패턴(ML1), 제2 다층 메모리 패턴(ML2), 및 캡핑 패턴(263)을 포함할 수 있다. 셀 플러그들(PL) 각각은 코어 절연막(261)을 더 포함할 수 있다.
채널기둥(CHP), 제1 다층 메모리 패턴(ML1), 제2 다층 메모리 패턴(ML2), 및 캡핑 패턴(263), 및 코어 절연막(261) 각각의 구조 및 이들 각각을 구성하는 물질막들은 도 1에서 상술한 바와 동일하다.
층간 절연막들(ILD)과 게이트 절연막(GI)을 포함하는 절연막들과 도전 패턴들(CP1 내지 CPn) 사이의 계면들과 제1 다층 메모리 패턴(ML1)과 도전 패턴들(CP1 내지 CPn) 사이의 계면들 각각에 제2 블로킹 절연막(282)이 더 형성될 수 있다. 제2 블로킹 절연막(282)은 절연 스페이서(SP)와 절연막들(GI, ILD) 사이와, 셀렉트 채널패턴(CHS)과 절연 스페이서(SP) 사이로 연장될 수 있다. 제2 블로킹 절연막(282)은 제1 및 제2 다층 메모리 패턴(ML1 및 ML2) 각각에 포함된 제1 블로킹 절연막(251)보다 유전상수가 높은 절연물로 형성될 수 있다. 예를 들어, 제2 블로킹 절연막(282)은 알루미늄 산화물로 형성될 수 있다.
셀렉트 채널패턴(CHS)은 웰 구조(WE)와 게이트 적층체(GST) 사이의 수평공간(HSP) 내에 배치된다. 셀렉트 채널패턴(CHS) 내부에 갭(284)이 정의될 수 있다. 갭(284)은 빈 공간을 포함하는 에어갭일 수 있다. 갭(284)은 본 발명의 실시 예에 따른 반도체 장치를 제조하는 과정에서 형성될 수 있다. 셀렉트 채널패턴(CHS)은 웰 구조(WE)에 접촉되는 부분과, 공통 소스라인(CSL)에 접촉되는 부분을 포함할 수 있다. 웰 구조(WE)에 접촉되는 셀렉트 채널패턴(CHS)의 일부분과 공통 소스라인(CSL)에 접촉되는 셀렉트 채널패턴(CHS)의 일부분 사이에 갭(284)이 배치된다.
셀렉트 채널패턴(CHS)은 수평공간(HSP) 내부를 지나는 채널기둥(CHP)의 측벽 상으로 연장되어 채널기둥(CHP)에 직접 접촉된다. 공통 소스라인(CSL)은 셀렉트 채널패턴(CHS)의 일부에 접촉된다. 셀렉트 채널패턴(CHS)의 내부에 소스 정션(SJ)이 분포한다. 공통 소스라인(CSL)은 셀렉트 채널패턴(CHS) 내부에 형성된 소스 정션(SJ)에 접촉된다. 소스 정션(SJ)은 셀렉트 채널패턴(CHS) 내부의 영역으로서, 불순물이 분포된 영역이다. 웰 구조(WE) 내부에 제1 도전형의 불순물이 분포되고, 소스 정션(SJ)에는 제1 도전형과 다른 제2 도전형의 불순물이 분포된다. 셀렉트 채널패턴(CHS)은 반도체막으로 형성된다. 예를 들어, 셀렉트 채널패턴(CHS)은 실리콘막으로 형성될 수 있다.
셀렉트 채널패턴(CHS)은 채널기둥(CHP)에 웰 구조(WE) 및 소스 정션(SJ)을 전기적으로 연결하는 역할을 할 수 있다. 셀렉트 채널패턴(CHS)과 게이트 적층체(GST) 사이에 보조 채널막(231)이 더 배치될 수 있다. 보조 채널막(231)은 도 1에서 상술한 바와 동일한 구조 및 동일한 물질로 형성될 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLCT)를 경유하여 채널기둥(CHP) 및 캡핑 패턴(263)에 전기적으로 연결될 수 있다. 비트 라인(BL) 및 비트 라인 콘택 플러그(BLCT) 각각은 도 1에서 상술한 바와 동일한 구조로 형성될 수 있다.
도 17a 내지 도 17i는 도 16에 도시된 반도체 장치의 제조방법을 나타내는 단면도들이다. 도 17a 내지 도 17i는 도 16에 도시된 하부 콘택(203) 및 라우팅 배선(RL)을 형성한 이후에 실시되는 공정들을 나타낸다.
도 17a를 참조하면, 도 4b에서 상술한 공정들을 이용하여 웰 구조(WE)를 형성한다. 이어서, 희생그룹(SA)을 웰 구조(WE) 상에 형성한다. 희생그룹(SA)은 웰 구조(WE) 상에 순차로 적층된 제1 내지 제3 희생막들(221, 223, 225)을 포함할 수 있다. 제1 내지 제3 희생막들(221, 223, 225) 도 5에서 상술한 물질들로 형성될 수 있다.
이 후, 희생그룹(SA) 상에 보조 채널막(231)을 형성할 수 있다. 보조 채널막(231)은 도 6에서 상술한 바와 동일한 물질로 형성될 수 있다.
이어서, 희생그룹(SA) 또는 보조 채널막(231) 상에 적층체(STA)를 형성한다. 적층체(STA)는 한 층씩 교대로 적층된 제1 물질막들(241) 및 제2 물질막들(243)을 포함할 수 있다. 제1 물질막들(241) 및 제2 물질막들(243)은 도 7에서 상술한 바와 같이 다양한 물질들로 형성될 수 있다.
이 후, 도 8a 내지 도 8c에서 상술한 공정들을 이용하여 적층체(STA)를 관통하고, 웰 구조(WE)로 내부로 연장된 셀 플러그들(PL)을 형성한다. 셀 플러그들(PL)은 제1 그룹(G1)과 제2 그룹(G2)으로 구분될 수 있다.
셀 플러그들(PL) 각각은 적층체(STA)를 관통하여 웰 구조(WE) 내부로 연장된 홀(H) 내부에 형성될 수 있다. 셀 플러그들(PL) 각각은 다층 메모리막(ML), 채널기둥(CHP), 코어 절연막(261), 및 캡핑 패턴(263)을 포함할 수 있다. 다층 메모리막(ML)은 도 8b에서 상술한 바와 같이 제1 블로킹 절연막(251), 데이터 저장막(253), 및 터널 절연막(255)을 포함할 수 있다.
계속해서, 적층체(STA) 및 보조 채널막(231)를 관통하여 희생그룹(SA) 내부로 연장된 슬릿(SI)을 형성한다. 슬릿(SI)은 제1 그룹(G1)의 셀 플러그들(G1) 및 제2 그룹의 셀 플러그들(G2) 사이에 형성된다. 적층체(STA)는 슬릿(SI)에 의해 제1 그룹의 셀 플러그들(G1)을 감싸는 제1 서브 적층체와, 제2 그룹의 셀 플러그들(G2)을 감싸는 제2 서브 적층체로 분리될 수 있다.
이 후, 슬릿(SI)의 표면 및 적층체(STA)의 표면을 따라 다층 보호막(MPL)을 컨포멀하게(conformal) 형성한다. 다층 보호막(MPL)은 순차로 적층된 제1 보호막(275), 제2 보호막(277), 및 제3 보호막(279)을 포함할 수 있다. 제1 보호막(275)은 제1 블로킹 절연막(251)과 다른 식각률을 갖는 절연물로 형성되고, 제2 보호막(277)은 데이터 저장막(253)과 다른 식각률을 갖는 절연물로 형성되고, 제3 보호막(279)은 터널 절연막(255)과 다른 식각률을 갖는 절연물로 형성될 수 있다. 제1 보호막(275) 및 제3 보호막(279)은 데이터 저장막(253)과 동일한 물질로 형성될 수 있다. 구체적인 예를 들면, 제1 보호막(275) 및 제3 보호막(279)은 질화막으로 형성될 수 있다. 제2 보호막(277)은 산화막으로 형성될 수 있다.
도 17b를 참조하면, 도 11b 내지 도 11e에서 상술한 공정을 이용하여 수평 공간(HSP)과, 제1 및 제2 다층 메모리 패턴들(ML1 및 ML2)을 형성한다.
수평공간(HSP)은 도 17a에 도시된 희생그룹(SA)이 제거된 영역으로서, 보조 채널막(231)과 웰 구조(WE) 사이에서 개구되는 영역이고, 슬릿(SI)에 연결된다.
제1 및 제2 다층 메모리 패턴들(ML1 및 ML2)은 수평공간(HSP)에 의해 개구된 제1 블로킹 절연막(251), 데이터 저장막(253), 및 터널 절연막(255)을 제거하여 채널기둥들(CHP)의 측벽을 노출하는 과정에서 서로 분리된다.
도 17a에서 상술한 다층 보호막(MPL), 제1 희생막(121) 및 제3 희생막(125)은 제1 및 제2 다층 메모리 패턴들(ML1 및 ML2)과 수평공간(HSP)을 형성하기 위한 식각 공정들을 진행하는 동안 보호막 역할을 할 수 있다. 이로써, 보조 채널막(231) 및 웰 구조(WE)의 손상이 최소화될 수 있고, 제1 보호막(275)이 적층체(STA)를 보호하도록 잔류될 수 있다.
도 17c를 참조하면, 수평공간(HSP)의 표면 및 슬릿(SI)의 표면을 따라 반도체막(281)을 형성하는 단계를 포함할 수 있다. 반도체막(281)은 수평공간(HSP)에 의해 노출된 채널기둥(CHP)의 측벽 및 웰 구조(WE)에 직접 접촉된다. 반도체막(281)은 수평공간(HSP)에 의해 노출된 보조 채널막(231)에 직접 접촉될 수 있다.
반도체막(281)은 채널로 이용되는 막으로서, 불순물이 도핑되지 않은 언도프트막이다. 반도체막(281)은 다양한 물질로 형성될 수 있으며, 예를 들어 폴리 실리콘막일 수 있다. 반도체막(281)은 증착 방식(예를 들어, CVD: chemical vapor deposition)을 이용하여 형성될 수 있다. 반도체막(281)은 슬릿(SI) 하부의 수평공간(HSP)에 에어갭 등의 갭(284)이 정의되도록 증착된다.
슬릿(SI)의 폭을 최소화하는 경우, 반도체막(281)이 슬릿(SI) 하부의 수평 공간(HSP)을 완전히 채우기 전에, 슬릿(SI)의 하단이 반도체막(281)에 의해 막힐 수 있다. 이에 따라, 슬릿(SI) 아래에 배치된 수평공간(HSP)의 내부에 갭(284)이 정의될 수 있다. 슬릿(SI)의 폭을 최소화하면, 메모리 블록 사이즈를 줄일 수 있다.
갭(284)은 서로 다른 그룹의 셀 플러그들(PL) 사이에 형성될 수 있다. 예를 들어, 갭(284)은 제1 그룹의 셀 플러그들(G1)과 제2 그룹의 셀 플러그들(G2) 사이에 형성될 수 있다. 또한, 갭(284)은 제1 그룹(G1)에 포함된 셀 플러그들(PL) 사이 또는 제2 그룹(G2)에 포함된 셀 플러그들(PL) 사이에 형성될 수 있다.
도 17d를 참조하면, 반도체막(281)의 일부를 식각하여 셀렉트 채널패턴(CHS)을 형성한다. 반도체막(281)의 식각 공정은 갭(284)이 셀렉트 채널패턴(CHS)에 의해 슬릿(SI)으로부터 격리된 상태로 잔류되도록 제어된다. 셀렉트 채널패턴(CHS)을 형성하기 위한 식각 공정 동안, 제1 보호막(275)이 적층체(STA)를 보호할 수 있다. 반도체막(281)을 식각하는 공정은 습식 식각 공정과 에치백 공정을 이용하여 실시될 수 있다.
이어서, 슬릿(SI)을 통해 노출된 보조 채널막(231)의 일부와 셀렉트 채널패턴(CHS)의 일부를 산화시켜 제4 보호막(285)을 형성할 수 있다.
이어지는 후속 공정은 적층체(STA)를 구성하는 제1 물질막들(241) 및 제2 물질막들(243)의 종류에 따라 다양한 방식으로 진행될 수 있다.
예를 들어, 제1 물질막들(241)이 희생용 도전물로 형성되고, 제2 물질막들(243)이 도전 패턴들을 위한 도전물로 형성된 경우, 제1 물질막들(241)이 슬릿(SI)을 통해 산화막과 같은 절연물로 대체될 수 있다.
또는, 제1 물질막들(241)이 절연물로 형성되고, 제2 물질막들(243)이 도전 패턴들을 위한 도전물로 형성된 경우, 도 17e 및 도 17f를 참조하여 후술되는 공정을 생략하고, 도 17g에 후술되는 공정을 이어서 실시할 수 있다.
또는 제1 물질막들(241)이 절연물로 형성되고, 제2 물질막들(243)이 희생용 절연물로 형성된 경우, 도 17e 및 도 17f에 도시된 바와 같이, 제2 물질막들(243)을 도전패턴들로 대체하기 위한 공정을 실시할 수 있다.
도 17e를 참조하면, 도 17d에 도시된 제2 물질막들(243)을 슬릿(SI)을 통해 선택적으로 제거하여 개구부들(OP)을 형성할 수 있다.
도 17f를 참조하면, 도 17e에 도시된 개구부들(OP) 내부에 도전패턴들(CP1 내지 CPn)을 형성한다. 도전패턴들(CP1 내지 CPn)을 형성하기 전, 개구부들(OP) 각각의 표면 및 슬릿(SI)의 표면을 따라 컨포멀하게 제2 블로킹 절연막(282)을 더 형성할 수 있다.
상술한 바와 같은 다양한 방식을 이용하여 절연막들 및 도전패턴들이 교대로 적층된 게이트 적층체(GST)가 형성된다.
도 17g를 참조하면, 게이트 적층체(GST)를 형성한 이 후, 슬릿(SI)에 인접한 셀렉트 채널패턴(CHS) 및 보조 채널막(231) 내부에 불순물을 제1 농도로 주입한다. 이로써, 제1 도핑영역(DA1)이 형성된다. 이 때, 불순물은 웰 구조(WE)에 주입된 제1 도전형의 불순물과 다른 제2 도전형의 불순물이 주입된다. 제2 도전형의 불순물은 n 타입일 수 있다.
도 17h를 참조하면, 슬릿(SI)의 측벽 상에 절연 스페이서(SP)를 형성한다. 절연 스페이서(SP)는 산화물로 형성될 수 있다.
이어서, 절연 스페이서(SP)에 의해 차단되지 않은 셀렉트 채널패턴(CHS) 내부에 제2 도전형의 불순물을 제2 농도로 주입한다. 제2 농도는 제1 농도보다 높다. 이로써, 제1 도핑영역(DA1) 내부에 제2 도핑영역(DA2)이 형성된다.
도 17g 및 도 17h에서 상술한 제2 도전형의 불순물을 주입하는 동안, 제2 블로킹 절연막(282) 및 제4 보호막(285)은 버퍼막 역할을 하여 셀렉트 채널패턴(CHS)의 손상을 방지할 수 있다.
제1 도핑 영역(DA1) 및 제2 도핑 영역(DA2)은 소스 정션(SJ)으로 이용될 수 있다.
도 17i를 참조하면, 소스 정션(SJ)의 제2 도핑 영역(DA2)이 노출되도록 슬릿(SI)의 바닥면 상에 잔류된 제2 블로킹 절연막(282) 및 제4 보호막(285)을 식각할 수 있다.
이어서, 슬릿(SI)의 내부가 완전히 채워지도록 공통 소스라인(CSL)을 형성할 수 있다. 공통 소스라인(CSL)은 실리사이드막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 공통 소스라인(CSL)은 단일막으로 형성되거나, 다중층으로 형성될 수 있다. 공통 소스라인(CSL)을 형성하는 단계는 도전물로 슬릿(SI) 내부를 채우는 단계, 및 게이트 적층체(GST)의 상면이 노출되도록 도전물을 평탄화하는 단계를 포함할 수 있다.
도면에 도시되진 않았으나, 공통 소스라인(CSL)을 형성한 후 비트 라인을 형성하기 위한 후속 공정들을 진행할 수 있다.
도 18a 및 도 18b는 본 발명의 실시 예들에 따른 반도체 장치들에서 전류 이동 경로를 설명하기 위한 단면도들이다. 도 18a는 도 15b의 A영역에 대응되는 반도체 장치 일부를 도시한 것이며, 도 18b는 도 17i의 B영역에 대응되는 반도체 장치 일부를 도시한 것이다. 이하, 도 18a 및 도 18b를 참조하여, 본 발명의 실시 예들에 따른 반도체 장치들의 특징들을 서로 비교하여 설명한다.
도 18a 및 도 18b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치는 웰 구조(WE), 채널기둥들(CHP), 게이트 적층체들(GST), 반도체 패턴(181P 또는 281P), 소스 정션(SJ), 공통 소스라인(CSL), 및 절연 스페이서(SP)를 포함할 수 있다. 본 발명의 실시 예들에 따른 반도체 장치는 보조 채널막(131 또는 231)을 더 포함할 수 있다.
웰 구조(WE) 하부에 반도체 장치를 구동하기 위한 회로부(미도시)를 배치하는 경우, 회로부는 단결정 실리콘 기판(미도시)상에 형성될 수 있다. 이 경우, 웰 구조(WE)는 회로부를 포함하는 단결정 실리콘 기판 상에 배치되고, 도프트 반도체막으로 형성될 수 있다. 웰 구조(WE)는 도 1 및 도 16에서 상술한 바와 같이, 제1 도전형의 불순물을 포함하는 도프트 반도체막으로 형성될 수 있다. 보다 구체적으로, 웰 구조(WE)는 p형 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다.
채널기둥들(CHP)은 슬릿(SI)의 일측에 배치된 게이트 적층체(GST)를 관통하는 제1 채널기둥(1)과 슬릿(SI)의 타측에 배치된 게이트 적층체(GST)를 관통하는 제2 채널기둥(2)으로 구분될 수 있다. 이러한 정의에 따르면, 슬릿(SI)은 제1 채널기둥(1)과 제2 채널기둥(2) 사이에 배치된다. 제1 채널기둥(1)과 제2 채널기둥(2)은 웰 구조(WE) 내부로부터 상부 방향인 제3 방향(Ⅲ)을 따라 연장된다.
반도체 패턴(181P 또는 281P)은 도 1 및 도 16에서 상술한 셀렉트 채널패턴(CHS)으로서, 소스 정션(SJ)을 포함한다. 반도체 패턴(181P 또는 281P)은 반도체막을 패터닝하여 형성될 수 있다. 보다 구체적으로 반도체 패턴(181P 또는 281P)은 폴리 실리콘막으로 형성될 수 있다.
반도체 패턴(181P 또는 281P)은 웰 구조(WE)와 게이트 적층체들(GST) 사이에 형성된 수평 공간(HSP) 내부에 갭(184 또는 284)이 정의될 수 있도록 수평 공간(HSP)이 표면 상에 컨포멀하게 형성된다. 반도체 패턴(181P 또는 281P)은 제1 채널기둥(1)과 제2 채널기둥(2) 사이에 연결된다. 반도체 패턴(181P 또는 281P) 내부의 갭(184 또는 284)은 제1 채널기둥(1)과 제2 채널기둥(2) 사이에서 반도체 패턴(181P 또는 281P)의 중심영역 형성된다. 갭(184 또는 284)은 절연물로 채워지거나, 에어갭으로서 잔류될 수 있다. 갭(184 또는 284)은 반도체막의 형성 방식, 반도체막의 형성 조건, 슬릿(SI)의 폭 등에 따라 다양한 형태로 형성될 수 있다.
예를 들어, 도 18a를 참조하면, 갭(184)은 게이트 적층체들(GST) 사이의 슬릿(SI) 내부로 연장될 수 있다. 슬릿(SI)을 향하는 갭(184)의 일부 영역은 공통 소스라인(CSL)으로 채워질 수 있다. 공통 소스라인(CSL) 아래에 배치된 갭(184)의 나머지 일부영역은 갭필 절연패턴(FI)으로 채워질 수 있다.
다른 예를 들어, 도 18b를 참조하면, 갭(284)은 공통 소스라인(CSL)으로부터 이격되고, 슬릿(SI)으로부터 차단된 형태로 잔류할 수 있다. 이 경우, 반도체 패턴(281P)은 공통 소스라인(CSL)의 바닥면을 따라 연장된다. 갭(284)의 내부는 빈 공간으로서 잔류할 수 있다.
도 18a 및 도 18b를 참조하면, 반도체 패턴(181P 또는 281P)은 수직부들(VP), 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)은 도 1 및 도 2에서 상술한 제2 수평부(HP2)에 대응되고, 제2 부분(P2)은 도 1 및 도 2에서 상술한 제1 수평부(HP1)를 포함수 할 있다. 수직부들(VP)은 제1 채널기둥(1) 및 제2 채널기둥(2)을 감싸는 부분들이다. 제1 부분(P1)은 웰 구조(WE)에 접촉되는 부분으로서, 제1 채널기둥(1) 및 제2 채널기둥(2)의 연장방향인 제3 방향(Ⅲ)에 교차되는 수평방향을 따라 연장된다. 수평방향은 도 1에 도시된 제1 방향(I) 및 제2 방향(Ⅱ)에 나란한 방향이다. 제2 부분(P2)은 갭(184 또는 284)을 사이에 두고 제1 부분(P1) 위에 배치되는 부분이다. 제1 부분(P1) 및 제2 부분(P2)은 수직부들(VP)로부터 연장된다. 소스 정션(SJ)은 반도체 패턴(181P 또는 281P)의 제2 부분(P2) 내부에 형성된다.
소스 정션(SJ)은 갭(184 또는 284)을 사이에 두고 웰 구조(WE) 위에 배치된다. 소스 정션(SJ)은 도 1 및 도 16에서 상술한 바와 같이, 제1 도전형과 다른 제2 도전형의 불순물이 분포된 도핑 영역이다. 보다 구체적으로, 소스 정션(SJ)은 n형 불순물을 포함하는 도핑 영역일 수 있다.
공통 소스라인(CSL)은 게이트 적층체들(GST) 사이의 슬릿(SI) 내부에 배치된다. 공통 소스라인(CSL)은 소스 정션(SJ)에 접촉된다.
도 18a를 참조하면, 반도체 패턴(181P)의 제2 부분(P2) 및 소스 정션(SJ)은 게이트 적층체들(GST) 각각과 공통 소스라인(CSL) 사이로 연장될 수 있다. 이 때, 반도체 패턴(181P)의 제2 부분(P2) 및 소스 정션(SJ)은 공통 소스라인(CSL), 제1 채널기둥(1) 및 제2 채널기둥(2) 각각보다 낮은 높이로 연장된다.
도 18b를 참조하면, 갭(284)이 공통 소스라인(CSL)을 향하여 개구되지 않도록 반도체 패턴(281P)의 제2 부분(P2)은 공통 소스라인(CSL)의 바닥면을 따라 연장된다. 제2 부분(P2) 내부에 분포된 소스 정션(SJ)은 도 16에서 상술한 바와 같이 제1 도핑 영역(DA1) 및 제2 도핑 영역(DA2)을 포함할 수 있다. 공통 소스라인(CSL)은 상대적으로 높은 농도로 제2 도전형의 불순물을 포함하는 제2 도핑 영역(DA2)에 접촉되도록 형성된다.
도 18a 및 도 18b를 참조하면, 게이트 적층체들(GST)은 반도체 패턴(181P 또는 281P)보다 상부방향(제3 방향(Ⅲ))을 향하여 돌출된 제1 채널기둥(1) 기둥의 일부 및 제2 채널기둥(2)의 일부를 각각 감싼다. 게이트 적층체들(GST) 각각은 교대로 적층된 절연막들(GI, ILD) 및 도전패턴들(CP1 내지 CP4)을 포함한다.
게이트 적층체들(GST)과 반도체 패턴(181P 또는 281P)의 제2 부분(P2) 사이에 보조 채널막(131 또는 231)이 더 배치될 수 있다. 소스 정션(SJ)은 보조 채널막(131 또는 231)의 내부에도 형성될 수 있다.
게이트 절층체들(GST)과 공통 소스라인(CSL)은 절연 스페이서(SP)에 의해 서로 절연될 수 있다. 웰 구조(WE)와 채널기둥들(CHP) 사이에 제2 다층 메모리 패턴들(ML2)이 배치되고, 게이트 적층체들(GST)과 채널기둥들(CHP) 사이에 제1 다층 메모리 패턴(ML1)이 배치된다. 반도체 패턴(181P 또는 281P)의 수직부들(VP) 각각은 그에 대응하는 제1 다층 메모리 패턴(ML1)과 제2 다층 메모리 패턴(ML1) 사이에서 그에 대응하는 채널기둥(CHP)에 접촉된다.
본 발명의 실시 예들에 따르면, 반도체 패턴(181P 또는 281P)의 제1 부분(P1)은 제1 도전형의 불순물을 포함하는 웰 구조(WE)에 전기적으로 연결되고, 반도체 패턴(181P 또는 281P)의 제2 부분(P2)은 제2 도전형인 n형 불순물이 분포된 소스 정션(SJ)을 포함한다. 또한, 본 발명의 실시 예들은 웰 구조(WE)에 접촉된 반도체 패턴(181P 또는 281P)의 제1 부분(P1)과, 소스 정션(SJ)으로 이용되는 반도체 패턴(181P 또는 281P)의 제2 부분(P2)은 갭(184 또는 284)을 통해 물리적으로 격리시킨다. 이에 따라, 프로그램 동작 및 독출 동작 시 전류의 흐름을 공통 소스라인(CSL)을 향하도록 제어할 수 있고, 소거 동작 시 웰 구조(WE)를 통해 홀들을 공급할 수 있다.
보다 구체적으로, 반도체 장치의 독출 동작 동안, 제1 경로(Ir)가 형성될 수 있다. 제1 경로(Ir)는 공통 소스라인(CSL)과 비트 라인(도 1 및 도 16에 도시된 BL) 사이에 연결된 채널기둥(CHP) 내부에 형성된다. 독출 동작 시, 비트 라인(도 1 및 도 16에 도시된 BL)은 소정 레벨로 프리차지될 수 있다. 또한, 독출 동작 시, 드레인 셀렉트 라인으로 이용되는 도전 패턴들(예를 들어, 도 1 및 도 16에 도시된 CPn 및 CPn-1)과 소스 셀렉트 라인으로 이용되는 도전 패턴들(예를 들어, CP1 및 CP2)에 턴-온 전압이 인가될 수 있다. 드레인 셀렉트 라인과 소스 셀렉트 라인으로 이용되는 도전 패턴들을 제외한 나머지 도전 패턴들에 인가되는 전압 레벨이 그들에 연결된 메모리 셀 트랜지스터들의 문턱 전압들보다 높다면, 채널기둥(CHP) 내에 채널이 형성될 수 있고, 비트 라인(도 1 및 도 16에 도시된 BL)의 프리차지 레벨이 공통 소스라인(CSL)에 전기적으로 연결된 접지(미도시)를 통해 디스차지될 수 있다.
반도체 장치의 소거 동작 동안, 제2 경로(Ie)가 형성될 수 있다. 제2 경로(Ie)는 웰 구조(WE)와 비트 라인(도 1 및 도 16에 도시된 BL) 사이에 연결된 채널기둥(CHP) 내부에 형성된다. 소거 동작 시, 웰 구조(WE)에 소거 전압이 인가될 수 있다. 웰 구조(WE)에 인가된 소거 전압에 의해 채널기둥(CHP) 내부에 홀들이 주입될 수 있다.
본 발명의 실시 예들은 소스 정션(SJ)과 웰 구조(WE) 사이에 배치된 갭(184 또는 284)을 통해 소스 정션(SJ)과 웰 구조(WE) 사이의 누설 전류를 줄일 수 있다.
도 19는 본 발명의 실시 예들에 따른 반도체 장치들의 제조방법을 개략적으로 비교한 순서도이다.
도 19를 참조하면, 도 1 및 도 16에 도시된 반도체 장치를 제조하기 위해, 웰 구조 상에 희생그룹을 형성하는 STC1 단계를 실시할 수 있다. STC1단계는 도 5에서 상술한 공정을 이용하여 형성할 수 있다.
도 1 및 도 16에 도시된 반도체 장치를 제조하기 위해, STC1 단계 이후, 적층체를 형성하는 STC3 단계, 셀 플러그를 형성하는 STC5 단계, 슬릿을 형성하는 STC7 단계를 순차로 실시할 수 있다. STC3 단계 이전에는 보조 채널막을 형성하기 위한 공정을 더 실시할 수 있다. 보조 채널막을 형성하는 공정은 도 6에서 상술한 공정을 이용할 수 있다.
STC3 단계는 도 7에서 상술한 공정을 이용하여 실시할 수 있다. STC5 단계는 도 8a 내지 도 8c에서 상술한 공정을 이용하여 실시할 수 있다. STC7 단계는 도 9에서 상술한 공정을 이용하여 실시할 수 있다.
도 1에 도시된 반도체 장치를 제조하기 위해서, STC7 단계 이후 1ST11 단계로부터 1STT17 단계를 실시할 수 있다. 적층체를 구성하는 물질막들에 따라, 1ST11 단계 이전, 1ST9 단계를 더 실시하거나, 1ST9 단계를 생략할 수 있다.
예를 들어, 적층체가 희생막들과 층간 절연막들이 교대로 적층된 구조로 형성된 경우, 희생막들을 도전패턴들로 대체하는 1ST9 단계를 실시할 수 있다. 1ST9단계는 도 10a 및 도 10b에서 상술한 공정들을 이용하여 실시할 수 있다.
1ST11 단계는 슬릿의 표면을 따라 컨포멀하게 스페이서 절연막 및 다층 보호막을 형성하는 단계이다. 1ST11단계는 도 11a에서 상술한 공정들을 이용하여 실시할 수 있다.
1ST13 단계는 슬릿을 통해 희생그룹을 제거하여 수평공간을 형성하는 단계이다. 1ST13 단계는 도 11b 내지 도 11e에서 상술한 공정들을 이용하여 실시할 수 있다.
1ST15 단계는 수평공간 내부에 갭이 정의되도록 수평 공간 및 슬릿의 표면을 따라 컨포멀하게 반도체막을 형성한 후, 반도체막을 패터닝하여 반도체 패턴을 형성하는 단계이다. 1ST15 단계는 도 12a 내지 도 12c에서 상술한 공정들을 이용하여 실시되거나, 도 13a 및 도 13b에서 상술한 공정들을 이용하여 실시될 수 있다. 이 때, 도 18a에 도시된 바와 같이, 반도체 패턴(181P)은 슬릿(SI)의 측벽 상으로 연장되고, 갭(184)은 슬릿(SI)을 향해 개구되도록 형성된다.
1ST17 단계는 반도체 패턴 내부에 소스 정션을 형성하는 단계이다. 1ST17 단계는 도 14a 내지 도 14c에서 상술한 공정들을 이용하여 실시될 수 있다. 이 때, 도 18a에 도시된 바와 같이, 반도체 패턴(181P)에 의해 정의된 수평 공간(HSP) 내부의 갭(184)은 갭필 절연패턴(FI)으로 채워질 수 있다.
도 16에 도시된 반도체 장치를 제조하기 위해서, STC7 단계 이후 2ST9 단계로부터 2STT15 단계를 실시할 수 있다.
2ST9 단계는 슬릿을 통해 희생그룹을 제거하여 수평공간을 형성하는 단계이다. 2ST9 단계는 도 17a 및 도 17b에서 상술한 공정들을 이용하여 실시할 수 있다.
2ST11 단계는 수평공간 내부에 갭이 정의되도록 수평 공간의 표면을 따라 반도체막을 형성한 후, 반도체막을 패터닝하여 반도체 패턴을 형성하는 단계이다. 2ST11 단계는 도 17c 및 도 17d에서 상술한 공정들을 이용하여 실시될 수 있다. 이 때, 도 18b에 도시된 바와 같이, 반도체 패턴(281P)을 통해 갭(284)과 슬릿(SI)사이가 차단된다.
2ST13 단계는 적층체를 구성하는 물질막들에 따라 생략되거나, 2ST11 단계 이 후 실시될 수 있다. 예를 들어, 적층체가 희생막들과 층간 절연막들이 교대로 적층된 구조로 형성된 경우, 희생막들을 도전패턴들로 대체하는 2ST13 단계를 실시할 수 있다. 2ST13단계는 도 17e 및 도 17f에서 상술한 공정들을 이용하여 실시할 수 있다.
2STT15 단계는 반도체 패턴 내부에 소스 정션을 형성하는 단계와 슬릿의 측벽에 절연 스페이서를 형성하는 단계를 포함한다. 2ST15 단계는 도 17g 및 도 17h에서 상술한 공정들을 이용하여 실시될 수 있다. 이 때, 도 18b에 도시된 바와 같이, 반도체 패턴(281P) 내부에 제1 도핑 영역(DA1)이 형성되고, 슬릿(SI)의 측벽 상에 절연 스페이서(SP)가 형성되고, 절연 스페이서(SP)에 의해 차단되지 않은 제1 도핑 영역(DA1) 내부에 제2 도핑 영역(DA2)이 형성된다.
1ST17 단계 또는 2ST15 단계 이후에, 도 1 및 도 16에 도시된 반도체 장치를 제조하기 위해, 공통소스라인을 형성하는 STC21 단계를 실시할 수 있다. STC21 단계는 도 15a 및 도 15b에서 상술한 공정들을 이용하거나, 도 17i에서 상술한 공정들을 이용하여 실시할 수 있다.
상술한 본 발명의 실시 예들은 게이트 적층체 또는 적층체가 일방향으로 연장될 홀에 의해 완전히 관통되는 구조 및 제조방법을 기반으로 예시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 본 발명의 실시 예에 따른 반도체 장치의 게이트 적층체 또는 적층체는 홀 형성 공정을 기준으로 구분되고, 일방향으로 연이어 적층된 2이상의 적층그룹을 포함할 수 있다. 보다 구체적으로 예시하면, 게이트 적층체 또는 적층체는 하부 적층 그룹 및 상부 적층 그룹을 포함할 수 있다. 하부 적층그룹은 하부홀에 의해 관통되고, 상부 적층그룹은 상부홀에 의해 관통된다. 하부홀은 상부 적층그룹 형성 전에 형성되고, 상부홀은 상부 적층그룹 형성 후에 하부홀에 연결되도록 형성된다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 20을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 및 도 2에서 상술한 구조, 또는 도 16에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 웰 구조 상에 배치된 게이트 적층체, 게이트 적층체를 관통하는 슬릿, 웰 구조와 게이트 적층체 사이의 공간 내부에 배치되고 갭을 사이에 두고 격리된 제1 및 제2 부분을 포함하는 반도체 패턴을 포함할 수 있다. 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 20을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
WE: 웰 구조 103, 203: 하부 콘택
RL: 라우팅 배선 GST: 게이트 적층체
CP1 내지 CPn: 도전 패턴 LSG: 하부 셀렉트 게이트 그룹
CG: 셀 게이트 그룹(워드 라인) USG: 상부 셀렉트 게이트 그룹
HSP: 수평 공간 SI: 슬릿
CHS: 셀렉트 채널패턴 CTP: 컨택 채널부
SJ: 소스 정션 VP: 수직부
HP1 및 HP2: 제1 및 제2 수평부 PA1, PA2: 제1 및 제2 돌출부
131, 231: 보조 채널막 PL: 셀 플러그
CHP: 채널기둥 CSL: 공통 소스라인
BL: 비트 라인 161, 261: 코어 절연막
SP: 절연 스페이서 163, 263: 캡핑 패턴
ML1 및 ML2: 제1 및 제2 다층 메모리 패턴
FI:갭필 절연패턴 ILD: 층간 절연막
GI: 게이트 절연막 SA: 희생그룹
141, 241: 제1 물질막 143, 243: 제2 물질막
H: 홀 171: 제3 물질막
RA1 및 RA2: 제1 및 제2 링 타입 홈 184, 284: 갭
181P, 281P: 반도체 패턴 P1: 제1 부분
P2: 제2 부분 DA1: 제1 도핑영역
DA2: 제2 도핑영역

Claims (46)

  1. 웰 구조;
    상기 웰 구조 내부로부터 상부 방향을 따라 연장된 제1 채널기둥 및 제2 채널기둥;
    상기 제1 채널기둥 및 상기 제2 채널기둥 사이에 연결되고, 중심 영역에 갭이 배치된 반도체 패턴; 및
    상기 반도체 패턴의 내부에 형성된 소스 정션을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 소스 정션은 상기 갭을 사이에 두고 상기 웰 구조 위에 배치된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 패턴은
    상기 제1 채널기둥과 상기 제2 채널기둥 각각을 감싸는 수직부들;
    상기 웰 구조에 접촉되고, 상기 제1 및 제2 채널기둥들의 연장방향에 교차되는 수평방향을 따라 연장된 제1 부분; 및
    상기 수직부들로부터 연장되고 상기 갭을 사이에 두고 상기 제1 부분 위에 배치된 제2 부분을 포함하고,
    상기 소스 정션은 상기 제2 부분 내부에 형성되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 웰 구조는 제1 도전형의 불순물이 도핑된 도프트 반도체막으로 형성되고,
    상기 소스 정션은 상기 제1 도전형과 다른 제2 도전형의 불순물을 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 웰 구조는 p형 불순물을 포함하는 도프트 실리콘막으로 형성되고,
    상기 소스 정션은 n형 불순물을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 패턴보다 상기 상부 방향을 향하여 돌출된 상기 제1 채널기둥의 일부 및 상기 제2 채널기둥의 일부를 각각 감싸고, 교대로 적층된 절연막들 및 도전 패턴들을 포함하는 게이트 적층체들; 및
    상기 게이트 적층체들 사이에 배치되고, 상기 소스 정션에 접촉된 공통 소스라인을 더 포함하고,
    상기 반도체 패턴 및 상기 소스 정션은,
    상기 게이트 적층체들 각각과 상기 공통 소스라인 사이로 연장되고, 상기 공통 소스라인 및 상기 제1 및 제2 채널기둥들 각각보다 낮은 높이로 형성된 반도체 장치.
  7. 제 6 항에 있어서,
    상기 공통 소스라인은 상기 게이트 적층체들 사이로 연장된 상기 갭의 일부를 채우고,
    상기 공통 소스라인 아래에 배치된 상기 갭의 나머지 일부는 절연막으로 채워지는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 반도체 패턴보다 상기 상부 방향을 향하여 돌출된 상기 제1 채널기둥의 일부 및 상기 제2 채널기둥의 일부를 각각 감싸고, 교대로 적층된 절연막들 및 도전 패턴들을 포함하는 게이트 적층체들; 및
    상기 게이트 적층체들 사이에 배치되고, 상기 소스 정션에 접촉된 공통 소스라인을 더 포함하고,
    상기 갭이 상기 공통 소스라인으로부터 이격될 수 있도록 상기 반도체 패턴은 상기 공통 소스라인의 바닥면을 따라 연장된 반도체 장치.
  9. 제 8 항에 있어서,
    상기 갭은 에어갭을 포함하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 소스 정션은 불순물이 도핑된 제1 도핑 영역 및 제2 도핑 영역을 포함하고,
    상기 제2 도핑 영역은 상기 공통 소스라인에 접촉된 상기 반도체 패턴 내부에 분포되고, 상기 제1 도핑 영역보다 높은 농도의 상기 불순물을 포함하고,
    상기 제1 도핑 영역은 상기 제2 도핑 영역과 상기 게이트 적층체 사이의 상기 반도체 패턴 내부에 분포되는 반도체 장치.
  11. 서로 교차하는 제1 방향 및 제2 방향을 따라 연장된 웰 구조;
    상기 웰 구조 상에 배치되고, 하부 셀렉트 게이트 그룹 및 상기 하부 셀렉트 게이트 그룹 상에 상기 제1 및 제2 방향들에 교차하는 제3 방향을 따라 서로 이격되어 적층된 워드 라인들을 포함하는 게이트 적층체;
    상기 게이트 적층체와 상기 웰 구조 사이에 배치된 수평공간;
    상기 게이트 적층체를 관통하여 상기 수평공간에 연결된 슬릿; 및
    상기 웰 구조에 접촉되도록 상기 수평공간 내부에 배치되고, 상기 하부 셀렉트 게이트 그룹의 측벽에 마주하도록 상기 슬릿의 표면 상으로 연장된 셀렉트 채널패턴을 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 셀렉트 채널패턴은
    상기 수평공간 내부에 배치된 컨택 채널부; 및
    상기 컨택 채널부로부터 상기 슬릿을 향하여 연장된 소스 정션을 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 소스 정션에 의해 개구된 상기 슬릿을 채우고, 상기 슬릿을 따라 상기 소스 정션 상부로 돌출된 공통 소스라인을 더 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 소스 정션과 상기 게이트 적층체 사이로부터 상기 공통 소스라인과 상기 게이트 적층체 사이로 연장된 절연 스페이서를 더 포함하는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 웰 구조는 제1 도전형의 불순물을 포함하고,
    상기 소스 정션은 상기 제1 도전형과 다른 제2 도전형의 불순물을 포함하는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 셀렉트 채널패턴은
    상기 게이트 적층체를 향하고 상기 제1 및 제2 방향들을 따라 연장된 제1 면;
    상기 웰 구조를 향하고 상기 제1 및 제2 방향들을 따라 연장된 제2 면; 및
    상기 제1 면으로부터 상기 게이트 적층체를 향하여 돌출되거나, 상기 제2 면으로부터 상기 웰 구조를 향하여 돌출된 돌출부들을 포함하는 반도체 장치.
  17. 제 11 항에 있어서,
    상기 슬릿 양측의 상기 게이트 적층체를 관통하고, 상기 웰 구조 내부로 연장되며, 각각이 상기 수평공간 내에서 상기 셀렉트 채널패턴에 직접 접촉된 측벽을 갖는 채널기둥들을 더 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 슬릿 내부의 상기 셀렉트 채널패턴은 상기 채널기둥들보다 낮게 형성된 반도체 장치.
  19. 제 17 항에 있어서,
    상기 셀렉트 채널패턴은
    상기 게이트 적층체의 하부면을 따라 연장된 제1 수평부;
    상기 제1 수평부에 마주하고, 상기 웰 구조의 상면을 따라 연장된 제2 수평부;
    상기 제1 수평부 및 상기 제2 수평부 사이를 연결하고, 상기 채널기둥들의 측벽들을 감싸는 수직부들; 및
    상기 제1 수평부로부터 상기 슬릿 내부를 향하여 연장되고, 상기 하부 셀렉트 게이트 그룹의 높이로 연장된 소스 정션을 포함하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 수직부들 각각은
    상기 제1 수평부보다 상기 게이트 적층체를 향하여 더 돌출된 제1 돌출부; 및
    상기 제1 돌출부와 상반된 방향을 향하여 상기 제2 수평부보다 돌출된 제2 돌출부를 포함하는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제1 수평부와 상기 게이트 적층체 사이에 배치되고, 상기 제1 돌출부 및 제1 수평부에 직접 접촉된 보조 채널막을 더 포함하는 반도체 장치.
  22. 제 20 항에 있어서,
    상기 웰 구조는 상기 제2 수평부를 향하여 돌출되고, 상기 제2 돌출부의 측벽 및 상기 제2 수평부에 직접 접촉된 반도체 장치.
  23. 제 20 항에 있어서,
    상기 제1 돌출부 상부에 배치되고, 상기 채널기둥들 각각과 상기 게이트 적층체 사이의 계면을 따라 연장된 제1 다층 메모리 패턴; 및
    상기 제2 돌출부 하부에 배치되고, 상기 채널기둥들 각각과 상기 웰 구조 사이의 계면을 따라 연장된 제2 다층 메모리 패턴을 더 포함하는 반도체 장치.
  24. 제 19 항에 있어서,
    상기 제1 수평부, 상기 제2 수평부 및 상기 수직부들로 둘러싸이며, 상기 수평공간을 채우는 갭필 절연패턴을 더 포함하는 반도체 장치.
  25. 제 11 항에 있어서,
    상기 게이트 적층체는
    상기 워드 라인들 사이에 배치된 층간 절연막; 및
    상기 셀렉트 채널패턴과 상기 하부 셀렉트 게이트 그룹 사이에 배치되고 상기 층간 절연막보다 얇은 게이트 절연막을 포함하는 반도체 장치.
  26. 웰 구조 상에 희생그룹을 형성하는 단계;
    상기 희생그룹 상에 적층체를 형성하는 단계;
    상기 적층체를 관통하여 상기 희생그룹 내부로 연장된 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생그룹을 제거하여 수평공간을 형성하는 단계;
    상기 수평 공간의 내부에 갭이 정의되도록, 상기 수평공간의 표면 상에 반도체 패턴을 형성하는 단계; 및
    상기 반도체 패턴 내부에 소스 정션을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 반도체 패턴을 형성하는 단계는
    상기 반도체 패턴이 상기 슬릿의 측벽 상으로 연장되고, 상기 갭이 상기 슬릿을 향해 개구되도록, 상기 수평 공간 및 상기 슬릿의 표면을 따라 반도체막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 소스 정션을 형성하는 단계는,
    상기 반도체 패턴에 의해 정의된 상기 수평공간 내부의 갭을 채우는 절연막을 형성하는 단계; 및
    상기 슬릿을 통해 상기 슬릿의 표면 상에 배치된 상기 반도체 패턴의 내부에 불순물을 주입하는 단계를 포함하는 반도체 장치의 제조방법.
  29. 제 27 항에 있어서,
    상기 적층체는 교대로 적층된 층간 절연막들 및 희생막들을 포함하고,
    상기 희생그룹을 제거하기 전에,
    상기 희생막들을 도전 패턴들로 대체하는 단계; 및
    상기 도전 패턴들의 측벽을 포함하는 상기 슬릿의 측벽 상에 스페이서 절연막 및 다층 보호막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  30. 제 26 항에 있어서,
    상기 반도체 패턴을 형성하는 단계는,
    상기 반도체 패턴을 통해 상기 갭과 상기 슬릿 사이가 차단될 수 있도록 반도체막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  31. 제 30 항에 있어서,
    상기 소스 정션을 형성하는 단계는,
    상기 슬릿을 통해 노출된 상기 반도체 패턴 내부에 불순물을 제1 농도로 포함하는 제1 도핑 영역을 형성하는 단계;
    상기 슬릿의 측벽 상에 절연 스페이서를 형성하는 단계; 및
    상기 절연 스페이서에 의해 차단되지 않은 상기 제1 도핑 영역 내부에 상기 불순물을 상기 제1 농도보다 높은 제2 농도로 포함하는 제2 도핑 영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  32. 제 30 항에 있어서,
    상기 적층체는 교대로 적층된 층간 절연막들 및 희생막들을 포함하고,
    상기 반도체 패턴을 형성한 이후에, 상기 희생막들을 도전 패턴들로 대체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  33. 웰 구조 상에 희생그룹을 형성하는 단계;
    상기 희생그룹 상에 교대로 적층된 제1 및 제2 물질막들을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하여 상기 희생그룹 내부로 연장된 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생그룹을 제거하여 수평공간을 개구하는 단계;
    상기 수평공간 내부를 채우는 갭필 절연패턴을 감싸고, 상기 갭필 절연패턴보다 상기 슬릿 내부로 돌출되도록 상기 슬릿의 측벽 상부로 연장된 셀렉트 채널패턴을 형성하는 단계; 및
    상기 갭필 절연패턴보다 돌출된 상기 셀렉트 채널패턴 내부에 소스 정션을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  34. 제 33 항에 있어서,
    상기 소스 정션에 직접 접촉되고, 상기 소스 정션보다 상기 슬릿 내부로 돌출되며, 상기 슬릿 내부를 채우는 공통 소스라인을 상기 갭필 절연패턴 상에 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  35. 제 33 항에 있어서,
    상기 적층체를 관통하여 상기 웰 구조 내부로 연장된 홀들을 형성하는 단계;
    상기 홀들 각각의 표면 상에 다층 메모리막을 형성하는 단계; 및
    상기 다층 메모리막 상에 채널기둥을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  36. 제 35 항에 있어서,
    상기 적층체를 형성하는 단계 이전,
    상기 희생그룹 상에 보조 채널막을 형성하는 단계를 더 포함하고,
    상기 보조 채널막은 상기 홀들에 의해 관통되는 반도체 장치의 제조방법.
  37. 제 36 항에 있어서,
    상기 수평공간을 개구하는 단계는
    상기 보조 채널막과 상기 채널기둥 사이에 제1 링 타입 홈이 형성되고, 상기 웰 구조와 상기 채널기둥 사이에 제2 링 타입 홈이 형성되도록, 상기 보조 채널막과 상기 채널기둥 사이로부터 상기 웰 구조와 상기 채널기둥 사이의 상기 다층 메모리막의 일부분을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  38. 제 37 항에 있어서,
    상기 셀렉트 채널패턴은 상기 제1 및 제2 링 타입 홈들을 채우고, 상기 웰 구조, 상기 보조 채널막, 및 상기 채널기둥에 직접 접촉되도록 형성되는 반도체 장치의 제조방법.
  39. 제 33 항에 있어서,
    상기 제1 물질막들 중 상기 적층체의 최하층에 배치된 최하층막은 나머지 막들에 비해 얇은 두께로 형성되는 반도체 장치의 제조방법.
  40. 제 33 항에 있어서,
    상기 적층체를 관통하여 상기 웰 구조 내부로 연장된 채널기둥을 형성하는 단계를 더 포함하고,
    상기 채널기둥은 상기 수평공간에 의해 노출되도록 형성되는 반도체 장치의 제조방법.
  41. 제 40 항에 있어서,
    상기 갭필 절연패턴을 감싸는 셀렉트 채널패턴을 형성하는 단계는,
    상기 수평공간의 표면 및 상기 슬릿의 표면을 따라 상기 웰 구조 및 상기 채널기둥에 직접 접촉된 반도체막을 형성하는 단계;
    상기 반도체막이 상기 슬릿보다 낮은 높이로 잔류하도록 상기 반도체막의 일부를 제거하여 상기 셀렉트 채널패턴을 패터닝하는 단계;
    상기 셀렉트 채널패턴에 의해 개구된 상기 슬릿 및 상기 수평공간을 절연물로 채우는 단계; 및
    상기 슬릿 내부로 돌출된 상기 셀렉트 채널패턴의 단부가 노출되도록 상기 절연물의 일부를 제거하여 상기 갭필 절연패턴을 패터닝하는 단계를 포함하는 반도체 장치의 제조방법.
  42. 제 40 항에 있어서,
    상기 갭필 절연패턴을 감싸는 셀렉트 채널패턴을 형성하는 단계는,
    상기 수평공간의 표면 및 상기 슬릿의 표면을 따라 상기 웰 구조 및 상기 채널기둥에 직접 접촉된 반도체막을 형성하는 단계;
    상기 반도체막에 의해 개구된 상기 슬릿의 내부를 절연물로 완전히 채우는 단계;
    상기 절연물의 높이가 상기 슬릿보다 낮아지도록 상기 절연물을 1차 식각하는 단계;
    1차 식각된 상기 절연물을 식각 베리어로 이용하여 상기 반도체막을 식각함으로써, 상기 셀렉트 채널패턴을 패터닝하는 단계; 및
    상기 슬릿 내부로 돌출된 상기 셀렉트 채널패턴의 단부가 노출되도록 상기 1차 식각된 절연물을 2차 식각하여 상기 갭필 절연패턴을 패터닝하는 단계를 포함하는 반도체 장치의 제조방법.
  43. 제 33 항에 있어서,
    상기 웰 구조는 제1 도전형의 불순물을 포함하도록 형성되는 반도체 장치의 제조방법.
  44. 제 43 항에 있어서,
    상기 소스 정션을 형성하는 단계는
    상기 갭필 절연패턴보다 돌출된 상기 셀렉트 채널패턴의 표면으로부터 일정 두께까지 상기 제1 도전형과 다른 제2 도전형의 불순물을 주입하여 도핑 영역을 형성하는 단계; 및
    상기 제2 도전형의 불순물이 상기 도핑 영역으로부터 상기 셀렉트 채널패턴 내부로 확산되고, 상기 제2 도전형의 불순물이 활성화되도록 열처리하는 단계를 포함하는 반도체 장치의 제조방법.
  45. 제 33 항에 있어서,
    상기 수평공간을 개구하는 단계 이 전,
    상기 슬릿을 통해 상기 제1 물질막들 또는 상기 제2 물질막들을 제3 물질막들로 대체함으로써, 게이트 적층체를 형성하는 단계;
    상기 게이트 적층체의 표면을 따라 스페이서 절연막 및 다층 보호막을 순차로 형성하는 단계; 및
    상기 슬릿의 바닥면을 통해 상기 희생그룹이 노출되도록 상기 스페이서 절연막 및 상기 다층 보호막의 일부를 제거하는 단계를 더 포함하는 반도체 장치의 제조방법.
  46. 제 45 항에 있어서,
    상기 제1 물질막들은 절연막들이고,
    상기 제2 물질막들은 상기 절연막들과 다른 식각률을 갖는 희생물이고,
    상기 제2 물질막들을 대체하는 상기 제3 물질막들은 도전물인 반도체 장치의 제조방법.
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