TWI749142B - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置包括第一半導體層、與第一半導體層間隔開並設置在第一半導體層上的第二半導體層、設置在第二半導體層上的閘極層疊結構、設置在第一半導體層和第二半導體層之間的第三半導體層以及穿過閘極層疊結構、第二半導體層和第三半導體層並延伸到第一半導體層中的通道柱。

Description

半導體裝置及其製造方法
本發明的各種實施方式整體而言關於半導體裝置及其製造方法，更具體地講，關於一種三維半導體裝置及其製造方法。
半導體裝置可包括能夠儲存資料的多個記憶體單元。這些記憶體單元可串聯耦接在選擇電晶體之間以形成多個記憶體串。為了增加半導體裝置的積體密度，記憶體串可按照三維方式佈置。儘管三維半導體裝置是熟知的，但是相當大的研究和開發工作繼續集中在透過開發用於製造三維半導體裝置的新型製造技術來改進三維半導體裝置的操作可靠性。
本申請要求2017年6月16日提交的韓國專利申請號10-2017-0076698的優先權，其完整公開整體透過引用併入本文。
本發明整體而言關於一種用於製造三維半導體記憶體裝置的改進的製造方法。
根據本發明的實施方式，一種半導體裝置可包括第一半導體層、與第一半導體層間隔開並設置在第一半導體層上的第二半導體層、設置在 第二半導體層上的閘極層疊結構、設置在第一半導體層和第二半導體層之間的第三半導體層以及穿過閘極層疊結構、第二半導體層和第三半導體層並延伸到第一半導體層中的通道柱。第三半導體層可與通道柱接觸並且可包括在第二半導體層和通道柱之間的介面中突出的第一突起。
根據實施方式，一種半導體裝置的製造方法可包括以下步驟：依次層疊第一半導體層、犧牲組和第二半導體層；在第二半導體層上方交替地層疊第一材料層和第二材料層；按照第一組和第二組形成通道柱，其中，各個通道柱穿過第一材料層和第二材料層，延伸到第一半導體層中並被多層記憶體層包圍；在第一組的通道柱和第二組的通道柱之間穿過第一材料層和第二材料層形成狹縫；去除犧牲組和多層記憶體層的一部分以在第一半導體層和第二半導體層之間限定暴露第一組和第二組中的各個通道柱的水平空間，其中，所述水平空間包括在第二半導體層與第一組和第二組中的通道柱之間延伸的第一環形溝槽；以及形成填充第一環形溝槽和水平空間並接觸第一組和第二組中的通道柱的第三半導體層。
113:第一半導體層
121:第一犧牲層
123:第二犧牲層
125:第三犧牲層
131:第二半導體層
141:第一材料層
143:第二材料層
151:阻擋絕緣層
153:資料儲存層
155:穿隧絕緣層
159:通道柱
161:芯絕緣層
163:覆蓋圖案
171:第一保護層
173:第二保護層
175:第三保護層
181:第三半導體層
183:緩衝層
185:閘極區域
187:間隔物絕緣層
189:源極接觸層
1100:記憶體系統
1110:記憶體控制器
1111:靜態隨機存取記憶體
1112:中央處理單元
1113:主機介面
1114:錯誤檢查和校正單元
1115:記憶體介面
1120:記憶體裝置
1200:計算系統
1210:記憶體系統
1211:記憶體控制器
1212:記憶體裝置
1220:CPU
1230:RAM
1240:使用者介面
1250:數據機
A:區域
B:區域
BL:位元線
BLCT:位元線接觸插塞
C1、C2、C3:區域
CG:單元閘極組
CP1~CPn:導電圖案
D1:第一區域
D2:第二區域
GI:閘極絕緣層
GR1:第一組
GR2:第二組
GST:閘極層疊結構
H:孔
HS1:第一開口
HS2:第二開口
HS3:第三開口
I:第一方向
II:第二方向
III:第三方向
ILD:層間絕緣層
H:孔
HSP:水平空間
HP:水平部分
LSG:下選擇閘極組
ML:多層記憶體層
ML1:第一多層記憶體圖案
ML2:第二多層記憶體圖案
PA1:第一突起
PA2:第二突起
PL:單元插塞
RA1:第一環形溝槽
RA2:第二環形溝槽
ref:介面
SA:犧牲組
SI:狹縫
SJ:源極接合
ST1:第一結構
ST2:第二結構
STA:層疊體
ULD:上絕緣層
USG:上選擇閘極組
XA、XB、XC、XD、XE:底表面
〔圖1〕是示出根據本發明的實施方式的半導體裝置的圖。
〔圖2A〕至〔圖2E〕是示出與如〔圖1〕所示的區域A所對應的結構比較的各種結構的剖面圖。
〔圖3〕是示出半導體記憶體裝置的抹除電流根據如〔圖2A〕至〔圖2E〕所示的其底表面的形狀和高度的曲線圖。
〔圖4A〕至〔圖4C〕是〔圖1〕所示的區域B的各種實施方式的放大剖面圖。
〔圖5A〕至〔圖5M〕是示出根據本發明的實施方式的半導體裝置的製造方法的剖面圖。
〔圖6A〕、〔圖6B〕和〔圖6C〕分別是〔圖5C〕的區域C1、〔圖5E〕的區域C2和〔圖5F〕的區域C3的放大剖面圖。
〔圖7〕是根據本發明的實施方式的半導體裝置的剖面圖。
〔圖8〕是根據本發明的實施方式的半導體裝置的剖面圖。
〔圖9〕是示出根據本發明的實施方式的記憶體系統的配置的方塊圖。
〔圖10〕是示出根據本發明的實施方式的計算系統的配置的方塊圖。
以下，將參照所附圖式描述本發明的各種實施方式。在所附圖式中，為了例示方便，所示的各種元件的厚度以及元件之間的距離與實際物理厚度和間隔相比可能被誇大。另外，在以下描述中，已知的相關功能和構成的詳細說明可被省略以避免不必要地模糊本文所公開的主題。貫穿說明書和所附圖式，相似元件符號指代相似元件。
各種實施方式關於一種能夠改進三維半導體裝置的操作可靠性的半導體裝置及其製造方法。
圖1是示出根據本發明的實施方式的半導體裝置的圖。
參照圖1，根據實施方式的半導體裝置可包括在第一方向I上層疊的半導體層113、181和131、包括在第一方向I上層疊的多個層GI、CP1至CPn和ILD的閘極層疊結構GST、穿過閘極層疊結構GST和半導體層131和181並延 伸到半導體層113中的單元插塞PL、將閘極層疊結構GST彼此分離的狹縫SI、形成在狹縫SI中的源極接觸層189以及電耦接到至少一個單元插塞PL的位元線BL。
半導體層113、181和131可包括在第一方向I上依次層疊的第一半導體層113、第三半導體層181和第二半導體層131。第一半導體層113和第三半導體層181中的每一個可包括第一導電類型的摻雜劑。第二半導體層131可包括第一導電類型的摻雜劑，或者可以是未摻雜的半導體層。
更具體地，第一半導體層113和第三半導體層181中的每一個可包括p型摻雜劑以在半導體裝置的抹除操作期間向通道區域供應電洞。例如，第一半導體層113和第三半導體層181中的每一個可以是p型摻雜矽層。
第二半導體層131可以是p型摻雜半導體層或者可以是未摻雜半導體層。第二半導體層131可包括濃度低於第一半導體層113和第三半導體層181中的每一個的濃度的p型摻雜劑。第二半導體層131可在半導體裝置的抹除操作期間向通道區域供應電洞。透過具有較低濃度的p型摻雜劑，第二半導體層131可降低源極選擇電晶體的閾值電壓。可選擇地，第二半導體層131可包括未摻雜半導體層。
第一半導體層113可在第二方向II和第三方向III上延伸。第一方向和第三方向可彼此垂直交叉。由第二方向II和第三方向III限定的平面可與第一方向I垂直相交。第一半導體層113可在第二方向II和第三方向III上延伸以與形成單個記憶體塊的閘極層疊結構GST交疊。儘管圖1中未示出，第一半導體層113可被分離成多個圖案，對各個圖案施加電壓。第一導電類型的摻雜劑的濃 度可朝著第一半導體層113的靠近閘極層疊結構GST的上部減小，並且朝著第一半導體層113的遠離閘極層疊結構GST的下部增大。
第二半導體層131可設置在第一半導體層113上方。第二半導體層131可設置在閘極層疊結構GST下方以與閘極層疊結構GST交疊。第二半導體層131可在第一方向I上與第一半導體層113分離。第一半導體層113與第二半導體層131之間的空間可被定義為水平空間HSP。
各個第三半導體層181可填充各個水平空間HSP。狹縫SI可在第三半導體層181之間延伸以將第三半導體層181彼此分離。各個第三半導體層181可包括在第一方向I上突出的第一突起PA1。各個第三半導體層181還可包括在與第一突起PA1相反的方向上突出的第二突起PA2。
各個閘極層疊結構GST可設置在各個第二半導體層131上。各個閘極層疊結構GST可包括閘極絕緣層GI、交替地層疊在閘極絕緣層GI上的導電圖案CP1至CPn和層間絕緣層ILD。閘極絕緣層GI可接觸第二半導體層131。導電圖案CP1至CPn可在第一方向I上彼此分離並層疊在彼此上方。層間絕緣層ILD可分別佈置在導電圖案CP1至CPn之間。閘極絕緣層GI可具有比各個層間絕緣層ILD小的厚度。導電圖案CP1至CPn可被分成下選擇閘極組LSG、單元閘極組CG和上選擇閘極組USG。
下選擇閘極組LSG可包括與第二半導體層131相鄰的單個層中的導電圖案或者兩個或更多個層中的導電圖案。例如，下選擇閘極組LSG可包括導電圖案CP1至CPn當中最靠近第二半導體層131的第一導電圖案CP1以及佈置在第一導電圖案CP1上方的第二導電圖案CP2。下選擇閘極組LSG可作為耦接到源極選擇電晶體的閘極的源極選擇線。
與下選擇閘極組LSG相比，上選擇閘極組USG可更遠離第二半導體層131。上選擇閘極組USG可包括與位元線BL相鄰的單個層中的導電圖案或者兩個或更多個層中的導電圖案。例如，上選擇閘極組USG可包括導電圖案CP1至CPn當中最遠離第二半導體層131的第n導電圖案CPn以及佈置在第n導電圖案CPn下方的第(n-1)導電圖案CPn-1。上選擇閘極組USG可作為耦接到汲極選擇電晶體的閘極的汲極選擇線。
單元閘極組CG可佈置在下選擇閘極組LSG上方和上選擇閘極組USG下方。換言之，單元閘極組CG可包括佈置在下選擇閘極組LSG和上選擇閘極組USG之間的導電圖案。例如，單元閘極組CG可包括第三導電圖案CP3至第(n-2)導電圖案CPn-2。形成單元閘極組CG的導電圖案可作為耦接到記憶體單元電晶體的閘極的字元線。
如上所述，閘極層疊結構GST的導電圖案CP1至CPn可作為耦接到源極選擇電晶體、記憶體單元電晶體和汲極選擇電晶體的閘極的閘電極。層間絕緣層ILD可將閘電極彼此絕緣，或者將閘電極與位元線BL絕緣。導電圖案CP1至CPn可包括矽、金屬和金屬矽化物中的至少一個。層間絕緣層ILD可包括氧化物。
單元插塞PL可在狹縫SI的兩側穿過閘極層疊結構GST和半導體層131和181並延伸到半導體層113中。各個單元插塞PL可包括通道柱159、第一多層記憶體圖案ML1、第二多層記憶體圖案ML2和覆蓋圖案163。
通道柱159可穿過閘極層疊結構GST和半導體層131和181並延伸到第一半導體層113中。通道柱159可包括半導體層。例如，通道柱159可包括矽層。通道柱159可穿過第二半導體層131和第三半導體層181並且包括直接接 觸第三半導體層181的側壁。通道柱159的側壁可直接接觸設置在水平空間HSP中的第三半導體層181的側壁、朝著閘極層疊結構GST突出的第三半導體層181的第一突起PA1以及朝著第一半導體層113突出的第二突起PA2。通道柱159可完全填充穿過閘極層疊結構GST的孔H的中心區域。在另一示例中，通道柱159可以是包圍填充孔H的中心區域的芯絕緣層161的薄膜。芯絕緣層161可具有比通道柱159小的高度。
覆蓋圖案163可設置在芯絕緣層161上並填充通道柱159的頂部中心部分。覆蓋圖案163可直接接觸通道柱159。覆蓋圖案163可包括第二導電類型的摻雜劑。第二導電類型可不同於第一導電類型。第二導電類型的摻雜劑可以是n型摻雜劑。更具體地，覆蓋圖案163可以是n型摻雜矽層。覆蓋圖案163可作為汲極接合。
第一多層記憶體圖案ML1和第二多層記憶體圖案ML2可包圍通道柱159。第一多層記憶體圖案ML1和第二多層記憶體圖案ML2可透過第三半導體層181彼此分離。第一多層記憶體圖案ML1和第二多層記憶體圖案ML2中的每一個可包括彼此依次層疊的穿隧絕緣層155、資料儲存層153和阻擋絕緣層151。第一多層記憶體圖案ML1的穿隧絕緣層155、資料儲存層153和阻擋絕緣層151可從通道柱159朝著閘極層疊結構GST依次設置。第二多層記憶體圖案ML2的穿隧絕緣層155、資料儲存層153和阻擋絕緣層151可從通道柱159朝著第一半導體層113依次設置。
穿隧絕緣層155可包括允許電荷隧穿的絕緣材料，例如氧化矽層。
資料儲存層153可利用透過通道柱159與包括在單元閘極組CG中的字元線(例如，CP3至CPn-2)之間的電壓差引起的福勒-諾德海姆(Fowler-Nordheim)隧穿來儲存變化的資料。資料儲存層153可包括各種材料，例如能夠捕獲電荷的氮化物層。資料儲存層153還可包括奈米點、用於浮動閘極的矽以及具有可變電阻的相變材料。
阻擋絕緣層151可包括能夠阻擋電荷的氧化物層。例如，阻擋絕緣層151可包括諸如氧化鋁層或氧化鉿層的高介電層。
第一多層記憶體圖案ML1的設置在上選擇閘極組USG和通道柱159之間的部分和第一多層記憶體圖案ML1的設置在下選擇閘極組LSG和通道柱159之間的部分可作為閘極絕緣層。第二多層記憶體圖案ML2可作為將第一半導體層113和通道柱159彼此絕緣的絕緣層。
第一多層記憶體圖案ML1可沿著通道柱159與閘極層疊結構GST之間的介面延伸。包圍通道柱159的第一多層記憶體圖案ML1可具有接觸第三半導體層181的第一突起PA1的底表面。
第二多層記憶體圖案ML2可沿著通道柱159與第一半導體層113之間的介面延伸。包圍通道柱159的第二多層記憶體圖案ML2可具有接觸第二突起PA2的頂表面。
第三半導體層181的第一突起PA1可在第二半導體層131和通道柱159之間延伸並直接接觸第二半導體層131和通道柱159。第三半導體層181的第二突起PA2可在第一半導體層113和通道柱159之間延伸並直接接觸第一半導體層113和通道柱159。
狹縫SI可設置在閘極層疊結構GST之間。狹縫SI可朝著第一半導體層113延伸以耦接到水平空間HSP。可在第一半導體層113、第二半導體層131和第三半導體層181中形成源極接合SJ。源極接合SJ可沿著第一半導體層113、第二半導體層131和第三半導體層181的與狹縫SI相鄰的表面延伸。源極接合SJ可包括與第一導電類型不同的第二導電類型的摻雜劑。第二導電類型的摻雜劑可以是n型摻雜劑。
源極接合SJ可包括第一區域D1和第二區域D2。第一區域D1可包括第一濃度的第二導電類型的摻雜劑。第二區域D2可包括比第一濃度高的第二濃度的第二導電類型的摻雜劑。第二區域D2可被限定為第一半導體層113中的與狹縫SI相鄰的區域。第一區域D1可被限定為與第二區域D2相鄰之第一半導體層113的內側以及與狹縫SI的側壁相鄰之第二半導體層131和第三半導體層181的內側之間的區域。
間隔物絕緣層187可形成在狹縫SI的側壁上。間隔物絕緣層187可沿著閘極層疊結構GST的側壁、第二半導體層131的側壁和第三半導體層181的側壁延伸。間隔物絕緣層187的厚度可變化，但是應該具有足夠的厚度以將源極接觸層189與閘極層疊結構GST絕緣。在實施方式中，間隔物絕緣層187可以是氧化物層。
如圖1中進一步所示，緩衝層183可形成在間隔物絕緣層187和源極接合SJ之間。緩衝層183可以是氧化物層。在半導體裝置的操作期間，設置在源極接合SJ與作為汲極接合的覆蓋圖案163之間的通道柱159可與第二半導體層131一起作為通道區域。在該通道區域中，可根據施加於導電圖案CP1至CPn的電壓的電壓位準來提供電流路徑。
源極接觸層189形成在間隔物絕緣層187上並完全填充狹縫SI，並且與形成在第一半導體層113內的源極接合SJ的第二區域D2直接接觸。源極接觸層189可由諸如矽化物層、金屬層和摻雜矽層的各種合適的導電材料製成。源極接合SJ是第二導電類型的摻雜劑從與源極接觸層189和間隔物絕緣層187相鄰之第一半導體層113、第二半導體層131和第三半導體層181的表面擴散到第一半導體層113、第二半導體層131和第三半導體層181中的區域。
位元線BL可耦接到在一個方向上彼此相鄰佈置的多個單元插塞PL。可選擇地，位元線BL可耦接到在一個方向上彼此相鄰佈置的多個單元插塞PL當中的偶數或奇數單元插塞PL。儘管圖1示出單條位元線BL，也可形成兩條或更多條位元線。
位元線BL可經由耦接到單元插塞PL的位元線接觸插塞BLCT來電耦接到通道柱159和覆蓋圖案163。位元線接觸插塞BLCT可穿過設置在閘極層疊結構GST和位元線BL之間的上絕緣層ULD。儘管圖1中未示出，在另一實施方式中，位元線BL可直接接觸單元插塞PL的通道柱159和覆蓋圖案163。
另外，儘管圖1中未示出，半導體裝置還可包括電路部(未示出)，電路部包括用於控制半導體裝置的操作的驅動電路。電路部可透過多條佈線金屬線(未示出)和多個接觸插塞(未示出)來向閘極層疊結構GST、源極接觸層189和位元線BL傳送電信號。電路部可形成在基板(未示出)上方以設置在第一半導體層113下方並與第一半導體層113交疊，或者形成在基板(未示出)的不與第一半導體層113交疊的週邊區域上。
根據上述實施方式，源極選擇電晶體可被限定在下選擇閘極組LSG與通道柱159之間的交叉處，記憶體單元電晶體可被限定在單元閘極組CG 與通道柱159之間的交叉處，汲極選擇電晶體可被限定在上選擇閘極組USG與通道柱159之間的交叉處。因此，汲極選擇電晶體、記憶體單元電晶體和源極選擇電晶體可透過通道柱159串聯耦接在位元線BL和源極接觸層189之間以形成記憶體串。
在半導體裝置的上述結構中，第一突起PA1的底表面的形狀和高度可變化。
圖2A至圖2E是示出與圖1所示的區域A對應的結構的各種示例性結構的剖面圖。
參照圖2A至圖2E，第一多層記憶體圖案ML1的底表面XA、XB、XC、XD或XE可具有各種形狀。第一多層記憶體圖案ML1可沿著通道柱159與包括第一導電圖案CP1和閘極絕緣層GI的閘極層疊結構之間的介面延伸。第一導電圖案CP1可以是作為源極選擇電晶體的閘電極的下選擇閘極組。第一導電圖案CP1可形成在作為通道區域中的水平部分HP的半導體層(例如，131和181)上。閘極絕緣層GI可設置在通道區域的水平部分HP與第一導電圖案CP1之間。通道柱159可作為通道區域的垂直部分。
參照圖2A，第一多層記憶體圖案ML1的底表面XA可具有在從通道柱159的側壁朝著閘極絕緣層GI的方向上具有例如負斜率的直線的側視圖形狀。底表面XA線的第一端可位於閘極絕緣層GI的底表面與通道柱159的側壁的交叉附近。
參照圖2B，第一多層記憶體圖案ML1的底表面XB可在從第一導電圖案CP1朝著閘極絕緣層GI的方向上具有凸折線的側視圖形狀。該凸折線在從通道柱159的側壁朝著閘極絕緣層GI的方向上具有水平的中心直線以及傾斜 的第一側向直線和第二側向直線，第一側向直線具有負斜率，第二側向直線具有正斜率。第一多層記憶體圖案ML1的底表面XB可在從第一導電圖案CP1朝著閘極絕緣層GI的方向上具有凸形狀。
參照圖2C，第一多層記憶體圖案ML1的底表面XC可相對於閘極絕緣層GI與通道區域的水平部分HP之間的介面具有平(水平)線或直線。
參照圖2D，第一多層記憶體圖案ML1的底表面XD可在從閘極絕緣層GI到第一導電圖案CP1的方向上具有凹折線的側面形狀。凹折線在從通道柱159的側壁朝著閘極絕緣層GI的方向上具有水平的中心直線以及傾斜的第一側向直線和第二側向直線，第一側向直線具有正斜率，第二側向直線具有負斜率。第一多層記憶體圖案ML1的底表面XD可在從閘極絕緣層GI到第一導電圖案CP1的方向上具有凹形狀。
參照圖2E，第一多層記憶體圖案ML1的底表面XE可在從通道柱159的側壁朝著閘極絕緣層GI的方向上具有正斜率直線的側視圖形狀。
多層記憶體圖案ML1的底表面的最低點與閘極絕緣層GI的底表面(也稱為GI與HP之間的介面)之間的垂直距離以下稱為底表面的高度。為了說明方便，基於通道區域的水平部分HP與閘極絕緣層GI之間的介面ref，從介面ref在朝著閘極絕緣層GI的方向上測量的高度被定義為“-”，從介面ref在朝著通道區域的水平部分HP的方向上測量的高度被定義為“+”。因此，例如對於底表面XC，高度-100Å將意味著底表面的最低點處於介面ref上方約100Å的水平。如圖2A至圖2E所示的第一多層記憶體圖案ML1的底表面XA、XB、XC、XD或XE可被控制為具有各種高度。
圖3是示出根據如圖2A至圖2E所示的第一多層記憶體圖案ML1的底表面的形狀和高度的抹除電流特性的曲線圖。
參照圖3，與第一多層記憶體圖案ML1的底表面具有與XD對應的凹形狀和與XE對應的正斜率形狀時相比，當第一多層記憶體圖案ML1的底表面具有與XA對應的負斜率形狀、與XB對應的凸形狀以及與XC對應的平坦形狀時，抹除電流可增大。另外，當基於如圖2A至圖2C所示的基準(ref)，第一多層記憶體圖案ML1的底表面XA、XB或XC的高度在-100Å至+20Å的範圍內時，可顯示出確保了高抹除電流。
根據實施方式，第一多層記憶體圖案ML1的底表面的高度可被控制以增大抹除電流。因此，第三半導體層181可包括第一突起PA1。結果，根據本發明的實施方式，可確保半導體裝置的抹除操作特性以改進半導體裝置的操作可靠性。
圖4A至圖4C是示出圖1所示的區域B的各種實施方式的放大剖面圖。
參照圖4A至圖4C，第一多層記憶體圖案ML1的底表面XA、XB或XC的位置可被控制以確保改進的抹除電流特性。因此，設置在第一摻雜半導體層113和第二摻雜半導體層131之間的第三摻雜半導體層181可被形成為包括第一突起PA1。
參照圖4A，第一多層記憶體圖案ML1的底表面XA可從通道柱159朝著閘極層疊結構GST具有負斜率，以便改進抹除電流特性。與第一多層記憶體圖案ML1的底表面XA共面的第一突起PA1的頂表面可從通道柱159的側壁朝著閘極層疊結構GST具有正斜率。
參照圖4B，第一多層記憶體圖案ML1的底表面XB可在從閘極層疊結構GST朝著第一半導體層113的方向上具有凸折線形狀或凸形狀以便增加抹除電流。因此，與第一多層記憶體圖案ML1的底表面XB共面的第一突起PA1的頂表面可在從閘極層疊結構GST朝著第一半導體層113的方向上具有凹多邊形形狀或凹形狀。
參照圖4C，彼此共面的第一多層記憶體圖案ML1的底表面XC和第一突起PA1的頂表面可平坦以改進抹除電流特性。
參照圖4A至圖4C，基於閘極層疊結構GST和第二半導體層131之間的介面ref，從介面ref在朝著閘極層疊結構GST的方向上測量的高度可被定義為“-”，從介面ref在朝著第一半導體層113的方向上測量的高度可被定義為“+”。第一多層記憶體圖案ML1的底表面XA、XB或XC可基於基準(ref)在介於-100Å至+20Å之間的範圍內，以便確保抹除電流。優選地，可透過將第一多層記憶體圖案ML1的底表面XA、XB或XC的位置設定在距基準(ref)約-50Å的高度來執行製造程序。
包括穿隧絕緣層155、資料儲存層153和阻擋絕緣層151的多層記憶體層可透過蝕刻程序被分離為第一多層記憶體圖案ML1和第二多層記憶體圖案ML2。根據程序特性，第一多層記憶體圖案ML1的底表面XA、XB或XC和第二多層記憶體圖案ML2的頂表面可對應於多層記憶體層的蝕刻表面。另外，第一多層記憶體圖案ML1的底表面XA、XB或XC和第二多層記憶體圖案ML2的頂表面可彼此具有對稱性。例如，當第一多層記憶體圖案ML1的底表面XC平坦時，第二多層記憶體圖案ML2的頂表面也可平坦並相對於第一多層記憶體圖案 ML1的底表面XC具有對稱性。另外，根據程序特性，第三半導體層181還可包括相對於第一突起PA1具有對稱性的第二突起PA2。
如上面參照圖1所描述的，閘極層疊結構GST可包括閘極絕緣層GI、導電圖案CP1和CP2以及層間絕緣層ILD。閘極絕緣層GI可與第二半導體層131相鄰設置。第二半導體層131在第一方向I上的厚度可考慮在半導體裝置的製造期間的程序穩定性以及半導體裝置的電特性來確定。
圖5A至圖5M是示出根據本發明的實施方式的半導體裝置的製造方法的剖面圖。圖6A、圖6B和圖6C分別是圖5C的區域C1、圖5E的區域C2和圖5F的區域C3的放大剖面圖。儘管圖6A、圖6B和圖6C中未示出，下面要描述的程序可在形成有驅動電路的基板上執行。為了說明方便，圖5A至圖5M以及圖6A至圖6C示出具有圖4C所示的結構的半導體裝置的製造方法的示例。
參照圖5A，可在第一方向I上依次形成第一半導體層113、犧牲組SA和第二半導體層131。
第一半導體層113可包括第一導電類型的摻雜劑。第一導電類型的摻雜劑可以是p型摻雜劑。例如，第一半導體層113可以是p型矽層。第一導電類型的摻雜劑可在第一半導體層113中的下部以比其上部更高的濃度分佈。第一半導體層113可這樣形成：沉積第一未摻雜矽層，將第一導電類型的摻雜劑注入到第一未摻雜矽層中以形成第一摻雜矽層，將第二未摻雜矽層沉積到第一摻雜矽層上，並且使第一摻雜矽層中的第一導電類型的摻雜劑擴散到第二未摻雜矽層中以形成第二摻雜矽層。
第二半導體層131可包括濃度低於第一半導體層113的濃度的第一導電類型的摻雜劑，或者可包括未摻雜半導體層。更具體地，第二半導體層131可包括p型矽層或未摻雜矽層。
犧牲組SA可包括從第一半導體層113到第二半導體層131依次層疊的第一犧牲層121、第二犧牲層123和第三犧牲層125。
第一犧牲層121和第三犧牲層125中的至少一個可被省略。第一犧牲層121可包括作為保護層以保護第一半導體層113的氧化物層。第二犧牲層123可包括與第一犧牲層121和第三犧牲層125不同的材料層。第二犧牲層123可包括具有與在後續程序期間要形成的第一材料層141和第二材料層143不同的蝕刻速率的材料。例如，第二犧牲層123可包括矽層，第三犧牲層125可包括作為保護層以保護第二半導體層131的氧化物層。
在形成第二半導體層131之後，可在第二半導體層131上形成層疊體STA。層疊體STA可包括在第一方向I上彼此交替地層疊的第一材料層141和第二材料層143。
第二材料層143可包括與第一材料層141不同的材料。作為第一示例，第一材料層141可包括絕緣材料以被配置為閘極絕緣層GI和層間絕緣層ILD，第二材料層143可包括導電材料以被配置為導電圖案。作為第二示例，第一材料層141可包括絕緣材料以被配置為閘極絕緣層GI和層間絕緣層ILD，第二材料層143可包括具有與第一材料層141不同的蝕刻速率的犧牲絕緣材料。更具體地，第一材料層141可以是氧化矽層，第二材料層143可以是氮化矽層。在第三示例中，第一材料層141可包括具有與第二材料層143不同的蝕刻速率的犧牲導電材料，第二材料層143可包括導電材料以被配置為導電圖案。更具體地， 第一材料層141可包括未摻雜矽層，第二材料層143可包括摻雜矽層或金屬層。為了說明方便，圖式中示出了第二示例。
第一材料層141可被分成最靠近第二半導體層131的閘極絕緣層GI以及位於閘極絕緣層GI上方的層間絕緣層ILD。閘極絕緣層GI可具有比層間絕緣層ILD小的厚度。
在形成層疊體STA之後，可穿過層疊體STA形成單元插塞PL。
可透過形成孔H，形成多層記憶體層ML，並形成通道柱159來形成單元插塞PL。
孔H可穿過層疊體STA、第二半導體層131和犧牲組SA並延伸到第一半導體層113中。第一材料層141、第二材料層143、第二半導體層131、第三犧牲層125、第二犧牲層123、第一犧牲層121和第一半導體層113中的每一個可利用例如光刻程序來部分地蝕刻。
可透過按照順序方式層疊阻擋絕緣層151、資料儲存層153和穿隧絕緣層155，並且將阻擋絕緣層151、資料儲存層153和穿隧絕緣層155平坦化來形成多層記憶體層ML。阻擋絕緣層151、資料儲存層153和穿隧絕緣層155中的每一個可沿著孔H的表面共形地延伸。在平坦化之後，多層記憶體層ML僅留在孔H中。
接著，可在各個多層記憶體層ML上形成各個通道柱159。可透過層疊沿著多層記憶體層ML的表面延伸的半導體層並且將半導體層的表面平坦化來形成通道柱159。各個通道柱159可僅形成在各個孔H中並被多層記憶體層ML包圍。通道柱159可完全填充孔H，或者使孔H的中心部分開放。可形成未摻雜矽層作為用於形成通道柱159的半導體層。
當在形成通道柱159之後孔H的中心部分保持開放時，各個孔H的中心部分可利用芯絕緣層161填充。芯絕緣層161可具有比各個孔H和各個通道柱159小的高度，以允許在芯絕緣層161上形成覆蓋圖案163。覆蓋圖案163可由半導體材料形成並且包括第二導電類型的摻雜劑。例如，覆蓋圖案163可包括包含n型摻雜劑的摻雜矽層。覆蓋圖案163可不延伸到通道層159的頂表面以上(例如，透過在形成覆蓋圖案163之後應用平坦化程序)。可採用任何合適的平坦化方法。
單元插塞PL可被分成第一組GR1和第二組GR2。第一組GR1可包括多列的通道柱159。第二組GR2可包括多列的通道柱159。
透過如上面參照圖5A所描述的程序，可形成通道柱159。更具體地，各個通道柱159可被多層記憶體層ML包圍，穿過層疊體STA，並延伸到第一半導體層中。通道柱159可被分成第一組GR1和第二組GR2。各個通道柱159可作為記憶體單元電晶體或選擇電晶體的通道區域。多層記憶體層ML可包括在各個通道柱159的外壁上依次層疊的穿隧絕緣層155、資料儲存層153和阻擋絕緣層151。
參照圖5B，可穿過第一組GR1和第二組GR2之間的層疊體STA形成狹縫SI。狹縫SI可穿過層疊體STA和第二半導體層131並延伸到犧牲組SA中。狹縫SI可將層疊體STA和第二半導體層131分離為包圍第一組GR1的第一結構ST1和包圍第二組GR2的第二結構ST2。
狹縫SI可完全穿過犧牲組SA的第三犧牲層125。犧牲組SA的第二犧牲層123可不被狹縫SI完全穿透，而是可透過狹縫SI的底表面暴露。
在形成狹縫SI之後，可在狹縫SI的表面上依次層疊第一保護層171、第二保護層173和第三保護層175。隨後，可透過執行例如任何合適的回蝕程序來去除第一保護層171、第二保護層173和第三保護層175的部分以使得在第一保護層171、第二保護層173和第三保護層175留在狹縫SI的側壁上的同時，可透過狹縫SI的底表面暴露第二犧牲層123。
第一保護層171可包括具有與阻擋絕緣層151不同的蝕刻速率的絕緣材料。第二保護層173可包括具有與資料儲存層153不同的蝕刻速率的絕緣材料。第三保護層175可包括具有與穿隧絕緣層155不同的蝕刻速率的絕緣材料。第一保護層171和第三保護層175可包括與資料儲存層153相同的材料。第二保護層173可包括氧化物層。
參照圖5C和圖6A，可透過經由蝕刻穿過狹縫SI去除第二犧牲層123來形成第一開口HS1。第一開口HS1可設置在第一犧牲層121和第三犧牲層125之間，並暴露阻擋絕緣層151。
當去除第二犧牲層123時，可透過具有與第二犧牲層123不同的蝕刻速率的第一犧牲層121和第三犧牲層125來保護第一半導體層113和第二半導體層131。另外，可透過第一保護層171、第二保護層173和第三保護層175來保護層疊體STA。
參照圖5D，可透過穿過第一開口HS1部分地去除阻擋絕緣層151來形成第二開口HS2。資料儲存層153可透過第二開口HS2暴露。當形成第二開口HS2時，第一犧牲層121和第三犧牲層125可被去除，以使得第一半導體層113和第二半導體層131可透過第二開口HS2暴露。
第一犧牲層121和第三犧牲層125可分別包括具有與第一半導體層113和第二半導體層131不同的蝕刻速率的氧化物層。因此，根據實施方式，可透過減小對第一半導體層113和第二半導體層131的損壞來選擇性地蝕刻第一犧牲層121和第三犧牲層125。
當蝕刻阻擋絕緣層151、第一犧牲層121和第三犧牲層125時，與第二開口HS2相鄰之第二保護層173的部分可被蝕刻。另一方面，當形成第二開口HS2時，具有與阻擋絕緣層151、第一犧牲層121和第三犧牲層125不同的蝕刻速率的第三保護層175可保留而不被去除，以保護層疊體STA。
參照圖5E和圖6B，可透過穿過第二開口HS2部分地去除資料儲存層153來形成第三開口HS3。穿隧絕緣層155可透過第三開口HS3暴露。
當形成第三開口HS3時，資料儲存層153的蝕刻表面可被控制為與第二半導體層131和被配置為閘極絕緣層GI(層疊體STA的最下層)的第一材料層141之間的介面相鄰。透過控制資料儲存層153的蝕刻表面，第三開口HS3可在穿隧絕緣層155和阻擋絕緣層151之間延伸。另外，與第一半導體層113相鄰之資料儲存層153的另一蝕刻表面可低於第一半導體層113的頂表面。
當蝕刻資料儲存層153時，第三保護層175可被去除以暴露第二保護層173。由於第二保護層173具有與資料儲存層153不同的蝕刻速率，所以當資料儲存層153被去除時，第二保護層173可保留而不被去除，以保護層疊體STA。
參照圖5F和圖6C，可穿過第三開口HS3部分地去除穿隧絕緣層155，以形成水平空間HSP。通道柱159可透過水平空間HSP暴露。
當蝕刻穿隧絕緣層155時，第二保護層173可被去除以暴露第一保護層171。由於第一保護層171具有與穿隧絕緣層155不同的蝕刻速率，所以當穿隧絕緣層155被去除時，第一保護層171可保留而不被去除，以保護層疊體STA。由於第一半導體層113和第二半導體層131具有與穿隧絕緣層155不同的蝕刻速率，所以當穿隧絕緣層155被蝕刻時，第一半導體層113可保留而不被蝕刻。結果，可維持被配置為閘極絕緣層GI(層疊體STA的最下層)的第一材料層141的厚度。
當形成水平空間HSP時，阻擋絕緣層151可被部分地蝕刻。當形成水平空間HSP時，阻擋絕緣層151和穿隧絕緣層155的蝕刻表面可被控制以與第二半導體層131和被配置為閘極絕緣層GI(層疊體STA的最下層)的第一材料層141之間的介面相鄰。因此，水平空間HSP可包括限定在第二半導體層131和通道柱159之間的第一環形溝槽RA1。另外，水平空間HSP還可包括限定在第一半導體層113和通道柱159之間的第二環形溝槽RA2。
第二半導體層131可具有允許第二半導體層131作為保護層的最小厚度，以方便蝕刻程序，透過該蝕刻程序，第一環形溝槽RA1可與第二半導體層131和被配置為閘極絕緣層GI的第一材料層141之間的邊界相鄰設置。
多層記憶體層可透過包括第一環形溝槽RA1和第二環形溝槽RA2的水平空間HSP被分成介於層疊體STA和通道柱159之間的第一多層記憶體圖案ML1以及介於通道柱159和第一半導體層113之間的第二多層記憶體圖案ML2。
透過如上面參照圖5C至圖5F所述執行蝕刻程序，犧牲組和各個多層記憶體層的一部分可被去除以暴露各個通道柱159的一部分，並形成包括 第一環形溝槽RA1和第二環形溝槽RA2的水平空間HSP。另外，如上面參照圖4A至圖4C所描述的，可考慮為了改進用於抹除操作的電流，第一突起應該具有的高度來控制第一環形溝槽RA1的延伸範圍。
參照圖5G，可形成第三半導體層181以填充包括第一環形溝槽RA1和第二環形溝槽RA2的水平空間HSP，並接觸第一半導體層113和第二半導體層131以及通道柱159。第三半導體層181可延伸到留在狹縫SI的側壁上的第一保護層171的上部。
第三半導體層181可包括第一導電類型的摻雜劑。例如，第三半導體層181可以是p型摻雜矽層。
可利用通道柱159、第一半導體層113和第二半導體層131中的至少一個透過選擇性生長方法(例如，選擇性外延生長(selective epitaxial growth,SEG))來形成第三半導體層181。然而，可選擇地，可利用非選擇性沉積方法(例如，化學氣相沉積(chemical vapor deposition,CVD))來形成第三半導體層181。可透過選擇性生長方法或非選擇性生長方法來形成未摻雜矽層，並且第一導電類型的摻雜劑可從第一半導體層113擴散到未摻雜矽層中，從而可形成第三半導體層181。
第三半導體層181填充第一環形溝槽RA1的部分可對應於上面以圖1至圖4描述的第一突起PA1。第三半導體層181填充第二環形溝槽RA2的其它部分可對應於上面以圖1和圖4描述的第二突起PA2。
參照圖5H，可部分地去除第三半導體層181。第三摻雜半導體層181留在狹縫SI的側壁上的部分可被去除以暴露第一保護層171。結果，狹縫SI可延伸以穿過第三半導體層181，並且第一半導體層113可透過狹縫SI暴露。
參照圖5I，可在先前步驟中透過狹縫SI暴露的第一半導體層113和第三半導體層181的表面上形成緩衝層183。緩衝層183可以是氧化物層並且可透過使第一半導體層113和第三半導體層181透過狹縫SI暴露的部分氧化來形成。
參照圖5J，接著，可去除留在狹縫SI的側壁上的第一保護層171。
在去除第一保護層171之後，可根據第一材料層和第二材料層的性質透過各種方法執行後續程序。例如，如圖5A所示的第二示例中一樣，當第一材料層包括被配置為閘極絕緣層GI和層間絕緣層ILD的絕緣材料並且第二材料層包括犧牲絕緣材料時，在可去除第一保護層171之後，可執行程序以用導電圖案替換第二材料層。
為了用導電圖案替換第二材料層，首先，可選擇性地去除第二材料層以使閘極區域185開放。
參照圖5K，在形成閘極區域185之後，接著可分別利用導電圖案CP1至CPn填充閘極區域185。導電圖案CP1至CPn可這樣形成：形成沿著閘極區域185的表面延伸的阻擋金屬層，在阻擋金屬層上形成足夠厚以填充閘極區域185的導電層，並且阻擋金屬層和導電層可被蝕刻並分離為導電圖案CP1至CPn。
透過執行上面參照圖5J和圖5K所描述的程序，可形成具有彼此交替地層疊的絕緣層GI和ILD以及導電圖案CP1至CPn的閘極層疊結構GST。
然而，在該製造方法的變型中，與圖5A中所描述的第一示例類似，當第一材料層包括被配置為閘極絕緣層GI和層間絕緣層ILD的絕緣材料並 且第二材料層包括導電圖案CP1至CPn時，透過狹縫SI替換材料層的程序可被省略。另外，可透過形成狹縫SI將第一材料層和第二材料層分離為閘極層疊結構GST。
可選擇地，如上面圖5A中所描述的第三示例中一樣，當第一材料層包括犧牲導電材料並且第二材料層包括導電圖案CP1至CPn時，可透過狹縫SI由絕緣層GI和ILD替換第一材料層。
參照圖5K，在透過上述各種方法形成閘極層疊結構GST之後，可形成包括第一濃度的第二導電類型的摻雜劑的第一區域D1。
可透過將第二導電類型的摻雜劑注入並擴散到第一半導體層113、第二半導體層131和第三半導體層181中來形成第一區域D1。第二導電類型的摻雜劑可擴散到與緩衝層183相鄰的第三半導體層181和第一半導體層113中以及與狹縫SI相鄰的第二半導體層131中。第二導電類型的摻雜劑可以是n型摻雜劑。可執行等離子體摻雜程序或傾斜離子注入程序以形成第一區域D1。
參照圖5L，可形成包括比第一濃度高的第二濃度的第二導電類型的摻雜劑的第二區域D2。
可透過將第二導電類型的摻雜劑注入並擴散到與緩衝層183相鄰的第一半導體層113中來形成第二區域D2。第二導電類型的摻雜劑可以是n型摻雜劑。第一區域D1可留在第二區域D2的側壁上。
第一區域D1和第二區域D2可作為源極接合SJ，並且第一區域D1可作為輕度摻雜汲極(lightly doped drain,LDD)區域。
參照圖5M，可在狹縫SI的側壁上形成間隔物絕緣層187。隨後，可形成填充狹縫SI並穿過緩衝層183以接觸源極接合SJ的第二區域D2的源極接觸層189。源極接觸層189可包括單個導電層或多個導電層。
可透過控制多層記憶體層的蝕刻程序的蝕刻配方(etch recipe)來形成具有如圖4A和圖4B所示的底表面的第一多層記憶體圖案。
圖7和圖8是示出根據本發明的其它實施方式的半導體裝置的剖面圖。圖7和圖8示出源極接合SJ的改型。上面參照圖5A至圖5M所描述的製造方法可用於形成圖7和圖8所示的半導體裝置。然而，形成源極接合SJ的方法可被修改以形成圖7和圖8所示的半導體裝置。以下，為了說明方便，省略對上面參照圖5A至圖5M描述的共同內容的描述。
參照圖7和圖8，源極接合SJ可包括第一區域D1和第二區域D2。
如圖7和圖8所示的第一區域D1可如上面參照圖5K所述包括第一濃度的第二導電類型的摻雜劑。如圖7和圖8所示的第一區域D1可透過與上面參照圖5K所述相同的程序來形成在第一半導體層113、第二半導體層131和第三半導體層181中。然而，與參照圖5K所描述的實施方式相比，如圖7和圖8所示的第一區域D1可分佈在第一半導體層113中更深的深度處。
如圖7和圖8所示的第二區域D2可如上面參照圖5L所述包括比第一濃度大的第二濃度的第二導電類型的摻雜劑。
圖7所示的第二區域D2可利用上面參照圖5L所描述的程序來形成在與狹縫SI相鄰的第一半導體層113中。然而，第二區域D2可被形成為使得用於第二區域D2中的摻雜劑的擴散範圍小於用於第一區域D1的摻雜劑的擴散範圍，並且第一區域D1保持包圍第二區域D2。
在圖8中，在形成間隔物絕緣層187之後，藉由在形成源極接觸層189之前透過狹縫SI將第二導電類型的摻雜劑注入第一半導體層113中來形成第二區域D2。第二區域D2的擴散範圍可被控制以不脫離第一區域D1的擴散範圍。由於程序特性，圖8所示的第二區域D2的寬度可小於圖7所示的第二區域D2的寬度。
根據本發明，可透過控制半導體裝置的第一多層記憶體圖案的底表面的形狀和高度，改進半導體裝置的抹除操作的可靠性。可透過在通道柱與第二半導體層之間的介面處形成向第二半導體層內突出的第三半導體層的突起，使得第一多層記憶體圖案的形狀和高度在期望的範圍內。
圖9是示出根據實施方式的記憶體系統1100的方塊圖。
參照圖9，記憶體裝置1100可包括記憶體裝置1120和記憶體控制器1110。
記憶體裝置1120可具有上面參照圖1、圖4A至圖4C、圖5M、圖7或圖8所描述的結構。例如，記憶體裝置1120可包括具有突起的第三半導體層以及具有底表面的第一多層記憶體圖案，所述底表面具有被發現有利於改進半導體記憶體裝置的抹除操作的規定形狀和高度。第三半導體層可設置在第一半導體層和第二半導體層之間並穿過閘極層疊結構。第三半導體層的突起可設置在第二半導體層和通道柱之間。記憶體裝置1120可以是包括多個快閃記憶體晶片的多晶片封裝。
記憶體控制器1110可被配置為控制記憶體裝置1120。記憶體控制器1110可包括靜態隨機存取記憶體(static random access memory,SRAM)1111、中央處理單元(central processing unit,CPU)1112、主機介面1113、錯 誤檢查和校正單元(error check and correction unit,ECC)1114和記憶體介面1115。SRAM 1111可作為CPU 1112的工作記憶體。CPU 1112可執行與記憶體控制器1110的資料交換的一般控制操作。主機介面1113可包括用於耦接到記憶體系統1100的主機的資料交換協定。ECC 1114可檢測並校正包括在從非揮發性記憶體裝置1120讀取的資料中的錯誤。記憶體介面1115可作為非揮發性記憶體裝置1120和記憶體控制器1110之間的介面。記憶體控制器1110還可包括儲存與主機介面的代碼資料的唯讀記憶體(read-only memory,ROM)。
具有上述配置的記憶體系統1100可以是組合有記憶體裝置1120和記憶體控制器1110的固態硬碟(solid state disk,SSD)或記憶卡。例如，當記憶體系統1100是SSD時，記憶體控制器1110可透過包括通用序列匯流排(Universal Serial Bus,USB)、多媒體卡(MultiMedia Card,MMC)、週邊元件快速互連(Peripheral Component Interconnection-Express,PCI-E)、串列高級技術附件(Serial Advanced Technology Attachment,SATA)、並行高級技術附件(Parallel Advanced Technology Attachment,PATA)、小型電腦小型介面(Small Computer Small Interface,SCSI)、增強小型磁片介面(Enhanced Small Disk Interface,ESDI)和整合驅動電子裝置(Integrated Drive Electronics,IDE)的介面協定中的一種來與外部裝置(例如，主機)通信。
圖10是示出根據實施方式的計算系統1200的配置的方塊圖。
參照圖10，根據實施方式的計算系統1200可包括透過系統匯流排1260彼此電耦接的CPU 1220、RAM 1230、使用者介面1240、數據機1250和記憶體系統1210。另外，當計算系統1200是行動裝置時，還可包括電池以向計 算系統1200施加操作電壓。計算系統1200還可包括應用晶片組、相機影像處理器(Camera Image Processor,CIS)或行動DRAM。
記憶體系統1210可包括如上面參照圖9所描述的記憶體裝置1212和記憶體控制器1211。
對於本領域技術人員而言將顯而易見的是，在不脫離本發明的精神或範圍的情況下，可對本發明的上述示例性實施方式進行各種修改。因此，本發明旨在涵蓋所有這些修改，只要它們落入所附申請專利範圍及其等同物的範圍內即可。
113:第一半導體層
131:第二半導體層
151:阻擋絕緣層
153:資料儲存層
155:穿隧絕緣層
159:通道柱
161:芯絕緣層
163:覆蓋圖案
181:第三半導體層
183:緩衝層
187:間隔物絕緣層
189:源極接觸層
A:區域
B:區域
BL:位元線
BLCT:位元線接觸插塞
CG:單元閘極組
CP1~CPn:導電圖案
D1:第一區域
D2:第二區域
GI:閘極絕緣層
GST:閘極層疊結構
H:孔
I:第一方向
II:第二方向
III:第三方向
ILD:層間絕緣層
HSP:水平空間
LSG:下選擇閘極組
ML1:第一多層記憶體圖案
ML2:第二多層記憶體圖案
PA1:第一突起
PA2:第二突起
PL:單元插塞
SI:狹縫
SJ:源極接合
ULD:上絕緣層
USG:上選擇閘極組

Claims (27)

  1. 一種半導體裝置，該半導體裝置包括：第一半導體層；第二半導體層，該第二半導體層與所述第一半導體層間隔開並被設置在所述第一半導體層上；閘極層疊結構，該閘極層疊結構被設置在所述第二半導體層上；第三半導體層，該第三半導體層被設置在所述第一半導體層和所述第二半導體層之間；以及通道柱，該通道柱穿過所述閘極層疊結構、所述第二半導體層和所述第三半導體層並延伸到所述第一半導體層中，其中，所述第三半導體層與所述通道柱接觸，並且其中，所述第三半導體層包括在所述第二半導體層和所述通道柱之間的介面中突出的第一突起。
  2. 如請求項1所述的半導體裝置，該半導體裝置還包括包圍所述通道柱的第一多層記憶體圖案，該第一多層記憶體圖案具有與所述第三半導體層的所述第一突起的頂表面接觸的底表面。
  3. 如請求項2所述的半導體裝置，其中，所述第一多層記憶體圖案的所述底表面是平坦的或水平的。
  4. 如請求項2所述的半導體裝置，其中，所述第一多層記憶體圖案的所述底表面在從所述通道柱的側壁朝著所述閘極層疊結構的方向上具有負斜率。
  5. 如請求項2所述的半導體裝置，其中，所述第一多層記憶體圖案的所述底表面在從所述閘極層疊結構朝著所述第一半導體層的方向上具有凸折線形狀或凸形狀。
  6. 如請求項2所述的半導體裝置，其中，所述第一多層記憶體圖案的所述底表面被設置於第一平面以及第二平面之間，所述第一平面與位於所述閘極層疊結構以及所述第二半導體層之間且朝著所述閘極層疊結構的介面距離100Å，所述第二平面與位於所述閘極層疊結構以及所述第二半導體層之間且朝著所述第一半導體層的介面距離20Å。
  7. 如請求項2所述的半導體裝置，其中，所述第一多層記憶體圖案的所述底表面被設置於第一平面以及第二平面之間，所述第一平面與位於所述閘極層疊結構以及所述第二半導體層之間且朝著所述閘極層疊結構的介面距離50Å，所述第二平面與位於所述閘極層疊結構以及所述第二半導體層之間且朝著所述第一半導體層的介面距離20Å。
  8. 如請求項2所述的半導體裝置，其中，所述第一多層記憶體圖案包括從所述通道柱朝著所述閘極層疊結構按照順序方式層疊的穿隧絕緣層、資料儲存層和阻擋絕緣層。
  9. 如請求項1所述的半導體裝置，其中，所述第一半導體層和所述第三半導體層中的每一個包括p型摻雜劑。
  10. 如請求項1所述的半導體裝置，其中，所述第二半導體層是未摻雜半導體層，或者所述第二半導體層包括p型摻雜劑。
  11. 如請求項1所述的半導體裝置，該半導體裝置還包括：間隔物絕緣層，該間隔物絕緣層沿著所述閘極層疊結構的側壁、所述第二半導體層的側壁和所述第三半導體層的側壁延伸；以及源極接觸層，該源極接觸層形成在所述間隔物絕緣層上並接觸所述第一半導體層。
  12. 如請求項11所述的半導體裝置，該半導體裝置還包括源極接合，該源極接合被限定在所述第一半導體層、所述第二半導體層和所述第三半導體層中並被設置為與所述間隔物絕緣層和所述源極接觸層相鄰。
  13. 如請求項12所述的半導體裝置，其中，所述第一半導體層和所述第三半導體層中的每一個包括第一導電類型的摻雜劑，並且所述源極接合包括與所述第一導電類型不同的第二導電類型的摻雜劑。
  14. 如請求項12所述的半導體裝置，其中，所述源極接合包括n型摻雜劑。
  15. 如請求項12所述的半導體裝置，其中，所述源極接合包括：第一區域，該第一區域包括第一濃度的第二導電類型的摻雜劑；以及 第二區域，該第二區域包括第二濃度的所述第二導電類型的摻雜劑，所述第二濃度比所述第一濃度大。
  16. 如請求項15所述的半導體裝置，其中，所述第二區域被限定在所述第一半導體層中以接觸所述源極接觸層，並且所述第一區域被限定為在所述第一半導體層中與所述第二區域的側壁相鄰以及在所述第二半導體層和所述第三半導體層中與所述間隔物絕緣層的側壁相鄰。
  17. 如請求項1所述的半導體裝置，其中，所述閘極層疊結構包括：閘極絕緣層，該閘極絕緣層接觸所述第二半導體層；以及導電圖案和層間絕緣層，所述導電圖案和所述層間絕緣層交替地層疊在所述閘極絕緣層上，其中，所述閘極絕緣層具有比所述層間絕緣層小的厚度。
  18. 如請求項1所述的半導體裝置，其中，所述第三半導體層還包括：第二突起，該第二突起在所述第一半導體層和所述通道柱之間突出；以及第二多層記憶體圖案，該第二多層記憶體圖案被設置在所述第一半導體層和所述通道柱之間以包圍所述通道柱。
  19. 一種製造半導體裝置的方法，該方法包括以下步驟：依次層疊第一半導體層、犧牲組和第二半導體層； 在所述第二半導體層上方交替地層疊第一材料層和第二材料層；按照第一組和第二組形成通道柱，其中，各個所述通道柱穿過所述第一材料層和所述第二材料層，延伸到所述第一半導體層中並且被多層記憶體層包圍；在所述第一組的通道柱和所述第二組的通道柱之間穿過所述第一材料層和所述第二材料層形成狹縫；去除所述多層記憶體層的一部分和所述犧牲組以在所述第一半導體層和所述第二半導體層之間限定暴露所述第一組和所述第二組中的各個通道柱的水平空間，其中，所述水平空間包括在所述第二半導體層與所述第一組和所述第二組中的通道柱之間延伸的第一環形溝槽；以及形成填充所述第一環形溝槽和所述水平空間並接觸所述第一組和所述第二組中的通道柱的第三半導體層。
  20. 如請求項19所述的方法，其中，所述犧牲組包括從所述第一半導體層到所述第二半導體層依次層疊的第一犧牲層、第二犧牲層和第三犧牲層，並且所述多層記憶體層包括在所述第一組和所述第二組中的各個通道柱的外壁上依次層疊的穿隧絕緣層、資料儲存層和阻擋絕緣層。
  21. 如請求項20所述的方法，其中，去除所述多層記憶體層的所述一部分和所述犧牲組的步驟包括以下步驟： 透過穿過所述狹縫去除所述第二犧牲層來形成設置在所述第一犧牲層和所述第三犧牲層之間並暴露所述阻擋絕緣層的第一開口；透過穿過所述第一開口部分地去除所述阻擋絕緣層來形成暴露所述資料儲存層的第二開口；透過穿過所述第二開口部分地去除所述資料儲存層來形成暴露所述穿隧絕緣層並在所述穿隧絕緣層和所述阻擋絕緣層之間延伸的第三開口；以及透過穿過所述第三開口部分地去除所述穿隧絕緣層來形成暴露所述第一組和所述第二組中的通道柱的所述水平空間。
  22. 如請求項21所述的方法，其中，在形成所述第二開口的步驟期間，所述第一犧牲層和所述第三犧牲層被去除，以使得所述第一半導體層和所述第二半導體層透過所述第二開口暴露，並且在形成所述水平空間的步驟期間，所述阻擋絕緣層被進一步蝕刻，以使得所述第一環形溝槽被限定並且第二環形溝槽被限定在所述第一半導體層與所述第一組和所述第二組的通道柱之間。
  23. 如請求項19所述的方法，該方法還包括以下步驟：使所述狹縫延伸以穿過所述第三半導體層，並透過所述狹縫暴露所述第一半導體層；在所述第三半導體層和所述第一半導體層的透過所述狹縫暴露的表面上形成緩衝層； 透過將n型摻雜劑注入到與所述緩衝層相鄰的所述第一半導體層、所述第三半導體層和所述第二半導體層中來形成源極接合；在所述狹縫的側壁上形成間隔物絕緣層；以及在所述間隔物絕緣層上形成源極接觸層，其中，所述源極接觸層填充所述狹縫並穿過所述緩衝層以接觸所述源極接合。
  24. 如請求項23所述的方法，其中，形成所述源極接合的步驟包括以下步驟：透過將所述n型摻雜劑以第一濃度注入到與所述緩衝層相鄰的所述第一半導體層、所述第三半導體層和所述第二半導體層中來形成第一區域；以及透過將所述n型摻雜劑以高於所述第一濃度的第二濃度注入到與所述緩衝層相鄰的所述第一半導體層中來形成第二區域。
  25. 如請求項19所述的方法，其中，所述第一半導體層和第三半導體層中的每一個包括p型摻雜劑。
  26. 如請求項19所述的方法，其中，所述第二半導體層是未摻雜半導體層，或者所述第二半導體層包括p型摻雜劑。
  27. 如請求項19所述的方法，該方法還包括以下步驟：當所述第一材料層包括絕緣材料並且所述第二材料層包括犧牲材料時，透過所述狹縫由導電圖案替換所述第二材料層。
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