KR20220050689A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 그 제조방법을 포함하며, 본 기술에 따른 반도체 메모리 장치는 제1 기둥부 및 상기 제1 기둥부로부터 연장된 제2 기둥부를 포함하는 채널구조; 상기 채널구조의 상기 제1 기둥부의 측벽을 감싸는 블로킹 절연막; 상기 채널구조의 상기 제1 기둥부와 상기 블로킹 절연막 사이에 배치된 데이터 저장막; 상기 제2 기둥부의 연장방향을 향하는 상기 블로킹 절연막의 단부 및 상기 데이터 저장막의 단부에 중첩되고, 상기 채널구조의 제2 기둥부의 측벽을 감싸는 상부 셀렉트 라인; 및 상기 채널구조의 상기 제1 기둥부와 상기 데이터 저장막 사이에 배치되고, 상기 채널구조의 상기 제2 기둥부와 상기 상부 셀렉트 라인 사이로 연장된 터널 절연막을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 3차원 반도체 메모리 소자의 메모리 셀들은 3차원으로 배열될 수 있다. 3차원 반도체 메모리 소자를 제조함에 있어서 다양한 원인에 의해 불량이 발생될 수 있다. 이로 인해, 반도체 메모리 장치의 동작 특성이 저하될 수 있다.
본 발명의 실시 예는 반도체 메모리 장치의 동작 특성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 기둥부 및 상기 제1 기둥부로부터 연장된 제2 기둥부를 포함하는 채널구조; 상기 채널구조의 상기 제1 기둥부의 측벽을 감싸는 블로킹 절연막; 상기 채널구조의 상기 제1 기둥부와 상기 블로킹 절연막 사이에 배치된 데이터 저장막; 상기 제2 기둥부의 연장방향을 향하는 상기 블로킹 절연막의 단부 및 상기 데이터 저장막의 단부에 중첩되고, 상기 채널구조의 제2 기둥부의 측벽을 감싸는 상부 셀렉트 라인; 및 상기 채널구조의 상기 제1 기둥부와 상기 데이터 저장막 사이에 배치되고, 상기 채널구조의 상기 제2 기둥부와 상기 상부 셀렉트 라인 사이로 연장된 터널 절연막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서로 나란하게 연장된 제1 채널구조 및 제2 채널구조; 상기 제1 채널구조 및 상기 제2 채널구조 각각의 측벽을 감싸는 터널 절연막; 상기 터널 절연막을 사이에 두고 상기 제1 채널구조 및 상기 제2 채널구조 각각의 상기 측벽을 감싸는 데이터 저장막; 상기 데이터 저장막 및 상기 터널 절연막을 사이에 두고 상기 제1 채널구조 및 상기 제2 채널구조 각각의 상기 측벽을 감싸는 블로킹 절연막; 상기 블로킹 절연막, 상기 데이터 저장막 및 상기 터널 절연막을 사이에 두고 상기 제1 채널구조를 감싸는 제1 하부 셀렉트 라인; 상기 블로킹 절연막, 상기 데이터 저장막 및 상기 터널 절연막을 사이에 두고 상기 제2 채널구조를 감싸는 제2 하부 셀렉트 라인; 상기 제1 하부 셀렉트 라인과 상기 제2 하부 셀렉트 라인 사이에 배치된 분리막; 상기 터널 절연막을 사이에 두고 상기 제1 채널구조를 감싸고, 상기 제1 하부 셀렉트 라인 상에 배치된 제1 상부 셀렉트 라인; 상기 터널 절연막을 사이에 두고 상기 제2 채널구조를 감싸고, 상기 제2 하부 셀렉트 라인 상에 배치된 제2 상부 셀렉트 라인; 및 상기 제1 하부 셀렉트 라인과 상기 제1 상부 셀렉트 라인 사이에 교대로 적층되고, 상기 제2 하부 셀렉트 라인과 상기 제2 상부 셀렉트 라인 사이로 연장된 층간 절연막들 및 워드라인들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 기판 상에 제1 도전막을 형성하는 단계; 상기 제1 도전막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 기판 내부로 연장된 홀을 형성하는 단계; 상기 홀의 표면 상에 블로킹 절연막, 데이터 저장막, 및 터널 절연막을 순차로 적층하는 단계; 상기 터널 절연막 상에 상기 홀의 중심영역을 채우는 채널구조를 형성하는 단계; 상기 제1 도전막 및 상기 블로킹 절연막이 노출되도록 상기 기판을 제거하는 단계; 상기 제1 도전막과 상기 터널 절연막 사이에 리세스 영역이 정의되도록 상기 블로킹 절연막의 일부 및 상기 데이터 저장막의 일부를 순차로 제거하는 단계; 및 상기 리세스 영역을 채우고, 상기 터널 절연막을 감싸는 제2 도전막을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 게이트 올 어라운드(GAA: gate all around) 구조의 셀렉트 라인을 형성할 수 있다. 이로써, 본 기술은 반도체 메모리 장치의 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타낸 사시도이다.
도 3a는 도 2에 도시된 반도체 메모리 장치의 비트라인들의 레이아웃을 나타낸 평면도이다.
도 3b는 도 3a에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 4는 도 3b에 도시된 A영역을 확대한 단면도이다.
도 5a는 도 4에 도시된 채널구조의 제1 부분, 터널 절연막, 및 제2 도전패턴에 대한 횡단면도이고, 도 5b는 도 4에 도시된 채널구조의 제1 기둥부, 터널 절연막, 데이터 저장막 및 제1 블로킹 절연막에 대한 횡단면도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타낸 사시도이다.
도 8a는 도 7에 도시된 반도체 메모리 장치의 비트라인들의 레이아웃을 나타낸 평면도이다.
도 8b는 도 8a에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 9는 도 8b에 도시된 B영역을 확대한 단면도이다.
도 10a, 도 10b, 도 10c, 도 10d, 도 10e, 도 11, 도 12, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 및 도 17c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다.
도 18a, 도 18b, 도 18c, 도 18d, 도 18e, 도 18f, 도 18g, 도 18h, 도 18i, 도 18j, 도 18k, 도 18l, 도 18m 및 도 18n은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 20은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 각각의 메모리 블록(BLK)은 공통소스막(CSL) 및 비트라인들(BL)에 접속된 복수의 메모리 셀 스트링들(MS1, MS2, MS3)을 포함할 수 있다.
메모리 셀 스트링들(MS1, MS2, MS3) 각각은 직렬로 연결된 복수의 메모리 셀들(MC), 소스 셀렉트 트랜지스터(SST), 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 일 실시 예로서, 메모리 셀 스트링들(MS1, MS2, MS3) 각각은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 연결된 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 다른 실시 예로서, 메모리 셀 스트링들(MS1, MS2, MS3) 각각은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들(DST)을 포함할 수 있다.
복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)를 경유하여 공통소스막(CSL)에 접속될 수 있다. 복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터(DST)를 경유하여 비트라인(BL)에 접속될 수 있다.
동일레벨에 배치된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 서로 분리된 소스 셀렉트 라인들(SSL1, SSL2, SSL3)에 연결될 수 있다. 동일레벨에 배치된 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 서로 분리된 드레인 셀렉트 라인들(DSL1, DSL2, DSL3)에 연결될 수 있다.
일 실시 예로서, 메모리 블록(BLK)은 동일레벨에서 서로 분리된 제1 소스 셀렉트 라인(SSL1), 제2 소스 셀렉트 라인(SSL2), 및 제3 소스 셀렉트 라인(SSL3)을 포함하고, 동일레벨에서 서로 분리된 제1 드레인 셀렉트 라인(DSL1), 제2 드레인 셀렉트 라인(DSL2), 및 제3 드레인 셀렉트 라인(DSL3)을 포함할 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 다른 실시 예로서, 메모리 블록(BLK)은 동일레벨에서 서로 분리된 2개의 소스 셀렉트 라인들을 포함하거나, 동일레벨에서 서로 분리된 4개 이상의 소스 셀렉트 라인들을 포함할 수 있다. 또한, 메모리 블록(BLK)은 동일레벨에서 서로 분리된 2개의 드레인 셀렉트 라인들을 포함하거나, 동일레벨에서 서로 분리된 4개 이상의 드레인 셀렉트 라인들을 포함할 수 있다. 동일레벨에서 서로 분리된 드레인 셀렉트 라인들의 개수는 동일레벨에서 서로 분리된 소스 셀렉트 라인들의 개수와 동일하거나 상이할 수 있다.
복수의 메모리 셀들(MC)의 게이트들은 복수의 워드라인들(WL)에 연결될 수 있다. 워드라인들(WL)은 서로 다른 레벨에 배치되고, 동일레벨에 배치된 메모리 셀들(MC)의 게이트들은 단일의 워드라인(WL)에 연결될 수 있다.
워드라인들(WL) 각각에 복수의 메모리 셀 스트링들(MS1, MS2, MS3)이 접속될 수 있다. 일 실시 예로서, 복수의 메모리 셀 스트링들(MS1, MS2, MS3)은 제1 소스 셀렉트 라인(SSL1), 제2 소스 셀렉트 라인(SSL2), 및 제3 소스 셀렉트 라인(SSL3)에 의해 개별적으로 선택 가능한 제1 그룹, 제2 그룹, 및 제3 그룹을 포함할 수 있다. 제1 그룹은 제1 메모리 셀 스트링들(MS1)을 포함할 수 있고, 제2 그룹은 제2 메모리 셀 스트링들(MS2)을 포함할 수 있고, 제3 그룹은 제3 메모리 셀 스트링들(MS3)을 포함할 수 있다.
제1 메모리 셀 스트링들(MS1)은 제1 드레인 셀렉트 라인들(DSL1)에 접속된 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 각각 접속될 수 있다. 제2 메모리 셀 스트링들(MS2)은 제2 드레인 셀렉트 라인들(DSL2)에 접속된 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 각각 접속될 수 있다. 제3 메모리 셀 스트링들(MS3)은 제3 드레인 셀렉트 라인들(DSL3)에 접속된 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 각각 접속될 수 있다. 단일의 비트라인(BL)에 제1 메모리 셀 스트링들(MS1) 중 하나, 제2 메모리 셀 스트링들(MS2) 중 하나, 및 제3 메모리 셀 스트링들(MS3) 중 하나가 접속될 수 있다.
제1 메모리 셀 스트링들(MS1)은 제1 소스 셀렉트 라인(SSL1)에 연결된 소스 셀렉트 트랜지스터들(SST)의 제어에 의해 공통소스막(CSL)에 접속될 수 있다. 제2 메모리 셀 스트링들(MS2)은 제2 소스 셀렉트 라인(SSL2)에 연결된 소스 셀렉트 트랜지스터들(SST)의 제어에 의해 공통소스막(CSL)에 접속될 수 있고, 제3 메모리 셀 스트링들(MS3)은 제3 소스 셀렉트 라인(SSL3)에 연결된 소스 셀렉트 트랜지스터들(SST)의 제어에 의해 공통소스막(CSL)에 접속될 수 있다. 이에 따라, 복수의 메모리 셀 스트링들(MS1, MS2, MS3)은 독출동작(read operation) 또는 검증동작(verify operation) 시 소스 셀렉트 라인들(SSL1, SSL2, SSL3) 별로 동시에 개별적으로 선택가능한 그룹들로 분리될 수 있다. 일 실시 예로서, 독출동작 또는 검증동작 시, 제1 소스 셀렉트 라인(SSL1), 제2 소스 셀렉트 라인(SSL2), 및 제3 소스 셀렉트 라인(SSL3) 중 하나를 선택함으로써, 제1 메모리 셀 스트링들(MS1)의 제1 그룹, 제2 메모리 셀 스트링들(MS2)의 제2 그룹, 및 제3 메모리 셀 스트링들(MS3)의 제3 그룹 중 어느 하나의 그룹을 공통소스막(CSL)에 접속시킬 수 있다. 이에 따라, 본 발명 실시 예는 독출동작 또는 검증동작 시, 제1 메모리 셀 스트링들(MS1), 제2 메모리 셀 스트링(MS2) 및 제3 메모리 셀 스트링들(MS3)을 공통소스막(CSL)에 동시에 접속시키는 경우보다, 채널저항을 줄일 수 있다. 따라서, 본 발명의 실시 예는 독출교란(read disturb)을 줄일 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 반도체 메모리 장치는 주변회로구조(PS), 비트라인들(BL), 게이트 적층체들(GST1, GST2), 및 공통소스막(CSL)을 포함할 수 있다. 게이트 적층체들(GST1, GST2) 각각은 메모리 블록을 구성할 수 있다.
주변회로구조(PS)는 메모리 셀들의 동작을 제어하기 위한 주변회로를 포함할 수 있다.
게이트 적층체들(GST1, GST2) 각각은 주변회로구조(PS)에 중첩될 수 있다. 게이트 적층체들(GST1, GST2) 각각은 비트라인(BL)과 공통소스막(CSL) 사이에 배치될 수 있다. 주변회로구조(PS)는 비트라인(BL)을 사이에 두고 게이트 적층체들(GST1, GST2)에 중첩될 수 있다. 공통소스막(CSL)은 게이트 적층체들(GST1, GST2)을 사이에 두고 비트라인(BL)에 중첩될 수 있다.
게이트 적층체들(GST1, GST2)은 서로 대면하는 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)를 포함할 수 있다.
제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 각각은 상부 셀렉트 라인들을 포함하는 상부 셀렉트 그룹, 하부 셀렉트 라인들을 포함하는 하부 셀렉트 그룹, 및 상부 셀렉트 그룹과 하부 셀렉트 그룹 사이에 배치된 워드라인들(WL)을 포함할 수 있다. 일 실시 예로서, 상부 셀렉트 라인들은 소스 셀렉트 라인들(SSL1, SSL2, SSL3)로 구성될 수 있고, 하부 셀렉트 라인들은 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A, DSL1B, DSL2B, DSL3B)로 구성될 수 있다.
소스 셀렉트 라인들(SSL1, SSL2, SSL3), 워드라인들(WL), 및 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A, DSL1B, DSL2B, DSL3B) 각각은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제1 방향(D1)은 XYZ좌표계의 X축의 방향으로 정의되고, 제2 방향(D2)은 XYZ좌표계의 Y축의 방향으로 정의될 수 있다.
소스 셀렉트 라인들(SSL1, SSL2, SSL3)은 동일레벨에서 서로 분리될 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(SSL1, SSL2, SSL3)은 제1 방향(D1)으로 서로 이격될 수 있다. 소스 셀렉트 라인들(SSL1, SSL2, SSL3)은 워드라인들(WL)을 포함하는 적층체와 공통소스막(CSL) 사이에 배치될 수 있다.
워드라인들(WL)은 제3 방향(D3)으로 서로 이격될 수 있다. 제3 방향(D3)은 XYZ좌표계의 Z축 방향으로 정의될 수 있다.
워드라인들(WL) 각각은 서로 분리된 소스 셀렉트 라인들(SSL1, SSL2, SSL3)에 중첩되도록 연장될 수 있다.
드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A, DSL1B, DSL2B, DSL3B)은 워드라인들(WL)을 포함하는 적층체와 비트라인(BL)사이의 적어도 한층에 배치될 수 있다. 일 실시 예로서, 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A, DSL1B, DSL2B, DSL3B)은 제1 레벨의 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A) 및 제2 레벨의 드레인 셀렉트 라인들(DSL1B, DSL2B, DSL3B)을 포함할 수 있다. 제2 레벨의 드레인 셀렉트 라인들(DSL1B, DSL2B, DSL3B)은 제3 방향(D3)으로 제1 레벨의 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A)로부터 이격될 수 있다. 제1 레벨의 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A)은 비트라인(BL)의 연장방향으로 서로 이격될 수 있고, 제2 레벨의 드레인 셀렉트 라인들(DSL1B, DSL2B, DSL3B) 또한 비트라인(BL)의 연장방향으로 서로 이격될 수 있다. 일 실시 예로서, 제1 레벨의 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A)은 제1 방향(D1)으로 서로 이격될 수 있고, 제2 레벨의 드레인 셀렉트 라인들(DSL1B, DSL2B, DSL3B) 또한 제1 방향(D1)으로 서로 이격될 수 있다.
주변회로구조(PS)는 소스 셀렉트 라인들(SSL1, SSL2, SSL3)을 포함하는 상부 셀렉트 그룹에 중첩될 수 있다. 소스 셀렉트 라인들(SSL1, SSL2, SSL3)을 포함하는 상부 셀렉트 그룹과 주변회로구조(PS) 사이에는 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A, DSL1B, DSL2B, DSL3B)을 포함하는 하부 셀렉트 그룹뿐 아니라 비트라인(BL)이 배치될 수 있다.
비트라인(BL) 및 공통소스막(CSL) 각각은 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)에 중첩되도록 연장될 수 있다.
도 3a는 도 2에 도시된 반도체 메모리 장치의 비트라인들의 레이아웃을 나타낸 평면도이다.
도 3a를 참조하면, 비트라인들(BL)은 서로 나란하게 연장될 수 있고, 서로 이격될 수 있다. 일 실시 예로서, 비트라인들(BL)은 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다.
비트라인들(BL)은 제3 방향(D3)으로 연장된 채널구조들(CH)에 접속될 수 있다. 일 실시 예로서, 비트라인들(BL)은 비트라인콘택구조들(CT)을 경유하여 채널구조들(CH)에 접속될 수 있다.
채널구조들(CH)은 제1 게이트 적층체(GST1)와 제2 게이트 적층체(GST2)를 관통할 수 있다. 채널구조들(CH)은 서로 이격된 소스 셀렉트 라인들(SSL1, SSL2, SSL3)에 의해 제어되는 그룹들로 구분될 수 있다. 일 실시 예로서, 채널구조들(CH)은 제1 채널구조들(CH1)로 구성된 제1 그룹, 제2 채널구조들(CH2)로 구성된 제2 그룹, 및 제3 채널구조들(CH3)로 구성된 제3 그룹을 포함할 수 있다. 제1 채널구조들(CH1)의 측벽들은 제1 게이트 적층체(GST1)의 제1 소스 셀렉트 라인(SSL1)에 의해 둘러싸이며, 제1 채널구조들(CH1)은 제1 소스 셀렉트 라인(SSL1)에 의해 제어될 수 있다. 제2 채널구조들(CH2)의 측벽들은 제1 게이트 적층체(GST1)의 제2 소스 셀렉트 라인(SSL2)에 의해 둘러싸이며, 제2 채널구조들(CH2)은 제2 소스 셀렉트 라인(SSL2)에 의해 제어될 수 있다. 제3 채널구조들(CH3)의 측벽들은 제2 게이트 적층체(GST2)의 제3 소스 셀렉트 라인(SSL3)으로 둘러싸이며, 제3 채널구조들(CH3)은 제3 소스 셀렉트 라인(SSL3)에 의해 제어될 수 있다.
단일의 비트라인(BL)에 제1 채널구조들(CH1) 중 하나, 제2 채널구조들(CH2) 중 하나 및 제3 채널구조들(CH3) 중 하나가 병렬로 접속될 수 있다.
제1 게이트 적층체(GST1)의 워드라인(WL)은 제1 채널구조들(CH1)의 측벽들 및 제2 채널구조들(CH2)의 측벽들을 감싸도록 연장될 수 있다.
도면에 도시된 실시 예는 제1 레벨의 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A) 사이의 분리구조와 제2 레벨의 드레인 셀렉트 라인들(DSL1B, DSL2B, DSL3B) 사이의 분리구조가 제1 소스 셀렉트 라인(SSL1), 제2 소스 셀렉트 라인(SSL2) 및 제3 소스 셀렉트 라인(SSL3) 사이의 분리구조와 유사한 경우를 나타낸다. 보다 구체적으로, 제1 레벨의 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A)은 제1 레벨의 제1 내지 제3 드레인 셀렉트 라인들을 포함할 수 있고, 제2 레벨의 드레인 셀렉트 라인들(DSL1B, DSL2B, DSL3B)은 제2 레벨의 제1 내지 제3 드레인 셀렉트 라인들을 포함할 수 있다.
제1 채널구조들(CH1)은 제1 레벨의 제1 드레인 셀렉트 라인(DSL1A) 및 제2 레벨의 제1 드레인 셀렉트 라인(DSL1B)을 관통할 수 있고, 제2 채널구조들(CH2)은 제1 레벨의 제2 드레인 셀렉트 라인(DSL2A) 및 제2 레벨의 제2 드레인 셀렉트 라인(DSL2B)을 관통할 수 있고, 제3 채널구조들(CH3)은 제1 레벨의 제3 드레인 셀렉트 라인(DSL3A) 및 제2 레벨의 제3 드레인 셀렉트 라인(DSL3B)을 관통할 수 있다.
도 3a를 참조하면, 선 I-I'는 단일의 비트라인(BL)에 중첩된다. 단일의 비트라인(BL)에 중첩된 채널구조들(CH)은 선 I-I'에 중첩된 비트라인콘택구조들(CT)을 경유하여 단일의 비트라인(BL)에 접속된 채널구조들과, 선 I-I'에 비중첩된 비트라인콘택구조들(CT)을 경유하여 다른 비트라인(BL)에 접속된 채널구조들을 포함할 수 있다.
도 3b는 도 3a에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 3b를 참조하면, 소스 셀렉트 라인들(SSL1, SSL2, SSL3)은 트렌치(T)에 의해 서로 분리될 수 있다. 트렌치(T)는 상부 절연막(197)으로 채워질 수 있다. 상부 절연막(197)은 소스 셀렉트 라인들(SSL1, SSL2, SSL3)을 포함하는 상부 셀렉트 그룹과 공통소스막(CSL) 사이로 연장될 수 있다.
공통소스막(CSL)은 상부 절연막(197) 상에 순차로 적층된 도프트 반도체막(199A), 도전성 금속 배리어막(199B), 및 금속막(199C)을 포함할 수 있다. 도프트 반도체막(199A)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다.
제1 게이트 적층체(GST1)의 워드라인들(WL)은 게이트 분리막(151)에 의해 제2 게이트 적층체(GST2)의 워드라인들(WL)로부터 이격될 수 있으며, 제2 게이트 적층체(GST2)의 워드라인들(WL)로부터 절연될 수 있다. 게이트 분리막(151)은 제1 게이트 적층체(GST1)의 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL1B, DSL2B)을 포함하는 제1 하부 셀렉트 그룹과 제2 게이트 적층체(GST2)의 드레인 셀렉트 라인들(DSL3A, DSL3B)을 포함하는 제2 하부 셀렉트 그룹 사이로 연장될 수 있다.
제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 각각은 제3 방향(D3)으로 이격되어 적층된 층간 절연막들(111)을 더 포함할 수 있다. 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A, DSL1B, DSL2B, DSL3B)을 위해 제공되는 도전층들과 층간 절연막들(111)은 제3 방향(D3)으로 교대로 배치될 수 있다.
제1 게이트 적층체(GST1)에 포함된 제1 레벨의 제1 드레인 셀렉트 라인(DSL1A)은 드레인 분리막(153)에 의해 제1 게이트 적층체(GST1)에 포함된 제1 레벨의 제2 드레인 셀렉트 라인(DSL2A)으로부터 이격될 수 있다. 제1 게이트 적층체(GST1)에 포함된 제1 레벨의 제1 드레인 셀렉트 라인(DSL1A)은 드레인 분리막(153)에 의해 제1 게이트 적층체(GST1)에 포함된 제1 레벨의 제2 드레인 셀렉트 라인(DSL2A)으로부터 절연될 수 있다. 드레인 분리막(153)은 제1 게이트 적층체(GST1)에 포함된 제2 레벨의 제1 드레인 셀렉트 라인(DSL1B)과 제1 게이트 적층체(GST1)에 포함된 제2 레벨의 제2 드레인 셀렉트 라인(DSL2B) 사이로 연장될 수 있다.
채널구조들(CH) 각각은 채널막(131) 및 코어 절연막(133)을 포함할 수 있다. 채널막(131)은 반도체물질을 포함할 수 있다. 채널막(131)은 코어 절연막(133)의 측벽을 감싸고, 공통소스막(CSL)을 향하는 코어 절연막(133)의 제1 면을 따라 연장될 수 있다. 코어 절연막(133)은 도프트 반도체 패턴(135)에 중첩될 수 있다. 도프트 반도체 패턴(135)은 비트라인(BL)을 향하는 코어 절연막(133)의 제2 면에 접촉될 수 있다. 채널막(131)은 도프트 반도체 패턴(135)의 측벽을 감싸도록 연장될 수 있다.
채널구조들(CH) 각각은 제1 기둥부(PA) 및 제1 기둥부(PA)로부터 제3 방향(D3)으로 연장된 제2 기둥부(PB)를 포함할 수 있다. 제1 기둥부(PA)의 중심영역은 코어 절연막(133) 및 도프트 반도체 패턴(135)으로 채워질 수 있다. 코어 절연막(133)은 제2 기둥부(PB)의 중심영역으로 연장될 수 있다. 제1 기둥부(PA)의 외벽과 제2 기둥부(PB)의 외벽은 채널막(131)으로 구성될 수 있다.
제1 게이트 적층체(GST1)를 참조하면, 제1 기둥부(PA)의 측벽은 층간 절연막들(111) 및 워드라인들(WL)로 둘러싸일 뿐 아니라, 제1 기둥부(PA)에 대응되는 제1 레벨의 드레인 셀렉트 라인(DSL1A 또는 DSL2A)과 제1 기둥부(PA)에 대응되는 제2 레벨의 드레인 셀렉트 라인(DSL1B 또는 DSL2B)으로 둘러싸일 수 있다. 제2 기둥부(PB)의 측벽은 제2 기둥부(PB)에 대응되는 소스 셀렉트 라인(SSL1 또는 SSL2)으로 둘러싸일 수 있다. 채널구조(CH)의 제2 기둥부(PB)는 상부 절연막(197)을 관통하도록 제3 방향(D3)으로 연장될 수 있다. 채널구조(CH)의 제2 기둥부(PB)는 공통소스막(CSL) 내부로 연장될 수 있다.
제1 기둥부(PA)의 측벽은 제1 블로킹 절연막(121), 데이터 저장막(123), 및 터널 절연막(125)으로 둘러싸일 수 있다. 제1 블로킹 절연막(121), 데이터 저장막(123), 및 터널 절연막(125)은 층간 절연막들(111) 및 워드라인들(WL) 각각과 제1 기둥부(PA) 사이에 배치될 수 있다. 제1 블로킹 절연막(121), 데이터 저장막(123), 및 터널 절연막(125)은 제1 기둥부(PA)에 대응되는 제1 레벨의 드레인 셀렉트 라인(DSL1A 또는 DSL2A)과 제1 기둥부(PA) 사이로 연장될 수 있다. 제1 블로킹 절연막(121), 데이터 저장막(123), 및 터널 절연막(125)은 제1 기둥부(PA)에 대응되는 제2 레벨의 드레인 셀렉트 라인(DSL1B 또는 DSL2B)과 제1 기둥부(PA) 사이로 연장될 수 있다.
데이터 저장막(123)은 제1 블로킹 절연막(121)과 제1 기둥부(PA) 사이에 배치될 수 있다. 터널 절연막(125)은 데이터 저장막(123)과 제1 기둥부(PA) 사이에 배치될 수 있다. 터널 절연막(125)은 제2 기둥부(PB)에 대응되는 소스 셀렉트 라인(SSL1 또는 SSL2)과 제2 기둥부(PB) 사이로 연장될 수 있다.
채널구조들(CH) 각각의 제2 기둥부(PB)는 제3 방향(D3)으로 터널 절연막(125)보다 돌출될 수 있다. 채널구조들(CH) 각각은 비트라인(BL) 및 주변회로구조(PS)에 가까워질수록 폭이 넓어지는 테이퍼 형상을 가질 수 있다.
비트라인(BL)은 절연막(161)에 의해 채널구조들(CH)로부터 이격될 수 있다. 절연막(161)은 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 각각과 비트라인(BL) 사이로 연장될 수 있다. 비트라인콘택구조들(CT)은 절연막(161)을 관통하여 채널구조들(CH) 중 일부와 비트라인(BL)을 전기적으로 연결할 수 있다.
비트라인(BL)은 제1 절연구조(163)에 의해 주변회로구조(PS)로부터 이격될 수 있다. 제1 절연구조(163)는 비트라인(BL)과 주변회로구조(PS) 사이에 적층된 2중층 이상의 절연막들을 포함할 수 있다.
제1 인터커넥션 구조(165) 및 제1 도전성 본딩패드(167)는 제1 절연구조(163) 내부에 매립될 수 있다. 제1 인터커넥션 구조(165)는 복수의 도전패턴들을 포함할 수 있다. 제1 도전성 본딩패드(167)는 제1 인터커넥션 구조(165)에 접속되고 주변회로구조(PS)에 마주할 수 있다. 일 실시 예로서, 제1 도전성 본딩패드(167)는 제1 인터커넥션 구조(165)를 경유하여 비트라인(BL)에 전기적으로 연결될 수 있다.
주변회로구조(PS)는 트랜지스터들(180A, 180B)을 포함하는 기판(171), 제2 절연구조(191), 제2 인터커넥션 구조(193), 및 제2 도전성 본딩패드(195)를 포함할 수 있다.
트랜지스터들(180A, 180B)은 소자 분리막들(isolation layers; 173)에 의해 구획된 기판(171)의 활성영역들에 배치될 수 있다. 트랜지스터들(180A, 180B) 각각은 활성영역 상에 배치된 게이트 절연막(181), 게이트 절연막(181) 상에 배치된 게이트 전극(183), 게이트 전극(183) 양측의 활성영역 내부에 형성된 접합영역들(junctions; 185)을 포함할 수 있다. 트랜지스터들(180A, 180B) 중 일부(예를 들어, 180B)는 비트라인(BL)의 프리차지 동작 및 디스차지 동작을 제어하는 페이지 버퍼 회로를 구성할 수 있다.
제2 절연구조(191)는 제1 절연구조(163)와 기판(171) 사이에 배치될 수 있다. 제2 절연구조(191)는 2중층 이상의 절연막들을 포함할 수 있다. 제2 절연구조(191)는 제1 절연구조(163)에 본딩될 수 있다.
제2 인터커넥션 구조(193) 및 제2 도전성 본딩패드(195)는 제2 절연구조(191) 내부에 매립될 수 있다. 제2 인터커넥션 구조(193)는 복수의 도전패턴들을 포함할 수 있다. 제2 도전성 본딩패드(195)는 제2 인터커넥션 구조(193)에 접속되고, 제1 도전성 본딩패드(167)에 마주할 수 있다. 제2 도전성 본딩패드(195)는 제1 도전성 본딩패드(167)에 본딩될 수 있다. 일 실시 예로서, 제2 도전성 본딩패드(195)는 제2 인터커넥션 구조(193)를 경유하여 페이지 버퍼 회로의 트랜지스터(180B)에 전기적으로 연결될 수 있다.
상술한 실시 예에 따르면, 비트라인(BL)은 제1 인터커넥션 구조(165), 제1 도전성 본딩패드(167), 제2 도전성 본딩패드(195), 및 제2 인터커넥션 구조(193)를 경유하여 페이지 버퍼 회로의 트랜지스터(180B)에 접속될 수 있다.
도 4는 도 3b에 도시된 A영역을 확대한 단면도이다.
도 4를 참조하면, 제1 블로킹 절연막(121)은 제3 방향(D3)을 향하는 단부(EG1)를 포함할 수 있고, 데이터 저장막(123) 또한 제3 방향(D3)을 향하는 단부(EG2)를 포함할 수 있다. 제1 블로킹 절연막(121)의 단부(EG1)가 배치된 레벨과 데이터 저장막(123)의 단부(EG2)가 배치된 레벨은 제1 블로킹 절연막(121)의 식각량 및 데이터 저장막(123)의 식각량에 따라 서로 동일하거나, 서로 상이할 수 있다.
소스 셀렉트 라인(예를 들어, SSL1)은 제1 블로킹 절연막(121)의 단부(EG1)와 데이터 저장막(123)의 단부(EG2)에 중첩될 수 있다. 소스 셀렉트 라인(SSL1)과 제1 블로킹 절연막(121)의 단부(EG1) 사이의 계면과 소스 셀렉트 라인(SSL1)과 데이터 저장막(123)의 단부(EG2) 사이의 계면은, 제1 블로킹 절연막(121)의 식각량 및 데이터 저장막(123)의 식각량에 따라, 소스 셀렉트 라인(SSL1)과 층간 절연막(111) 사이의 계면과 실질적으로 동일한 레벨에 배치되거나, 상이한 레벨에 배치될 수 있다.
소스 셀렉트 라인(SSL1)은 제1 도전패턴(101) 및 제2 도전패턴(103)을 포함할 수 있다. 제1 도전패턴(101)은 제2 기둥부(PB)에 교차하도록 평면방향으로 연장될 수 있다. 일 실시 예로서, 제1 도전패턴(101)은 워드라인(WL)에 나란하게 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제2 도전패턴(103)은 제1 도전패턴(101)과 터널 절연막(125) 사이에 배치될 수 있다.
제2 도전패턴(103)은 실리콘, 금속 실리사이드, 및 도전성 금속 배리어 중 적어도 어느 하나를 포함할 수 있다. 금속 실리사이드는 텅스텐 실리사이드 또는 니켈 실리사이드를 포함할 수 있다. 도전성 금속 배리어는 티타늄 및 티타늄 질화물을 포함할 수 있다.
채널구조(CH)의 제2 기둥부(PB)는 소스 셀렉트 라인(SSL1)으로 둘러싸인 제1 부분(P1), 제1 부분(P1)으로부터 제3 방향(D3)으로 연장된 제2 부분(P2) 및 제2 부분(P2)으로부터 제3 방향(D3)으로 연장된 제3 부분(P3)을 포함할 수 있다. 제2 부분(P2) 및 제3 부분(P3)은 소스 셀렉트 라인(SSL1)보다 제3 방향(D3)을 향해 돌출될 수 있다. 제2 부분(P2)의 측벽은 상부 절연막(197)으로 둘러싸일 수 있다. 제3 부분(P3)은 공통소스막의 도프트 반도체막(199A)에 접촉될 수 있다.
채널구조(CH)의 코어 절연막(133)은 제1 기둥부(PA)의 중심영역으로부터 제1 부분(P1), 제2 부분(P2), 및 제3 부분(P3) 각각의 중심영역으로 연장될 수 있다. 채널구조(CH)의 채널막(131)은 제1 부분(P1), 제2 부분(P2), 및 제3 부분(P3) 각각의 외벽을 구성하도록 연장될 수 있다. 공통소스막의 도프트 반도체막(199A)은 제3 부분(P3)의 채널막(131)에 접촉될 수 있다.
워드라인(WL)은 도전성 금속 배리어막(143) 및 금속막(145)을 포함할 수 있다. 워드라인(WL)과 제1 블로킹 절연막(121) 사이에 제2 블로킹 절연막(141)이 배치될 수 있다. 제2 블로킹 절연막(141)은 층간 절연막(111)과 워드라인(WL) 사이로 연장될 수 있다. 도 3b에 도시된 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A, DSL1B, DSL2B, DSL3B) 각각은 워드라인(WL)과 유사하게 도전성 금속 배리어막(143) 및 금속막(145)을 포함할 수 있다. 제2 블로킹 절연막(141)은 도 3b에 도시된 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A, DSL1B, DSL2B, DSL3B) 각각과 제1 블로킹 절연막(121) 사이에도 배치될 수 있고, 도 3b에 도시된 드레인 셀렉트 라인들(DSL1A, DSL2A, DSL3A, DSL1B, DSL2B, DSL3B)과 층간 절연막들(111) 사이로 연장될 수 있다.
제2 블로킹 절연막(141)은 제1 블로킹 절연막(121) 보다 유전율이 높은 절연물을 포함할 수 있다. 도면에 도시되진 않았으나, 제2 블로킹 절연막(141)은 생략될 수 있다.
도 5a는 도 4에 도시된 채널구조의 제1 부분, 터널 절연막, 및 제2 도전패턴에 대한 횡단면도이고, 도 5b는 도 4에 도시된 채널구조의 제1 기둥부, 터널 절연막, 데이터 저장막 및 제1 블로킹 절연막에 대한 횡단면도이다.
도 5a 및 도 5b를 참조하면, 채널구조(CH)의 코어 절연막(133)의 측벽은 채널구조(CH)의 채널막(131)으로 둘러싸일 수 있다. 채널막(131)의 측벽은 터널 절연막(125)으로 둘러싸일 수 있다.
도 5a를 참조하면, 터널 절연막(125)은 채널구조(CH)의 제2 기둥부(PB)의 측벽 일부를 감싸도록 연장될 수 있다. 제2 기둥부(PB)의 제1 부분(P1)의 측벽은 터널 절연막(125)으로 감싸일 수 있다. 터널 절연막(125)은 제2 기둥부(PB)의 제1 부분(P1)에 접촉될 수 있다. 제2 기둥부(PB)의 제1 부분(P1)은 터널 절연막(125)을 사이에 두고 소스 셀렉트 라인(예를 들어, 도 4에 도시된 SSL1)의 제2 도전패턴(103)으로 둘러싸일 수 있다. 이에 따라, 제1 부분(P1)과 소스 셀렉트 라인의 교차부에 게이트 올 어라운드(GAA: gate all around) 구조의 소스 셀렉트 트랜지스터가 정의될 수 있다.
도 5b를 참조하면, 터널 절연막(125)은 제1 기둥부(PA)의 측벽을 감싸도록 연장될 수 있다. 제1 기둥부(PA)의 측벽은 터널 절연막(125)뿐 아니라, 터널 절연막(125)의 측벽을 감싸는 데이터 저장막(123) 및 데이터 저장막(123)의 측벽을 감싸는 제1 블로킹 절연막(121)에 의해 둘러싸일 수 있다.
데이터 저장막(123)은 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 일 실시 예로서, 데이터 저장막(123)은 파울러 노드하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 상기 물질막은 전하 트랩이 가능한 질화막을 포함할 수 있다. 제1 블로킹 절연막(121)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(125)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
도 6을 참조하면, 반도체 메모리 장치는 복수의 메모리 블록들(BLK')을 포함할 수 있다. 각각의 메모리 블록(BLK')은 공통소스막(CSL') 및 비트라인들(BL')에 접속된 복수의 메모리 셀 스트링들(MS1', MS2', MS3')을 포함할 수 있다.
메모리 셀 스트링들(MS1', MS2', MS3') 각각은 직렬로 연결된 복수의 메모리 셀들(MC'), 드레인 셀렉트 트랜지스터(DST'), 및 적어도 하나의 소스 셀렉트 트랜지스터(SST')를 포함할 수 있다. 일 실시 예로서, 메모리 셀 스트링들(MS1', MS2', MS3') 각각은 복수의 메모리 셀들(MC')과 공통소스막(CSL') 사이에 연결된 하나의 소스 셀렉트 트랜지스터(SST')를 포함할 수 있다. 다른 실시 예로서, 메모리 셀 스트링들(MS1', MS2', MS3') 각각은 복수의 메모리 셀들(MC')과 공통소스막(CSL') 사이에 직렬로 연결된 2개 이상의 소스 셀렉트 트랜지스터들(SST')을 포함할 수 있다.
복수의 메모리 셀들(MC')은 소스 셀렉트 트랜지스터(SST')를 경유하여 공통소스막(CSL')에 접속될 수 있다. 복수의 메모리 셀들(MC')은 드레인 셀렉트 트랜지스터(DST')를 경유하여 비트라인(BL')에 접속될 수 있다.
동일레벨에 배치된 드레인 셀렉트 트랜지스터들(DST')의 게이트들은 서로 분리된 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')에 연결될 수 있다.
일 실시 예로서, 메모리 블록(BLK')은 동일레벨에서 서로 분리된 제1 드레인 셀렉트 라인(DSL1'), 제2 드레인 셀렉트 라인(DSL2'), 및 제3 드레인 셀렉트 라인(DSL3')을 포함할 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 다른 실시 예로서, 메모리 블록(BLK')은 동일레벨에서 서로 분리된 2개의 드레인 셀렉트 라인들을 포함하거나, 동일레벨에서 서로 분리된 4개 이상의 드레인 셀렉트 라인들을 포함할 수 있다.
동일레벨에 배치된 소스 셀렉트 트랜지스터들(SST')의 게이트들은 단일의 소스 셀렉트 라인(SSL')에 연결될 수 있다.
복수의 메모리 셀들(MC')의 게이트들은 복수의 워드라인들(WL')에 연결될 수 있다. 워드라인들(WL')은 서로 다른 레벨에 배치되고, 동일레벨에 배치된 메모리 셀들(MC')의 게이트들은 단일의 워드라인(WL')에 연결될 수 있다.
워드라인들(WL') 각각에 복수의 메모리 셀 스트링들(MS1', MS2', MS3')이 접속될 수 있다. 일 실시 예로서, 복수의 메모리 셀 스트링들(MS1', MS2', MS3')은 제1 드레인 셀렉트 라인(DSL1'), 제2 드레인 셀렉트 라인(DSL2'), 및 제3 드레인 셀렉트 라인(DSL3')에 의해 개별적으로 선택 가능한 제1 그룹, 제2 그룹, 및 제3 그룹을 포함할 수 있다. 제1 그룹은 제1 메모리 셀 스트링들(MS1')을 포함할 수 있고, 제2 그룹은 제2 메모리 셀 스트링들(MS2')을 포함할 수 있고, 제3 그룹은 제3 메모리 셀 스트링들(MS3')을 포함할 수 있다.
제1 메모리 셀 스트링들(MS1')은 제1 드레인 셀렉트 라인들(DSL1')에 접속된 드레인 셀렉트 트랜지스터들(DST')을 경유하여 비트라인들(BL')에 각각 접속될 수 있다. 제2 메모리 셀 스트링들(MS2')은 제2 드레인 셀렉트 라인들(DSL2')에 접속된 드레인 셀렉트 트랜지스터들(DST')을 경유하여 비트라인들(BL')에 각각 접속될 수 있다. 제3 메모리 셀 스트링들(MS3')은 제3 드레인 셀렉트 라인들(DSL3')에 접속된 드레인 셀렉트 트랜지스터들(DST')을 경유하여 비트라인들(BL')에 각각 접속될 수 있다. 단일의 비트라인(BL')은 제1 메모리 셀 스트링들(MS1') 중 하나, 제2 메모리 셀 스트링들(MS2') 중 하나, 및 제3 메모리 셀 스트링들(MS3') 중 하나에 접속될 수 있다.
제1 메모리 셀 스트링들(MS1'), 제2 메모리 셀 스트링들(MS2'), 및 제3 메모리 셀 스트링들(MS3')은 소스 셀렉트 라인(SSL')에 연결된 소스 셀렉트 트랜지스터들(SST')의 제어에 의해 공통소스막(CSL')에 접속될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타낸 사시도이다.
도 7을 참조하면, 반도체 메모리 장치는 주변회로구조(PS'), 공통소스막들(CSL'), 게이트 적층체들(GST1', GST2'), 및 비트라인들(BL')을 포함할 수 있다. 게이트 적층체들(GST1', GST2') 각각은 메모리 블록을 구성할 수 있다.
주변회로구조(PS')는 메모리 셀들의 동작을 제어하기 위한 주변회로를 포함할 수 있다. 주변회로구조(PS')는 공통소스막들(CSL')을 사이에 두고 게이트 적층체들(GST1', GST2')에 중첩될 수 있다.
공통소스막들(CSL')은 동일레벨에서 서로 이격될 수 있다. 공통소스막들(CSL')은 게이트 적층체들(GST1', GST2')을 사이에 두고 비트라인(BL')에 중첩될 수 있다.
게이트 적층체들(GST1', GST2')은 서로 대면하는 제1 게이트 적층체(GST1') 및 제2 게이트 적층체(GST2')를 포함할 수 있다.
제1 게이트 적층체(GST1') 및 제2 게이트 적층체(GST2') 각각은 상부 셀렉트 라인들을 포함하는 상부 셀렉트 그룹, 하부 셀렉트 라인들을 포함하는 하부 셀렉트 그룹, 및 상부 셀렉트 그룹과 하부 셀렉트 그룹 사이에 배치된 워드라인들(WL')을 포함할 수 있다. 일 실시 예로서, 상부 셀렉트 라인들은 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')로 구성될 수 있고, 하부 셀렉트 라인들은 소스 셀렉트 라인들(SSL'[A], SSL'[B])로 구성될 수 있다.
드레인 셀렉트 라인들(DSL1', DSL2', DSL3'), 워드라인들(WL'), 및 소스 셀렉트 라인들(SSL'[A], SSL'[B]) 각각은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제1 방향(D1)은 XYZ좌표계의 X축의 방향으로 정의되고, 제2 방향(D2)은 XYZ좌표계의 Y축의 방향으로 정의될 수 있다.
드레인 셀렉트 라인들(DSL1', DSL2', DSL3')은 동일레벨에서 서로 분리될 수 있다. 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')은 비트라인(BL')의 연장방향으로 서로 이격될 수 있다. 일 실시 예로서, 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')은 제1 방향(D1)으로 서로 이격될 수 있다. 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')은 워드라인들(WL')을 포함하는 적층체와 비트라인(BL') 사이에 배치될 수 있다.
워드라인들(WL')은 제3 방향(D3)으로 서로 이격될 수 있다. 제3 방향(D3)은 XYZ좌표계의 Z축 방향으로 정의될 수 있다. 워드라인들(WL') 각각은 서로 분리된 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')에 중첩되도록 연장될 수 있다.
소스 셀렉트 라인들(SSL'[A], SSL'[B])은 워드라인들(WL')을 포함하는 적층체와 공통소스막(CSL')사이의 적어도 한층에 배치될 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(SSL'[A], SSL'[B])은 제1 레벨의 소스 셀렉트 라인(SSL'[A]) 및 제2 레벨의 소스 셀렉트 라인(SSL'[B])을 포함할 수 있다. 제2 레벨의 소스 셀렉트 라인(SSL'[B])은 제3 방향(D3)으로 제1 레벨의 소스 셀렉트 라인(SSL'[A])으로부터 이격될 수 있다.
주변회로구조(PS')는 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')을 포함하는 상부 셀렉트 그룹에 중첩될 수 있다. 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')을 포함하는 상부 셀렉트 그룹과 주변회로구조(PS') 사이에는 소스 셀렉트 라인들(SSL'[A], SSL'[B])을 포함하는 하부 셀렉트 그룹뿐 아니라 공통소스막(CSL')이 배치될 수 있다.
비트라인(BL')은 제1 게이트 적층체(GST1') 및 제2 게이트 적층체(GST2')에 중첩되도록 연장될 수 있다. 공통소스막들(CSL')은 제1 게이트 적층체(GST1') 및 제2 게이트 적층체(GST2')에 각각 중첩될 수 있다.
도 8a는 도 7에 도시된 반도체 메모리 장치의 비트라인들의 레이아웃을 나타낸 평면도이다.
도 8a를 참조하면, 비트라인들(BL')은 서로 나란하게 연장될 수 있고, 서로 이격될 수 있다. 일 실시 예로서, 비트라인들(BL')은 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다.
비트라인들(BL')은 제3 방향(D3)으로 연장된 채널구조들(CH')에 접속될 수 있다. 일 실시 예로서, 비트라인들(BL')은 비트라인콘택구조들(CT')을 경유하여 채널구조들(CH')에 접속될 수 있다.
채널구조들(CH')은 제1 게이트 적층체(GST1')와 제2 게이트 적층체(GST2')를 관통할 수 있다. 채널구조들(CH')은 서로 이격된 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')에 의해 제어되는 그룹들로 구분될 수 있다. 일 실시 예로서, 채널구조들(CH')은 제1 채널구조들(CH1')로 구성된 제1 그룹, 제2 채널구조들(CH2')로 구성된 제2 그룹, 및 제3 채널구조들(CH3')로 구성된 제3 그룹을 포함할 수 있다. 제1 채널구조들(CH1')의 측벽들은 제1 게이트 적층체(GST1')의 제1 드레인 셀렉트 라인(DSL1')에 의해 둘러싸이며, 제1 드레인 셀렉트 라인(DSL1')에 의해 제어될 수 있다. 제2 채널구조들(CH2')의 측벽들은 제1 게이트 적층체(GST1')의 제2 드레인 셀렉트 라인(DSL2')에 의해 둘러싸이며, 제2 드레인 셀렉트 라인(DSL2')에 의해 제어될 수 있다. 제3 채널구조들(CH3')의 측벽들은 제2 게이트 적층체(GST2')의 제3 드레인 셀렉트 라인(DSL3')에 의해 둘러싸이며, 제3 드레인 셀렉트 라인(DSL3')에 의해 제어될 수 있다.
단일의 비트라인(BL')에 제1 채널구조들(CH1') 중 하나, 제2 채널구조들(CH2') 중 하나 및 제3 채널구조들(CH3') 중 하나가 병렬로 접속될 수 있다.
제1 게이트 적층체(GST1')의 워드라인(WL')과, 제1 게이트 적층체(GST1')의 소스 셀렉트 라인들(SSL'[A], SSL'[B]) 각각은 제1 채널구조들(CH1')의 측벽들 및 제2 채널구조들(CH2')의 측벽들을 감싸도록 연장될 수 있다.
도 8a를 참조하면, 선 Ⅱ-Ⅱ'는 단일의 비트라인(BL')에 중첩된다. 단일의 비트라인(BL')에 중첩된 채널구조들(CH')은 선 Ⅱ-Ⅱ'에 중첩된 비트라인콘택구조들(CT')을 경유하여 단일의 비트라인(BL')에 접속된 채널구조들과, 선 Ⅱ-Ⅱ'에 비중첩된 비트라인콘택구조들(CT')을 경유하여 다른 비트라인(BL')에 접속된 채널구조들을 포함할 수 있다.
도 8b는 도 8a에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 8b를 참조하면, 제1 게이트 적층체(GST1')의 워드라인들(WL')은 제1 트렌치(T1')에 의해 제2 게이트 적층체(GST2')의 워드라인들(WL')로부터 이격될 수 있다. 제1 트렌치(T1')는 제1 게이트 적층체(GST1')의 소스 셀렉트 라인들(SSL'[A], SSL'[B])을 포함하는 제1 하부 셀렉트 그룹과 제2 게이트 적층체(GST2')의 소스 셀렉트 라인들(SSL'[A], SSL'[B])을 포함하는 제2 하부 셀렉트 그룹 사이로 연장될 수 있다.
제1 게이트 적층체(GST1') 및 제2 게이트 적층체(GST2') 각각은 제3 방향(D3)으로 이격되어 적층된 층간 절연막들(211)을 더 포함할 수 있다. 워드라인들(WL') 및 소스 셀렉트 라인들(SSL'[A], SSL'[B])을 위해 제공되는 도전층들과 층간 절연막들(211)은 제3 방향(D3)으로 교대로 배치될 수 있다.
공통소스막들(CSL')은 제1 게이트 적층체(GST1') 및 제2 게이트 적층체(GST2')와 주변회로구조(PS') 사이에 배치될 수 있다. 제1 트렌치(T1')는 공통소스막들(CSL') 사이로 연장될 수 있다. 제1 트렌치(T1')는 게이트 분리막(251)으로 채워질 수 있다. 게이트 분리막(251) 및 공통소스막들(CSL')은 제1 절연구조(261)를 사이에 두고 주변회로구조(PS')에 마주할 수 있다.
드레인 셀렉트 라인들(DSL1', DSL2', DSL3')을 포함하는 상부 셀렉트 그룹은 워드라인들(WL')뿐 아니라 소스 셀렉트 라인들(SSL'[A], SSL'[B])을 포함하는 하부 셀렉트 그룹을 사이에 두고 공통소스막들(CSL')에 중첩될 수 있다. 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')은 제2 트렌치들(T2')에 의해 서로 분리될 수 있다. 제2 트렌치들(T2')은 제1 상부 절연막(295)으로 채워질 수 있다. 제1 상부 절연막(295)은 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')을 포함하는 상부 셀렉트 그룹과 비트라인(BL') 사이로 연장될 수 있다. 비트라인(BL')은 제1 상부 절연막(295)뿐 아니라 제2 상부 절연막(297)을 사이에 두고 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')로부터 이격될 수 있다.
비트라인(BL')은 금속막(299B) 및 금속막(299B)과 제2 상부 절연막(297) 사이에 배치된 도전성 금속 배리어막(299A)을 포함할 수 있다. 비트라인(BL')은 비트라인콘택구조들(CT')을 경유하여 채널구조들(CH')에 접속될 수 있다.
비트라인콘택구조들(CT')은 제1 상부 절연막(295) 및 제2 상부 절연막(297)을 관통함으로써 채널구조들(CH') 중 일부와 비트라인(BL')을 전기적으로 연결할 수 있다.
제1 게이트 적층체(GST1')를 참조하면, 채널구조들(CH') 각각은 채널막(231) 및 코어 절연막(233)을 포함할 수 있다. 코어 절연막(233)의 측벽은 제1 게이트 적층체(GST1') 및 제1 상부 절연막(295)으로 둘러싸일 수 있다. 채널막(231)은 반도체물질을 포함할 수 있다. 채널막(231)은 코어 절연막(233)과 제1 게이트 적층체(GST1') 사이에 배치될 수 있다. 채널막(231)은 코어 절연막(233)과 제1 상부 절연막(295) 사이로 연장될 수 있다. 채널막(231)은 공통소스막(CSL')과 제1 게이트 적층체(GST1') 사이로 연장될 수 있다.
제1 게이트 적층체(GST1')에 대응되는 공통소스막(CSL')을 참조하면, 공통소스막(CSL')은 워드라인(WL')에 나란하게 연장된 수평패턴(HP) 및 수평패턴(HP)으로부터 코어 절연막(233)을 향해 제3 방향(D3)으로 연장된 수직패턴(VP)을 포함할 수 있다. 채널막(231)은 수직패턴(VP)의 측벽을 감싸도록 연장될 수 있고, 수평패턴(HP)과 제1 게이트 적층체(GST1') 사이로 연장될 수 있다. 공통소스막(CSL')은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함하는 도프트 반도체막으로 형성될 수 있다.
채널구조들(CH') 각각은 제1 기둥부(PA') 및 제1 기둥부(PA')로부터 제3 방향(D3)으로 연장된 제2 기둥부(PB')를 포함할 수 있다. 제1 기둥부(PA')의 중심영역은 코어 절연막(233) 및 공통소스막(CSL')의 수직패턴(VP)으로 채워질 수 있다. 코어 절연막(233)은 제2 기둥부(PB')의 중심영역으로 연장될 수 있다. 제1 기둥부(PA')의 외벽과 제2 기둥부(PB')의 외벽은 채널막(231)으로 구성될 수 있다.
제1 게이트 적층체(GST1')를 참조하면, 제1 기둥부(PA')의 측벽은 층간 절연막들(211) 및 워드라인들(WL')로 둘러싸일 뿐 아니라, 제1 기둥부(PA')에 대응되는 제1 레벨의 소스 셀렉트 라인(SSL'[A])과 제1 기둥부(PA')에 대응되는 제2 레벨의 소스 셀렉트 라인(SSL'[B])으로 둘러싸일 수 있다. 제2 기둥부(PB')의 측벽은 제2 기둥부(PB')에 대응되는 드레인 셀렉트 라인(DSL1' 또는 DSL2')으로 둘러싸일 수 있다. 채널구조(CH')의 제2 기둥부(PB')는 제1 상부 절연막(295) 내부로 연장될 수 있다.
제1 기둥부(PA')의 측벽은 제1 블로킹 절연막(221), 데이터 저장막(223), 및 터널 절연막(225)으로 둘러싸일 수 있다. 제1 블로킹 절연막(221), 데이터 저장막(223), 및 터널 절연막(225)은 층간 절연막들(211) 및 워드라인들(WL') 각각과 제1 기둥부(PA') 사이에 배치될 수 있다. 제1 블로킹 절연막(221), 데이터 저장막(223), 및 터널 절연막(225)은 제1 레벨의 소스 셀렉트 라인(SSL'[A])과 제1 기둥부(PA') 사이로 연장될 수 있다. 제1 블로킹 절연막(221), 데이터 저장막(223), 및 터널 절연막(225)은 제2 레벨의 소스 셀렉트 라인(SSL'[B])과 제1 기둥부(PA') 사이로 연장될 수 있다. 제1 블로킹 절연막(221), 데이터 저장막(223), 및 터널 절연막(225)은 제1 게이트 적층체(GST1')와 채널막(231) 사이로 연장될 수 있다.
데이터 저장막(223)은 제1 블로킹 절연막(221)과 제1 기둥부(PA') 사이에 배치될 수 있다. 터널 절연막(225)은 데이터 저장막(223)과 제1 기둥부(PA') 사이에 배치될 수 있다. 터널 절연막(225)은 제2 기둥부(PB')에 대응되는 드레인 셀렉트 라인(DSL1' 또는 DSL2')과 제2 기둥부(PB') 사이로 연장될 수 있다.
채널구조들(CH') 각각은 공통소스막(CSL') 및 주변회로구조(PS')에 가까워질수록 폭이 넓어지는 테이퍼 형상을 가질 수 있다. 채널구조들(CH) 중 일부는 비트라인콘택구조(CT')를 경유하여 비트라인(BL')에 접속될 수 있다. 비트라인콘택구조(CT')는 제1 상부 절연막(295) 및 제2 상부 절연막(297)을 관통할 수 있다. 비트라인콘택구조(CT')는 채널구조(CH')의 채널막(231)에 접촉되도록 연장될 수 있다.
공통소스막(CSL')은 제1 절연구조(261)에 의해 주변회로구조(PS')로부터 이격될 수 있다. 제1 절연구조(261)는 주변회로구조(PS')에 본딩될 수 있다.
주변회로구조(PS')는 트랜지스터들(280A, 280B)을 포함하는 기판(271), 제2 절연구조(291), 및 인터커넥션 구조(293)를 포함할 수 있다.
트랜지스터들(280A, 280B)은 소자 분리막들(isolation layers; 273)에 의해 구획된 기판(271)의 활성영역들에 배치될 수 있다. 트랜지스터들(280A, 280B) 각각은 도 3b를 참조하여 설명한 바와 같이, 게이트 절연막(281), 게이트 전극(283), 및 접합영역들(junctions; 285)을 포함할 수 있다. 트랜지스터들(280A, 280B) 중 일부(예를 들어, 280B)는 비트라인(BL')의 프리차지 동작 및 디스차지 동작을 제어하는 페이지 버퍼 회로를 구성할 수 있다.
제2 절연구조(291)는 제1 절연구조(261)와 기판(271) 사이에 배치될 수 있다. 제2 절연구조(291)는 2중층 이상의 절연막들을 포함할 수 있다. 제2 절연구조(291)는 제1 절연구조(261)에 본딩될 수 있다.
인터커넥션 구조(293)는 제2 절연구조(291) 내부에 매립될 수 있다. 인터커넥션 구조(293)는 복수의 도전패턴들을 포함할 수 있다. 인터커넥션 구조(293)는 페이지 버퍼 회로의 트랜지스터(280B)에 전기적으로 연결될 수 있다. 인터커넥션 구조(293)는 제1 비아콘택구조(V1) 및 제2 비아콘택구조(V2)를 경유하여 비트라인(BL')에 접속될 수 있다.
제1 비아콘택구조(V1)는 게이트 분리막(251)을 관통하고, 인터커넥션 구조(293)에 접촉되도록 제1 절연구조(261) 및 제2 절연구조(291)를 관통할 수 있다. 제1 비아콘택구조(V1)는 제1 상부 절연막(295)을 관통하도록 제3 방향(D3)으로 연장될 수 있다. 제2 비아콘택구조(V2)는 제1 비아콘택구조(V1)에 접촉되고, 제2 상부 절연막(297)을 관통하도록 연장될 수 있다. 제1 비아콘택구조(V1)는 도전성 금속 배리어막(296A) 및 금속막(296B)을 포함할 수 있고, 제2 비아콘택구조(V2) 또한 도전성 금속 배리어막(298A) 및 금속막(298B)을 포함할 수 있다.
상술한 실시 예에 따르면, 비트라인(BL')은 제1 비아콘택구조(V1), 제2 비아콘택구조(V2), 및 인터커넥션 구조(293)를 경유하여 페이지 버퍼 회로의 트랜지스터(280B)에 접속될 수 있다.
도 9는 도 8b에 도시된 B영역을 확대한 단면도이다.
도 9를 참조하면, 제1 블로킹 절연막(221)은 제3 방향(D3)을 향하는 단부(EG1')를 포함할 수 있고, 데이터 저장막(223) 또한 제3 방향(D3)을 향하는 단부(EG2')를 포함할 수 있다.
드레인 셀렉트 라인(예를 들어, DSL1')은 제1 블로킹 절연막(221)의 단부(EG1')와 데이터 저장막(223)의 단부(EG2')에 중첩될 수 있다.
드레인 셀렉트 라인(DSL1')은 제1 도전패턴(201) 및 제2 도전패턴(203)을 포함할 수 있다. 제1 도전패턴(201)은 제2 기둥부(PB')에 교차하도록 평면방향으로 연장될 수 있다. 구체적으로, 제1 도전패턴(201)은 워드라인(WL')에 나란하게 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제2 도전패턴(203)은 제1 도전패턴(201)과 터널 절연막(225) 사이에 배치될 수 있다. 제2 도전패턴(203)은 드레인 셀렉트 라인(DSL1')과 제2 기둥부(PB') 사이의 교차부에 게이트 올 어라운드(GAA: gate all around) 구조의 드레인 셀렉트 트랜지스터를 제공할 수 있다.
제2 도전패턴(203)은 실리콘, 금속 실리사이드, 및 도전성 금속 배리어 중 적어도 어느 하나를 포함할 수 있다. 금속 실리사이드는 텅스텐 실리사이드 또는 니켈 실리사이드를 포함할 수 있다. 도전성 금속 배리어는 티타늄 및 티타늄 질화물을 포함할 수 있다.
채널구조(CH')의 제2 기둥부(PB')는 드레인 셀렉트 라인(DSL1')으로 둘러싸인 제1 부분(P1'), 제1 부분(P1')으로부터 제3 방향(D3)으로 연장된 제2 부분(P2') 및 제2 부분(P2')으로부터 제3 방향(D3)으로 연장된 제3 부분(P3')을 포함할 수 있다. 제2 부분(P2') 및 제3 부분(P3')은 드레인 셀렉트 라인(DSL1')보다 제3 방향(D3)을 향해 돌출될 수 있다. 제2 부분(P2') 및 제3 부분(P3)은 제1 상부 절연막(295)으로 덮일 수 있다.
비트라인콘택구조(CT')는 제1 상부 절연막(295)을 관통할 수 있다. 비트라인콘택구조(CT')는 제3 부분(P3')의 채널막(231)에 접촉되도록 연장될 수 있다. 비트라인콘택구조(298A)의 도전성 금속 배리어막(298A)은 비트라인콘택구조(CT')의 금속막(298B)과 채널막(231) 사이에 배치될 수 있다. 비트라인콘택구조(298A)의 도전성 금속 배리어막(298A)은 비트라인콘택구조(CT')의 금속막(298B)과 제1 상부 절연막(295) 사이로 연장될 수 있다.
채널구조(CH')의 코어 절연막(233)은 제1 기둥부(PA')의 중심영역으로부터 제1 부분(P1'), 제2 부분(P2'), 및 제3 부분(P3') 각각의 중심영역으로 연장될 수 있다.
워드라인(WL')은 도 4를 참조하여 설명한 바와 같이, 도전성 금속 배리어막(243) 및 금속막(245)을 포함할 수 있다. 워드라인(WL')과 제1 블로킹 절연막(221) 사이에 도 4를 참조하여 설명한 바와 같이, 제2 블로킹 절연막(241)이 배치될 수 있다. 도 8b에 도시된 소스 셀렉트 라인들(SSL'[A], SSL'[B]) 각각은 워드라인(WL')과 유사하게 도전성 금속 배리어막(243) 및 금속막(245)을 포함할 수 있다. 제2 블로킹 절연막(241)은 도 8b에 도시된 소스 셀렉트 라인들(SSL'[A], SSL'[B]) 각각과 제1 블로킹 절연막(221) 사이에 배치될 수 있고, 도 8b에 도시된 소스 셀렉트 라인들(SSL'[A], SSL'[B]) 각각과 층간 절연막들(111) 사이로 연장될 수 있다.
터널 절연막(225), 데이터 저장막(223), 및 제1 블로킹 절연막(221)은 도 5b를 참조하여 설명한 물질들로 구성될 수 있다. 제2 블로킹 절연막(241)은 제1 블로킹 절연막(221)보다 유전율이 높은 절연물을 포함할 수 있다.
도 10a, 도 10b, 도 10c, 도 10d, 도 10e, 도 11, 도 12, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 및 도 17c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다.
도 10a 내지 도 10e는 본딩공정 이전에 수행되는 공정 단계별 단면도들을 나타낸다.
도 10a를 참조하면, 제1 기판(301) 상에 제1 도전막(305)을 형성할 수 있다. 제1 도전막(305)을 형성하기 전, 제1 기판(301) 상에 제1 기판(301)에 대한 식각 선택비를 갖는 제1 보호막(303)을 형성할 수 있다. 일 실시 예로서, 제1 기판(301)은 실리콘을 포함할 수 있고, 제1 보호막(303)은 질화물을 포함할 수 있다.
제1 도전막(305)은 제1 보호막(303)을 제거하는 후속 식각공정 진행시 식각물질에 대한 식각 저항성을 갖는 도전물을 포함할 수 있다. 일 실시 예로서, 제1 도전막(305)은 실리콘을 포함할 수 있다.
이어서, 제1 도전막(305) 상에 제1 물질막들(311) 및 제2 물질막들(313)을 교대로 적층할 수 있다. 일 실시 예로서, 제1 물질막들(311)은 층간 절연막들을 위한 절연물일 수 있고, 제2 물질막들(313)은 제1 물질막들(311)에 대한 식각 선택비를 갖는 희생물일 수 있다. 보다 구체적으로, 제1 물질막들(311)은 실리콘 산화물을 포함할 수 있고, 제2 물질막들(313)은 실리콘 산화물에 대한 식각 선택비를 갖는 실리콘 질화물일 수 있다. 다른 실시 예로서, 제1 물질막들(311)은 층간 절연막들을 위한 절연물일 수 있고, 제2 물질막들(313)은 워드라인들 및 하부 셀렉트 라인들을 위한 도전물일 수 있다. 이하, 설명의 편의를 위해, 제1 물질막들(311)이 층간 절연막들을 위한 절연물로 구성되고, 제2 물질막들(313)이 희생물로 구성된 실시 예 위주로 제조공정을 설명하나, 본 발명의 실시 예는 이에 제한되지 않는다.
이어서, 제1 물질막들(311), 및 제2 물질막들(313)을 관통하는 홀(320)을 형성할 수 있다. 홀(320)은 제1 도전막(305), 및 제1 보호막(303)을 관통하고, 제1 기판(301) 내부로 연장될 수 있다. 제1 물질막들(311) 및 제2 물질막들(313) 중 제1 기판(301)으로부터 가장 멀리 이격된 제1 물질막(311)으로부터 제1 기판(301)을 향하여 식각공정을 수행함으로써 홀(320)이 형성될 수 있다. 이에 따라, 홀(320)은 제1 기판(301)에서 멀어질수록 폭이 넓어지는 테이퍼 형상을 가질 수 있다.
이후, 홀(320)의 표면 상에 제1 블로킹 절연막(321), 데이터 저장막(323), 및 터널 절연막(325)을 순차로 적층할 수 있다. 데이터 저장막(323)은 데이터의 저장이 가능할 뿐 아니라, 제1 블로킹 절연막(321) 및 터널 절연막(325)에 대한 식각 선택비를 갖는 물질로 구성될 수 있다. 일 실시 예로서, 제1 블로킹 절연막(321)은 산화물을 포함할 수 있고, 데이터 저장막(323)은 실리콘 질화물을 포함할 수 있고, 터널 절연막(325)은 실리콘 산화물을 포함할 수 있다.
이어서, 홀(320)의 중심영역을 채널구조(330) 및 도프트 반도체 패턴(335)으로 채울 수 있다. 채널구조(330)는 채널막(331) 및 코어 절연막(333)을 포함할 수 있다. 채널막(331)은 터널 절연막(325)의 표면을 따라 연장될 수 있다. 채널막(331)은 반도체 물질을 포함할 수 있다. 일 실시 예로서, 채널막(331)은 실리콘을 포함할 수 있다. 코어 절연막(333) 및 도프트 반도체 패턴(335)은 채널막(331)에 의해 개구된 홀(320)의 중심영역을 채울 수 있다. 코어 절연막(333)으로 홀(320)의 일부를 채운 후, 도프트 반도체 패턴(335)을 코어 절연막(333) 상에 배치할 수 있다. 홀(320)의 중심영역을 채우는 채널구조(330)는 제1 기판(301)으로부터 멀어질수록 폭이 넓어지는 테이퍼 형상을 가질 수 있다.
도 10b를 참조하면, 도 10a에 도시된 제1 물질막들(311), 및 제2 물질막들(313)을 관통하는 제1 트렌치(340)를 형성할 수 있다. 제1 물질막들(311) 및 제2 물질막들(313)을 식각함으로써 제1 트렌치(340)가 정의될 수 있다. 제1 물질막들(311) 및 제2 물질막들(313)을 식각하는 동안, 제1 도전막(305)은 식각 정지막 역할을 할 수 있다.
도 10a에 도시된 제2 물질막들(313)이 희생물인 경우, 제1 트렌치(340)를 통해 도 10a에 도시된 제2 물질막들(313)을 도전패턴들(347)로 교체할 수 있다. 도 10a에 도시된 제2 물질막들(313)을 도전패턴들(347)로 교체하는 단계는, 도 10a에 도시된 제2 물질막들(313)을 제1 트렌치(340)를 통해 제거함으로써 제1 물질막들(311) 사이의 게이트 영역들을 개구하는 단계와, 게이트 영역들을 도전패턴들(347)로 채우는 단계를 포함할 수 있다.
게이트 영역들을 도전패턴들(347)로 채우기 전, 게이트 영역들 각각의 표면을 따라 제2 블로킹 절연막(341)을 형성할 수 있다. 이 경우, 도전패턴들(347) 각각은 제2 블로킹 절연막(341)에 의해 개구된 게이트 영역의 일부를 채울 수 있다.
도전패턴들(347) 각각은 다양한 도전물로 형성될 수 있다. 일 실시 예로서, 도전패턴들(347) 각각은 도전성 금속 배리어막(343) 및 금속막(345)을 포함할 수 있다. 도전패턴들(347) 각각은 제1 물질막들(311) 사이에서 채널구조(330)의 측벽을 감쌀 수 있다.
도 10c를 참조하면, 도 10b에 도시된 제1 트렌치(340)는 게이트 분리막(351)으로 채워질 수 있다. 게이트 분리막(351)은 절연물로 형성될 수 있다.
이어서, 도 10b에 도시된 도전패턴들(347) 중 적어도 한층을 관통하는 제2 트렌치(353)를 형성할 수 있다. 일 실시 예로서, 제2 트렌치(353)는 2중층의 도전패턴들을 관통할 수 있다. 제2 트렌치(353)에 의해 도 10b에 도시된 도전패턴들(347) 중 일부는 드레인 셀렉트 라인들(347D)로 분리될 수 있다. 제2 트렌치(353)에 의해 관통되지 않는 나머지 도전패턴들은 워드라인들(347W)로서 정의될 수 있다.
도 10d를 참조하면, 도 10c에 도시된 제2 트렌치(353)를 드레인 분리막(357)으로 채울 수 있다. 드레인 분리막(357)은 절연물로 형성될 수 있다.
이어서, 제1 절연막(361)을 형성할 수 있다. 제1 절연막(361)은 채널구조(330), 게이트 분리막(351), 드레인 분리막(357) 및 층간 절연막들(311)에 중첩되도록 연장될 수 있다. 연이어, 제1 절연막(361)을 관통하는 비트라인콘택구조(363)를 형성할 수 있다. 비트라인콘택구조(363)는 채널구조(330) 및 도프트 반도체 패턴(335)에 전기적으로 연결될 수 있다.
이후, 비트라인콘택구조(363)에 접촉된 비트라인(365)을 형성할 수 있다. 비트라인(365)은 제1 절연막(361) 상으로 연장될 수 있다. 일 실시 예로서, 비트라인(365)은 제1 방향(D1)으로 연장될 수 있다.
도 10e를 참조하면, 비트라인(365) 상에 본딩구조를 형성할 수 있다. 본딩구조는 제1 절연구조(367) 및 제1 절연구조(367) 내부에 매립된 제1 도전성 본딩패드(371)를 포함할 수 있다.
제1 도전성 본딩패드(371)를 형성하기 전, 제1 인터커넥션 구조(369)를 형성할 수 있다. 제1 인터커넥션 구조(369)는 제1 절연구조(367) 내부에 매립된 복수의 도전패턴들을 포함할 수 있다. 제1 인터커넥션 구조(369)의 도전패턴들 중 일부는 비트라인(365)에 전기적으로 연결될 수 있다. 제1 도전성 본딩패드(371)는 제1 인터커넥션 구조(369)에 접촉될 수 있다. 이러한 제1 도전성 본딩패드(371)는 제1 인터커넥션 구조(369)를 경유하여 비트라인(365)에 전기적으로 연결될 수 있다.
도 11은 주변회로구조를 형성하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 주변회로구조(390)를 형성하는 단계는 제2 기판(381)의 활성영역들을 구획하는 소자 분리막(383)을 제2 기판(381) 내부에 형성하는 단계, 소스 분리막(383)에 의해 구획된 활성영역들에 트랜지스터들(385A, 385B)을 형성하는 단계, 트랜지스터들(385A, 385B)에 접속된 제2 인터커넥션 구조(389)를 형성하는 단계, 및 제2 인터커넥션 구조(389)에 접속된 제2 도전성 본딩패드(391)를 형성하는 단계를 포함할 수 있다.
트랜지스터들(385A, 385B)은 도 3a를 참조하여 설명한 트랜지스터들과 동일한 구성들을 포함할 수 있다. 트랜지스터들(385A, 385B) 중 일부(예를 들어, 385B)는 페이지 버퍼 회로를 구성할 수 있다.
트랜지스터들(385A, 385B)을 포함하는 제2 기판(381)은 제2 절연구조(387)로 덮일 수 있다. 제2 인터커넥션 구조(389) 및 제2 도전성 본딩패드(391)는 제2 절연구조(387) 내부에 매립될 수 있다.
제2 인터커넥션 구조(389)는 복수의 도전패턴들을 포함할 수 있고, 제2 인터커넥션 구조(389)의 도전패턴들 중 일부는 페이지 버퍼 회로의 트랜지스터(385B)에 접속될 수 있다. 제2 도전성 본딩패드(391)는 제2 인터커넥션 구조(389)를 경유하여 페이지 버퍼 회로의 트랜지스터(385B)에 접속될 수 있다.
도 12는 본딩공정을 나타내는 단면도이다.
도 12를 참조하면, 주변회로구조(390)가 본딩구조의 제1 절연구조(367) 및 제1 도전성 본딩패드(371)에 마주하도록 주변회로구조(390)를 정렬할 수 있다.
이후, 주변회로구조(390)의 제2 절연구조(387) 및 제2 도전성 본딩패드(391)를 본딩구조의 제1 절연구조(367) 및 제1 도전성 본딩패드(371)에 본딩할 수 있다.
본딩공정을 수행하는 단계 이후, 공정온도를 450℃ 이하로 제한할 수 있다. 이로써, 제1 도전성 본딩패드(371)와 제2 도전성 본딩패드(391)에서 고온으로 인한 결함 발생을 줄일 수 있다.
도 13은 본딩공정 이후 수행되는 공정들 중 일부를 나타내는 단면도이다.
도 13을 참조하면, 도 12에 도시된 제1 기판(301)을 제거할 수 있다. 제1 기판(301)을 제거하는 동안, 도 12에 도시된 제1 보호막(303)에 의해 제1 도전막(305)이 보호될 수 있다. 이어서, 도 12에 제1 보호막(303)을 선택적으로 제거할 수 있다. 이로써, 제1 도전막(305)과 제1 블로킹 절연막(321)이 노출될 수 있다.
도 14a 및 도 14b는 도 13에 도시된 C영역을 확대한 공정 단계별 단면도들이다.
도 14a를 참조하면, 제1 블로킹 절연막(321)의 일부를 선택적으로 제거함으로써, 제1 도전막(305)과 데이터 저장막(323) 사이에 예비 리세스 영역(403)을 형성할 수 있다. 잔류하는 제1 블로킹 절연막(321)은 도전성 금속 배리어막(343) 및 금속막(345)보다 제1 도전막(305)에 더 가깝게 배치될 수 있다.
도 14b를 참조하면, 데이터 저장막(323)을 선택적으로 제거함으로써, 제1 도전막(305)과 터널 절연막(325) 사이에 리세스 영역(405)이 정의될 수 있다. 잔류하는 제1 블로킹 절연막(321) 및 잔류하는 데이터 저장막(323)은 도전성 금속 배리어막(343) 및 금속막(345)보다 제1 도전막(305)에 더 가깝게 배치될 수 있다.
도 15a 및 도 15b는 리세스 영역을 형성한 후 이어지는 후속공정을 나타내는 단면도들이다.
도 15a를 참조하면, 제1 도전막(305) 및 터널 절연막(325)의 표면을 따라 제2 도전막(411)을 형성할 수 있다. 제2 도전막(411)은 도 14b에 도시된 리세스 영역(405)을 채울 수 있다.
제2 도전막(411)은 실리콘, 금속 실리사이드, 및 도전성 금속 배리어 중 적어도 어느 하나를 포함할 수 있다. 금속 실리사이드는 텅스텐 실리사이드 또는 니켈 실리사이드를 포함할 수 있다. 도전성 금속 배리어는 티타늄 및 티타늄 질화물을 포함할 수 있다.
도 15b를 참조하면, 터널 절연막(325) 및 제1 도전막(305)이 노출되도록 제2 도전막(411)의 일부를 제거할 수 있다. 이 때, 제2 도전막(411)은 도 14b에 도시된 리세스 영역(405) 내부에서 터널 절연막(325)의 측벽을 감싸도록 잔류될 수 있다.
도 16a 및 도 16b는 상부 셀렉트 라인들을 분리하는 공정을 나타내는 공정 단계별 단면도들이다.
도 16a를 참조하면, 제1 도전막(305)보다 제3 방향(D3)을 향해 돌출된 채널구조(330)에 의해 요철구조가 정의될 수 있다. 이러한 요철구조의 표면을 따라 제2 보호막(421)을 형성할 수 있다. 제2 보호막(421)은 단차 도포성(step coverage)이 나쁜 조건으로 증착될 수 있다. 일 실시 예로서, 제2 보호막(421)은 원자층 증착(ALD: Atomic Layer Deposition)에 비해 단차 도포성이 나쁜 물리기상증착(PVD: Physical Vapor Deposition) 방식 또는 화학기상증착(CVD: Chemical Vapor Deposition) 방식을 통해 증착될 수 있다. 제2 보호막(421)은 제1 도전막(305)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 제2 보호막(421)은 비정질 카본막(ACL: amorphous carbon layer)을 포함할 수 있다. 비정질 카본막은 플라즈마 화학기상증착(PE-CVD: Plasma Enhanced - Chemical Vapor Deposition) 방식으로 증착될 수 있다.
단차 도포성이 나쁜 조건에서 증착된 제2 보호막(421)은 요철구조의 오목부 상에서보다 돌출부 상에서 상대적으로 두껍게 형성되고, 오버행(overhang) 구조를 가질 수 있다. 제2 보호막(421)은 제1 개구부들(423) 각각을 사이에 두고 서로 마주하는 측벽들을 가질 수 있다. 제1 개구부들(423) 각각의 폭은 오버행 구조를 갖는 제2 보호막(421)에 의해 제1 도전막(305)으로부터 멀어질수록 좁아질 수 있다.
이어서, 제2 보호막(421) 상에 포토리소그래피 공정을 이용하여 마스크 패턴(431)을 형성할 수 있다. 마스크 패턴(431)은 포토레지스트 패턴일 수 있다. 마스크 패턴(431)은 제2 개구부들(433)을 포함할 수 있다.
제2 개구부들(433)은 게이트 분리막(351) 및 드레인 분리막(357)에 각각 중첩될 수 있다. 제2 개구부들(433)에 의해 게이트 분리막(351) 및 드레인 분리막(357)에 중첩된 제1 개구부들(423)이 노출될 수 있다.
채널구조(330) 주위의 제1 도전막(305)은 오버행 구조를 갖는 제2 보호막(421)에 의해 차단될 수 있다.
도 16b를 참조하면, 도 16a에 도시된 제2 개구부들(433)에 의해 노출된 제1 개구부들(423)을 통해 제1 도전막(305)을 식각함으로써, 제1 도전막(305)을 관통하는 제3 트렌치들(441)을 형성할 수 있다. 제3 트렌치들(441)에 의해 상부 셀렉트 라인들이 정의될 수 있다. 일 실시 예로서, 상부 셀렉트 라인들은 소스 셀렉트 라인들(443)일 수 있다. 소스 셀렉트 라인들(443) 각각은 제3 트렌치들(441)에 의해 구획된 제1 도전막(305) 및 제1 도전막(305)과 터널 절연막(325) 사이의 제2 도전막(411)을 포함할 수 있다.
본 발명의 실시 예에 따르면, 제2 도전막(411)이 터널 절연막(325)과 제1 도전막(305) 사이에서 채널구조(330)를 감싸도록 잔류되므로, 터널 절연막(325)과 제3 트렌치(441) 사이에서 소스 셀렉트 라인(443)의 잔류 폭을 넓힐 수 있다. 이에 따라, 본 발명의 실시 예는 게이트 올 어라운드(GAA: gate all around) 구조의 셀렉트 트랜지스터를 안정적으로 형성할 수 있다.
도 17a 내지 도 17c는 소스 셀렉트 라인들(443)을 형성한 후, 이어지는 후속공정들에 대한 일 실시 예를 나타낸다.
도 17a를 참조하면, 제3 트렌치들(441)을 채우도록 상부 절연막(451)을 형성할 수 있다. 상부 절연막(451)은 소스 셀렉트 라인들(443), 채널구조(330) 및 터널 절연막(325)을 덮도록 형성될 수 있다. 상부 절연막(451)은 산화물을 포함할 수 있다.
도 17b를 참조하면, 에치-백등의 식각공정으로 상부 절연막(451)의 일부 및 터널 절연막(325)의 일부를 식각할 수 있다. 이로써, 채널구조(330)의 채널막(331)이 노출될 수 있다.
상부 절연막(451)는 제3 트렌치들(441) 내부에 잔류되고, 소스 셀렉트 라인들(433)을 덮도록 잔류될 수 있다.
도 17c를 참조하면, 채널막(331)의 노출된 영역 상에 공통소스막의 도프트 반도체막(455)을 형성할 수 있다.
도 18a, 도 18b, 도 18c, 도 18d, 도 18e, 도 18f, 도 18g, 도 18h, 도 18i, 도 18j, 도 18k, 도 18l, 도 18m 및 도 18n은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다.
도 18a를 참조하면, 도 10a를 참조하여 설명한 바와 동일하게 제1 기판(501) 상에 제1 보호막(503) 및 제1 도전막(505)을 형성할 수 있다. 이후, 도 10a를 참조하여 설명한 바와 동일하게 제1 도전막(505) 상에 제1 물질막들(511) 및 제2 물질막들(513)을 교대도 적층할 수 있다. 이로써, 제1 도전막(505) 상에 적층체(510)가 형성될 수 있다.
이어서, 제1 물질막들(511), 제2 물질막들(513), 제1 도전막(505), 및 제1 보호막(503)을 관통하고, 제1 기판(501) 내부로 연장된 홀(520)을 형성할 수 있다.
도 18b를 참조하면, 도 18a에 도시된 홀(520)의 표면 상에 제1 블로킹 절연막(521), 데이터 저장막(523), 및 터널 절연막(525)을 순차로 적층할 수 있다. 제1 블로킹 절연막(521), 데이터 저장막(523), 및 터널 절연막(525) 각각은 홀(520)의 측벽 및 바닥면을 따라 연장될 뿐 아니라, 적층체(510)의 상면을 따라 연장될 수 있다.
데이터 저장막(523)은 데이터의 저장이 가능할 뿐 아니라, 제1 블로킹 절연막(521) 및 터널 절연막(525)에 대한 식각 선택비를 갖는 물질로 구성될 수 있다. 제1 블로킹 절연막(521), 데이터 저장막(523), 및 터널 절연막(525)은 도 10a를 참조하여 설명한 물질들로 구성될 수 있다.
이어서, 도 18a에 도시된 홀(520)의 중심영역을 예비 채널구조(530P)로 채울 수 있다. 예비 채널구조(530P)는 채널막(531) 및 코어 절연막(533)을 포함할 수 있다. 채널막(531)은 터널 절연막(525)의 표면을 따라 연장될 수 있다. 채널막(531)은 반도체막으로 형성될 수 있다. 일 실시 예로서, 채널막(531)은 실리콘을 포함할 수 있다. 코어 절연막(533)은 채널막(531) 상에 배치되고, 도 18a에 도시된 홀(520)의 중심영역을 채울 수 있다. 코어 절연막(533)은 도 18a에 도시된 홀(520)의 상단을 개구하는 높이로 형성될 수 있다.
코어 절연막(533) 형성 후, 코어 절연막(533)에 의해 개구된 홀의 상단을 도프트 반도체막(539)으로 채울 수 있다. 도프트 반도체막(539)은 홀의 상단을 채우는 수직부(539A) 및 수직부(539A)로부터 적층체(510)의 상면에 나란하게 연장된 수평부(593B)를 포함할 수 있다.
도 18c를 참조하면, 도 18b에 도시된 도프트 반도체막(539), 채널막(531), 터널 절연막(525), 데이터 저장막(523), 제1 블로킹 절연막(521), 제1 물질막들(511), 및 제2 물질막들(513)을 관통하는 제1 트렌치(540)를 형성할 수 있다. 이에 따라, 예비 게이트 적층체(510P) 및 채널구조(530)가 정의될 수 있다.
채널구조(530)는 예비 게이트 적층체(510P)를 관통하는 기둥부(PP)를 포함할 수 있다. 채널구조(530)의 기둥부(PP)는 예비 게이트 적층체(510P)를 관통하는 코어 절연막(533) 및 채널막(531)을 포함할 수 있다.
도 18b에 도시된 도프트 반도체막(539)은 제1 트렌치(540)에 의해 공통소스막들(539S)로 분리될 수 있다.
도 18d를 참조하면, 도 10b를 참조하여 설명한 바와 같이, 도 18b에 도시된 제2 물질막들(513)을 도전패턴들(547)로 교체할 수 있다. 도전패턴들(547) 중 공통소스막들(539S)에 인접한 적어도 한층은 소스 셀렉트 라인으로 이용될 수 있으며, 나머지는 워드라인들로 이용될 수 있다. 도전패턴들(547)을 형성하기 전, 도 10b를 참조하여 설명한 바와 같이 제2 블로킹 절연막(541)을 형성할 수 있다.
도 18e를 참조하면, 도 18d에 도시된 제1 트렌치(540)를 게이트 분리막(551)으로 채울 수 있다. 게이트 분리막(551)은 절연물로 형성될 수 있다.
이어서, 게이트 분리막(551) 및 공통소스막들(539S)을 덮는 본딩구조를 형성할 수 있다. 본딩구조는 제1 절연구조(561)로 구성될 수 있다.
도 18f를 참조하면, 주변회로구조(590)가 제공될 수 있다. 주변회로구조(590)는 트랜지스터들(585A, 585B), 트랜지스터들(585A, 585B)에 접속된 인터커넥션 구조(589), 및 제2 절연구조(587)를 포함할 수 있다. 트랜지스터들(585A, 585B)은 소자분리막(583)에 의해 구획된 제2 기판(581)의 활성영역들에 형성될 수 있다. 트랜지스터들(585A, 585B) 및 인터커넥션 구조(589)는 제2 절연구조(587) 내부에 매립될 수 있다. 제2 절연구조(587)는 2중층 이상의 절연물을 포함할 수 있다.
이어서, 주변회로구조(590)가 제1 절연구조(561)에 마주하도록 주변회로구조(590)를 정렬할 수 있다. 이후, 제1 절연구조(561)에 주변회로구조(590)의 제2 절연구조(587)를 본딩할 수 있다.
도 18g를 참조하면, 도 18f에 도시된 제1 기판(501) 및 제1 보호막(503)을 순차로 제거할 수 있다. 이로써, 제1 도전막(505)과 제1 블로킹 절연막(521)이 노출될 수 있다.
도 18h를 참조하면, 도 14a 및 도 14b를 참조하여 설명한 공정들을 이용하여, 제1 블로킹 절연막(521)의 일부 및 데이터 저장막(523)의 일부를 제거할 수 있다. 이로써, 제1 도전막(505)과 터널 절연막(525) 사이에 리세스 영역(605)을 정의할 수 있다.
도 18i를 참조하면, 도 15a 및 도 15b를 참조하여 설명한 공정들을 이용하여, 도 18h에 도시된 리세스 영역(605)을 채우는 제2 도전막(611)을 형성할 수 있다. 제2 도전막(611)은 제1 도전막(505)과 터널 절연막(525) 사이에서 터널 절연막(525)의 측벽을 감쌀 수 있다.
도 18j를 참조하면, 도 16a 및 도 16b를 참조하여 설명한 상부 셀렉트 라인들을 분리하는 공정을 이용하여, 제2 도전막(505)을 관통하는 제2 트렌치들(641)을 형성할 수 있다. 제2 트렌치들(641)에 의해 상부 셀렉트 라인들이 정의될 수 있다. 일 실시 예로서, 상부 셀렉트 라인들은 드레인 셀렉트 라인들(643)일 수 있다. 드레인 셀렉트 라인들(643) 각각은 제2 트렌치들(641)에 의해 구획된 제1 도전막(505) 및 제1 도전막(505)과 터널 절연막(525) 사이의 제2 도전막(611)을 포함할 수 있다.
본 발명의 실시 예에 따르면, 제2 도전막(611)이 터널 절연막(525)과 제1 도전막(505) 사이에서 채널구조(530)를 감싸도록 잔류되므로, 게이트 올 어라운드(GAA: gate all around) 구조의 셀렉트 트랜지스터를 안정적으로 형성할 수 있다.
도 18k를 참조하면, 제2 트렌치들(641)을 채우도록 제1 상부 절연막(651)을 형성할 수 있다. 제1 상부 절연막(651)은 드레인 셀렉트 라인들(643), 채널구조(530) 및 터널 절연막(525)에 덮도록 형성될 수 있다. 제1 상부 절연막(651)은 산화물을 포함할 수 있다. 제1 상부 절연막(651)의 표면은 화학적기계적연마(CMP: Chemical Mechanical Polishing) 등의 공정으로 평탄화될 수 있다.
도 18l을 참조하면, 게이트 분리막(551)에 중첩된 제1 상부 절연막(651)의 일부, 게이트 분리막(551), 제1 절연구조(561)및 제2 절연구조(587)를 관통하는 제1 콘택홀(660)을 형성할 수 있다. 제1 콘택홀(660)은 인터커넥션 구조(589)의 도전패턴을 노출하도록 형성될 수 있다. 제1 콘택홀(660)에 의해 노출된 인터커넥션 구조(589)의 도전패턴은 페이지 버퍼 회로의 트랜지스터(예를 들어, 585B)에 접속될 수 있다.
이어서, 제1 콘택홀(660)을 채우는 제1 비아콘택구조(665)를 형성할 수 있다. 제1 비아콘택구조(665)는 제1 콘택홀(660)의 표면을 따라 연장된 도전성 금속 배리어막(661) 및 도전성 금속 배리어막(661)에 의해 개구된 제1 콘택홀(660)의 중심영역을 채우는 금속막(663)을 포함할 수 있다.
도 18m을 참조하면, 제1 상부 절연막(651) 상에 제2 상부 절연막(667)을 형성할 수 있다. 제2 상부 절연막(667)은 제1 비아콘택구조(665)를 덮도록 연장될 수 있다.
이어서, 제1 상부 절연막(651) 및 제2 상부 절연막(667) 중 적어도 하나를 관통하는 콘택홀들(670A, 670B)을 형성할 수 있다. 콘택홀들(670A, 670B)은 제2 콘택홀(670A) 및 제3 콘택홀(670B)을 포함할 수 있다.
제2 콘택홀(670A)은 제2 상부 절연막(667)을 관통함으로써 제1 비아콘택구조(665)를 노출할 수 있다. 제3 콘택홀(670B)은 제1 상부 절연막(651) 및 제2 상부 절연막(667)뿐 아니라 터널 절연막(525)을 관통함으로써 채널막(531)을 노출할 수 있다.
도 18n을 참조하면, 도 18m에 도시된 제2 콘택홀(670A) 및 제3 콘택홀(670B) 각각을 도전물로 채움으로써, 제2 비아콘택구조(675A) 및 비트라인콘택구조(675B)를 형성할 수 있다. 일 실시 예로서, 제2 비아콘택구조(675A) 및 비트라인콘택구조(675B)를 형성하는 단계는, 제2 콘택홀(670A) 및 제3 콘택홀(670B) 각각의 표면을 따라 도전성 금속 배리어막(671)을 형성하는 단계, 및 도전성 금속 배리어막(671)에 의해 개구된 제2 콘택홀(670A) 및 제3 콘택홀(670B) 각각의 중심영역을 금속막(673)으로 채우는 단계를 포함할 수 있다.
제2 비아콘택구조(675A)는 도 18m에 도시된 제2 콘택홀(670A)을 채우고, 제1 비아콘택구조(665)에 접촉될 수 있다. 비트라인콘택구조(675B)는 도 18m에 도시된 제3 콘택홀(670B)을 채우고, 채널구조(530)의 채널막(531)에 접촉될 수 있다.
이어서, 도 8b에 도시된 바와 같은 비트라인을 형성하기 위한 후속공정을 수행할 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 19를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 제1 기둥부 및 상기 제1 기둥부로부터 연장된 제2 기둥부를 포함하는 채널구조, 제1 기둥부의 측벽을 감싸는 블로킹 절연막, 블로킹 절연막과 제1 기둥부 사이의 데이터 저장막, 제2 기둥부의 연방방향을 향하는 데이터 저장막의 단부 및 블로킹 절연막의 단부에 중첩되고 제2 기둥부의 측벽을 감싸는 셀렉트 라인, 및 제1 기둥부와 데이터 저장막 사이에 배치되고 셀렉트 라인과 제2 기둥부 사이로 연장된 터널 절연막을 포함할 수 있다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 20은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성(1200)을 나타내는 블록도이다.
도 20을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 제1 기둥부 및 상기 제1 기둥부로부터 연장된 제2 기둥부를 포함하는 채널구조, 제1 기둥부의 측벽을 감싸는 블로킹 절연막, 블로킹 절연막과 제1 기둥부 사이의 데이터 저장막, 제2 기둥부의 연방방향을 향하는 데이터 저장막의 단부 및 블로킹 절연막의 단부에 중첩되고 제2 기둥부의 측벽을 감싸는 셀렉트 라인, 및 제1 기둥부와 데이터 저장막 사이에 배치되고 셀렉트 라인과 제2 기둥부 사이로 연장된 터널 절연막을 포함할 수 있다.
CH, CH', 330, 530: 채널구조 PA, PB, PA', PB', PP: 기둥부
121, 221, 321, 521: 블로킹 절연막
123, 223, 323, 523: 데이터 저장막
125, 225, 325, 525: 터널 절연막
SSL1~SSL3, SSL', SSL'[A], SSL'[B], 443: 소스 셀렉트 라인
DSL1~DSL3, DSL1A~DSL3A, DSL1B~DSL3B, DSL1'~DSL3', 347D, 643: 드레인 셀렉트 라인
101, 201: 제1 도전패턴 103, 203: 제2 도전패턴
CSL, CSL', 455, 539S: 공통소스막
197, 295, 297, 451, 651, 667: 상부 절연막
CT, CT', 363, 675B: 비트라인콘택구조 BL, BL', 365: 비트라인
WL, WL', 347W: 워드라인
PS, PS', 390, 590: 주변회로구조
163, 167, 261, 367, 371, 561: 본딩구조
305, 505: 제1 도전막 411, 611: 제2 도전막
311, 511: 제1 물질막 313, 513: 제2 물질막
320, 520: 홀 405, 605: 리세스 영역
303, 503: 보호막

Claims (28)

  1. 제1 기둥부 및 상기 제1 기둥부로부터 연장된 제2 기둥부를 포함하는 채널구조;
    상기 채널구조의 상기 제1 기둥부의 측벽을 감싸는 블로킹 절연막;
    상기 채널구조의 상기 제1 기둥부와 상기 블로킹 절연막 사이에 배치된 데이터 저장막;
    상기 제2 기둥부의 연장방향을 향하는 상기 블로킹 절연막의 단부 및 상기 데이터 저장막의 단부에 중첩되고, 상기 채널구조의 제2 기둥부의 측벽을 감싸는 상부 셀렉트 라인; 및
    상기 채널구조의 상기 제1 기둥부와 상기 데이터 저장막 사이에 배치되고, 상기 채널구조의 상기 제2 기둥부와 상기 상부 셀렉트 라인 사이로 연장된 터널 절연막을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 상부 셀렉트 라인은,
    상기 채널구조의 상기 제2 기둥부에 교차하도록 연장된 제1 도전패턴; 및
    상기 제1 도전패턴과 상기 터널 절연막 사이에 배치되고, 상기 터널 절연막의 측벽을 감싸는 제2 도전패턴을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 도전패턴은 실리콘을 포함하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제2 도전패턴은 실리콘, 금속 실리사이드, 및 도전성 금속 배리어 중 적어도 어느 하나를 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 채널구조의 상기 제2 기둥부는,
    상기 상부 셀렉트 라인으로 둘러싸인 제1 부분;
    상기 상부 셀렉트 라인보다 상기 제2 기둥부의 상기 연장방향을 향해 돌출되도록, 상기 제1 부분으로부터 상기 제2 기둥부의 상기 연장방향으로 연장된 제2 부분; 및
    상기 제2 부분으로부터 상기 제2 기둥부의 상기 연장방향으로 연장된 제3 부분을 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 상부 셀렉트 라인 상에 배치되고, 상기 제2 기둥부의 상기 제2 부분의 측벽을 감싸는 상부 절연막; 및
    상기 상부 절연막 상에 배치되고, 상기 제2 기둥부의 상기 제3 부분에 접촉된 공통소스막을 더 포함하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 상부 셀렉트 라인 상에 배치되고, 상기 제2 기둥부의 상기 제2 부분 및 상기 제3 부분을 덮는 상부 절연막;
    상기 상부 절연막을 관통하고, 상기 제2 기둥부의 상기 제3 부분에 접촉되도록 연장된 비트라인콘택구조; 및
    상기 상부 절연막 상에 배치되고, 상기 비트라인콘택구조에 접촉된 비트라인을 더 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 채널구조의 상기 제1 기둥부를 감싸는 적어도 한층의 하부 셀렉트 라인; 및
    상기 상부 셀렉트 라인과 상기 적어도 한층의 상기 하부 셀렉트 라인 사이에서 상기 채널구조의 상기 제1 기둥부를 감싸고, 상기 제2 기둥부의 상기 연장방향으로 교대로 적층된 층간 절연막들 및 워드라인들을 더 포함하고,
    상기 블로킹 절연막, 상기 데이터 저장막, 및 상기 터널 절연막은 상기 층간 절연막들, 상기 워드라인들 및 상기 적어도 한층의 하부 셀렉트 라인 각각과 상기 제1 기둥부 사이에 배치된 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 적어도 한층의 상기 하부 셀렉트 라인을 사이에 두고 상기 상부 셀렉트 라인에 중첩된 주변회로구조를 더 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 채널구조는 상기 주변회로구조에 가까워질수록 폭이 넓어지는 반도체 메모리 장치.
  11. 서로 나란하게 연장된 제1 채널구조 및 제2 채널구조;
    상기 제1 채널구조 및 상기 제2 채널구조 각각의 측벽을 감싸는 터널 절연막;
    상기 터널 절연막을 사이에 두고 상기 제1 채널구조 및 상기 제2 채널구조 각각의 상기 측벽을 감싸는 데이터 저장막;
    상기 데이터 저장막 및 상기 터널 절연막을 사이에 두고 상기 제1 채널구조 및 상기 제2 채널구조 각각의 상기 측벽을 감싸는 블로킹 절연막;
    상기 블로킹 절연막, 상기 데이터 저장막 및 상기 터널 절연막을 사이에 두고 상기 제1 채널구조를 감싸는 제1 하부 셀렉트 라인;
    상기 블로킹 절연막, 상기 데이터 저장막 및 상기 터널 절연막을 사이에 두고 상기 제2 채널구조를 감싸는 제2 하부 셀렉트 라인;
    상기 제1 하부 셀렉트 라인과 상기 제2 하부 셀렉트 라인 사이에 배치된 분리막;
    상기 터널 절연막을 사이에 두고 상기 제1 채널구조를 감싸고, 상기 제1 하부 셀렉트 라인 상에 배치된 제1 상부 셀렉트 라인;
    상기 터널 절연막을 사이에 두고 상기 제2 채널구조를 감싸고, 상기 제2 하부 셀렉트 라인 상에 배치된 제2 상부 셀렉트 라인; 및
    상기 제1 하부 셀렉트 라인과 상기 제1 상부 셀렉트 라인 사이에 교대로 적층되고, 상기 제2 하부 셀렉트 라인과 상기 제2 상부 셀렉트 라인 사이로 연장된 층간 절연막들 및 워드라인들을 포함하고,
    상기 제1 채널구조를 감싸는 상기 터널 절연막은 상기 제1 상부 셀렉트 라인에 접촉되고,
    상기 제2 채널구조를 감싸는 상기 터널 절연막은 상기 제2 상부 셀렉트 라인에 접촉된 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제1 상부 셀렉트 라인 및 상기 제2 상부 셀렉트 라인 각각은,
    상기 워드라인들에 나란하게 연장된 제1 도전패턴; 및
    상기 제1 도전패턴과 상기 터널 절연막 사이에 배치되고, 상기 터널 절연막의 측벽을 감싸는 제2 도전패턴을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제2 도전패턴은 상기 블로킹 절연막의 단부 및 상기 데이터 저장막의 단부에 중첩되는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제1 도전패턴은 실리콘을 포함하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제2 도전패턴은 실리콘, 금속 실리사이드, 및 도전성 금속 배리어 중 적어도 어느 하나를 포함하는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 제1 상부 셀렉트 라인과 상기 제2 상부 셀렉트 라인 사이에 배치되고, 상기 분리막에 중첩된 절연막을 더 포함하는 반도체 메모리 장치.
  17. 제 11 항에 있어서,
    상기 제1 하부 셀렉트 라인 및 상기 제2 하부 셀렉트 라인을 사이에 두고 상기 제1 상부 셀렉트 라인 및 상기 제2 상부 셀렉트 라인에 중첩된 주변회로구조를 더 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제1 채널구조 및 상기 제2 채널구조 각각은 상기 주변회로구조에 가까워질수록 폭이 넓어지는 반도체 메모리 장치.
  19. 기판 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 기판 내부로 연장된 홀을 형성하는 단계;
    상기 홀의 표면 상에 블로킹 절연막, 데이터 저장막, 및 터널 절연막을 순차로 적층하는 단계;
    상기 터널 절연막 상에 상기 홀의 중심영역을 채우는 채널구조를 형성하는 단계;
    상기 제1 도전막 및 상기 블로킹 절연막이 노출되도록 상기 기판을 제거하는 단계;
    상기 제1 도전막과 상기 터널 절연막 사이에 리세스 영역이 정의되도록 상기 블로킹 절연막의 일부 및 상기 데이터 저장막의 일부를 순차로 제거하는 단계; 및
    상기 리세스 영역을 채우고, 상기 터널 절연막을 감싸는 제2 도전막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 터널 절연막 및 상기 제1 도전막이 노출되고, 상기 리세스 영역 내부에 상기 제2 도전막이 잔류되도록, 상기 제2 도전막의 일부를 제거하는 단계;
    상기 채널구조를 감싸는 상부 셀렉트 라인이 정의되도록 상기 제1 도전막을 관통하는 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우고, 상기 상부 셀렉트 라인 및 상기 터널 절연막을 덮는 상부 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 채널구조의 일부가 노출되도록 상기 상부 절연막의 일부 및 상기 터널 절연막의 일부를 제거하는 단계; 및
    상기 상부 절연막 상에 상기 채널구조의 노출된 영역에 접촉된 공통소스막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  22. 제 20 항에 있어서,
    상기 채널구조에 접촉되도록 상기 상부 절연막 및 상기 터널 절연막을 관통하는 비트라인콘택구조를 형성하는 단계; 및
    상기 상부 절연막 상에 상기 비트라인콘택구조에 접촉된 비트라인을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 19 항에 있어서,
    상기 제1 도전막을 형성하는 단계 전, 상기 기판 상에 상기 기판에 대한 식각 선택비를 갖는 보호막을 형성하는 단계; 및
    상기 기판을 제거하는 단계 후, 상기 보호막을 제거하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 19 항에 있어서,
    상기 채널구조를 형성하는 단계 후, 상기 제2 물질막들을 도전패턴들로 교체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 기판을 제거하는 단계 전, 상기 도전패턴들 중 적어도 한층을 하부 셀렉트 라인들로 분리하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  26. 제 19 항에 있어서,
    상기 기판을 제거하는 단계 전, 상기 채널구조 상에 본딩구조를 형성하는 단계;
    상기 본딩구조에 마주하도록 주변회로구조를 배치하는 단계; 및
    상기 주변회로구조를 상기 본딩구조에 본딩하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  27. 제 19 항에 있어서,
    상기 제1 도전막은 실리콘을 포함하는 반도체 메모리 장치의 제조방법.
  28. 제 19 항에 있어서,
    상기 제2 도전막은 실리콘, 금속 실리사이드, 및 도전성 금속 배리어 중 적어도 어느 하나를 포함하는 반도체 메모리 장치의 제조방법.
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