KR20110010045A - 메모리 반도체 장치, 그 제조 방법 및 동작 방법 - Google Patents

메모리 반도체 장치, 그 제조 방법 및 동작 방법 Download PDF

Info

Publication number
KR20110010045A
KR20110010045A KR1020090121107A KR20090121107A KR20110010045A KR 20110010045 A KR20110010045 A KR 20110010045A KR 1020090121107 A KR1020090121107 A KR 1020090121107A KR 20090121107 A KR20090121107 A KR 20090121107A KR 20110010045 A KR20110010045 A KR 20110010045A
Authority
KR
South Korea
Prior art keywords
ground
semiconductor
memory
semiconductor pattern
substrate
Prior art date
Application number
KR1020090121107A
Other languages
English (en)
Other versions
KR101759926B1 (ko
Inventor
김지영
왕캉엘
박용직
한정희
홍진우
Original Assignee
삼성전자주식회사
더 리전츠 오브 더 유니버시티 오브 캘리포니아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 더 리전츠 오브 더 유니버시티 오브 캘리포니아 filed Critical 삼성전자주식회사
Priority to TW098142912A priority Critical patent/TWI597821B/zh
Priority to JP2009285708A priority patent/JP5566675B2/ja
Priority to US12/816,771 priority patent/US8541832B2/en
Publication of KR20110010045A publication Critical patent/KR20110010045A/ko
Priority to US14/024,737 priority patent/US9048329B2/en
Application granted granted Critical
Publication of KR101759926B1 publication Critical patent/KR101759926B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

메모리 반도체 장치, 그 제조 방법 및 동작 방법을 제공한다. 이 장치는 기판의 상부면에 수직한 장축을 가지면서 2차원적으로 배열되는 반도체 패턴들 및 반도체 패턴들을 가로지르는 장축을 가지면서 반도체 패턴들 사이에서 3차원적으로 배열되는 워드라인들을 포함할 수 있다.

Description

메모리 반도체 장치, 그 제조 방법 및 동작 방법{Memory Semiconductor Device and Methods of Fabricating and Operating the Same}
본 발명은 반도체 장치, 그 제조 방법 및 동작 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 집적도를 갖는 메모리 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 집적도를 갖는 메모리 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 집적도를 갖는 메모리 반도체 장치를 위한 동작 방법을 제공하는 데 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 기판의 상부면에 수직한 장축을 가지면서 2차원적으로 배열되는 반도체 패턴들 및 상기 반도체 패턴들을 가로지르는 장축을 가지면서 상기 반도체 패턴들 사이에서 3차원적으로 배열되는 워드라인들을 포함하는 반도체 장치를 제공한다.
일 실시예에 따르면, 상기 반도체 패턴과 상기 워드라인 사이에 개재되는 정보 저장막 패턴(예를 들면, 전하 저장막)을 더 포함할 수 있다.
일 실시예에 따르면, 상기 워드라인들은 이에 인접하는 상기 반도체 패턴의 전위를 제어하도록 구성된다. 또한, 동일한 층에 배열되는 워드라인들의 배치 구조는 다른 층에 배열되는 워드라인들의 배치 구조와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 메모리 반도체 장치는 복수개의 상기 반도체 패턴들의 하부 영역들을 전기적으로 연결하는 공통 소오스 전극 및 상기 워드라인을 가로지르는 방향을 따라 복수개의 상기 반도체 패턴들의 상부 영역들을 전기적으로 연결하는 비트 라인들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 기판은 불순물 확산 영역을 포함하는 반도체기판일 수 있으며, 이 경우, 상기 불순물 확산 영역은 복수개의 상기 반도체 패턴들의 하단들을 전기적으로 연결하는 공통 소오스 전극으로 사용될 수 있다.
일 실시예에 따르면, 상기 기판과 상기 워드라인들 사이에는 공통 소오스 전극으로 사용되는 도전막이 형성될 수 있다.
일 실시예에 따르면, 상기 워드라인들 사이에는 공통 소오스 전극으로 사용되는 상기 워드라인에 평행한 도전 패턴들이 더 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 기판은 셀 어레이 영역 및 상기 셀 어레이 영역의 둘레에 형성되는 코어 영역을 포함할 수 있다. 이 경우, 상기 기판의 상부면은 상기 코어 영역에서보다 상기 셀 어레이 영역에서 더 낮을 수 있다. 일 실시예에 따르면, 상기 워드라인들 각각은 상기 기판의 상부면에 평행한 배선 구간 및 상기 기판의 상부면에 경사진 콘택 구간을 포함할 수 있다. 이때, 상기 콘택 구간은 상기 셀 어레이 영역의 상기 코어 영역에 인접하는 영역에 형성될 수 있다. 또한, 상기 워드라인은 그것의 배선 구간이 상기 기판의 상부면으로부터 더 멀리 이격될수록 그것의 콘택 구간은 상기 코어 영역으로부터 이격되어 형성된다. 일 실시예에 따르면, 상기 워드라인들의 콘택 구간들의 상부면들은 실질적으로 동일한 높이에 형성될 수 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명에 따른 메모리 반도체 장치는 하부 배선; 상기 하부 배선 상에 배치되는 적어도 하나의 상부 배선; 차례로 적층되는 복수의 중간 배선들로 구성되면서, 상기 하부 배선과 상기 상부 배선 사이에 배치되는 적어도 하나의 중간 배선 구조체; 상기 중간 배선 구조체의 측면에 배치되어, 상기 하부 배선과 상기 상부 배선을 연결하는 적어도 하나의 반도체 패 턴; 및 상기 반도체 패턴과 상기 중간 배선 구조체 사이에 배치되는 적어도 하나의 정보 저장 패턴을 구비할 수 있다.
일 실시예에 따르면, 상기 중간 배선들 각각은 상기 상부 배선과 교차하는 라인 모양일 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 패턴은 상기 상부 배선에 접속하는 상부 불순물 영역; 및 상기 중간 배선 구조체의 측벽에 배치되어 상기 상부 불순물 영역과 상기 하부 배선을 연결하는 채널 영역을 포함할 수 있다. 이때, 상기 채널 영역은 상기 상부 불순물 영역과 다른 도전형을 갖거나 도핑되지 않은 상태일 수 있다. 일 실시예에 따르면, 상기 상부 배선 및 상기 하부 배선에 인가되는 전압의 상기 채널 영역으로의 전달은 상기 상부 배선 및 상기 하부 배선 각각에 가장 인접하는 한 쌍의 중간 배선들에 의해 제어될 수 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 차례로 그리고 반복적으로 적층된 절연막 패턴들 및 중간배선들로 구성되는 적어도 하나의 중간배선 구조체를 형성하는 단계를 포함하는 메모리 반도체 장치의 제조 방법을 제공한다. 구체적으로, 이 방법은 기판 상에 상기 중간배선 구조체를 형성하고, 적어도 상기 중간배선 구조체의 측벽을 덮는 적어도 하나의 정보 저장막 패턴 및 적어도 하나의 반도체 패턴을 형성한 후, 상기 반도체 패턴에 접속하면서 상기 중간배선들을 가로지르는 적어도 하나의 비트라인을 형성하는 단계를 포함할 수 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 기판의 상부면에 수직한 장축을 가지면서 2차원적으로 배열되는 반도체 패턴들 및 상기 반도체 패턴들을 가로지르는 장축을 가지면서 상기 반도체 패턴들 사이에서 3차원적으로 배열되는 워드라인들을 포함하는 메모리 반도체 장치를 구동하기 위한 동작 방법을 제공한다. 구체적으로, 이 메모리 반도체 장치는 복수개의 상기 반도체 패턴들의 하부 영역들을 전기적으로 연결하는 공통 소오스 전극 및 상기 워드라인을 가로지르는 방향을 따라 복수개의 상기 반도체 패턴들의 상부 영역들을 전기적으로 연결하는 비트 라인들을 더 포함할 수 있으며, 상기 동작 방법은 워드라인들에 인가되는 전압을 이용하여 반도체 패턴들의 전위를 제어함으로써 반도체 패턴과 공통 소오스 전극 또는 비트라인 사이의 전기적 연결을 제어하는 단계를 포함할 수 있다.
본 발명에 따르면, 3차원적으로 배열되는 워드라인들이 이들에 수직한 장축을 가지면서 2차원적으로 배열되는 반도체 패턴들 사이에 배치된다. 워드라인들이 3차원적으로 배열되기 때문에, 본 발명에 따른 메모리 소자는 증가된 집적도를 가질 수 있을 뿐만 아니라 각각의 메모리 셀들은 독립적으로 제어될 수 있다.
한편, 2차원적으로 배열된 메모리 셀들을 차례로 적층함으로써 3차원 메모리 셀을 구현하는 방법들이 일부 제안되어 왔지만, 이러한 방법들은 공정 단계의 반복에 기초하기 때문에, 제조 비용이 크게 증가한다. 하지만, 본 발명에 따르면, 워드라인들 및 채널 영역으로 사용되는 반도체 패턴들은 실질적으로 한번의 공정 단계를 통해 형성된다. 이에 따라, 본 발명에 따르면, 공정 단계의 증가에 따른 제조 비용의 과다한 증가 없이, 3차원적으로 배열된 메모리 소자가 제작될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 사시도이다.
도 1을 참조하면, 기판(10) 상에 중간 배선 구조체(200)가 배치된다. 상기 중간 배선 구조체(200)는 차례로 그리고 반복적으로 적층된 절연막 패턴들(131, 132, 133, 134, 135) 및 중간 배선들(141, 142, 143, 144)을 포함할 수 있다. 상기 중간 배선 구조체(200)의 측벽에는 적어도 하나의 반도체 패턴(65)이 배치되고, 상기 반도체 패턴(65)과 상기 중간 배선 구조체(200) 사이에는 정보 저장 패턴(55)이 배치될 수 있다. 상기 반도체 패턴(65)과 상기 기판(10) 사이에는 상기 반도체 패턴(65)의 하부 영역들을 연결하는 하부 배선(20)이 배치되고, 상기 중간 배선 구조체(200)의 상부에는 상기 반도체 패턴(65)에 접속하는 상부 배선(75)이 배치될 수 있다.
상기 기판(10)은 반도체, 도전성 물질 및 절연성 물질 중의 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 기판(10)은 단결정 구조의 실리콘막일 수 있으며, 상기 하부 배선(20)은 상기 기판(10) 내에 형성되는 불순물 확산 영역일 수 있다. 이 경우, 상기 기판(10)과 상기 하부 배선(20)으로 사용되는 불순물 확산 영역은 서로 다른 도전형을 가질 수 있다.
상기 반도체 패턴(65)은 단결정 반도체 또는 다결정 반도체일 수 있다. 이때, 상기 하부 배선(20)이 불순물 확산 영역인 경우, 상기 반도체 패턴(65)은 상기 하부 배선(20)과 다이오드를 구성하도록 상기 하부 배선(20)과 다른 도전형을 가질 수 있다. 일 실시예에 따르면, 상기 반도체 패턴(65)은 도핑되지 않은 상태의 반도체(intrinsic semiconductor)일 수도 있다.
한편, 이후 도 20 및 도 21을 참조하여 설명될 것처럼, 상기 하부 배선(20)은 도전성 물질로 형성될 수 있으며, 이 경우 상기 다이오드와 같은 정류 소자를 구현하기 위해, 상기 반도체 패턴(65)은 서로 다른 도전형을 갖는 적어도 두 부분 들을 포함할 수 있다. 예를 들면, 상기 중간 배선들(141~144) 주변에 배치되는 상기 반도체 패턴(65)의 일부 영역(이하, 몸체부)(B)은 상기 하부 배선(20)에 접촉하는 상기 반도체 패턴(65)의 다른 영역(소오스 영역)과, 도전형에서, 다를 수 있다. 이에 더하여, 상기 반도체 패턴(65)의 상부 영역의 일부(이하, 드레인 영역)(D)는 상기 몸체부(B)와 다른 도전형을 갖도록 형성될 수 있다.
상기 반도체 패턴(65)은 도시된 것처럼, 상기 중간 배선 구조체(200)의 일 측면으로부터 연장되어 상기 중간 배선 구조체(200)의 타 측면에 배치된 다른 반도체 패턴(65)에 연결될 수 있다. 이 경우, 상기 반도체 패턴(65)은 상기 중간 배선 구조체(200)의 상부면 상에도 배치되며, 상기 상부 배선(75)은 소정의 플러그(70)를 통해, 상기 중간 배선 구조체(200)의 상부면 상에 형성되는 상기 반도체 패턴(65)에 접속될 수 있다.
상기 중간 배선들(141~144)은 도전성 물질들 중의 적어도 하나일 수 있다. 예를 들면, 상기 중간 배선들(141~144)은 도핑된 반도체, 금속들, 금속 질화물들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 이때, 상기 중간 배선(141~144)은 상기 상부 배선(75)과 교차하는 방향으로 형성될 수 있다.
본 발명의 일 측면에 따르면, 상기 중간 배선들(141~144)은 상기 반도체 패턴(65)의 전위를 제어함으로써, 상기 상부 배선(75)과 상기 하부 배선(20) 사이의 전기적 연결을 제어할 수 있다. 보다 구체적으로, 상기 반도체 패턴(65)은 상기 중간 배선(141~144)과 용량적으로 결합(capacitively coupled)함으로써, 모오스 커패시터를 구성할 수 있다. 이 경우, 상기 중간 배선(141~144)에 인가되는 전압은 이 에 인접하는 상기 반도체 패턴(65)의 전위를 가변적으로 제어할 수 있으며, 상기 반도체 패턴(65)의 에너지 밴드는 상기 중간 배선(141~144)에 인가되는 전압에 따라 반전(inversion)될 수 있다. 따라서, 상기 상부 배선(75)과 상기 하부 배선(20) 사이의 전기적 연결은 상기 중간 배선 구조체(200)를 구성하는 중간 배선들(141~144)에 인가되는 전압에 의해 제어될 수 있다.
한편, 이러한 전기적 연결은 상기 중간 배선들(141~144) 각각의 측면에서 반전되는 영역들이 서로 중첩될 때 가능하다. 이러한 반전 영역들의 중첩이 가능하도록, 상기 중간 배선들(141~144) 사이의 절연막 패턴(132~134)은 상기 반전되는 영역의 최대폭의 두배보다 작은 두께로 형성될 수 있다. 상기 절연막 패턴(131~135)은 절연성 물질들 중의 적어도 하나일 수 있으며, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지를 포함할 수 있다. 하지만, 최상부의 절연막 패턴(135)은 후속 패터닝 공정에서 식각 마스크로 사용될 수 있기 때문에, 다른 절연막 패턴들(131~134)보다 두꺼운 두께로 형성될 수 있다. 이에 더하여, 플래시 메모리 장치를 위한 본 발명의 실시예에 따르면, 상기 기판(10) 또는 상기 하부 배선(20) 사이의 절연 파괴(breakdown) 현상을 유발할 수 있는 고전압이 상기 최하부 중간배선(141)에 인가될 수 있다. 따라서, 최하부의 절연막 패턴(131)은 도시된 것처럼 상기 중간 배선들(141~144) 사이에 개재되는 절연막 패턴들(131~134)보다 두꺼운 두께로 형성될 수 있다.
본 발명의 다른 측면에 따르면, 상기 중간 배선(141~144)은, 상기 반도체 패턴(65)과 더불어, 상기 정보 저장 패턴(55)에 저장된 정보를 변경하는데 사용될 수 있다. 상술한 본 발명의 일 측면에 따르면, 상기 중간 배선들(141~144) 각각에 인가되는 전압을 독립적으로 조절할 경우, 소정의 중간 배선 측면의 반도체 패턴(65)은 상기 상부 배선(75) 또는 상기 하부 배선(20) 중의 하나에 선택적으로 연결될 수 있다. 즉, 소정의 중간 배선(예를 들면, 142)에 대향하는 반도체 패턴(65)의 일부 영역은, 다른 중간 배선들(141, 143, 144)에 인가되는 전압들에 따라, 상기 상부 배선(75) 또는 상기 하부 배선(20)과 등전위에 놓일 수 있다. 따라서, 상기 선택된 중간 배선(142)에 상기 상부 배선(75) 또는 상기 하부 배선(20)과 다른 전압이 인가될 경우, 해당 정보 저장 패턴(55)의 양단에는 정보를 변경하는데 이용될 수 있는 전위차가 생성될 수 있다.
본 발명의 일 측면에 따르면, 상기 정보 저장 패턴(55)은, 상기 반도체 패턴(65) 및 상기 중간 배선(141~144)과 더불어, 모오스 커패시터를 구성하는 커패시터 유전막으로 사용될 수 있다. 이를 위해, 상기 정보 저장 패턴(55)은 절연성 물질들 중의 적어도 하나를 포함한다.
본 발명의 다른 측면에 따르면, 상기 정보 저장 패턴(55)은, 상기 반도체 패턴(65) 및 상기 중간 배선(141~144)과 더불어, 모오스 트랜지스터를 구성할 수 있다. 이 경우, 상기 반도체 패턴(65)은 채널 영역으로 사용되고, 상기 중간 배선(141~144)은 게이트 전극으로 사용되고, 상기 정보 저장 패턴(55)은 게이트 절연막으로 사용된다. 이때, 상기 절연막 패턴(55) 측면의 반도체 패턴(65)의 일부 영역은 상기 중간 배선(141~144)에 인가되는 전압에 의한 반전됨으로써, 상기 모오스 트랜지스터의 소오스/드레인 전극들로 사용될 수 있다. 또한, 상기 반도체 패 턴(65)이 상기 중간 배선들(141~144)의 측벽에 배치되기 때문에, 이를 채널 영역으로 사용하는 모오스 트랜지스터의 전류 방향은 상기 기판(10)의 상부면에 수직하다.
상기 정보 저장 패턴(55)은 절연성 물질을 포함하며, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있다. 이때, 상기 고유전막은 상기 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 정보 저장 패턴을 설명하기 위한 단면도이다.
도 2를 참조하면, 상기 정보 저장 패턴(55)은 상기 반도체 패턴(65)에 인접하는 터널 절연막(55a), 상기 중간배선 구조체(200)에 인접하는 블록킹 절연막(55c) 및 상기 터널 절연막(55a) 및 상기 블록킹 절연막(55c) 사이에 개재되는 전하 저장막(55b)을 포함할 수 있다.
이때, 상기 블록킹 절연막(55c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 일 실시예에 따르면, 고유전막을 포함하는 다층 박막일 수 있다. 상기 터널 절연막(55a)은 상기 블록킹 절연막(55c)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 상기 전 하 저장막(55b)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 입자들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 상기 터널 절연막(55a)은 실리콘 산화막이고, 상기 전하 저장막(55b)은 실리콘 질화막이고, 상기 블록킹 절연막(55c)은 알루미늄 산화막을 포함하는 절연막일 수 있다. 이 경우, 상기 중간 배선(141~144)은 탄탈륨 질화막을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 설명하기 위한 회로도이다.
도 3을 참조하면, 이 실시예에 따른 메모리 반도체 장치는 복수의 비트라인들(BL), 공통 소오스 전극(CSL), 상기 비트라인들(BL) 각각과 상기 공통 소오스 전극(CSL) 사이를 연결하는 반도체 패턴들(65), 상기 반도체 패턴들(65)에 대향되면서 상기 비트라인들(BL)을 가로지르는 복수의 중간배선들(140)을 포함한다. 상기 반도체 패턴(65)과 상기 비트라인(BL) 또는 상기 공통 소오스 전극(CSL) 사이에는 정류 소자가 배치될 수 있다. 상기 중간배선(140)과 상기 반도체 패턴(65) 사이에는 정보 저장체가 배치될 수 있다. 일 실시예에 따르면, 상기 정보 저장체는 도 2를 참조하여 설명된 것처럼 전하 저장을 위한 박막을 포함할 수 있다.
이 실시예에 따른 메모리 반도체 장치의 단위 메모리 셀(UC)은 상기 반도체 패턴(65), 이에 대향하는 하나의 중간배선(140) 및 이들 사이에 개재되는 정보 저장체를 포함한다. 이때, 상기 비트라인(BL)과 상기 공통 소오스 전극(CSL) 사이에는, 하나의 반도체 패턴(65)에 대향하는, 복수개의 중간배선들(140)이 차례로 배치 된다. 이에 따라, 하나의 반도체 패턴(65)을 공유하는 단위 메모리 셀들(UC)은 상기 비트라인(BL)과 상기 공통 소오스 전극(CSL)을 직렬로 연결한다. 이 실시예에 따른 메모리 반도체 장치의 셀 스트링(STR)은 상기 비트라인(BL), 상기 공통 소오스 전극(CSL) 및 이들 사이에서 직렬로 연결되는 상기 단위 메모리 셀들(UC)로 구성된다.
일 실시예에 따르면, 상기 비트 라인(BL)에 가장 인접하는 중간 배선은 상기 셀 스트링(STR)과 해당 비트라인(BL) 사이의 전기적 연결을 제어하는 상부 선택 라인(USL)으로 사용될 수 있다. 이에 더하여, 상기 공통 소오스 전극(CSL)에 가장 인접하는 중간 배선은 상기 셀 스트링(STR)과 상기 공통 소오스 전극(CSL) 사이의 전기적 연결을 제어하는 하부 선택 라인(LSL)으로 사용될 수 있다. 상기 상부 및 하부 선택 라인들(USL, LSL) 사이의 중간 배선들(140)은 상기 단위 메모리 셀(UC)의 정보를 변경하는데 사용되는 워드라인들(WL)로 사용될 수 있다. 설명의 간결함을 위해, 도면에는 두개의 워드라인들이 도시되었지만, 상기 셀 스트링(STR)은 더 많은 수의 워드라인들을 포함할 수 있다.
상기 워드라인들(WL)은 전역 워드라인들(GWL)에 접속할 수 있다. 이때, 하나의 셀 스트링(STR)을 구성하는 워드라인들(WL) 각각은 서로 다른 전역 워드라인들(GWL)에 접속된다. 일 실시예에 따르면, 도시된 것처럼, 상기 전역 워드라인들(GWL)은 상기 비트라인(BL)에 평행한 방향으로 배치되어 상기 워드라인들(WL)을 전기적으로 연결한다. 한편, 이처럼 상기 전역 워드라인들(GWL)과 상기 비트라인(BL)들이 평행한 경우, 상기 단위 메모리 셀(UC)을 선택할 수 있도록, 상기 상부 선택 라인(USL) 및 상기 하부 선택 라인(LSL)은 상기 비트라인(BL)을 가로지르는 방향으로 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 반도체 장치의 셀 어레이 일부를 도시하는 사시도이다. 이 실시예에 따른 메모리 반도체 장치는 앞서 도 1 및 도 2를 참조한 실시예에서 설명된 본 발명의 기술적 특징들을 갖는다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 4를 참조하면, 이 실시예에 따른 메모리 반도체 장치는 기판(10) 상에 배치되는 복수개의 중간배선 구조체(200)들을 구비한다. 상기 중간배선 구조체들(200)은 서로 평행하게 배치될 수 있으며, 그 각각은 차례로 그리고 반복적으로 적층된 절연막 패턴들(131~135) 및 중간배선들(141~144)을 포함할 수 있다.
상기 중간배선 구조체들(200)의 양 측면에는 상기 중간배선 구조체들(200)을 가로지르는 복수개의 반도체 패턴들(65)이 배치될 수 있다. 일 실시예에 따르면, 상기 반도체 패턴들(65)은 상기 중간배선 구조체들(200)의 상부면 및 이들 사이의 바닥면에서 서로 연결될 수 있다. 이 경우, 도시된 것처럼, 상기 반도체 패턴들(65)은 상기 중간 배선 구조체들(200)을 가로지르면서 상기 중간배선 구조체들(200)의 측면을 덮는 라인 모양으로 형성될 수 있다.
상기 반도체 패턴(65)과 상기 중간배선 구조체(200) 사이에는 정보 저장 패턴(55)이 배치될 수 있다. 이 실시예에 따르면, 상기 정보 저장 패턴(55)은, 도 2를 참조하여 설명된 것처럼, 전하 저장막을 포함할 수 있으며, 상기 정보 저장 패 턴(55)에 저장되는 정보는 상기 반도체 패턴(65)과 상기 중간 배선(141~144) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
상기 중간배선 구조체들(200) 아래의 기판(10) 내에는 하부 배선(20)(또는 하부 불순물 영역)이 형성될 수 있다. 상기 하부 불순물 영역(20)은 도시된 것처럼 상기 중간배선 구조체들(200)의 아래뿐만이 아니라 이들 사이의 기판(10) 내에도 형성되어, 복수개의 반도체 패턴들(65)을 전기적으로 연결할 수 있다. 상기 중간배선 구조체(200)의 상부에는 상기 반도체 패턴들(65)에 접속하면서 상기 중간배선들(141~144)을 가로지르는 복수개의 상부 배선들(75)이 배치될 수 있다. 이 실시예에 따르면, 상기 하부 불순물 영역(20)은 공통 소오스 전극(도 3의 CSL)으로 사용되고, 상기 상부 배선들(75)은 상기 정보저장 패턴(55)에 저장된 정보를 변경하기 위한 쓰기 전압 또는 저장된 정보를 독출하기 위한 읽기 전압을 인가하는 비트라인들(도 3의 BL)로 사용될 수 있다.
한편, 본 발명의 일 실시예에 따르면, 후술할 상부 배선과의 연결을 위한 콘택 구간을 제외하면, 소정 층에 배열되는 중간 배선들(예를 들면, 141)의 배치 구조는 다른 층에 배열되는 중간 배선들(예를 들면, 142~144)의 배치 구조와 실질적으로 동일할 수 있다.
도 5 내지 도 10는 본 발명의 일 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 5를 참조하면, 셀 어레이 영역(Cell Array Region) 및 코어 영역(Core Region)을 갖는 기판(10)을 준비한다. 상기 셀 어레이 영역의 상부면은 상기 코어 영역의 상부면 보다 낮게 형성된다. 일 실시예에 따르면, 이러한 구조는 상기 셀 어레이 영역에서 상기 기판(10)을 리세스시키는 패터닝 단계를 통해 형성될 수 있다. 다른 실시예에 따르면, 이러한 구조는 상기 기판(10) 상에 상기 두 영역들 사이에 단차에 상응하는 두께를 갖는 소정의 박막을 형성한 후, 상기 셀 어레이 영역에서 상기 박막을 식각하는 단계를 통해 형성될 수 있다.
이후, 도시된 것처럼, 상기 기판(10) 상에 절연막들(31, 32, 33, 34, 35) 및 도전막들(41, 42, 43, 44)을 차례로 그리고 반복적으로 증착한다. 이때, 상기 절연막들(31~35) 및 도전막들(41~44)은 상기 기판(10) 상에 콘포말하게 형성될 수 있다. 상기 절연막들(31~35) 및 도전막들(41~44)의 총 두께는 상기 셀 어레이 영역과 상기 코어 영역 사이의 단차(H)보다 작을 수 있다.
상기 절연막들(31~35)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막일 수 있다. 한편, 상기 도전막들(41~44) 사이에 개재되는 절연막들(32~34)의 두께들은 도 1에서 설명된 반전영역들의 중첩(overlap of inversion regions)을 위한 기술적 특징을 충족시키는 범위에서 선택될 수 있다. 하지만, 최상부의 절연막(35)은 후속 패터닝 공정에서 식각 마스크로 사용될 수 있기 때문에, 다른 절연막들(31~34)보다 두꺼운 두께로 형성될 수 있다. 이에 더하여, 최하부의 절연막(31)은 최하부 중간배선(도 3의 141)과 상기 기판(10) 또는 하부 불순물 영역(20) 사이의 절연 파괴(breakdown)를 예방할 수 있도록 상기 도전막들(41~44) 사이에 개재되 는 절연막들(32~34)보다 두꺼운 두께로 형성될 수 있다.
상기 도전막들(41~44)은 도핑된 반도체, 금속들, 금속 질화물들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 도 1에 도시된 것처럼, 본 발명의 실시예들에 따른 메모리 셀 트랜지스터는 수직한 채널을 갖고, 상기 도전막들(41~44)의 두께는 상기 메모리 셀 트랜지스터의 채널 길이를 정의한다. 이런 측면에서, 상기 도전막들(41~44)의 두께는 메모리 셀 트랜지스터의 채널 길이와 관련된 기술적 요구(예를 들면, 단채널 효과의 예방)를 충족시키는 범위에서 선택될 수 있다.
일 실시예에 따르면, 상기 절연막들(31~35) 및 상기 도전막들(41~44)을 형성하기 전에, 상기 기판(10)의 셀 어레이 영역에 하부 불순물 영역(20)을 형성할 수 있다. 상기 하부 불순물 영역(20)은 상기 기판(10)과 다른 도전형을 갖도록 형성될 수 있으며, 이 경우 도 3을 참조하여 설명된 공통 소오스 전극(CSL)으로 사용될 수 있다.
도 6을 참조하면, 상기 절연막들(31~35) 및 상기 도전막들(41~44)을 패터닝하여, 상기 기판(10)의 상부면을 노출시키는 트렌치들(T)을 정의하는 중간배선 구조체들(200)을 형성한다. 상기 중간배선 구조체(200)는, 상기 절연막들(31~35) 및 상기 도전막들(41~44)이 패터닝됨으로써 형성되는, 절연막 패턴들(131, 132, 133, 134, 135) 및 중간배선들(141, 142, 143, 144)로 구성될 수 있다. 도시된 것처럼, 상기 중간배선들(141~144) 및 상기 절연막 패턴들(131~135)의 측면들은 노출되어 상기 트렌치(T)를 정의한다.
상기 중간 배선 구조체들(200)은 사진 및 식각 공정을 통해 상기 최상부 절연막(135)을 패터닝한 후, 상기 패터닝된 최상부 절연막(135)을 하드 마스크로 사용하는 패터닝 공정을 통해 형성될 수 있다. 변형된 실시예들에 따르면, 상기 중간 배선 구조체들(200)을 형성하기 전에, 상기 셀 어레이 영역과 상기 코어 영역 사이의 단차에 따른 패터닝에서의 어려움을 줄이기 위해, 상기 식각 마스크를 위한 별도의 마스크막을 기판 전면에 형성한 후, 그 결과물을 평탄화 식각하는 단계를 더 포함할 수 있다.
또다른 변형된 실시예들에 따르면, 상기 중간 배선 구조체들(200)은 복수번의 패터닝 단계들을 통해 형성될 수 있다. 예를 들면, 상기 절연막들(31~35) 및 상기 도전막들(41~44)은 상기 코어 영역 및 상기 셀 어레이 영역에서 독립적으로 패터닝될 수 있다. 구체적으로, 이러한 패터닝 단계는 상기 코어 영역에서 상기 박막들을 먼저 패터닝하고, 상기 패터닝된 코어 영역을 덮는 마스크막을 형성한 후, 상기 셀 어레이 영역을 패터닝하는 단계를 포함할 수 있다.
도 7을 참조하면, 상기 중간배선 구조체들(200)의 측면을 덮는 정보저장막 패턴(55)을 형성한 후, 그 결과물 상에 반도체막(60)을 형성한다.
상기 정보저장막 패턴(55)은 상기 중간배선 구조체(200)의 측면으로부터 연장되어 상기 중간배선 구조체(200)의 상부면을 덮을 수 있다. 이 실시예에 따르면, 상기 정보저장막 패턴(55)은 상기 트렌치(T)의 바닥에서 상기 기판(10)의 상부면을 노출시키도록 형성될 수 있다. 이를 위해, 상기 트렌치(T)의 바닥에서 상기 정보저장막 패턴(55)을 제거하기 위한 식각 공정이 더 실시될 수 있다.
변형된 실시예에 따르면, 상기 정보저장막 패턴(55)이 손상되는 것을 방지하기 위해, 상기 식각 공정은 소정의 보호막으로 상기 정보저장막 패턴(55)을 덮은 상태에서 실시될 수 있다. 예를 들면, 상기 반도체막(60)은 두번 이상의 증착 공정을 통해 형성될 수 있으며, 최초 증착되는 반도체막이 상기 보호막으로 사용될 수 있다.
일 실시예에 따르면, 상기 정보저장막 패턴(55)은 전하저장막을 포함할 수 있다. 예를 들면, 상기 정보저장막 패턴(55)은 도 2에 도시된 것처럼 차례로 적층되는 블록킹 절연막(55c), 전하저장막(55b) 및 터널 절연막(55a)을 포함할 수 있다. 상기 블록킹 절연막(55c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 상기 고유전막은 상기 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다. 상기 터널 절연막(55a)은 상기 블록킹 절연막(55c)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 상기 전하 저장막(55b)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 입자들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 상기 터널 절연막(55a)은 실리콘 산화막이고, 상기 전하 저장막(55b)은 실리콘 질화막이고, 상기 블록킹 절연막(55c)은 알루미늄 산화막을 포함하는 절연막일 수 있다.
상기 반도체막(60)은 단결정 반도체 또는 다결정 반도체일 수 있으며, 기상 증착 기술 또는 에피택시얼 기술을 사용하여 형성될 수 있다. 상기 반도체막(60)은 도시된 것처럼 콘포말한 두께로 형성되거나 상기 정보저장막 패턴(55)이 형성된 트렌치(T)의 나머지 공간을 실질적으로 채우도록 형성될 수 있다. 일 실시예에 따르면, 상기 반도체막(60)은 상기 하부 불순물 영역(20)과 다이오드를 구성하도록, 상기 하부 불순물 영역(20)과 다른 도전형을 가질 수 있다.
도 8을 참조하면, 상기 반도체막(60)이 형성된 결과물을 평탄화 식각하여 상기 기판(10)의 상부면을 노출시킨다. 한편, 상술한 것처럼, 상기 상기 절연막들(31~35) 및 상기 도전막들(41~44)의 총 두께(t)는 상기 셀 어레이 영역과 상기 코어 영역 사이의 단차(H)보다 작을 수 있다. 이러한 실시예의 경우, 상기 중간배선들(141~144) 및 상기 절연막 패턴들(131~135)은 상기 평탄화 식각에 의해 상기 셀 어레이 영역 내부에 한정적으로 배치된다.
한편, 상기 셀 어레이 영역 내부로 한정된 상기 중간배선들(141~144) 각각은 상기 기판(10)의 상부면에 평행한 배선 구간 및 상기 배선 구간의 일단 또는 양단으로부터 연장된 콘택 구간을 가질 수 있다. 이때, 상기 중간배선들(141~144)의 콘택 구간들은 상기 셀 어레이 영역과 상기 코어 영역의 경계 부근에서 배치되며, 상기 평탄화 식각의 결과로서, 이들의 상부면은 상기 기판(10)의 노출된 상부면과 동일한 높이에 형성될 수 있다.
일 실시예에 따르면, 상기 평탄화 식각 전에, 상기 반도체막(60)이 형성된 결과물을 덮으면서 상기 트렌치(T)를 채우는 매립절연막(88)이 더 형성될 수 있다. 이 경우, 상기 중간배선들(141~144)의 콘택 구간들의 상부면들은 상기 기판(10)과 상기 매립절연막 사이에서 노출된다.
도 9를 참조하면, 상기 반도체막(60)을 패터닝하여 상기 중간배선 구조체(200)를 가로지르는 복수개의 반도체 패턴들(65)을 형성한다. 상기 반도체 패턴들(65)을 형성하는 단계는 상기 매립절연막(88)을 패터닝하여 상기 반도체막(60)을 노출시키는 개구부들(99a)을 정의하는 매립 절연막 패턴(99)을 형성한 후, 상기 노출된 반도체막(60)을 식각하는 단계를 포함할 수 있다. 이때, 상기 개구부들(99a)은 상기 중간배선 구조체들(200)을 가로지르는 방향으로 형성될 수 있으며, 따라서, 상기 반도체 패턴들(65)은 상기 중간배선 구조체들(200)을 가로지르는 방향으로 형성된다.
상기 매립절연막을 식각하는 단계는 상기 반도체막(60)에 대해 식각 선택성을 갖는 이방성 식각의 방법으로 실시될 수 있으며, 상기 반도체막(60)을 식각하는 단계는 상기 매립절연막에 대해 식각 선택성을 갖는 식각 방법을 통해 실시될 수 있다. 상기 반도체막(60)을 식각하는 단계는 상기 중간배선 구조체(200)의 측면에서 상기 반도체막(60)을 분리할 수 있도록 등방성 식각의 방법으로 실시될 수 있다. 하지만, 상기 반도체막(60)의 식각 단계는 이방성 식각 방법 및 등방성 식각 방법 각각 또는 이들의 조합된 방법을 통해 실시될 수 있다.
일 실시예에 따르면, 상기 반도체 패턴들(65)을 형성한 후, 도시된 것처럼, 상기 중간배선 구조체(200)가 노출되도록, 상기 정보저장막 패턴(55)을 더 식각할 수 있다.
도 10을 참조하면, 상기 반도체 패턴들(65)이 형성된 결과물 상에 상기 개구부들(99a)을 채우는 절연막(도시하지 않음)을 형성한 후, 상기 반도체 패턴들(65) 및 상기 중간배선들(141~144)에 접속하는 상부 배선들(75)을 형성한다. 상기 반도체 패턴들(65) 및 상기 중간배선들(141~144)에 각각 접속하는 상기 상부 배선들(75)은 도 3를 참조하여 설명된 비트라인들(BL) 및 전역 중간배선들(GWL)로 사용된다.
이에 더하여, 상부 배선들(75)을 형성한 후, 상기 최상부 중간 배선(144) 및 상기 최하부 중간 배선(141)에 각각 접속하는 상부 선택 라인(USL) 및 하부 선택 라인(LSL)이 형성될 수 있다. 상기 상부 및 하부 선택 라인들(USL 및 LSL)은 도시된 것처럼 상기 비트라인(BL)을 가로지르는 방향으로 형성될 수 있다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 설명하기 위한 회로도 및 사시도이다. 설명의 간결함을 위해, 앞서 도 3 및 도 4를 참조하여 설명된 실시예와 중복되는 기술적 특징들에 대한 설명은 생략한다.
도 11 및 도 12를 참조하면, 이 실시예에 따르면, 상기 하부 선택 라인(LSL)은 상기 비트라인(BL)에 평행한 방향을 따라 상기 셀 스트링들(STR)을 연결할 수 있다. 하지만, 도 3을 참조하여 설명된 실시예와 동일하게, 상기 상부 선택 라인(USL)은 상기 비트라인(BL)을 가로지르는 방향의 셀 스트링들(STR)을 연결한다. 이 경우, 하나의 셀 스트링은 상기 비트 라인(BL)과 상기 상부 선택 라인(USL) 에 의해 선택될 수 있다.
도 13은 본 발명의 또다른 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 설명하기 위한 회로도이고, 도 14 및 도 15는 이 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 설명의 간결함을 위해, 앞서 도 3 및 도 4를 참조하여 설명된 실시예와 중복되는 기술적 특징들에 대한 설명은 생략한다.
이 실시예에 따르면, 도 14에 도시된 것처럼, 하나의 상기 중간 배선 구조체(200)의 양 측면들에는 복수개의 국소화된 상기 반도체 패턴들(65a, 65b)이 배치될 수 있다. 앞선 실시예들에서와 달리, 이 실시예에 따른 상기 반도체 패턴들(65a, 65b)은 상기 중간배선 구조체(200)의 반대편 측면으로 연장되지 않고 그 상부에서 단절된다. 이때, 상기 중간 배선 구조체(200)의 일 측면에 배치되는 반도체 패턴들(65a)은 상기 중간 배선 구조체(200)의 타 측면에 배치되는 반도체 패턴들(65b) 사이에 배치될 수 있다. 즉, 상기 반도체 패턴들(65a, 65b)은 상기 중간배선 구조체(200)을 따라 양측에 교대로 배열된다. 이러한 구조의 형성을 위해, 상기 매립절연막 패턴(99)의 개구부들(99a)은 서로 다른 두 방향에서 상기 중간배선 구조체들(200)을 경사지게 가로지르도록 형성될 수 있다. 즉, 상기 개구부들(99a)은 그물 구조로 형성될 수 있다.
도 15에 도시된 것처럼, 상기 중간 배선 구조체(200)의 일 측면에 배치되는 반도체 패턴들(65a)과 타 측면에 배치되는 인접하는 반도체 패턴들(65b)은 서로 다른 비트라인들(BL)에 접속된다. 이 경우, 도 13에 도시된 것처럼, 각각의 국소화된 반도체 패턴들(65a, 65b)은 독립적으로 제어되는 셀 스트링(STR)을 구성하기 때문에, 앞서 도 3을 참조하여 설명된 실시예들에 비해, 증가된 개수의 메모리 셀들이 동일한 면적의 셀 어레이 영역 내에 형성될 수 있다.
도 16 및 도 17은 본 발명의 실시예들에 따른 중간 배선들의 전기적 연결 구조를 설명하기 위한 사시도들이다.
도 5를 참조하여 설명된 것처럼, 상기 도전막들(41~44)이 콘포말하게 형성될 수 있다. 이 경우, 상기 중간배선들(141~144)의 콘택 구간들과 상기 기판(10)의 상부면 사이의 각도는 상기 셀 어레이 영역과 상기 코어 영역의 경계면이 상기 기판(10)의 상부면과 이루는 각도와 실질적으로 동일할 수 있다. 예를 들면, 도 16에 도시된 것처럼, 상기 셀 어레이 영역과 상기 코어 영역의 경계면이 상기 기판(10)의 상부면에 수직할 경우, 상기 중간배선들(141~144)의 콘택 구간들 역시 상기 기판(10)의 상부면에 수직하게 형성된다.
한편, 본 발명의 다른 실시예에 따르면, 도 17에 도시된 것처럼, 상기 셀 어레이 영역과 상기 코어 영역의 경계면은 상기 기판(10)의 상부면에 대해 90도보다 작은 각도(θ)를 이룰 수 있다. 이 경우, 상술한 평탄화 식각에 의해 노출되는 상기 중간배선들(141~144)의 상부면의 면적은 앞선 실시예에 비해 증가된다. 구체적으로, 상기 중간 배선의 두께 및 폭이 각각 a 및 b라면, 이러한 중간 배선의 노출 면적은 앞선 실시예들의 경우 ab이고, 이 실시예의 경우 ab/sinθ이다. 따라서, 상기 각도가 감소할수록 상기 중간 배선들(141~144)의 노출 면적은 증가된다. 일 실시예에 따르면, 상기 각도는 30도 내지 90도 사이일 수 있다.
도 18 내지 도 21은 각각 본 발명의 변형된 실시예들에 따른 하부 배선들의 전기적 연결 구조를 설명하기 위한 사시도들이다.
도 18을 참조하면, 이 실시예에 따르면, 상기 하부 불순물 영역(20)은 상기 중간배선 구조체(200)를 형성한 후, 상기 중간배선 구조체들(200)을 이온 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다. 이 경우, 상기 하부 불순물 영역(20)은 상기 중간배선 구조체들(200) 사이(즉, 상기 트렌치)의 기판(10) 내에 국소적으로 형성될 수 있다.
한편, 상기 하부 불순물 영역들(20)이 상술한 것처럼 공통 소오스 전극(CSL)으로 사용될 수 있도록, 이들은 서로 전기적으로 연결될 수 있다. 예를 들면, 도 19에 도시된 것처럼, 상기 하부 불순물 영역들(20)은 상기 셀 어레이 영역으로부터 상기 코어 영역의 측벽 및 상부면으로 연장될 수 있다. 이 경우, 상기 공통 소오스 전극(CSL)으로 사용되는 상기 하부 불순물 영역들(20)로의 전기적 연결이 용이해질 수 있다. 즉, 도 19에 도시된 것처럼, 상기 연장된 하부 불순물 영역(20)은 소오스 전압을 전달하는 상기 소오스 라인(SL)에 접속될 수 있다.
본 발명의 변형된 실시예들에 따르면, 상기 공통 소오스 전극(CSL)을 위한 상기 하부 배선(20)은 도전성 물질로 형성될 수 있다. 예를 들면, 도 20에 도시된 것처럼, 상기 트렌치(T)의 하부에 형성되는 도전성 라인(20a)가 상기 공통 소오스 전극(CSL)으로 사용될 수 있다. 이 경우, 상기 반도체 패턴(65)의 아래에는, 다이오드를 구성하도록 상기 몸체부(B)와 다른 도전형을 갖는 소오스 불순물 영역(S)이 형성될 수 있다. 또한, 상기 도전성 라인(20a)가 상기 공통 소오스 전극(CSL)으로 사용될 수 있도록, 상기 소오스 불순물 영역(S)은 최하부의 중간 배선(141)보다 낮게 형성되는 것이 요구된다. 이를 위해, 상기 최하부 절연막 패턴(131)은 상기 반도체막(60) 및 상기 도전성 라인(20a)의 두께보다 두꺼운 두께로 형성될 수 있다.
또다른 변형될 실시예에 따르면, 도 21에 도시된 것처럼, 상기 반도체 패턴들(65)은 상기 공통 소오스 전극(CSL)으로 사용되는 소정의 도전성 플레이트(20b)의 상부면에 접속할 수 있다. 이 경우, 상기 도전성 플레이트(20b)는 셀 어레이 영역 내에 한정되도록 패터닝될 수 있다. 한편, 이러한 실시예에 따르면, 상기 기판(10)은 반도체 물질로 한정될 필요가 없다. 따라서, 이 실시예는 절연성 기판 상에 상술한 셀 어레이 구조를 형성한 후, 웨이퍼 본딩 기술 등을 통해 주변 회로와 연결시키는 방식으로 응용될 수 있다. 하지만, 상기 기판(10)이 반도체 또는 도전성 물질인 경우 상기 기판(10)과 상기 도전성 플레이트(20b) 사이에는 절연성 박막(12)이 더 개재될 수 있다.
도 22 및 도 23은, 각각, 본 발명의 또다른 실시예들에 따른 메모리 반도체 장치의 셀 어레이 구조를 설명하기 위한 사시도 및 회로도이다. 설명의 간결함을 위해, 도 1 내지 도 21을 참조하여 설명된 실시예와 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 22 및 도 23을 참조하면, 접지 선택 영역(GSR), 스트링 선택 영역(SSR) 및 이들 사이에 배치된 메모리 영역(MMR)을 포함하는 기판(10)이 제공된다.
상기 기판(10)의 메모리 영역(MMR) 상에는, 적어도 하나의 워드라인 구조체 및 적어도 하나의 반도체 패턴(65)이 배치된다. 상기 워드라인 구조체는 차례로 적 층된 복수의 워드라인들(WL)을 포함하고, 상기 반도체 패턴(65)은 상기 워드라인 구조체와 마주보면서 상기 워드라인들(WL)을 가로지를 수 있다. 상기 워드라인 구조체와 상기 반도체 패턴(65) 사이에는 정보 저장 패턴(55)이 개재될 수 있다. 상기 정보 저장 패턴(55)은 도 7을 참조하여 설명된 실시예의 그것과 동일할 수 있다.
상기 기판(10)의 접지 선택 영역(GSR) 상에는 접지 선택 라인(GSL)을 게이트 전극으로 사용하는 접지 선택 트랜지스터들(GST)이 배치되고, 상기 기판(10)의 스트링 선택 영역(SSR) 상에는 스트링 선택 라인(SSL)을 게이트 전극으로 사용하는, 스트링 선택 트랜지스터들(SST)이 배치된다. 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)은 상기 워드라인(WL)에 평행한 장축을 갖도록 형성될 수 있다. 일 실시예에 따르면, 상기 접지 선택 트랜지스터들(GST) 및 상기 스트링 선택 트랜지스터들(SST)은 상기 기판(10)을 채널 영역으로 사용하는 모오스 펫(MOSFET; Metal-Oxide-Semiconductor Field-Effect-Transistor)일 수 있다. 상기 접지 선택 라인(GSL) 양측의 기판(10) 내에 그리고 상기 스트링 선택 트랜지스터(SST) 양측의 기판(10) 내에는, 상기 접지 선택 트랜지스터들(GST)의 소오스 및 드레인 전극들로 사용되는 불순물 영역들(25)이 형성될 수 있다. 일 실시예에 따르면, 상기 반도체 패턴(65)은 상기 불순물 영역들(25)과 다른 도전형을 갖도록 형성될 수 있다.
이에 더하여, 상기 접지 선택 트랜지스터들(GST)의 소오스 전극들은 상기 워드라인(WL)에 평행한 공통 소오스 라인(CSL)에 공통으로 연결될 수 있고, 상기 접지 선택 트랜지스터들(GST)의 드레인 전극들 각각은 상기 반도체 패턴들(65) 각각의 일단에 접속할 수 있다. 이를 위해, 상기 반도체 패턴(65)은 상기 메모리 영역(MMR)으로부터 상기 접지 선택 영역(GSR)으로 연장될 수 있다. 또한, 상기 스트링 선택 트랜지스터들(SST)의 드레인 전극들은 상기 워드라인(WL)을 가로지르는 방향의 장축들을 갖는 비트라인들(BL)에 접속하고, 상기 스트링 선택 트랜지스터들(SST)의 소오스 전극들은 상기 반도체 패턴(65)의 타단에 접속할 수 있다. 이를 위해, 상기 반도체 패턴(65)은 상기 메모리 영역(MMR)으로부터 상기 스트링 선택 영역(SSR)으로 연장될 수 있다.
일 실시예에 따르면, 상기 워드라인 구조체의 아래에는, 하부 절연막(12)이 배치될 수 있다. 상기 하부 절연막(12)은 활성 영역들을 정의하는 소자분리막(예를 들면, 샐로우 트렌치 아이솔레이션(STI: shallow trench isolation))일 수 있다. 이에 따라, 상기 메모리 영역(MMR) 상의 상기 반도체 패턴(65)은 상기 기판(10)으로부터 이격되어 형성될 수 있다.
상기 반도체 패턴(65)은 수소 또는 중수소를 포함하는 가스에 의해 처리된 다결정 실리콘막일 수 있으며, 그 두께는 5nm 내지 100nm일 수 있다. 일 실시예에 따르면, 상기 반도체 패턴(65)의 두께는 대략 15nm 내지 25nm일 수 있다. 상기 반도체 패턴(65)은 상기 접지 선택 트랜지스터(GST)와 상기 스트링 선택 트랜지스터(SST) 사이 또는 상기 공통 소오스 라인(CSL)과 상기 비트라인(BL) 사이를 연결하는 전기적 경로로서 사용될 수 있다.
한편, 이러한 전기적 경로는 해당 반도체 패턴(65)에 인접하는 상기 워드라 인들(WL)에 인가되는 전압들 및 상기 워드라인들(WL)에 인접하는 상기 정보 저장 패턴(65)의 전위(electric potential)에 의해 선택적으로 완성될 수 있고, 상기 정보 저장 패턴(65)의 전위(electric potential)는 상기 정보 저장 패턴(55)에 저장된 정보에 의해 달라질 수 있다. 결과적으로, 도 23에 도시된 것처럼, 상기 반도체 패턴들(65) 각각은 낸드 어레이를 구성하는 셀 스트링들 중의 하나를 구성한다.
도 24 및 도 25는 본 발명의 또다른 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 설명하기 위한 사시도 및 평면도이다. 설명의 간결함을 위해, 도 1 내지 도 23을 참조하여 설명된 실시예와 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 24 및 도 25를 참조하면, 서로 이격된 복수의 중간 배선 구조체들(200)이 배치되며, 상기 중간 배선 구조체들(200)은 서로 이격된 접지 선택 구조체(GSS) 및 스트링 선택 구조체(SSS), 그리고 이들 사이에 배치되는 적어도 하나의 워드라인 구조체(WLS)를 포함할 수 있다. 이때, 상기 중간 배선 구조체들(200) 각각은 차례로 적층된 복수의 중간 배선들을 포함할 수 있다. 이에 따라, 상기 접지 선택 구조체(GSS)는 접지 선택 라인들(GSL)로 사용되는 복수의 적층된 중간 배선들을 포함하고, 상기 스트링 선택 구조체(SSS)는 스트링 선택 라인들(SSL)로 사용되는 복수의 적층된 중간 배선들을 포함하고, 상기 워드라인 구조체(WLS)는 워드라인들(WL)로 사용되는 복수의 적층된 중간 배선들을 포함할 수 있다. 일 실시예에 따르면, 상기 상기 접지 선택 구조체(GSS), 상기 스트링 선택 구조체(SSS) 및 상기 워드라인 구조체(WLS)는 모두 실질적으로 동일한 구조로 형성될 수 있다.
상기 중간배선 구조체들(200)의 양 측면에는 상기 중간배선 구조체들(200)을 가로지르는 복수개의 반도체 패턴들(65)이 배치될 수 있다. 일 실시예에 따르면, 상기 반도체 패턴들(65)은 상기 중간배선 구조체들(200)의 상부면 및 이들 사이의 바닥면에서 서로 연결될 수 있다. 이 경우, 도 24에 도시된 것처럼, 상기 반도체 패턴들(65)은 상기 중간 배선 구조체들(200)을 가로지르면서 상기 중간배선 구조체들(200)의 측면을 덮는 라인 모양으로 형성될 수 있다.
상기 반도체 패턴(65)과 상기 중간배선 구조체(200) 사이에는 정보 저장 패턴(55)이 배치될 수 있다. 이 실시예에 따르면, 상기 정보 저장 패턴(55)은, 도 2를 참조하여 설명된 것처럼, 전하 저장막을 포함할 수 있으며, 상기 정보 저장 패턴(55)에 저장되는 정보는 상기 반도체 패턴(65)과 상기 중간 배선(141~144) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
상기 스트링 선택 구조체(SSS) 및 상기 접지 선택 구조체(GSS)에 인접하는, 상기 반도체 패턴(65)의 일부 영역들(65d)은 그것의 다른 영역들(65b)과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 상기 스트링 선택 구조체(SSS) 및 상기 접지 선택 구조체(GSS)의 상부에 배치되는 상기 반도체 패턴(65)의 일부 영역들(65d)은 상기 워드라인 구조체(WLS)의 측벽에 인접하는 상기 반도체 패턴(65)의 다른 영역들(65b)과 다른 도전형을 갖도록 형성될 수 있다. 다른 실시예에 따르면, 도 25에 도시된 것처럼, 상기 중간 배선 구조체들(200)의 상부 그리고 상기 중간 배선 구조체들(200) 사이에는, 상기 중간 배선 구조체(200)의 측벽을 덮는 몸체 부(65b)와는 다른 도전형의 불순물들로 도핑된 불순물 영역들(65d)이 형성될 수 있다. 상기 불순물 영역들(65d)은 상기 중간 배선 구조체(200)의 측벽을 덮는 스페이서들(SP)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다. 상기 불순물 영역들(65d)과 상기 중간 배선 구조체(200) 사이의 거리는 상기 중간 배선들에 인가되는 전압에 의해 생성되는 반전 영역의 최대 폭보다 작을 수 있다.
상기 중간 배선 구조체들(200)의 상부에는, 이들을 가로지르는 비트라인들(BL)이 배치된다. 상기 비트라인들(BL)은 상기 비트라인 플러그(BL_PLG)를 통해 상기 스트링 선택 구조체(SSS)에 인접하는 상기 불순물 영역들(65d)에 접속할 수 있다. 또한, 상기 중간 배선 구조체들(200)의 상부에는, 상기 접지 선택 구조체(GSS)에 인접하는 불순물 영역들(65d)을 전기적으로 연결하는 공통 소오스 라인(CSL)이 배치될 수 있다.
도 24 및 도 25를 참조하여 설명된 실시예에 따르면, 상술한 것처럼, 상기 접지 선택 구조체(GSS), 상기 스트링 선택 구조체(SSS) 및 상기 워드라인 구조체(WLS)는 모두 실질적으로 동일한 구조로 형성될 수 있다. 이에 따라, 이들을 서로 다른 구조로 형성하는 경우에 비해 제조 방법을 단순화시키는 것이 가능하다. 또한, 도 22 및 도 23을 참조하여 설명된 실시예에 비해, 이 실시예에 따르면, 접지 선택 트랜지스터들 및 스트링 선택 트랜지스터들을 위한 면적이 감소될 수 있을 뿐만 아니라 접지 선택 라인과 적층된 워드라인들 사이의 높이 차이에 따른 제조 공정에서의 기술적 어려움들이 감소될 수 있다. 이에 더하여, 결과적인 구조에 있어서, 도 24에 따른 반도체 장치의 경우, 칩 면적의 증가 및 제조 공정의 복잡성 증가없이, 하나의 셀 스트링을 구성하는 접지 및 스트링 선택 트랜지스터들의 개수가 증가될 수 있다. 이러한 선택 트랜지스터들의 개수 증가는 누설 전류의 효과적인 억제를 가능하게 하기 때문에, 이 실시예에 따른 낸드 플래시 메모리 장치는 개선된 전기적 특성을 가질 수 있다.
도 26은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 25을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템 에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 27은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로 세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 정보 저장 패턴을 설명하기 위한 공정 단면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 설명하기 위한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 반도체 장치의 셀 어레이 일부를 도시하는 사시도이다.
도 5 내지 도 10는 본 발명의 일 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 설명하기 위한 회로도 및 사시도이다.
도 13은 본 발명의 또다른 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 설명하기 위한 회로도이다.
도 14 및 도 15는 본 발명의 또다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 16 및 도 17은 본 발명의 실시예들에 따른 중간 배선들의 전기적 연결 구조를 설명하기 위한 사시도들이다.
도 18 내지 도 21은 본 발명의 실시예들에 따른 하부 배선들의 전기적 연결 구조를 설명하기 위한 사시도들이다.
도 22 및 도 23은, 각각, 본 발명의 또다른 실시예들에 따른 메모리 반도체 장치의 셀 어레이 구조를 설명하기 위한 사시도 및 회로도이다.
도 24 및 도 25는 본 발명의 또다른 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 설명하기 위한 사시도 및 평면도이다.
도 26은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 27은 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (12)

  1. 서로 이격되어 배치되는 접지 선택 구조체 및 스트링 선택 구조체;
    차례로 적층된 복수의 워드라인들을 포함하면서, 상기 접지 및 스트링 선택 구조체들 사이에 배치되는 적어도 하나의 메모리 구조체; 및
    상기 메모리 구조체의 상부면 및 측벽을 덮되, 상기 워드라인들을 가로지르면서 상기 접지 및 스트링 선택 구조체들에 연결되는 적어도 하나의 반도체 패턴을 포함하는 메모리 반도체 장치.
  2. 청구항 1에 있어서,
    상기 반도체 패턴과 상기 메모리 구조체 사이에 개재되는 정보저장막 패턴을 더 포함하는 메모리 반도체 장치.
  3. 청구항 2에 있어서,
    상기 정보 저장막 패턴은 전하 저장막을 포함하는 것을 특징으로 하는 메모리 반도체 장치.
  4. 청구항 1에 있어서,
    상기 접지 및 스트링 선택 구조체, 그리고 상기 메모리 구조체의 하부에 배치되는 기판을 더 포함하되,
    상기 접지 및 스트링 선택 구조체는 상기 기판을 채널로 사용하는 모오스-펫들을 포함하고,
    상기 메모리 구조체는 상기 반도체 패턴을 채널로 사용하는 차례로 적층된 모오스-펫들을 포함하는 메모리 반도체 장치.
  5. 청구항 4에 있어서,
    상기 접지 및 스트링 선택 구조체들은, 상기 워드라인들에 평행한, 접지 선택 라인 및 스트링 선택 라인을 게이트 전극으로 각각 사용하는 모오스-펫들을 포함하고,
    상기 메모리 구조체는 차례로 적층된 상기 복수의 워드라인들을 게이트 전극으로 사용하는 복수의 모오스-펫들을 포함하는 메모리 반도체 장치.
  6. 청구항 5에 있어서,
    상기 접지 선택 구조체는 상기 접지 선택 라인 양측의 상기 기판 내에 형성되는 제 1 불순물 영역 및 제 2 불순물 영역을 포함하되, 상기 제 1 및 제 2 불순물 영역들은 각각 상기 반도체 패턴 및 상기 접지 선택 라인에 평행한 공통 소오스 라인에 접속하고,
    상기 스트링 선택 구조체는 상기 스트링 선택 라인 양측의 상기 기판 내에 형성되는 제 3 불순물 영역 및 제 4 불순물 영역을 포함하되, 상기 제 3 및 제 4 불순물 영역들은 각각 상기 반도체 패턴 및 상기 스트링 선택 라인을 가로지르는 비트라인에 접속하는 메모리 반도체 장치.
  7. 청구항 1에 있어서,
    상기 반도체 패턴은 상기 메모리 구조체의 주변으로부터 연장되어 상기 접지 및 스트링 선택 구조체들의 상부면 및 측벽을 덮되,
    상기 접지 및 스트링 선택 구조체들 각각은, 차례로 적층된 복수의 도전 라인들을 게이트 전극으로 사용하고 상기 반도체 패턴을 채널로 사용하는, 차례로 적층된 복수의 모오스-펫들을 포함하는 메모리 반도체 장치.
  8. 청구항 7에 있어서,
    상기 접지 및 스트링 선택 구조체들의 도전 라인들은, 물질, 박막 두께 및 적층된 층들의 수에 있어서, 상기 메모리 구조체의 워드라인들과 실질적으로 동일한 메모리 반도체 장치.
  9. 청구항 7에 있어서,
    상기 워드라인들에 평행한 공통 소오스 라인 및 상기 워드라인들을 가로지르는 적어도 하나의 비트라인을 더 포함하되,
    상기 공통 소오스 라인은 상기 접지 선택 구조체의 상부로 연장된 상기 반도체 패턴의 일부분에 접속하고,
    상기 비트라인은 상기 스트링 선택 구조체의 상부로 연장된 상기 반도체 패 턴의 다른 일부분에 접속하는 메모리 반도체 장치.
  10. 청구항 1에 있어서,
    상기 반도체 패턴은 상기 워드라인들의 측벽에 인접하는 몸체부 및 상기 접지 및 스트링 선택 구조체들의 상부면에 인접하는 불순물 영역들을 포함하되, 상기 몸체부는 상기 불순물 영역과 다른 도전형을 갖는 메모리 반도체 장치.
  11. 청구항 10에 있어서,
    상기 접지 및 스트링 선택 구조체들, 그리고 상기 워드라인 구조체의 하부에 배치되는 기판을 더 포함하되,
    상기 불순물 영역들은 상기 메모리 구조체의 상부, 상기 기판에 인접하는 상기 메모리 구조체들 사이, 상기 기판에 인접하는 상기 메모리 구조체와 상기 접지 선택 구조체 사이 및 상기 기판에 인접하는 상기 메모리 구조체와 상기 스트링 선택 구조체 사이 중의 적어도 하나의 위치에 더 형성되는 것을 특징으로 하는 메모리 반도체 장치.
  12. 청구항 10에 있어서,
    상기 접지 및 스트링 선택 구조체, 그리고 상기 메모리 구조체의 측면에 배치되어, 상기 반도체 패턴을 덮는 스페이서들을 더 포함하는 메모리 반도체 장치.
KR1020090121107A 2009-07-23 2009-12-08 메모리 반도체 장치, 그 제조 방법 및 동작 방법 KR101759926B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW098142912A TWI597821B (zh) 2009-07-23 2009-12-15 A memory semiconductor device, a manufacturing method and a method of operating the memory semiconductor device
JP2009285708A JP5566675B2 (ja) 2009-07-23 2009-12-16 メモリ半導体装置、その製造方法、及び動作方法
US12/816,771 US8541832B2 (en) 2009-07-23 2010-06-16 Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
US14/024,737 US9048329B2 (en) 2009-07-23 2013-09-12 Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US22786309P 2009-07-23 2009-07-23
US61/227,863 2009-07-23

Publications (2)

Publication Number Publication Date
KR20110010045A true KR20110010045A (ko) 2011-01-31
KR101759926B1 KR101759926B1 (ko) 2017-07-21

Family

ID=43615573

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090121107A KR101759926B1 (ko) 2009-07-23 2009-12-08 메모리 반도체 장치, 그 제조 방법 및 동작 방법

Country Status (3)

Country Link
JP (1) JP5566675B2 (ko)
KR (1) KR101759926B1 (ko)
TW (1) TWI597821B (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130051074A (ko) * 2011-11-09 2013-05-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8754485B2 (en) 2011-05-24 2014-06-17 SK Hynix Inc. 3-dimensional non-volatile memory device including a selection gate having an L shape
US8811082B2 (en) 2011-06-09 2014-08-19 SK Hynix Inc. Semiconductor memory device
KR20140117062A (ko) * 2013-03-26 2014-10-07 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 플래시 메모리
US9165774B2 (en) 2013-08-12 2015-10-20 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20160025428A (ko) * 2014-08-27 2016-03-08 매크로닉스 인터내셔널 컴퍼니 리미티드 반도체 디바이스 및 이를 제조하기 위한 방법
WO2019212616A1 (en) * 2018-04-30 2019-11-07 Sandisk Technologies Llc Three-dimensional nand memory device with drain select gate electrode shared between multiple strings

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5651415B2 (ja) * 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5002719B1 (ja) 2011-03-10 2012-08-15 株式会社東芝 情報処理装置、外部記憶装置、ホスト装置、中継装置、制御プログラム及び情報処理装置の制御方法
JP5405513B2 (ja) 2011-03-22 2014-02-05 株式会社東芝 メモリシステム、不揮発性記憶装置、不揮発性記憶装置の制御方法、及びプログラム
KR101965709B1 (ko) * 2011-10-18 2019-08-14 삼성전자주식회사 3차원 반도체 메모리 장치
JP5740296B2 (ja) 2011-12-16 2015-06-24 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、制御プログラム
JP5112566B1 (ja) 2011-12-16 2013-01-09 株式会社東芝 半導体記憶装置、不揮発性半導体メモリの検査方法、及びプログラム
JP5586718B2 (ja) 2012-06-19 2014-09-10 株式会社東芝 制御プログラム、ホスト装置の制御方法、情報処理装置およびホスト装置
KR102056893B1 (ko) * 2012-08-24 2019-12-17 에스케이하이닉스 주식회사 반도체 장치
JP2014187324A (ja) 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
CN104576538B (zh) * 2013-10-22 2017-07-21 旺宏电子股份有限公司 存储器及其制造方法
WO2015132851A1 (ja) * 2014-03-03 2015-09-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5889486B1 (ja) 2014-06-10 2016-03-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体メモリ装置及びその製造方法
JP2016225614A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
KR102629970B1 (ko) * 2017-02-21 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 동작 방법
KR101999902B1 (ko) * 2017-11-15 2019-10-01 도실리콘 씨오., 엘티디. 페이싱바를 가지는 낸드 플래쉬 메모리 장치 및 그의 제조 방법
KR20220055513A (ko) * 2020-10-26 2022-05-04 삼성전자주식회사 반도체 메모리 장치
KR20220090208A (ko) 2020-12-22 2022-06-29 삼성전자주식회사 반도체 메모리 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100356773B1 (ko) * 2000-02-11 2002-10-18 삼성전자 주식회사 플래쉬 메모리 장치 및 그 형성 방법
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5248819B2 (ja) * 2006-08-07 2013-07-31 三星電子株式会社 トランジスタ及びその製造方法
KR100876082B1 (ko) * 2006-12-07 2008-12-26 삼성전자주식회사 메모리 소자 및 그 형성 방법
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP4445514B2 (ja) * 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置
JP2009094236A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP2009164485A (ja) * 2008-01-09 2009-07-23 Toshiba Corp 不揮発性半導体記憶装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8754485B2 (en) 2011-05-24 2014-06-17 SK Hynix Inc. 3-dimensional non-volatile memory device including a selection gate having an L shape
US8811082B2 (en) 2011-06-09 2014-08-19 SK Hynix Inc. Semiconductor memory device
KR20130051074A (ko) * 2011-11-09 2013-05-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140117062A (ko) * 2013-03-26 2014-10-07 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 플래시 메모리
US9165774B2 (en) 2013-08-12 2015-10-20 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20160025428A (ko) * 2014-08-27 2016-03-08 매크로닉스 인터내셔널 컴퍼니 리미티드 반도체 디바이스 및 이를 제조하기 위한 방법
WO2019212616A1 (en) * 2018-04-30 2019-11-07 Sandisk Technologies Llc Three-dimensional nand memory device with drain select gate electrode shared between multiple strings

Also Published As

Publication number Publication date
JP2011029586A (ja) 2011-02-10
JP5566675B2 (ja) 2014-08-06
TW201104839A (en) 2011-02-01
TWI597821B (zh) 2017-09-01
KR101759926B1 (ko) 2017-07-21

Similar Documents

Publication Publication Date Title
KR101759926B1 (ko) 메모리 반도체 장치, 그 제조 방법 및 동작 방법
KR102234266B1 (ko) 반도체 장치 및 그 제조 방법
KR101623547B1 (ko) 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR101539697B1 (ko) 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101548674B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR102234799B1 (ko) 반도체 장치
KR102066925B1 (ko) 반도체 장치 및 그 제조 방법
KR101807250B1 (ko) 3차원 반도체 장치의 제조 방법
KR101498676B1 (ko) 3차원 반도체 장치
KR101778286B1 (ko) 3차원 반도체 장치의 제조 방법
US8482138B2 (en) Three-dimensional semiconductor memory device
US20150064867A1 (en) Method of fabricating three-dimensional semiconductor device
US20150102346A1 (en) Semiconductor device and method of fabricating the same
KR20180119738A (ko) 3차원 반도체 메모리 장치
KR101595486B1 (ko) 반도체 장치 및 그 제조 방법
US8116111B2 (en) Nonvolatile memory devices having electromagnetically shielding source plates
US20110284943A1 (en) Semiconductor device and method of fabricating the same
US20130020647A1 (en) Semiconductor devices and methods of fabricating the same
KR20090128779A (ko) 반도체 장치 및 그 제조 방법
KR20140029703A (ko) 불휘발성 메모리 소자와 그 제조방법
KR20160049159A (ko) 반도체 장치 및 그 제조방법
KR20110129254A (ko) 3차원 반도체 메모리 장치
KR20150033998A (ko) 반도체 장치 및 그 제조 방법
KR20170014033A (ko) 반도체 장치 및 그 제조 방법
US11706922B2 (en) Method for manufacturing a semiconductor device having a channel layer with an impurity region

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right