KR101807250B1 - 3차원 반도체 장치의 제조 방법 - Google Patents

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Abstract

3차원 반도체 장치의 제조 방법이 제공된다. 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 것; 주변 회로 영역의 기판 상에, 주변 회로들을 포함하는 주변 구조체를 형성하는 것; 셀 어레이 영역의 기판을 리세스시켜, 주변 구조체의 상부면보다 아래에 바닥면을 갖는 오목부를 형성하는 것; 오목부가 형성된 기판을 컨포말하게 덮으며, 연속적으로 적층된 복수의 박막들을 포함하는 적층막 구조체를 형성하되, 적층막 구조체는 셀 어레이 영역 상에서 최저 상면을 갖고, 주변 회로 영역 상에서 최고 상면을 갖는 것; 적층막 구조체를 컨포말하게 덮는 평탄화 정지막을 형성하는 것; 및 셀 어레이 영역 상의 평탄화 정지막을 평탄화 종료점으로 이용하여 적층막 구조체를 평탄화함으로써, 셀 어레이 영역과 주변 회로 영역 사이에서 박막들의 상부면들과 주변 구조체의 상부면을 동시에 노출시키는 것을 포함한다.

Description

3차원 반도체 장치의 제조 방법{Method for manufacturing three dimensional semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는 3차원 반도체 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적화가 용이한 3차원 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 것, 주변 회로 영역의 기판 상에, 주변 회로들을 포함하는 주변 구조체를 형성하는 것, 셀 어레이 영역의 기판을 리세스시켜, 주변 구조체의 상부면보다 아래에 바닥면을 갖는 오목부를 형성하는 것, 오목부가 형성된 기판을 컨포말하게 덮으며, 연속적으로 적층된 복수의 박막들을 포함하는 적층막 구조체를 형성하되, 적층막 구조체는 셀 어레이 영역 상에서 최저 상면을 갖고, 주변 회로 영역 상에서 최고 상면을 갖는 것, 적층막 구조체를 컨포말하게 덮는 평탄화 정지막을 형성하는 것, 및 셀 어레이 영역 상의 평탄화 정지막을 평탄화 종료점으로 이용하여 적층막 구조체를 평탄화함으로써, 셀 어레이 영역과 주변 회로 영역 사이에서 박막들의 상부면들과 주변 구조체의 상부면을 동시에 노출시키는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 것, 기판과 평행한 바닥면 및 셀 어레이 영역과 주변 회로 영역 사이에 측벽을 갖는 오목부를 형성하는 것, 오목부의 바닥면 및 측벽을 컨포말하게 덮으며, 연속적으로 적층된 복수의 박막들을 포함하는 적층막 구조체를 형성하되, 적층막 구조체는 셀 어레이 영역 상에서 최저 상면을 갖고, 주변 회로 영역 상에서 최고 상면을 갖는 것, 적층막 구조체를 컨포말하게 덮는 평탄화 정지막을 형성하는 것, 및 셀 어레이 영역 상의 평탄화 정지막을 평탄화 종료점으로 이용하여 적층막 구조체를 평탄화함으로써, 셀 어레이 영역과 주변 회로 영역 사이에서 박막들의 상부면들을 동시에 노출시키는 것을 포함한다.
본 발명의 3차원 반도체 장치의 제조 방법에 따르면, 셀 어레이 영역에 수직적으로 적층된 복수의 메모리 셀들을 형성하기 위해, 오목부를 갖는 기판 상에 복수의 박막들을 포함하는 적층막 구조체가 형성될 수 있다. 기판에 형성된 오목부에 의해 셀 어레이 영역과 주변 회로 영역에서 적층막 구조체의 상부면의 높이가 다를 수 있다. 이에 따라, 적층막 구조체의 상부면을 평탄화하는 공정이 수행된다.
평탄화 공정을 수행하기 전에, 주변 회로 영역 상에서 적층막 구조체의 일부분을 이방성 식각함으로써, 후속해서 진행되는 평탄화 공정의 부담을 줄일 수 있다.
나아가, 평탄화 공정을 수행하기 전에, 적층막 구조체를 컨포말하게 덮는 평탄화 정지막을 형성함으로써, 적층막 구조체를 평탄화할 때, 셀 어레이 영역 상에 위치하는 적층막 구조체의 두께가 달라지는 것을 방지할 수 있다.
이에 더하여, 평탄화된 적층막 구조체를 구성하는 복수의 박막들은 기판으로부터 동일한 높이에 상부면들을 가지므로, 박막들에 선택적으로 연결되는 콘택 플러그들 및 배선들을 형성하기 위한 공정 마진을 확보할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이 영역 및 연결 영역을 나타내는 사시도이다.
도 5 내지 도 14는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 나타내기 위한 단면도들이다.
도 15는 본 발명의 변형례에 따른 3차원 반도체 장치의 제조 방법을 나타내기 위한 단면도이다.
도 16은 본 발명의 또다른 변형된 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 17은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 단면도이다.
도 18은 본 발명의 제 3 실시예에 따른 3차원 반도체 장치의 단면도이다.
도 19는 본 발명의 제 4 실시예에 따른 3차원 반도체 장치의 단면도이다.
도 20a 내지 도 20f는 본 발명의 제 5 실시예에 따른 3차원 반도체 장치의 제조 방법을 나타내기 위한 단면도들이다.
도 21a 내지 도 21d는 도 14의 a 부분을 나타내는 도면들이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 정보처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23은 본 발명의 일 실시예에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 24 본 발명에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판(10) 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판(10) 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 셀 어레이 영역(A), 연결 영역(B) 및 주변 회로 영역(C)을 포함할 수 있다.
셀 어레이 영역(A)에는 3차원적으로 배치되는 메모리 셀들과, 메모리 셀들과 전기적으로 연결되는 비트 라인들 및 워드 라인들이 형성될 수 있다. 연결 영역(B)은 셀 어레이 영역(A)과 주변 회로 영역(C) 사이에 배치될 수 있으며, 연결 영역(B)에는 메모리 셀들과 주변 회로들을 연결하는 콘택 플러그들 및 배선들이 형성될 수 있다. 주변 회로 영역(C)에는 메모리 셀들의 구동 및 메모리 셀들에 저장된 데이터를 판독하는 주변 회로들이 형성될 수 있다. 구체적으로, 주변 회로 영역(C)에는 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다. 도 3는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인들(CSL)은 복수 개가 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 그리고 독립적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 3을 참조하면, 공통 소오스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL)은 기판(10)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수 개의 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL1, SSL2)을 포함한다. 일 실시예에서, 복수 개의 스트링 선택 라인들(SSL1, SSL2)은 도 2의 스트링 선택 라인들(SSL)을 구성할 수 있으며, 복수 개의 접지 선택 라인들(GSL1, GSL2)은 도 2의 접지 선택 라인들(GSL)을 구성할 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)은 기판(10) 상에 적층된 도전 패턴들일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 채널 구조체(또는 수직 반도체 패턴; PL)을 포함할 수 있다. 채널 구조체들(PL)은 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)을 관통하도록 형성될 수 있다. 다시 말해, 채널 구조체들(PL)은 기판(10) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다. 이에 더하여, 채널 구조체(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 반도체 패드(즉, 불순물 영역들; D)을 포함할 수 있다. 예를 들면, 반도체 패드(D)이 채널 구조체(PL)의 상단(즉, 몸체부(B)와 비트라인(BL) 사이)에 형성될 수 있다.
워드라인들(WL0-WL3)과 채널 구조체들(PL) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
접지 선택 라인들(GSL1, GSL2)과 채널 구조체들(PL) 사이 또는 스트링 선택 라인들(SSL1, SSL2)과 채널 구조체(PL) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 구조에서, 채널 구조체들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 채널 구조체(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 채널 구조체들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
이러한 경우, 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL1, SSL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 채널 구조체들(PL)에 반전 영역들(inversion regions)이 형성될 수 있다. 여기서, 반전 영역의 최대 거리(또는 폭)는 반전영역을 생성시키는 워드라인들 또는 선택 라인들의 두께보다 클 수 있다. 이에 따라, 채널 구조체에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소오스 라인(CSL)으로부터 선택된 비트라인을 전기적으로 연결하는 전류 통로를 형성한다.
즉, 셀 스트링(CSTR)은 하부 및 상부 선택 라인들(GSL1, GSL2, SSL1, SSL2)에 의해 구성되는 접지 및 스트링 트랜지스터들과 워드 라인들(WL0-WL3)에 의해 구성되는 메모리 셀 트랜지스터들(도 2의 MCT)이 직렬 연결된 구조를 가질 수 있다.
도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이 영역 및 연결 영역을 나타내는 사시도이다.
도 4를 참조하면, 셀 어레이 영역(A) 및 연결 영역(B)을 포함하는 기판(10) 상에, 도전 패턴들(175)로 구성되는 워드라인 구조체가 배치된다. 워드라인 구조체를 관통하는 채널 구조체들(140)이 기판(10) 상에 2차원적으로 배열된다. 워드라인 구조체와 채널 구조체들(140) 각각의 사이에는, 데이터 저장 요소(DS)가 개재될 수 있다. 플래시 메모리를 위한 실시예들에 따르면, 데이터 저장 요소(DS)은 전하저장막을 포함할 수 있다. 이에 더하여, 데이터 저장 요소(DS)는 전하저장막과 채널 구조체 사이에는 개재되는 터널 절연막 및 전하저장막과 도전 패턴(175) 사이에 개재되는 블록킹 절연막을 더 포함할 수 있다.
워드라인 구조체의 상부에는, 제 1 콘택 플러그들(181), 비트 라인들(191), 제 2 콘택 플러그들(183) 및 연결 배선들(193)을 포함하는 배선 구조체가 배치될 수 있다.
일 실시예에 따르면, 제 1 콘택 플러그들(181)을 통해 채널 구조체들(140)에 접속하는 비트 라인들(191)은 워드 라인 구조체를 가로지르도록 형성될 수 있다. 제 2 콘택 플러그들(183)을 도전 패턴들(175)의 연장부들에 접속하는 연결 배선들(193)은 기판(10)의 상부면으로부터 동일한 거리에 배치되는 도전 패턴들(175)을 전기적으로 연결할 수 있다. 여기서, 하나의 연결 배선(193)에 연결되는 도전 패턴들(175)의 수는 디자인-룰, 제품 규격, 및 프로그램/이레이즈/읽기 동작들에서의 제품 특성들을 고려하여 다양하게 변경될 수 있다. 연결 배선들(193) 상에는 연결 배선들(193)을 주변 회로들과 전기적으로 연결하는 상부 배선들(GWL)이 배치될 수 있다.
한편, 일 실시예에 따르면, 도전 패턴들(175) 중의 일부(예를 들면, 최상부 도전 패턴들 및 최하부 도전 패턴들)는 도 2를 참조하여 설명된 접지 및 스트링 선택 트랜지스터들(GST, SST)의 게이트 전극들로 이용될 수 있다. 즉, 3차원 낸드 플래시 메모리에 있어서, 최상부 도전 패턴들은 비트 라인들(191)과 채널 구조체들(140) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터의 게이트 전극으로 사용되고, 최하부 도전 패턴들은 공통 소오스 라인과 채널 구조체들(140) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터의 게이트 전극으로 사용될 수 있다.
이하, 도 4 및 도 5 내지 도 14를 참조하여, 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 5 내지 도 14는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 나타내기 위한 단면도들이다.
도 5를 참조하면, 기판(10)은 메모리 셀들이 배치되는 셀 어레이 영역(A; Cell Array Region), 상기 메모리 셀들을 구동시키기 위한 구동 회로들이 배치되는 주변 회로 영역(C; Peripheral Circuits Region) 및 메모리 셀들과 구동 회로들 사이의 전기적 연결을 위한 연결 배선 구조체가 형성되는 연결 영역(B; Connection Region)을 포함할 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
주변 회로 영역(C)의 기판(10) 상에 주변 구조체(100; peripheral structure)가 형성될 수 있다. 일 실시예에서, 주변 구조체(100)는 주변 회로 영역(C)의 기판(10) 상에 형성된 주변회로들 및 주변 회로들을 덮는 적어도 하나 이상의 주변 절연막들(105)을 포함할 수 있다.
상세하게, 주변 구조체(100)를 형성하는 것은 주변 회로 영역(C)의 기판(10)에 활성 영역을 정의하는 소자 분리막(101)들을 형성하는 것, 기판(10) 상에 주변회로들을 형성하는 것, 주변 회로들을 덮는 주변 절연막(105)을 형성하는 것을 포함한다. 여기서, 주변 회로들을 형성하는 것은, 도 1을 참조하여 설명된 워드라인 드라이버, 센스 앰프, 로우 및 칼럼 디코더들 및 제어 회로들을 형성하는 것을 포함할 수 있다. 즉, 주변 회로 영역(C)의 기판(10) 상에 주변 회로들을 구성하는 전계 효과 트랜지스터들(FET), 저항(resistor), 및 배선들이 형성될 수 있다. 전계 효과 트랜지스터들은, 도면에 도시된 것처럼, 차례로 적층된 게이트 절연막(102), 게이트 패턴(103), 및 게이트 패턴(103) 양측의 기판(10) 내에 형성된 소오스/드레인 전극들을(104) 포함한다.
주변 절연막(105)은, 주변 회로들이 형성된 기판(10) 전면에 절연 물질을 증착하고 평탄화하여 형성될 수 있다. 예를 들어, 주변 절연막(105)은 실리콘 산화물로 형성될 수 있다. 여기서, 주변 절연막(105)의 두께는 후속 공정에서 셀 어레이 영역(A)의 기판(10) 상에 형성될 적층막 구조체(200)의 두께에 따라 결정될 수 있다.
일 실시예에 따르면, 주변 구조체(100) 상에는 주변 평탄화 정지막(110)이 형성될 수 있다. 일 실시예에서, 주변 평탄화 정지막(110)은 주변 회로들을 덮는 주변 절연막(105) 상에 형성될 수 있다. 주변 평탄화 정지막(110)은 주변 절연막(105)에 대해 식각 선택성을 갖는 물질(예를 들어, 실리콘 질화막, 실리콘 산질화막 및 폴리실리콘막)로 형성될 수 있다.
이어서, 셀 어레이 영역(A) 및 연결 영역(B)의 기판(10)에 오목부(10a; concave portion)를 형성한다.
오목부(10a)는 바닥면 및 서로 대향하는 측벽들을 가질 수 있다. 오목부(10a)의 바닥면은 주변 회로 영역(C)에서 기판(10)의 상부면보다 아래에 위치될 수 있다. 다시 말해, 셀 어레이 영역(A)에서 기판(10)의 상부면은 주변 회로 영역(C)에서 기판(10)의 상부면 보다 낮게 형성된다.
일 실시예에 따르면, 오목부(10a)를 형성하는 것은, 셀 어레이 영역(A)의 기판(10)의 상부면을 주변 구조체(100)의 상부면보다 아래로 리세스시키는 것을 포함한다. 상세하게, 오목부(10a)를 형성하는 것은, 주변 평탄화 정지막(110) 상에 주변 회로 영역(C)을 덮는 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴을 이용하여 주변 평탄화 정지막(110), 주변 절연막(105) 및 기판(10)을 이방성 식각하는 것을 포함할 수 있다.
다른 실시예에 따르면, 오목부(10a)를 형성하는 것은, 기판(10) 상에 두 영역들 사이에 단차에 상응하는 두께를 갖는 절연막을 형성한 후, 셀 어레이 영역(A)에서 절연막을 식각하는 단계를 통해 형성될 수 있다.
도 6을 참조하면, 오목부(10a)를 갖는 기판(10) 상에 적층막 구조체(200; stacked layer structure)를 형성한다. 적층막 구조체(200)는 연속적으로 적층된 복수 개의 박막들로 구성될 수 있다.
적층막 구조체(200)의 박막들은 오목부(10a)를 갖는 기판(10)을 컨포말하게 덮도록 형성될 수 있다. 즉, 적층막 구조체(200)는 오목부(10a)의 바닥면 및 측벽들과 주변 구조체(100) 상에 실질적으로 균일한 두께로 형성될 수 있다. 이와 같이 형성된 적층막 구조체(200)는 셀 어레이 영역(A) 상에서 최저 상면을 가질 수 있으며, 주변 회로 영역(C) 상에서 최고 상면을 가질 수 있다. 다시 말해, 적층막 구조체(200)는 주변 구조체(100)의 상부면보다 낮은 상부면을 갖는 하부 부분과, 주변회로 구조체의 상부면보다 높은 상부면을 갖는 상부 부분을 가질 수 있다.
일 실시예에 따르면, 적층막 구조체(200)의 하부 부분은 오목부(10a)를 완전히 채울 수 있다. 즉, 일 실시예에서, 적층막 구조체(200)의 총 두께(H2)는 셀 어레이 영역(A)과 주변 회로 영역(C)에서 구조물들 간의 높이 차이(H1)와 같거나 클 수 있다. 이러한 경우, 적층막 구조체(200)의 최저 상면은 주변 구조체(100)의 상부면보다 위에 형성되거나, 공면을 이룰 수 있다. 여기서, 셀 어레이 영역(A)과 주변 회로 영역(C) 간의 높이 차이(H1)는 오목부(10a)의 바닥면과 주변 회로 영역(C)의 주변 절연막(105) 상부면 간의 수직적 거리일 수 있다.
이와 달리, 적층막 구조체(200)의 하부 부분은 오목부(10a)의 일부를 채울 수 있다. 즉, 적층막 구조체(200)의 총 두께(H2)는 오목부(10a)의 깊이보다 작을 수 있다. 다시 말해, 적층막 구조체(200)의 두께(H2)는 셀 어레이 영역(A)과 주변 회로 영역(C)에서 구조물들 간의 높이 차이(H1)보다 작을 수 있다. 이러한 경우, 적층막 구조체(200)의 최저 상면은 주변 구조체(100)의 상부면보다 아래에 형성될 수 있다.
한편, 일 실시예에 따르면, 적층막 구조체(200)는 차례로 그리고 교대로 적층된 희생막들(120) 및 절연막들(130)을 포함할 수 있다.
희생막들(120)은 절연막들(130)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 희생막들(120)을 식각하는 공정에서, 희생막들(120)은 절연막들(130)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 알려진 것처럼, 이러한 식각 선택성(etch selectivity)은 절연막들(130)의 식각 속도에 대한 희생막들(120)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 희생막들(120)은 절연막들(130)에 대해 약 1:10 내지 1:200(더 한정적으로는, 약 1: 30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들면, 절연막들(130)은 실리콘 산화막으로 형성되고 희생막들(120)은 실리콘 질화막으로 형성될 수 있다.
일 실시예에 따르면, 희생막들(120) 및 절연막들(130)은 오목부(10a)를 갖는 기판(10) 상에 컨포말하게 형성될 수 있다. 예를 들면, 희생막들(120) 및 절연막들(130)은 우수한 단차도포성(step coverage)을 제공할 수 있는 증착 기술들 중의 한가지(예를 들면, 화학 기상 증착 기술 또는 원자층 증착 기술)를 사용하여 형성될 수 있다. 이 경우, 희생막들(120) 및 절연막들(130)은 실질적으로 균일한 두께를 가지면서 오목부(10a)의 의 바닥면(즉, 기판(10)의 상부면), 오목부(10a)의 측벽 및 주변 평탄화 정지막(110)의 상부면을 덮을 수 있다.
이에 더하여, 셀 어레이 영역(A)에서 최상층에 위치하는 희생막(120)의 상부면은 주변 구조체(100)의 상부면보다 아래에 위치할 수 있다.
한편, 적층막 구조체(200)를 형성하기 전에, 버퍼막(111)이 더 형성될 수 있다. 일 실시예에 따르면, 버퍼막(111)은 열산화 기술을 사용하여 형성되는 실리콘 산화막일 수 있다. 이 경우, 버퍼막(111)은 오목부(10a)의 표면을 덮도록 형성될 수 있다. 한편, 다른 실시예에 따르면, 버퍼막(111)은 적층막 구조체(200)를 구성하는 박막들과 유사하게 증착 기술을 사용하여 형성될 수도 있다.
이어서, 도 6 내지 도 10을 참조하면, 오목부(10a)를 갖는 기판(10) 상에 적층막 구조체(200)를 컨포말하게 형성한 후, 적층막 구조체(200)에 대한 평탄화 공정을 수행하여 오목부(10a) 내에 몰드 구조체를 형성한다.
상세하게, 몰드 구조체를 형성하는 것은, 도 6에 도시된 것처럼, 적층막 구조체(200)를 덮는 평탄화 정지막(150)을 형성하는 것, 도 7에 도시된 것처럼, 주변 회로 영역(C)에서 적층막 구조체(200)의 일부분을 제거하여 셀 어레이 영역(A)과 주변 회로 영역(C) 사이에 국소적으로 돌출된 기둥부(pillar potion)를 형성하는 것, 및 도 8 내지 도 10에 도시된 것처럼, 국소적인 기둥부를 갖는 적층막 구조체(200)를 평탄화하는 것을 포함한다. 여기서, 적층막 구조체(200)를 평탄화하는 것은, 셀 어레이 영역(A)과 주변 회로 영역(C) 사이에 국소적으로 돌출된 형태의 기둥부를 제거하는 1차 평탄화 공정과, 적층막들의 상부면들을 동시에 노출시키는 2차 평탄화 공정을 포함할 수 있다.
도 6을 참조하면, 적층막 구조체(200) 상에 평탄화 정지막(150)을 컨포말하게 형성한다. 일 실시예에 따르면, 평탄화 정지막(150)은 주변 평탄화 정지막(110)보다 두꺼울 수 있다. 평탄화 정지막(150)은 적층막 구조체(200)를 평탄화하는 공정을 수행할 때, 셀 어레이 영역(A) 상에서 적층막 구조체(200)의 두께가 달라지는 것을 방지할 수 있다.
평탄화 정지막(150)은 적층막 구조체(200)를 평탄화하는 공정(예를 들어, 화학적 기계적 연마(CMP) 공정)에서, 적층막 구조체(200)에 대해 선택성을 갖는 물질로 형성될 수 있다. 즉, 평탄화 정지막(150)은 소정의 평탄화 레서피를 사용하여 적층막 구조체(200)를 평탄화하는 공정에서 적층막 구조체(200)가 제거되는 것을 최소화한다. 상세하게, 평탄화 정지막(150)은 평탄화 공정에서 희생막들(120) 및 절연막들(130)에 대해 선택성을 갖는 물질로 형성될 수 있다.
일 실시예에 따르면, 평탄화 정지막(150)은 폴리실리콘막, 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 실리콘 카바이드(SiC), 실리콘 옥시카바이드(SiOC), 도전막, SiLK, 블랙 다이아몬드, CORAL, BN(Boron Nitride), ARC(anti-reflective coating)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다. 예를 들어, 평탄화 정지막(150)은 폴리실리콘막으로 형성되며, 폴리실리콘막의 제거율은 후속해서 진행되는 적층막 구조체(200)의 평탄화 공정에서, 적층막 구조체(200)의 제거율보다 작을 수 있다. 다시 말해, 평탄화 공정에서 평탄화 정지막(150)의 제거율은 희생막들(120) 및 절연막들(130)의 제거율보다 작을 수 있다.
한편, 일 실시예에 따르면, 주변 평탄화 정지막(110)의 상부면과 평탄화 정지막(150)의 상부면은 셀 어레이 영역(A)의 기판(10)의 상부면으로부터 실질적으로 동일한 높이에 형성될 수 있다. 이와 달리, 다른 실시예에 따르면, 평탄화 정지막(150)의 상부면이 주변 평탄화 정지막(110)의 상부면보다 아래에 위치할 수도 있다. 여기서, 주변 평탄화 정지막(110)의 상부면과 평탄화 정지막(150)의 상부면 간의 약 0Å 내지 500Å의 높이 차를 가질 수 있다. 이러한 높이 차이는 평탄화 공정에 의해 해소될 수 있는 높이 차이일 수 있다.
도 7을 참조하면, 주변 회로 영역(C)에서 적층막 구조체(200)의 일부분을 제거한다. 상세하게, 평탄화 정지막(150) 상에 주변 회로 영역(C)을 노출시키는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용하여 주변 평탄화 정지막(110)의 일부분이 노출되도록 적층막 구조체(200) 및 평탄화 정지막(150)을 이방성 식각한다. 즉, 주변 구조체(100) 상의 주변 평탄화 정지막(110)이 노출되도록 적층막 구조체(200)의 상부 부분의 일부가 식각될 수 있다.
주변 회로 영역(C)에서 적층막 구조체(200)의 일부분을 제거함에 따라, 적층막 구조체(200)는 셀 어레이 영역(A)과 주변 회로 영역(C) 사이에서 주변 구조체(100)의 상부면보다 위로 돌출된 기둥부(pillar portion)을 가질 수 있다.
이와 같이, 패터닝 공정을 통해 주변 회로 영역(C)에서 적층막 구조체(200)의 일부분을 제거함으로서, 후속해서 진행되는 적층막 구조체(200)에 대한 평탄화 공정에서 공정 부담(process burden, 예를 들어, 공정 시간 및 비용 등)을 줄일 수 있다.
도 8을 참조하면, 기둥부를 갖는 적층막 구조체(200)가 형성된 결과물 상에 버퍼 절연막(160)이 컨포말하게 형성될 수 있다. 일 실시예에서, 버퍼 절연막(160)은 평탄화 정지막(150) 및 주변 평탄화 정지막(110) 상에 형성될 수 있다.
버퍼 절연막(160)은 평탄화 공정에서 평탄화 정지막(150)과 제거율이 다른 절연 물질로 형성될 수 있다. 예를 들어, 버퍼 절연막(160)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 버퍼 절연막(160)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있다.
버퍼 절연막(160)은 PVD(Physical Vapor Deposition) 방법, CVD(Chemical Vapor Deposition) 방법, SACVD(Sub-Atmospheric Chemical Vapor Deposition)방법, LPCVD(Low Pressure Chemical Vapor Deposition)방법, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)방법을 사용하여 형성될 수 있다.
이후, 도 9 내지 도 10을 참조하면, 국소적인 기둥부를 갖는 적층막 구조체(200)를 평탄화하여 몰드 구조체(210)를 형성한다. 여기서, 적층막 구조체(200)를 평탄화하는 것은, 셀 어레이 영역(A)과 주변 회로 영역(C) 사이에 국소적으로 돌출된 형태의 기둥부를 제거하는 1차 평탄화 공정과, 적층막들의 상부면들을 동시에 노출시키는 2차 평탄화 공정을 포함할 수 있다.
상세하게, 도 9를 참조하면, 연결 영역(B)의 기둥부를 제거하는 1차 평탄화 공정을 수행한다. 즉, 일 실시예에서, 1차 평탄화 공정은 기판(10)의 전면에서 구조물들이 실질적으로 동일한 높이를 갖도록 평탄화될 수 있다. 즉, 1차 평탄화 공정을 수행함에 따라, 연결 영역(B) 상에 위치하는 적층막 구조체(200)의 일부분이 노출될 수 있다. 그리고, 1차 평탄화 공정에 의해, 평탄화 정지막(150) 및 주변 평탄화 정지막(110)은 노출되지 않고 잔류할 수 있다.
이러한, 1차 평탄화 공정으로는 화학적 기계적 연마(CMP) 공정이 수행될 수 있다. 화학적 기계적 연마 공정에서 버퍼 절연막(160), 평탄화 정지막(150) 및 적층막 구조체(200)의 제거율(removal rate)은, 예를 들어, 슬러리의 타입, 연마 패드의 구성, 연마 헤드의 구조 및 타입, 연마 패드와 기판(10) 간의 상대적인 이동량, 연마패드에 대해 상대적으로 이동하는 동안 기판(10)에 가해지는 압력, 연마될 패턴의 타입, 및 버퍼 절연막(160) 및 평탄화 정지막(150)의 균일성 등과 같은 다양한 요인들에 기초하여 결정될 수 있다.
일 실시예에 따르면, 1차 평탄화 공정을 위한 CMP 공정시 평탄화 정지막(150), 적층막 구조체(200)의 절연막들 및 희생막들(120)에 대해 선택성이 낮은 슬러리가 이용될 수 있다. 예를 들어, 적층막 구조체(200)가 실리콘 질화막 및 실리콘 산화막을 포함하고, 버퍼 절연막(160)이 실리콘 산화막으로 형성되고, 평탄화 정지막(150)이 폴리실리콘막으로 형성된 경우, 1차 평탄화 공정에서 실리카(silica) 슬러리 및/또는 세리아(ceria) 슬러리가 사용될 수 있다.
나아가, 1차 평탄화 공정은 엔드 포인트 검출(EPD: End Point Detection) 방법을 이용하여 제어될 수 있으며, 엔드 포인트 검출법(EPD)은 연마 공정을 수행하는 동안 연마 상태를 모니터링하여, 연마 공정의 종료점을 검출하는 방법이다. 즉, 1차 평탄화 공정은 적층막 구조체(200)의 최고점(highest point)의 변화를 검출함으로써 평탄화 공정 시간이 제어될 수 있다.
도 10을 참조하면, 적층막 구조체(200)에 대해 2차 평탄화 공정을 수행한다.
일 실시예에 따르면, 2차 평탄화 공정으로는 화학적 기계적 연마 공정이 이용될 수 있으며, 2차 평탄화 공정시 셀 어레이 영역(A) 상의 평탄화 정지막(150)이 평탄화 종료점으로 이용될 수 있다. 이와 같이, 2차 평탄화 공정을 수행할 때, 셀 어레이 영역(A) 상에서 평탄화 정지막(150)의 두께가 감소될 수도 있다.
이에 더하여, 2차 평탄화 공정시 주변 회로 영역(C) 상의 주변 평탄화 정지막(110)이 평탄화 종료점으로 이용될 수 있다. 한편, 주변 평탄화 정지막(110)이 평탄화 정지막(150)보다 제거율이 높은 물질로 형성된 경우, 주변 평탄화 정지막(110)은 2차 평탄화 공정에서 제거될 수도 있다.
2차 평탄화 공정, 또한, 엔드 포인트 검출법(EPD) 방법을 이용하여 제어될 수 있으며, 2차 평탄화 공정에서는 제거율이 서로 다른 이종의 물질이 노출됨에 따라 연마 패드의 구동량 변화 및/또는 평탄화 공정에 의해 노출되는 막질의 광학적 변화를 검출하여 종료점을 검출할 수 있다.
2차 평탄화 공정을 수행할 때, 버퍼 절연막(160)과 평탄화 정지막(150) 간에 선택성(예를 들어, 약 4:1∼200:1의 선택비)을 갖는 슬러리가 공급될 수 있다. 예를 들어, 슬러리로는 실리카(silica) 슬러리, 세리아(ceria) 슬러리, 망가니아(mangania) 슬러리, 알루미나(alumina) 슬러리, 티타니아(titania) 슬러리, 지르코니아(zirconia) 또는 게르마니아(germania) 또는 이들의 조합이 이용될 수 있다.
이와 같이, 적층막 구조체(200)에 대해 2차 평탄화 공정을 수행할 때, 평탄화 정지막(150)의 제거율이 버퍼 절연막(160)의 제거율보다 작으므로, 2차 평탄화 공정에서 셀 어레이 영역(A) 상에서 적층막 구조체(200)의 두께가 달라지는 것을 방지할 수 있다. 즉, 셀 어레이 영역(A) 상에서 적층막 구조체(200)가 과도하게 연마되는 것을 방지할 수 있다.
나아가, 일 실시예에 따르면, 2차 평탄화 공정은 연결 영역(B)에서 적층막 구조체(200)의 절연막들(130) 및 희생막들(120)의 상부면들을 동시에 노출시키는 것을 포함한다. 이에 따라, 기판(10)의 오목부(10a) 내에 몰드 구조체(210)가 형성될 수 있다. 즉, 희생막들(125) 및 절연막들(135)이 적층된 몰드 구조체(210)가 셀 어레이 영역(A) 및 연결 영역(B)의 기판(10) 상에 형성될 수 있다. 여기서, 몰드 구조체(210)를 구성하는 희생막들(125) 및 절연막들(135) 각각은 기판(10)의 상부면에 평행한 수평부 및 오목부(10a)의 측벽에 평행한 연장부를 가질 수 있다. 또한, 평탄화 공정의 결과로서, 희생막들(125) 및 절연막들(135)의 연장부들은, 기판(10)의 상부면으로부터 실질적으로 동일한 높이에서 노출되는 상부면들을 가질 수 있다.
한편, 일 실시예에 따르면, 1차 및 2차 평탄화 공정들을 수행한 후에, 몰드 구조체(210) 상에 잔류하는 평탄화 정지막(150)을 제거하는 공정이 수행될 수 있다. 구체적으로, 평탄화 정지막(150)을 제거하기 위해, 몰드 구조체(210)의 절연막들에 대해 식각 선택성을 갖는 식각 레서피를 이용하는 이방성 또는 등방성 식각 공정이 수행될 수 있다.
또한, 적층막 구조체(200)에 대한 1차 및 2차 평탄화 공정들을 종료한 후에는, 초순수(DI water)를 이용하여 기판(10) 표면에 남아있는 슬러리 및 잔류물들을 제거할 수 있다. 또한, 셀 어레이 영역(A) 상에 잔류하는 평탄화 정지막(150)과 주변 회로 영역(C) 상의 주변 평탄화 정지막(110)이 제거될 수 있다.
도 11을 참조하면, 셀 어레이 영역(A)에서 몰드 구조체(210)를 관통하여 기판(10)과 연결되는 채널 구조체들(140)을 형성한다. 일 실시예에 따르면, 채널 구조체들(140)은 기판(10) 상부면(즉, xy 평면) 상에 2차원적으로 배열되도록 형성될 수 있다.
채널 구조체들(140) 각각은 몰드 구조체(210)를 관통하는 관통홀의 바닥 및 측벽을 덮는 반도체 패턴(141)을 포함할 수 있다. 일 실시예에 따르면, 반도체 패턴(141)은 관통홀을 완전히 채우지 않도록 형성될 수 있다. 이 경우, 반도체 패턴(141)의 상부 영역에는 반도체 패드(145)가 더 형성되고, 반도체 패턴(141) 및 반도체 패드(145)에 의해 한정되는 관통홀 내부에는 매립 절연 패턴(143)이 더 형성될 수 있다.
일 실시예에 따르면, 반도체 패턴(141)은 화학기상증착 기술을 사용하여 형성되는 다결정 구조의 반도체 물질(예를 들면, 폴리실리콘)일 수 있다. 다른 실시예들에 따르면, 반도체 패턴(141)은 단결정 실리콘, 유기 반도체막 및 탄소 나노 구조체들 중의 한가지일 수 있으며, 화학 기상 증착들 및 에피택시얼 기술들 중의 한가지를 사용하여 형성될 수 있다.
매립 절연 패턴(143)은 반도체 패턴(141)이 형성된 관통홀을 채우도록 형성될 수 있으며, 절연성 물질들 중의 적어도 한가지를 포함할 수 있다. 예를 들면, 매립 절연 패턴(143)들은 실리콘 산화막 또는 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들일 수 있다. 다른 실시예에 따르면, 매립 절연 패턴(143)을 형성하기 전에, 반도체 패턴(141)이 형성된 결과물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 단계가 더 실시될 수 있다. 이러한 수소 어닐링 단계는 반도체 패턴(141) 내에 존재하는 결정 결함들을 치유할 수 있다.
반도체 패드(145)는 도전형 또는 불순물 농도 중의 적어도 하나에서 반도체 패턴(141)과 다른 특성을 갖는 반도체 물질로 형성될 수 있다. 예를 들면, 반도체 패턴(141)은 p형 또는 진성 반도체이고, 반도체 패드(145)는 n+ 반도체일 수 있다.
이어서, 몰드 구조체(210)의 희생막들(125)을 도전성 물질막으로 대체(replace)하는 공정을 수행한다. 대체 공정은, 도 12에 도시된 것처럼, 희생막들(125)을 선택적으로 제거하여 절연막들(135) 사이에 리세스 영역들(170)을 형성하는 것과, 도 13에 도시된 것처럼, 리세스 영역들(170) 각각의 내부에 데이터 저장막(DS) 및 도전 패턴들(175)을 형성하는 단계를 포함할 수 있다.
상세히 설명하면, 도 4에 도시된 것처럼, 몰드 구조체(210)들을 라인 형상으로 패터닝하여 기판(10)의 상부면을 노출시키는 트렌치를 형성한다. 트렌치는 채널 구조체들(140)과 이격되어 형성될 수 있으며, 채널 구조체들(140)을 가로질러 형성될 수 있다.
이어서, 트렌치에 노출된 희생막들(125)을 선택적으로 그리고 수평적으로 식각하여 도 12에 도시된 것처럼, 절연막들(135) 사이에 리세스 영역들(170)을 형성한다. 즉, 리세스 영역들(170)은 트렌치로부터 절연막들(135) 사이로 수평적으로 연장되어 반도체 패턴(141)들의 측벽들을 노출시킬 수 있다. 다시 말해, 리세스 영역들(170)의 경계는 절연막들(135)의 상/하부면들, 반도체 패턴(141)들의 측벽들, 그리고 트렌치들에 의해 한정된다.
구체적으로, 리세스 영역들(170)은, 절연막들(135)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(125)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생막들(125)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생막들(125)이 실리콘 질화막이고, 절연막들(135)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
일 실시예에서, 리세스 영역들(170)은 희생막들(125)을 수평적으로 식각함으로써 형성되기 때문에, 희생막들(125)과 동일하게, 셀 어레이 영역(A)에서 기판(10) 상부면에 평행한 수평부들 및 연결 영역(B)에서 오목부(10a)의 측벽에 평행한 연장부들을 가질 수 있다.
한편, 희생막들을 제거하는 식각 공정을 수행하는 동안, 주변 구조체(100) 상에 잔류하는 주변 평탄화 정지막(110)이 제거될 수도 있다.
도 13을 참조하면, 리세스 영역들(170)의 내벽을 차례로 채우는 데이터 저장막(DS) 및 도전 패턴들(175)을 형성한다.
도전 패턴들(175)을 형성하는 것은, 데이터 저장막(DS)이 형성된 리세스 영역들(170) 및 트렌치 내에 도전막을 형성하는 것과, 트렌치 내에서 도전막을 제거하여 수직적으로 서로 분리된 도전 패턴들(175)을 형성하는 것을 포함한다.
도전 패턴들(175)을 형성하는 것은, 데이터 저장막(DS)이 형성된 리세스 영역들(170) 및 트렌치 내에 도전막을 형성하는 것과, 트렌치 내에서 도전막을 제거하여 수직적으로 서로 분리된 도전 패턴들(175)을 형성하는 것을 포함한다. 한편, 도전막이 제거된 트렌치는 절연성 물질들 중의 하나로 채워질 수 있다.
도전막은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 이에 따라, 도전막은 리세스 영역들(170)을 채우면서 트렌치 내에 컨포말하게 형성될 수 있다. 구체적으로, 도전막은 리세스 영역(170)의 두께의 절반 이상의 두께로 증착될 수 있다. 예를 들어, 도전막은 도핑된 폴리실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 도전막을 형성하는 것은, 도 21a 내지 도 21d에 도시된 것처럼, 배리어 금속막(175b; 예를 들어, 금속 질화물) 및 금속막(175a; 예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다. 한편, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정적으로 적용되는 것이 아니므로, 도전막은 물질 및 구조 등에서 다양하게 변형될 수 있다.
트렌치 내에서 도전막을 제거하는 것은, 트렌치 내에 채워진 도전막을 이방적으로 또는 등방적으로 식각하는 단계를 포함할 수 있다. 이와 같이 형성된 도전 패턴들(175)은 리세스 영역들(170) 내에 국소적으로 형성되어 데이터 저장막(DS)에 저장되는 정보를 변경하는 전극으로 사용될 수 있다.
한편, 일 실시예에 따르면, 도전 패턴들(175)은 리세스 영역들(170)에 의해 정의되는 모양을 갖기 때문에, 셀 어레이 영역(A)에서 기판(10) 상부면에 평행한 수평부들 및 연결 영역(B)에서 오목부(10a)의 측벽에 평행한 연장부들을 가질 수 있다. 나아가, 도전 패턴들(175)의 연장부들은 기판(10)의 상부면으로부터 실질적으로 동일한 높이에서 노출되는 상부면들을 가질 수 있다. 또한, 도전 패턴들(175)의 연장부들은 기판(10)의 상부면으로부터 멀어질수록 그 길이가 감소될 수 있다.
일 실시예에 따르면, 주변 구조체(100)를 형성한 후에 도전 패턴들(175)이 형성되므로, 도전 패턴들(175)의 연장부들의 상부면들은 주변 회로 영역(C)의 기판(10)의 상부면보다 위에 배치될 수 있다.
한편, 일 실시예에 따르면, 데이터 저장막(DS)은, 도전 패턴들(175)을 형성하기 전에, 리세스 영역들(170)이 형성된 몰드 구조체(210)를 실질적으로 컨포말하게 덮도록 형성될 수 있다. 데이터 저장막(DS)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 그리고, 데이터 저장막(DS)은 리세스 영역들(170) 두께의 절반보다 얇은 두께로 형성될 수 있다. 즉, 리세스 영역(170)에 노출된 반도체 패턴(141)의 측벽들에 데이터 저장막(DS)이 형성될 수 있으며, 데이터 저장막(DS)은 리세스 영역(170)을 정의하는 절연막들의 하부면 및 상부면으로 연장될 수 있다. 또한, 증착 공정에 의해 형성되는 데이터 저장막(DS)은 라인 형태의 몰드 구조체(210) 사이에 노출된 기판(10)의 표면 및 최상층 절연 패턴의 상면에도 형성될 수 있으며, 도 15a 도시된 것처럼, 절연막들의 측벽들을 덮을 수도 있다. 그리고, 데이터 저장막(DS)은 최하층의 리세스 영역(170)에 의해 노출되는 기판(10) 또는 버퍼막(111))의 상면을 덮을 수 있다.
일 실시예에 따르면, 데이터 저장막(DS)은 전하 트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 하나를 포함할 수 있다. 그리고, 데이터 저장막(DS)이 전하 저장막인 경우, 데이터 저장막(DS)에 저장되는 데이터는 반도체 패턴(141)과 도전 패턴들(175) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 한편, 데이터 저장막(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 도 21a 내지 도 21c에 도시된 바와 같이, 데이터 저장막(DS)은 차례로 적층되는 터널 절연막(TIL), 전하 저장막(CL) 및 블록킹 절연막(BIL)을 포함할 수 있다.
터널 절연막(TIL)은 블록킹 절연막(BIL)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 예를 들어, 산화물, 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다.
전하 저장막(CL)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 그레인들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막(TIL)은 실리콘 산화막이고, 전하 저장막(CL)은 실리콘 질화막이고, 블록킹 절연막은 알루미늄 산화막을 포함하는 절연막일 수 있다.
블록킹 절연막(BIL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다.
한편, 도면에는 도시되지 않았으나, 다른 실시예에 따르면, 블록킹 절연막(BIL)은 제 1 블록킹 절연막 및 제 2 블록킹 절연막으로 구성될 수도 있다. 여기서, 제 1 및 제 2 블록킹 절연막들은 서로 다른 물질로 형성될 수 있으며, 제 1 및 제 2 블록킹 절연막들 중의 하나는 터널 절연막(TIL)보다 작고 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 제 1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막은 제 1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 제 2 블록킹 절연막은 고유전막들 중의 하나이고, 제 1 블록킹 절연막은 상기 제 2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
또 다른 실시예에 따르면, 차례로 적층된 터널 절연막(TIL), 전하 저장막(CL) 및 블록킹 절연막(BIL)으로 구성된 데이터 저장막에서, 터널 절연막(TIL) 및 전하 저장막(CL)은 도 21b에 도시된 것처럼, 반도체 패턴(141)에 인접한 적층막 구조체의 내벽을 가로질러 형성될 수 있다. 즉, 터널 절연막(TIL) 및 전하 저장막(CL)은 도 11을 참조하여 설명된 반도체 패턴(141)을 형성하기 전에 관통 홀의 내벽에 먼저 형성될 수도 있다. 그리고, 블록킹 절연막(BIL)은 도 12를 참조하여 설명된 리세스 영역들(170)을 형성한 후에 리세스 영역(170) 내에 컨포말하게 형성될 수 있다. 이에 따라, 블록킹 절연막(BIL)은 절연막들의 상부면 및 하부면과 직접 접촉될 수 있다. 이와 달리, 도 21c에 도시된 것처럼, 터널 절연막(TIL)이 반도체 패턴(141)을 형성하기 전에 개구부의 내벽에 먼저 형성되고, 전하 저장막(CL)과 블록킹 절연막(BIL)이 리세스 영역(170) 내에 컨포말하게 형성될 수도 있다.
한편, 또 다른 실시예에 따르면, 데이터 저장막(DS)은 도 21d에 도시된 것처럼, 수직적으로 인접한 절연막들(135) 사이에 국소적으로 형성될 수 있다. 이와 같이 데이터 저장막(DS)들이 수직적으로 서로 분리된 경우 데이터 저장막(DS)에 트랩된 전하들이 수직적으로 인접한 다른 데이터 저장막(DS)으로 이동(spreading)하는 것을 방지할 수 있다.
한편, 일 실시예에 따르면, 도전 패턴들(175)을 형성한 후에, 도전 패턴들(175) 사이의 기판(10)으로 불순물을 이온주입하여 도 3에 도시된 것처럼, 공통 소오스 라인(CSL)으로 이용되는 불순물 영역들이 형성될 수 있다. 구체적으로, 불순물 영역은 트렌치의 수평적 모양처럼, 일 방향으로 연장된 라인 형태일 수 있다. 그리고, 불순물 영역은 기판(10)의 도전형과 반대되는 도전형을 가질 수 있다. 또한, 불순물 영역 상에는 수평적으로 인접하는 도전 패턴들(175) 사이를 채우는 게이트 분리 절연막이 형성될 수 있다.
도 14를 참조하면, 도전 패턴들(175)이 형성된 결과물 상에 배선 구조체가 형성될 수 있다.
배선 구조체는 셀 어레이 영역(A)에서 채널 구조체(140)의 상부 영역들에 접속되는 제 1 콘택 플러그들(181), 연결 영역(B)에서 도전 패턴들(175) 각각에 접속되는 제 2 콘택 플러그들(183), 주변 회로 영역(C)에서 주변 회로들과 접속되는 제 3 콘택 플러그들(185)을 포함한다. 나아가, 배선 구조체는 제 1 콘택 플러그들(181)과 접속되며, 도전 패턴들(175)을 가로지르는 비트 라인들(191), 제 2 콘택 플러그들(183)과 접속되는 연결 배선들(193), 제 3 콘택 플러그들(185)과 접속되는 주변 배선들(195)을 포함한다.
제 1 내지 제 3 콘택 플러그들(181, 183, 185)은 금속성 물질(예를 들면, 텅스텐)로 형성될 수 있으며, 이러한 경우, 제 1 내지 제 3 콘택 플러그들(181, 183, 185)을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다. 일 실시예에 따르면, 제 1 내지 제 3 콘택 플러그들(181, 183, 185)은 동일한 공정 단계를 이용하여 동시에 형성될 수 있다. 또한, 일 실시예에 따르면, 도전 패턴들(175)의 연장부들의 상부면들이 기판(10)의 상부면으로부터 실질적으로 동일한 높이에 배치되므로, 제 2 콘택 플러그들(183)의 길이는 실질적으로 동일할 수 있다.
도 15는 본 발명의 변형된 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이러한 변형된 실시예는 제 1 실시예에서 설명된 오목부(10a) 측벽의 경사를 제외하고, 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 포함한다.
도 15를 참조하면, 기판(10)에 형성된 오목부(10a)의 측벽은 기판(10)의 상부면에 대해 경사진 측벽을 가질 수 있다. 예를 들면, 상기 오목부(10a)의 측벽과 상기 기판(10)의 상부면 사이의 경사각(θ)은 대략 30도 내지 대략 60도일 수 있다.
도 16은 본 발명의 또 다른 변형된 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이러한 변형된 실시예는 적층막 구조체(200)에 국소적으로 돌출된 기둥부를 형성한 후에, 평탄화 정지막(150)이 형성된다는 점에서, 제 1 실시예와 구별될 수 있다.
상세하게, 도 16을 참조하면, 오목부(10a)를 갖는 기판(10) 상에 적층막 구조체(200)를 컨포말하게 형성하고, 도 7을 참조하여 설명한 것처럼, 주변 회로 영역(C) 상에서 적층막 구조체(200)의 일부분을 제거함으로써, 주변 구조체(100)의 상부면보다 돌출된 기둥부가 형성될 수 있다.
이후, 기둥부를 갖는 적층막 구조체(200)의 표면 상에 평탄화 정지막(150)을 컨포말하게 형성한다. 여기서, 평탄화 정지막(150)은 주변 평탄화 정지막(110)의 표면을 직접 덮을 수 있다.
이어서, 도 9 및 도 10을 참조하여 설명한 것처럼, 적층막 구조체(200)에 대한 1차 및 2차 평탄화 공정이 수행될 수 있다.
변형례에 따르면, 2차 평탄화 공정에서, 셀 어레이 영역(A) 및 주변 회로 영역(C) 상에 형성된 평탄화 정지막(150)이 평탄화 종료점으로 이용될 수 있다. 2차 평탄화 공정에 의해, 오목부(10a) 내에 몰드 구조체(210)가 형성될 수 있으며, 몰드 구조체(210)를 구성하는 절연막들(135) 및 희생막들(125)의 상부면들이 동일한 높이에서 동시에 노출될 수 있다.
도 17은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 단면도이다. 제 2 실시예에 따르면, 공정 순서를 제외하고 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 포함한다. 상세하게, 제 2 실시예에 따르면, 적층막 구조체를 평탄화하여 몰드 구조체를 형성하고, 셀 어레이 영역에 채널 구조체들 및 도전 패턴들을 형성한 후에, 주변 회로 영역(C)에 주변 구조체(100)가 형성될 수 있다. 이와 같은 실시예에 따르면, 적층막 구조체의 평탄화 공정에서 동일한 높이에 노출되는 절연막들 및 희생막들의 상부면들과, 주변 회로 영역(C)의 기판(10)의 상부면이 실질적으로 공면(coplanar)을 이룰 수 있다. 이에 따라, 도전 패턴들(175)의 연장부들의 상부면들은 주변 절연막(105)의 상부면보다 아래에 위치할 수 있다.
나아가, 도 17에 도시된 실시예에 따르면, 채널 구조체(140)를 형성하기 전에, 관통홀들의 내벽을 덮는 제 1 데이터 저장막(DS1)을 형성한다. 여기서, 제 1 데이터 저장막(DS1)은 도 21b에 도시된 것처럼, 터널 절연막(TIL) 및 전하 저장막(CL)을 포함할 수 있다. 이와 달리, 제 1 데이터 저장막(DS1)은 도 21c에 도시된 것처럼, 터널 절연막(TIL)일 수 있다.
이에 더하여, 채널 구조체(140)와 기판(10) 사이의 접촉을 위해, 이 실시예에 따르면, 채널 구조체(140)를 형성하기 전에, 제 1 데이터 저장막(DS1)의 바닥면을 제거하는 단계가 더 실시될 수 있다. 제 1 데이터 저장막(DS1)에 대한 식각 손상을 줄일 수 있도록, 이러한 제거 단계는 제 1 데이터 저장막(DS1)의 측벽을 덮는 보호 스페이서를 형성하는 단계를 더 포함할 수 있다.
이어서, 제 1 데이터 저장 요소(DS1)가 형성된 관통홀들을 채우는 채널 구조체들(140)을 형성한다. 채널 구조체들(140) 각각은 제 1 데이터 저장막(DS1)가 형성된 관통홀의 바닥 및 측벽을 덮는 반도체 패턴(141)을 포함할 수 있다. 일 실시예에 따르면, 반도체 패턴(141)은 관통홀을 완전히 채우지 않도록 형성될 수 있다. 이 경우, 반도체 패턴(141)의 상부 영역에는 반도체 패드(145)가 더 형성되고, 반도체 패턴(141) 및 반도체 패드(145)에 의해 한정되는 관통홀 내부에는 매립 절연 패턴(143)이 더 형성될 수 있다.
이후, 도 12에 도시된 것처럼, 리세스 영역들(170)을 형성한 후, 리세스 영역 내에 제 2 데이터 저장막(DS2) 및 도전 패턴들(175)이 차례로 형성될 수 있다. 여기서, 제 2 데이터 저장막(DS2)은 도 21b에 도시된 것처럼, 블록킹 절연막(BIL)일 수 있다. 이와 달리, 제 2 데이터 저장막(DS2)은 도 21c에 도시된 것처럼, 전하 저장막(CL) 및 블록킹 절연막(BIL)을 포함할 수 있다.
도 18은 본 발명의 제 3 실시예에 따른 3차원 반도체 장치의 단면도이다. 제 3 실시예에 따르면, 공정 순서를 제외하고 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 포함한다.
도 18에 도시된 실시예에 따르면, 몰드 구조체(210)가 형성되는 기판(10)의 오목부(10a)는 주변 회로 영역(C)에 형성되는 주변 절연막(105)에 의해 정의될 수 있다. 이 실시예에서, 셀 어레이 영역(A)과 주변 회로 영역(C)에서 기판(10)이 상부면은 실질적으로 동일한 높이에 형성될 수 있다. 또한, 주변 회로 영역(C)에서 주변회로들을 덮는 주변 절연막(105)의 상부면은 도전 패턴들(175)의 연장부들의 상부면들과 공면을 이룰 수 있다.
도 19는 본 발명의 제 4 실시예에 따른 3차원 반도체 장치의 단면도이다. 제 4 실시예는 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 포함한다. 단, 제 4 실시예는 오목부를 갖는 기판(10) 상에 형성된 적층막 구조체(200)가 번갈아 그리고 반복적으로 적층된 게이트 도전막들(175) 및 절연막들(135)을 포함한다는 점에서, 제 1 실시예와 구별될 수 있다.
이 실시예에서, 게이트 도전막들(175)은 n형 또는 p형 불순물(boron 또는 phosphorous)이 도핑된 폴리실리콘이거나, 비정질 폴리실리콘으로 형성될 수 있다. 그리고, 이 실시예에서, 게이트 도전막들(175)은 도 2에서 설명된 워드 라인들(WL01-WL3) 및 선택 라인들(GSL, SSL)로 이용된다.
이에 더하여, 게이트 도전막들(175)과 채널 구조체(140) 사이에 데이터 저장막(DS)이 개재될 수 있으며, 데이터 저장막(DS)은 채널 구조체(140)와 절연막들(135) 사이로 연장될 수 있다. 이 실시예에서, 데이터 저장막(DS)은 터널 절연막, 전하 저장막 및 블록킹 절연막을 포함할 수 있다.
도 20a 내지 도 20f를 참조하여, 본 발명의 제 5 실시예에 따른 3차원 반도체 장치의 제조 방법에 대해 설명한다.
제 5 실시예는 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 포함하며, 2단으로 적층된 구조의 몰드 구조체를 형성한다는 점에서 제 1 실시예와 구별될 수 있다.
제 5 실시예에 따르면, 도 5 내지 도 11을 참조하여 설명한 것처럼, 기판(10)의 오목부(10a) 내에 하부 몰드 구조체(210) 및 채널 구조체들(140)을 형성한 후에, 도 20a에 도시된 것처럼, 평탄화된 하부 몰드 구조체(210) 및 주변 구조체(100) 상에 상부 오목부(305a)를 정의하는 상부 주변 절연막(305) 및 상부 적층막 구조체(300)를 차례로 형성한다.
상부 적층막 구조체(300)는, 도 5를 참조하여 설명한 것처럼, 상부 주변 절연막(305)이 형성된 결과물을 컨포말하게 덮을 수 있다. 또한, 상부 적층막 구조체(300)는 차례로 그리고 교대로 적층된 희생막들(320) 및 절연막들(330)을 포함할 수 있다.
희생막들(320)은 절연막들(330)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 실시예에 따르면, 희생막들(320)은 하부 몰드 구조체(210)의 희생막들(125)과 실질적으로 동일한 물질로 형성되고, 절연막들(330)은 하부 몰드 구조체(210)의 절연막들(135)과 실질적으로 동일한 물질로 형성될 수 있다. 예를 들면, 절연막들(330)은 실리콘 산화막으로 형성되고 희생막들(320)은 실리콘 질화막으로 형성될 수 있다.
상부 주변 절연막(305)은 희생막들(120)에 대해 식각 선택성을 갖는 절연성 물질들 중의 한가지(예를 들면, 실리콘 산화막)로 형성될 수 있다. 상부 주변 절연막(305)은 하부 몰드 구조체(210)에서 희생막들(125) 및 절연막들(135)의 연장부들의 상부를 덮을 수 있다.
일 실시예에 따르면, 상부 주변 절연막(305)의 두께는 상부 적층막 구조체(300)의 증착 두께보다 클 수 있다. 이 경우, 상부 적층막 구조체(300)의 일부 영역(예를 들면, 셀 어레이 영역(A)에서)은 상부 주변 절연막(305)의 상부면보다 낮은 상부면을 가질 수 있다.
한편, 상부 적층막 구조체(300)가 형성된 결과물을 덮는 평탄화 정지막(150)이 더 형성될 수 있다. 평탄화 정지막(150)은 도 6을 참조하여 설명한 것처럼, 희생막들(320) 및 절연막들(330)에 대해 식각 선택성을 갖는 물질들 중의 적어도 한가지로 형성될 수 있다. 예를 들어, 평탄화 정지막(150)은 도 6을 참조하여 설명한 것처럼, 폴리실리콘막으로 형성될 수 있다.
도 20b를 참조하면, 상부 적층막 구조체(300)를 평탄화하여, 상부 몰드 구조체(310)를 형성한다.
상부 적층막 구조체(300)를 평탄화하는 것은, 도 7 내지 도 10을 참조하여 설명한 것처럼, 주변 회로 영역(C)에서 상부 적층막 구조체(300)의 일부분을 제거하여 기둥부를 형성하는 것, 셀 어레이 영역(A)과 주변 회로 영역(C) 사이에 국소적으로 돌출된 형태의 기둥부을 제거하는 1차 평탄화 공정과, 적층막들의 상부면들을 동시에 노출시키는 2차 평탄화 공정을 포함할 수 있다.
일 실시예에 따르면, 상부 적층막 구조체(300)의 평탄화 공정은 셀 어레이 영역(A)의 평탄화 정지막(150) 및 상부 주변 절연막(305)의 상부면을 평탄화 종료점으로 이용할 수 있다.
이와 같이 형성된 상부 몰드 구조체(310)는 상부 오목부(305a)를 차례로 그리고 교대로 채우는 희생막들(325) 및 절연막들(335)을 포함할 수 있다.
상부 몰드 구조체(310)의 희생막들(225) 및 절연막들(335) 각각은 기판(10)의 상부면에 평행한 수평부 및 상부 오목부(10a)의 측벽에 평행한 연장부를 가질 수 있다. 또한, 평탄화 공정의 결과로서, 상부 몰드 구조체(310)의 희생막들(325) 및 절연막들(335)의 연장부들은 기판(10)의 상부면으로부터 실질적으로 동일한 높이에 형성되는, 노출된 상부면들을 가질 수 있다. 즉, 상부 몰드 구조체(310)는 상부 주변 절연막(305)과 실질적으로 동일한 두께로 형성될 수 있다.
한편, 상부 몰드 구조체(310)의 연장부들은 하부 몰드 구조체(210)의 연장부들보다 셀 어레이 영역(A)에 인접하게 형성되며, 몰드 구조체(210)의 연장부들보다 기판(10)의 상부면으로부터 더 멀리 이격되어 노출되는 상부면들을 갖는다.
도 20c를 참조하면, 상부 몰드 구조체(310)를 관통하는 상부 관통홀들을 형성한 후, 이들을 채우는 상부 채널 구조체들(350)을 형성한다. 일 실시예에 따르면, 상부 관통홀들 각각은 하부 채널 구조체들(140)의 상부면을 노출시키도록 형성될 수 있다. 결과적으로, 상부 관통홀들은 하부 채널 구조체들(140)과 동일하게 기판(10) 상에 2차원적으로 배열되도록 형성될 수 있다.
상부 채널 구조체들 각각(350)은 상부 관통홀의 바닥 및 측벽을 덮는 상부 반도체 패턴(351)을 포함할 수 있다. 일 실시예에 따르면, 상부 반도체 패턴(351)은 상부 관통홀을 완전히 채우지 않도록 형성될 수 있다. 이 경우, 상부 반도체 패턴(351)의 상부 영역에는 상부 반도체 패드(353)가 더 형성되고, 상부 반도체 패턴(351) 및 상부 반도체 패드(353)에 의해 한정되는 상부 관통홀 내부에는 상부 매립 절연 패턴(352)이 더 형성될 수 있다.
일 실시예에 따르면, 상부 반도체 패턴(351), 상부 매립 절연 패턴(352) 및 상부 반도체 패드(353)는 각각 도 11을 참조하여 설명된 반도체 패턴(141), 매립 절연 패턴(143) 및 반도체 패드(145)와 실질적으로 동일한 방법 및 실질적으로 동일한 물질로 형성될 수 있다. 하지만, 다른 실시예에 따르면, 상부 채널 구조체(350)는 하부 채널 구조체(140)와 다른 방법 및 다른 물질로 형성될 수도 있다.
도 20d를 참조하면, 하부 및 상부 몰드 구조체들(210, 310)을 패터닝하여, 기판(10)의 상부면을 노출시키는 트렌치들을 형성한다. 트렌치들은 하부 및 상부 채널 구조체들(140, 350)의 측벽들로부터 이격되어 형성될 수 있으며, 하부 및 상부 채널 구조체들(140, 350) 사이를 가로지르도록 형성될 수 있다. 이에 따라, 희생막들(125, 325) 그리고 절연막들(135, 335)은 트렌치들에 의해 노출되는 측벽들을 갖게 된다.
이어서, 트렌치들에 의해 노출되는 희생막들을 선택적으로 그리고 수평적으로 식각하여 절연막들 사이에 리세스 영역들(360)을 형성한다. 즉, 리세스 영역들(360)의 경계는 절연막들(135, 335)의 상/하부면들, 하부 및 상부 반도체 패턴들(141, 351)의 측벽들, 그리고 트렌치들에 의해 한정된다.
리세스 영역들(360)을 형성하는 단계는 절연막들(135, 335) 및 하부 및 상부 반도체 패턴들(141, 351)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(125, 325)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 희생막들(125, 325)이 실리콘 질화막이고, 절연막들(135, 335)이 실리콘 산화막인 경우, 수평적 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
한편, 리세스 영역들(360)은 희생막들(125, 325)을 수평적으로 식각함으로써 형성되기 때문에, 희생막들(125, 325)과 동일하게, 기판(10) 상부면에 평행한 수평부들 및 하부 및 상부 오목부(10a)들의 측벽들에 평행한 연장부들을 가질 수 있다.
도 20e를 참조하면, 리세스 영역들(360) 각각에 도전 패턴들(370)을 형성한다.
도전 패턴들(370)을 형성하는 단계는 트렌치들 및 리세스 영역들(360)을 차례로 덮는 데이터 저장 요소(DS) 및 도전막을 형성하는 단계, 및 트렌치 내에서 도전막을 제거하여 리세스 영역들(360) 내에 국소적으로 잔존하는 도전 패턴들(370)을 형성하는 단계를 포함할 수 있다. 한편, 도전막이 제거된 트렌치는 절연성 물질들 중의 하나로 채워질 수 있다.
트렌치 내에서 도전막을 제거하는 단계는 도전막을 이방적으로 또는 등방적으로 식각하는 단계를 포함할 수 있다. 트렌치 내에서 도전막이 제거될 경우, 도전막은 수직적으로 분리된 도전 패턴들(370)을 형성한다. 즉, 도전 패턴들(370)은 리세스 영역들(360) 내에 국소적으로 형성되어 데이터 저장 요소(DS)에 저장되는 정보를 변경하는 전극으로 사용될 수 있다.
한편, 도전 패턴들(370)은 리세스 영역들(360)에 의해 정의되는 모양을 갖기 때문에, 리세스 영역들(360) 또는 희생막들(120)과 동일하게, 기판(10) 상부면에 평행한 수평부들 및 하부 및 상부 오목부(10a)들의 측벽들에 평행한 연장부들을 가질 수 있다. 여기서, 상술한 본 발명의 실시예들에 따르면, 하부 몰드 구조체의 희생막들이 제거된 영역에 형성되는 도전 패턴들(이하, 하부 도전 패턴들(370))은 상부 몰드 구조체의 희생막들이 제거된 영역에 형성되는 도전 패턴들(370)(이하, 상부 도전 패턴들(370))보다 셀 어레이 영역(A)으로부터 이격되어 형성되는 연장부들을 갖는다.
한편, 하부 도전 패턴들(370)의 연장부들은 기판(10)의 상부면으로부터 실질적으로 동일한 높이에서 노출되는 상부면들을 갖고, 상부 도전 패턴들(370)의 연장부들은 기판(10)의 상부면으로부터 실질적으로 동일한 높이에서 노출되는 상부면들을 갖는다. 이에 더하여, 상부 도전 패턴들(370)의 연장부들은 하부 도전 패턴들(370)의 연장부들보다 기판(10)의 상부면으로부터 더 멀리 이격되어 노출되는 상부면들을 갖는다.
도 20f를 참조하면, 도전 패턴들(370)이 형성된 결과물 상에, 배선 구조체를 형성한다. 배선 구조체는 상부 채널 구조체들(350)의 상부 영역들에 접속하는 제 1 콘택 플러그들(181), 제 1 콘택 플러그들(181) 에 접속하는 비트 라인들(191), 도전 패턴들(370)의 연장부들에 접속하는 제 2 콘택 플러그들(183), 제 2 콘택 플러그들(183)에 접속하는 연결 배선들(193), 주변 회로들에 접속하는 제 3 콘택 플러그들(185), 및 제 3 콘택 플러그들(185)과 접속된 주변 배선들(195)을 포함할 수 있다.
일 실시예에 따르면, 상부 도전 패턴들(370)의 연장부들에 접속하는 제 2 콘택 플러그들(183)은 상부 채널 구조체들(350)의 상부 영역들에 접속하는 제 1 콘택 플러그들(181)과 동일한 공정 단계를 이용하여 동시에 형성될 수 있다.
이에 더하여, 하부 도전 패턴들(370)의 연장부들에 접속하는 제 2 콘택 플러그들(183)은 주변 회로들에 접속하는 제 3 콘택 플러그들(185)과 동일한 공정 단계를 이용하여 동시에 형성될 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 정보 처리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
정보 처리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 23은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 23을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 24는 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 24를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 것;
    상기 주변 회로 영역의 상기 기판 상에, 주변 회로들을 포함하는 주변 구조체를 형성하되, 상기 주변 구조체를 형성하는 것은 상기 주변 회로 영역의 상기 기판 상에 상기 주변 회로들을 형성하는 것; 및 상기 주변 회로들을 덮는 주변 절연막을 형성하는 것을 포함하는 것;
    상기 셀 어레이 영역의 상기 기판을 리세스시켜, 상기 주변 구조체의 상부면보다 아래에 바닥면을 갖는 오목부를 형성하는 것;
    상기 오목부가 형성된 상기 기판을 컨포말하게 덮으며, 연속적으로 적층된 복수의 박막들을 포함하는 적층막 구조체를 형성하되, 상기 적층막 구조체는 상기 셀 어레이 영역 상에서 최저 상면을 갖고, 상기 주변 회로 영역 상에서 최고 상면을 갖는 것;
    상기 적층막 구조체를 컨포말하게 덮는 평탄화 정지막을 형성하는 것; 및
    상기 셀 어레이 영역 상의 상기 평탄화 정지막을 평탄화 종료점으로 이용하여 상기 적층막 구조체를 평탄화함으로써, 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에서 상기 박막들의 상부면들과 상기 주변 구조체의 상부면을 동시에 노출시키는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 적층막 구조체를 평탄화하는 것은,
    상기 주변 회로 영역 상에서 상기 적층막 구조체의 일부분을 이방성 식각하여 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에 국소적으로 돌출된 기둥부를 형성하는 것;
    화학적 기계적 연마 공정을 이용하여 상기 적층막 구조체의 상기 기둥부를 제거하는 1차 평탄화 공정을 수행하는 것; 및
    상기 셀 어레이 영역 상의 상기 평탄화 정지막을 평탄화 종료점으로 이용하는 화학적 기계적 연마 공정을 이용하여, 상기 박막들의 상부면들과 상기 주변 구조체의 상부면을 동시에 노출시키는 2차 평탄화 공정을 수행하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 적층막 구조체를 평탄화하기 전에, 상기 평탄화 정지막 상에 버퍼 절연막을 형성하는 것을 더 포함하되,
    상기 1차 평탄화 공정을 수행하는 것은 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 상기 적층막 구조체의 일부분을 노출시키는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 평탄화 정지막은 폴리실리콘막으로 형성되며, 상기 적층막을 평탄화하는 공정에서 상기 폴리실리콘막의 제거율이 상기 적층막 구조체의 제거율보다 작은 3차원 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 적층막 구조체를 형성하기 전에, 상기 주변 구조체의 상부면을 덮는 주변 평탄화 정지막을 형성하는 것을 더 포함하되,
    상기 적층막 구조체를 평탄화하는 것은, 상기 주변 회로 영역에서 상기 주변 평탄화 정지막을 평탄화 종료점으로 이용하는 3차원 반도체 장치의 제조 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 적층막 구조체를 평탄화하는 것은, 상기 오목부 내에 상기 박막들의 상부면들이 동시에 노출되는 몰드 구조체를 형성하는 것을 포함하되,
    상기 몰드 구조체를 구성하는 상기 박막들 각각은 상기 기판에 평행한 수평부 및 상기 수평부로부터 연장되며 상기 오목부의 측벽에 대해 실질적으로 평행하며 연장부를 갖되,
    상기 박막들의 상기 연장부들은 상기 기판으로부터 동일한 높이에 위치하는 상부면들을 갖는 3차원 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 셀 어레이 영역에서 상기 몰드 구조체를 관통하여 상기 기판에 연결되는 반도체 패턴 및 을 상기 반도체 패턴 상부의 반도체 패드를 포함하는 채널 구조체들을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 적층막 구조체를 형성하는 것은, 절연막들 및 희생막들을 번갈아 반복적으로 적층하는 것을 포함하되,
    상기 채널 구조체들을 형성한 후에, 상기 희생막들을 제거하여 상기 절연막들 사이에 리세스 영역들을 형성하는 것;
    상기 리세스 영역들 내에 데이터 저장막을 형성하는 것; 및
    상기 데이터 저장막이 형성된 상기 리세스 영역들 각각에 도전 패턴을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 적층막 구조체를 형성하는 것은, 도전막들 및 절연막들을 번갈아 반복적으로 적층하는 것을 포함하되,
    상기 채널 구조체와 상기 몰드 구조체 사이에 데이터 저장막을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
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