KR102150969B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 장치 및 그 제조방법이 제공된다. 반도체 장치는 셀 영역 및 상기 셀 영역에 인접하는 주변 영역을 포함하는 반도체 기판, 상기 셀 영역의 상기 반도체 기판 상에 적층된 복수 개의 게이트 전극들을 포함하는 적층 구조체, 상기 주변 영역의 상기 반도체 기판에 배치되는 소자분리막에 의해 정의되는 주변 활성 패턴, 및 상기 주변 활성 패턴을 가로지르고 제1 방향으로 연장되는 주변 게이트 전극을 포함한다. 상기 반도체 기판은 실리콘 결정 구조를 가지고, 상기 주변 활성 패턴은 평면적 관점에서 상기 제1 방향에 직교하는 제2 방향의 기준축을 가진다. 평면적 관점에서, 상기 주변 활성 패턴의 상기 기준축은, 상기 실리콘 결정 구조의 {111}면과 상기 반도체 기판의 상면이 접하여 이루어지는 교선과 빗각(oblique angle)을 이룬다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 누설 전류 특성이 개선된 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 반도체 장치는, 셀 영역 및 상기 셀 영역에 인접하는 주변 영역을 포함하는 반도체 기판, 상기 셀 영역의 상기 반도체 기판 상에 적층된 복수 개의 게이트 전극들을 포함하는 적층 구조체, 상기 주변 영역의 상기 반도체 기판에 배치되는 소자분리막에 의해 정의되는 주변 활성 패턴, 및 상기 주변 활성 패턴을 가로지르고 제1 방향으로 연장되는 주변 게이트 전극을 포함하되, 상기 반도체 기판은 실리콘 결정 구조를 가지고, 상기 주변 활성 패턴은 평면적 관점에서 상기 제1 방향에 직교하는 제2 방향의 기준축을 가지고, 상기 주변 활성 패턴의 상기 기준축은, 평면적 관점에서 상기 실리콘 결정 구조의 {111}면과 상기 반도체 기판의 상면이 접하여 이루어지는 교선과 빗각(oblique angle)을 이룰 수 있다.
일 실시예에 따르면, 상기 주변 활성 패턴의 상기 기준축과 상기 교선 사이의 각은 약 1도 내지 약 45도일 수 있다.
일 실시예에 따르면, 상기 적층 구조체는, 평면적 관점에서 상기 제1 방향 및 상기 제2 방향 모두에 교차하는 제3 방향을 따라 연장되는 외측벽들을 가질 수 있다.
본 발명에 따른 반도체 장치는, 상기 주변 게이트 전극의 양 측의 상기 주변 활성 패턴 내에 형성된 소스 및 드레인 영역들을 더 포함하되, 상기 소스 및 드레인 영역들은 상기 주변 활성 패턴의 상기 기준축을 따라 서로 이격될 수 있다.
본 발명에 따른 반도체 장치는, 상기 게이트 전극들을 관통하는 수직 구조체를 더 포함할 수 있다.
일 실시예에 따르면, 상기 적층 구조체는 상기 게이트 전극들 사이의 절연막들을 더 포함하되, 본 발명에 따른 반도체 장치는 상기 게이트 전극들과 상기 절연막들 사이에 배치되고, 상기 게이트 전극들과 상기 수직 구조체 사이로 연장되는 수평 구조체들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극들은 금속 물질을 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 실리콘 결정 구조를 갖는 반도체 기판을 제공하는 것, 상기 반도체 기판의 주변 영역에 주변 활성 패턴을 정의하는 소자분리막을 형성하는 것, 상기 주변 활성 패턴을 가로지르고 제1 방향으로 연장되는 주변 게이트 전극을 형성하는 것, 상기 주변 게이트 전극의 양 측의 상기 주변 활성 패턴에 소스 및 드레인 영역들을 형성하는 것, 및 상기 반도체 기판의 셀 영역에 상기 반도체 기판의 상면에 수직한 방향으로 적층된 복수 개의 게이트 전극들을 포함하는 적층 구조체를 형성하는 것을 포함하되, 상기 주변 활성 패턴은, 평면적 관점에서 상기 제1 방향에 직교하는 제2 방향의 기준축을 가지고, 상기 주변 활성 패턴은, 평면적 관점에서 상기 기준축이 상기 실리콘 결정 구조의 {111}면과 상기 반도체 기판의 상면이 사이의 교선과 빗각을 이루도록 형성될 수 있다.
일 실시예에 따르면, 상기 소스 및 드레인 영역들은 상기 기준축을 따라 서로 이격되어 형성될 수 있다.
일 실시예에 따르면, 상기 기준축과 상기 교선 사이의 각은 1도 내지 45도일 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 상기 실리콘 결정 구조의 {100} 면에 형성된 플랫존을 가지고, 상기 주변 활성 패턴은 상기 기준축이 상기 실리콘 결정 구조의 <100> 방향에 평행하도록 형성될 수 있다.
다른 실시예에 따르면, 상기 반도체 기판은 상기 실리콘 결정 구조의 {110}면에 형성된 플랫존을 가지고, 상기 주변 활성 패턴은 상기 기준축이 상기 실리콘 결정 구조의 <100> 방향에 평행하도록 형성될 수 있다.
또 다른 실시예에 따르면, 상기 적층 구조체는, 평면적 관점에서 상기 제1 방향 및 상기 제2 방향 모두에 교차하는 제3 방향을 따라 연장되는 외측벽들을 가지도록 형성될 수 있다.
본 발명에 따른 반도체 장치는, 실리콘 결정 구조를 갖는 제1 기판 상의 주변회로 구조체, 상기 주변회로 구조체 상의 셀 어레이 구조체, 및 상기 주변회로 구조체 및 상기 셀 어레이 구조체 사이의 제2 기판을 포함하되, 상기 주변회로 구조체는 상기 제1 기판에 배치되는 소자분리막에 의해 정의되는 주변 활성 패턴, 및 상기 주변 활성 패턴을 가로지르고 제1 방향으로 연장되는 주변 게이트 전극을 포함하고, 상기 주변 활성 패턴은, 평면적 관점에서 상기 제1 방향에 직교하는 제2 방향의 기준축을 가지고, 상기 기준축은, 평면적 관점에서 상기 실리콘 결정 구조의 {111}면과 상기 제1 기판의 상면 사이의 교선과 빗각을 이룰 수 있다.
일 실시예에 따르면, 상기 주변회로 구조체는 상기 주변 게이트 전극의 양 측의 상기 주변 활성 패턴에 배치되는 소스 및 드레인 영역들을 더 포함하되, 상기 소스 및 드레인 영역들은 상기 기준축을 따라 서로 이격되어 배치될 수 있다.
본 발명의 개념에 따르면, 하나의 주변 활성 패턴에 형성된 한 쌍의 소스 및 드레인 영역들은, 반도체 기판 내 실리콘 결정 구조의 {111}면과 반도체 기판의 상면이 접하여 이루어지는 교선에 의해 서로 연결되지 않을 수 있다. 이에 따라, {111}면의 실리콘 원자들 사이에 댕글링 본드(Dangling bond)가 형성되는 경우에도, 상기 한 쌍의 소스 및 드레인 영역들을 연결하는 전류 경로(current path)가 발생하지 않아, 상기 한 쌍의 소스 및 드레인 영역들 사이의 누설 전류 발생이 방지될 수 있다. 따라서, 누설 전류 특성이 개선된 반도체 장치가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', 및 Ⅴ-Ⅴ'에 따른 단면도이다.
도 5는 도 3의 A부분을 설명하기 위한 개념도이다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 3의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다.
도 11은 본 발명의 다른 실시예에 다른 반도체 장치의 제조방법을 설명하기 위한 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 기판(100)은 셀 영역 및 주변 영역(PR)을 포함할 수 있다. 상기 셀 영역은 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)을 포함할 수 있고, 상기 제1 셀 영역(CR1) 및 상기 제2 셀 영역(CR2)은 상기 주변 영역(PR)을 사이에 두고 서로 이격될 수 있다. 그러나, 도시된 바와 달리, 상기 주변 영역(PR)은 상기 셀 영역의 일측 또는 양측에 제공될 수 있다. 상기 주변 영역(PR)은 일 예로, 로우 디코더 영역일 수 있다. 상기 제1 및 제2 셀 영역들(CR1, CR2)의 각각에 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치될 수 있고, 상기 주변 영역(PR)에는 주변 회로들이 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2를 참조하면, 일 실시예에 따른 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', 및 Ⅴ-Ⅴ'에 따른 단면도이다. 도 5는 도 3의 A부분을 설명하기 위한 개념도이다.
도 3 및 도 4를 참조하면, 반도체 기판(100)은 제1 셀 영역(CR1), 제2 셀 영역(CR2), 및 이들 사이의 주변 영역(PR)을 포함할 수 있다. 일 실시예에 따르면, 상기 반도체 기판(100)은 실리콘 기판일 수 있다.
상기 제1 셀 영역(CR1)의 상기 반도체 기판(100) 상에 제1 셀 어레이 구조체(CAS1)가 배치될 수 있고, 상기 제2 셀 영역(CR2)의 상기 반도체 기판(100) 상에 제2 셀 어레이 구조체(CAS2)가 배치될 수 있다. 상기 주변 영역(PR)의 상기 반도체 기판(100) 상에 주변 로직 구조체(PLS)가 배치될 수 있다. 상기 제1 셀 어레이 구조체(CAS1)와 상기 제2 셀 어레이 구조체(CAS2)는 상기 주변 영역(PR)을 기준으로 서로 대칭되는 구조를 가질 수 있다.
상기 제1 셀 어레이 구조체(CAS1)는 상기 반도체 기판(100) 상에 절연막들(IL) 및 제1 게이트 전극들(EL1)이 교대로 그리고 반복적으로 적층된 제1 적층 구조체(SS1), 및 상기 제1 적층 구조체(SS1)를 관통하는 제1 수직 구조체(VS1)를 포함할 수 있다.
상기 제1 적층 구조체(SS1)는 제1 방향(D1)으로 연장되는 라인형태를 가질 수 있고, 상기 제1 게이트 전극들(EL1)과 상기 주변 로직 구조체(PLS) 간의 전기적 연결을 위해 계단식 구조를 가질 수 있다. 즉, 상기 제1 적층 구조체(SS1)의 수직적 높이는 상기 주변 영역(PR)에 인접할수록 점차 감소할 수 있다. 상기 절연막들(IL)의 두께는 서로 동일하거나, 상기 절연막들(IL) 중 일부의 두께가 다를 수 있다. 상기 제1 게이트 전극들(EL1)의 끝단 부분들은 계단식 구조를 가질 수 있다. 즉, 상기 제1 게이트 전극들(EL1)이 상기 반도체 기판(100)의 상면에서 멀어질수록, 상기 제1 게이트 전극들(EL1)의 면적은 감소될 수 있다. 상기 제1 게이트 전극들(EL1)의 일 측벽들은 서로 다른 수평적 위치에 배치될 수 있다.
상기 제1 수직 구조체(VS1)는 상기 제1 적층 구조체(SS1)를 관통하여 상기 반도체 기판(100)에 연결될 수 있다. 상기 제1 수직 구조체(VS1)는 상기 제1 적층 구조체(SS1)를 관통하여 상기 반도체 기판(100)에 전기적으로 연결되는 수직 반도체 패턴(VSP) 및 상기 수직 반도체 패턴(VSP)과 상기 제1 적층 구조체(SS1) 사이의 수직 절연체(VI)를 포함할 수 있다. 복수 개의 상기 제1 수직 구조체들(VS1)은, 도 3에 도시된 바와 같이, 평면적 관점에서 상기 제1 방향(D1)을 따라 배열될 수 있다. 이와 달리, 복수 개의 상기 제1 수직 구조체들(VS1)은 평면적 관점에서 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수도 있다.
일 실시예에 따르면, 수직 반도체 패턴(VSP)은 제1 반도체 패턴(122) 및 제2 반도체 패턴(120)을 포함할 수 있다. 상기 제1 반도체 패턴(122)은 상기 제1 적층 구조체(SS1)의 내벽을 덮을 수 있다. 상기 제1 반도체 패턴(122)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제1 반도체 패턴(122)은 상기 반도체 기판(100)과 접촉되지 않고 이격될 수 있다. 상기 제2 반도체 패턴(120)은 상기 제1 반도체 패턴(122)의 내부를 채우는 필라 형태일 수 있다. 상기 제2 반도체 패턴(120)은 상기 제1 반도체 패턴(122)의 내벽 및 상기 반도체 기판(100)과 접촉될 수 있다. 상기 제2 반도체 패턴(120)의 바닥면은 상기 반도체 기판(100)의 상면보다 낮은 높이에 위치할 수 있다. 즉, 상기 제2 반도체 패턴(120)은 상기 반도체 기판(100)에 삽입된 구조를 가지고, 상기 제1 반도체 패턴(122)과 상기 반도체 기판(100)을 전기적으로 연결할 수 있다.
상기 제1 및 제2 반도체 패턴들(122 및 120)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 제1 및 제2 반도체 패턴들(122 및 120)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상기 제1 및 제2 반도체 패턴들(122 및 120)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중 적어도 하나의 결정 구조를 가질 수 있다.
상기 수직 절연체(VI)는 상기 제1 적층 구조체(SS1)와 상기 수직 반도체 패턴(VSP) 사이에 개재될 수 있다. 상기 수직 절연체(VI)는 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다. 상기 수직 절연체(VI)의 바닥부에 의해 제1 반도체 패턴(122)은 상기 반도체 기판(100)으로부터 이격될 수 있다.
상기 수직 절연체(VI)는 플래시 메모리 장치의 메모리 요소를 포함할 수 있다. 즉, 상기 수직 절연체(VI)는 플래시 메모리 장치의 전하 저장막을 포함할 수 있다.
일 실시예에 따르면, 도시되지 않았지만, 상기 수직 절연체(VI)는 차례로 적층된 상기 전하 저장막 및 터널 절연막을 포함할 수 있다. 상기 터널 절연막은 상기 수직 반도체 패턴(VSP)에 직접 접촉할 수 있고, 상기 터널 절연막과 상기 제1 게이트 전극들(EL1) 사이에 상기 전하 저장막이 개재될 수 있다. 다른 실시예에 따르면, 상기 수직 절연체(VI)는 상기 전하 저장막과 상기 제1 게이트 전극들(EL1) 사이에 개재되는 블로킹 절연막을 더 포함할 수 있다.
상기 전하 저장막은 일 예로, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막은 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 터널 절연막은 실리콘 산화막일 수 있다. 상기 블록킹 절연막은 상기 전하 저장막보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다.
상기 제1 셀 어레이 구조체(CAS1)는 상기 제1 게이트 전극들(EL1)과 상기 절연막들(IL) 사이에 개재되는 제1 수평 구조체들(HS1)을 더 포함할 수 있다. 상기 제1 수평 구조체들(HS1)은 상기 제1 게이트 전극들(EL1)과 상기 수직 절연체(VI) 사이로 연장될 수 있다. 상기 제1 수평 구조체들(HS1)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 제1 수평 구조체들(HS1)은 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막을 포함할 수 있다.
상기 제1 적층 구조체(SS1)의 양 측의 상기 반도체 기판(100)에 공통 소스 영역들(CSL)이 배치될 수 있다. 상기 공통 소스 영역들(CSL)은 상기 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 배열될 수 있다.
상기 반도체 기판(100)과 상기 제1 적층 구조체(SS1) 사이에 하부 절연막(105)이 배치될 수 있고, 상기 하부 절연막(105)은 일 예로, 실리콘 산화막일 수 있다. 상기 하부 절연막(105)은 상기 절연막들(IL)보다 얇은 두께를 가질 수 있다.
더하여, 도전 패드(130)가 상기 제1 적층 구조체(SS1)를 관통하여 상기 제1 수직 반도체 패턴(VSP1)에 연결될 수 있다. 상기 도전 패드(130)는 불순물이 도핑된 불순물 영역이거나, 도전 물질을 포함할 수 있다.
상기 제1 적층 구조체(SS1)의 양측에 전극 패턴들(132)이 배치될 수 있다. 상기 전극 패턴들(132)은 상기 공통 소스 영역들(CSL)을 덮을 수 있고, 상기 공통 소스 영역들(CSL)의 일부를 구성할 수 있다. 일 실시예에 따르면, 도시되지 않았지만, 상기 전극 패턴들(132)은 금속 및 금속-실리사이드를 포함할 수 있고, 이 경우, 상기 전극 패턴들(132)과 상기 제1 게이트 전극들(EL1) 사이에 절연 스페이서들(133)이 제공될 수 있다. 상기 절연 스페이서들(133)은 상기 제1 게이트 전극들(EL1)과 상기 전극 패턴들(132)을 전기적으로 분리시킬 수 있다. 상기 절연 스페이서들(133)은 일 예로, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제2 셀 어레이 구조체(CAS2)는 상기 반도체 기판(100) 상에 절연막들(IL) 및 제2 게이트 전극들(EL2)이 교대로 그리고 반복적으로 적층된 제2 적층 구조체(SS2), 및 상기 제2 적층 구조체(SS2)를 관통하는 제2 수직 구조체(VS2)를 포함할 수 있다.
상기 제2 적층 구조체(SS2)는 상기 제1 방향(D1)으로 연장되는 라인형태를 가질 수 있고, 상기 제2 게이트 전극들(EL2)과 상기 주변 로직 구조체(PLS) 간의 전기적 연결을 위해 계단식 구조를 가질 수 있다. 즉, 상기 제2 적층 구조체(SS2)의 수직적 높이는 상기 주변 영역(PR)에 인접할수록 점차 감소할 수 있다. 상기 제2 게이트 전극들(EL2)의 끝단 부분들은 계단식 구조를 가질 수 있다. 즉, 상기 제2 게이트 전극들(EL2)이 상기 반도체 기판(100)의 상면에서 멀어질수록, 상기 제2 게이트 전극들(EL2)의 면적은 감소될 수 있다. 상기 제2 게이트 전극들(EL2)의 일 측벽들은 서로 다른 수평적 위치에 배치될 수 있다.
상기 제2 수직 구조체(VS2)는 상기 제2 적층 구조체(SS2)를 관통하여 상기 반도체 기판(100)에 연결될 수 있다. 상기 제2 수직 구조체(VS2)는 상기 제1 수직 구조체(VS2)과 동일한 구성을 포함할 수 있다. 복수 개의 상기 제2 수직 구조체들(VS2)은, 도 3에 도시된 바와 같이, 평면적 관점에서 상기 제1 방향(D1)을 따라 배열될 수 있다. 이와 달리, 복수 개의 상기 제2 수직 구조체들(VS2)은 평면적 관점에서 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수도 있다.
상기 제2 셀 어레이 구조체(CAS2)는 상기 제2 게이트 전극들(EL2)과 상기 절연막들(IL) 사이에 개재되는 제2 수평 구조체들(HS2)을 더 포함할 수 있다. 상기 제2 수평 구조체들(HS2)은 상기 제2 게이트 전극들(EL2)과 상기 수직 절연체(VI) 사이로 연장될 수 있고, 상기 제1 수평 절연체들(HS1)과 동일한 구성을 포함할 수 있다.
상기 제1 셀 영역(CR1)에 배치되는 구성들과 동일한 구성들이 상기 제2 셀 영역(CR2)에 배치될 수 있다. 구체적으로, 상기 제2 적층 구조체(SS2)의 양 측의 상기 반도체 기판(100)에 상기 공통 소스 영역들(CSL)이 배치될 수 있다. 상기 반도체 기판(100)과 상기 제2 적층 구조체(SS2) 사이에 상기 하부 절연막(105)이 배치될 수 있고, 상기 도전 패드(130)가 상기 제2 적층 구조체(SS2)를 관통하여 상기 제2 수직 반도체 패턴(VSP2)에 연결될 수 있다. 상기 제2 적층 구조체(SS2)의 양측에 상기 전극 패턴들(132)이 배치될 수 있다.
상기 주변 로직 구조체(PLS)는 상기 셀 어레이 구조체들(CAS1 및 CAS2)과 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 구체적으로, 상기 주변 영역(PR)의 상기 반도체 기판(100)에 주변 활성 패턴(PA)을 정의하는 소자분리막(PI)이 배치될 수 있다. 상기 주변 로직 구조체(PLS)는 상기 주변 활성 패턴(PA)을 가로질러 상기 제1 방향(D1)으로 연장되는 주변 게이트 구조체(PGS), 상기 주변 게이트 구조체(PGS)의 양측의 상기 주변 활성 패턴(PA)에 형성된 소스 및 드레인 영역들(170), 및 상기 주변 게이트 구조체(PGS)와 상기 소스 및 드레인 영역들(170)을 덮는 주변 절연 패턴(172)을 포함할 수 있다. 상기 주변 게이트 구조체(PGS)는 상기 반도체 기판(100) 상에 차례로 적층된 주변 게이트 유전 패턴(160), 주변 게이트 전극(162), 및 주변 캐핑 패턴(164)을 포함할 수 있다. 상기 주변 게이트 구조체(PGS)는 상기 주변 게이트 전극(162)의 양 측벽들 상의 게이트 스페이서(166)를 더 포함할 수 있다.
도 5를 참조하면, 상기 주변 활성 패턴(PA)은 상기 제2 방향(D2)의 기준축(a)을 가질 수 있다. 상기 반도체 기판(100)은 실리콘 결정 구조를 포함할 수 있고, 평면적 관점에서, 상기 주변 활성 패턴(PA)의 상기 기준축(a)은 상기 실리콘 결정 구조의 {111}면(P)과 상기 반도체 기판(100)의 상면(100U)이 접하여 이루어지는 교선(L)과 빗각(oblique angle)을 이룰 수 있다. 상기 주변 활성 패턴(PA)의 상기 기준축(a)과 상기 교선(L) 사이의 각(θ)는 약 1도 내지 약 45도일 수 있다. 상기 주변 활성 패턴(PA)에 형성된 상기 소스 및 드레인 영역들(170)은 상기 제2 방향(D2)을 따라 서로 이격될 수 있다.
상기 셀 영역들(CR1 및 CR2)의 상기 반도체 기판(100) 상에 상기 적층 구조체들(SS1 및 SS2)이 각각 형성되는 동안, 상기 주변 영역(PR)의 상기 반도체 기판(100)에 인장성 스트레스(F)가 가해질 수 있다. 상기 인장성 스트레스(F)는 상기 셀 영역들(CR1 및 CR2)의 상기 반도체 기판(100) 상에 수직으로 적층된 막들로부터 기인할 수 있다. 상기 인장성 스트레스(F)가 상기 주변 영역(PR)의 상기 반도체 기판(100)에 가해지는 경우, 상기 반도체 기판(100) 내의 실리콘 결정 구조의 {111}면(P)에 있는 실리콘 원자들 간의 결합이 깨질 수 있다. 즉, 상기 {111}면(P)의 실리콘 원자들 사이에 댕글링 본드(dangling bond)가 형성될 수 있고, 상기 댕글링 본드를 통해 전자가 쉽게 이동할 수 있다.
평면적 관점에서, 하나의 주변 활성 패턴(PA)에 형성된 한 쌍의 소스 및 드레인 영역들(170)이 상기 교선(L) 상에 배치되어 상기 교선(L)에 의해 서로 연결되는 경우, 상기 {111}면(P)의 실리콘 원자들 사이에 형성된 댕글링 본드에 의해 상기 교선(L)을 따라 상기 한 쌍의 소스 및 드레인 영역들(170)을 연결하는 전류 경로(current path)가 생길 수 있다. 이에 따라, 상기 소스 및 드레인 영역들(170) 사이에 누설 전류가 발생될 수 있다.
본 발명의 개념에 따르면, 하나의 주변 활성 패턴(PA)에 형성된 한 쌍의 소스 및 드레인 영역들(170)은 평면적 관점에서 상기 기준축(a) 상에 배치될 수 있고, 상기 주변 활성 패턴(PA)의 상기 기준축(a)은 상기 교선(L)과 빗각을 이룰 수 있다. 즉, 상기 한 쌍의 소스 및 드레인 영역들(170)은 상기 교선(L)에 의해 연결되지 않을 수 있다. 이에 따라, 상기 인장성 스트레스(F)에 의해 상기 {111}면(P)의 실리콘 원자들 사이에 댕글링 본드가 형성되는 경우에도, 상기 한 쌍의 소스 및 드레인 영역들(170)을 연결하는 전류 경로(current path)가 발생하지 않을 수 있다. 따라서, 누설 전류 특성이 개선된 반도체 장치가 제공될 수 있다.
도 3 및 도 4를 다시 참조하면, 상기 반도체 기판(100)의 전면에 상기 셀 어레이 구조체들(CAS1 및 CAS2) 및 상기 주변 로직 구조체(PLS)를 덮는 매립 절연막(114)이 배치될 수 있다. 상기 매립 절연막(114)은 평탄화된 상면을 가지고, 상기 제1 및 제2 적층 구조체들(SS1 및 SS2)의 끝단 부분들을 덮을 수 있다. 상기 매립 절연막(114) 상에 층간 절연막(115)이 배치될 수 있다.
상기 셀 영역들(CR1 및 CR2)의 상기 층간 절연막(115) 상에 상기 적층 구조체들(SS1 및 SS2)을 각각 가로지르고, 상기 제2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 비트 라인 콘택 플러그들(140)을 통해 상기 수직 구조체들(VS1 및 VS2)에 전기적으로 연결될 수 있다.
더하여, 상기 셀 영역들(CR1 및 CR2)의 상기 층간 절연막(115) 상에 상기 셀 어레이 구조체들(CAS1 및 CAS2)과 상기 주변 로직 구조체(PLS)를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 구체적으로, 상기 매립 절연막(114)을 관통하여 상기 전극들(EL1 및 EL2)의 끝단 부분들에 접속되는 셀 플러그들(150)이 배치될 수 있다. 상기 셀 플러그들(150)이 상기 주변 영역(PR)에 인접할수록, 상기 셀 플러그들(150)의 수직적 길이는 증가할 수 있다. 상기 층간 절연막(115) 상에 셀 콘택들(152)을 통해 상기 셀 플러그들(150)에 전기적으로 연결되는 셀 연결 라인들(154)이 배치될 수 있다. 상기 셀 콘택들(152)은 상기 층간 절연막(115)을 관통하여 상기 셀 플러그들(150)과 상기 셀 연결 라인들(154)을 연결할 수 있다.
상기 주변 영역(PR)의 상기 층간 절연막(115) 상에 주변 배선(182)이 배치될 수 있다. 상기 주변 배선(182)은 상기 주변 영역(PR)에서 상기 셀 영역들(CR1, CR2)로 연장될 수 있다. 상기 주변 배선(182)은 복수 개로 제공될 수 있다. 도시되지 않았지만, 복수 개의 상기 주변 배선들(182)은 상기 매립 절연막(114)을 관통하는 주변 콘택 플러그들(180) 및 주변 콘택 패드들(181)을 통해 상기 주변 게이트 구조체(PGS) 및, 상기 소스 및 드레인 영역들(170)에 전기적으로 연결될 수 있다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 3의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 6을 참조하면, 실리콘 결정 구조를 포함하는 반도체 기판(100)이 제공될 수 있다. 일 예로, 상기 반도체 기판(100)은 실리콘 웨이퍼일 수 있다. 일 실시예에 따르면, 상기 반도체 기판(100)은 실리콘 결정 구조의 {100}면에 형성된 플랫존을 가질 수 있다. 그러나, 다른 실시예에 따르면, 상기 반도체 기판(100)은 실리콘 결정 구조의 {110}면에 형성된 플랫존을 가질 수 있다.
상기 반도체 기판(100)은 셀 영역(CR)과 주변 영역(PR)을 포함할 수 있다. 상기 주변 영역(PR)의 상기 반도체 기판(100)에 주변 활성 패턴(PA)을 정의하는 소자분리막(PI)이 형성될 수 있다. 상기 주변 활성 패턴(PA)은, 도 3 및 도 5를 참조하여 설명한 바와 같이, 제2 방향(D2)의 기준축(a)을 가질 수 있다. 일 실시예에 따르면, 상기 기준축(a)은 실리콘 결정 구조의 <100>방향에 평행할 수 있다.
평면적 관점에서, 상기 기준축(a)은, 도 5를 참조하여 설명한 바와 같이, 실리콘 결정 구조의 {111}면(P)과 상기 반도체 기판(100)의 상면(100U)이 접하여 이루어지는 교선(L)과 빗각(oblique angle)을 이룰 수 있다. 상기 주변 활성 패턴(PA)의 상기 기준축(a)과 상기 교선(L) 사이의 각(θ)는 약 1도 내지 약 45도일 수 있다.
상기 주변 영역(PR)의 상기 반도체 기판(100) 상에 상기 주변 활성 패턴(PA)을 가로질러 상기 제2 방향(D2)에 수직한 제1 방향(D1)으로 연장되는 주변 게이트 구조체(PGS)가 형성될 수 있다. 상기 주변 게이트 구조체(PGS)를 형성하는 것은 상기 반도체 기판(100) 상에 주변 게이트 유전막, 주변 게이트 전극막, 및 주변 캐핑막을 차례로 적층하는 것, 및 상기 주변 캐핑막, 상기 주변 게이트 전극막, 및 상기 주변 게이트 유전막을 패터닝하여 차례로 적층된 주변 게이트 유전 패턴(160), 주변 게이트 전극(162), 및 주변 캐핑 패턴(164)을 형성하는 것을 포함할 수 있다. 상기 주변 게이트 구조체(PGS)를 형성하는 것은 상기 주변 게이트 전극(162)의 양 측벽들 상에 게이트 스페이서(166)를 형성하는 것을 더 포함할 수 있다. 상기 주변 게이트 전극(162)은 불순물이 도핑된 폴리 실리콘 또는 금속 물질로 형성될 수 있고, 상기 주변 게이트 유전 패턴(160)은 열산화 공정에 의해 형성되는 실리콘 산화물을 포함할 수 있다. 상기 주변 캐핑 패턴(164)은 일 예로, 실리콘 질화물을 포함할 수 있고, 상기 주변 게이트 스페이서는 일 예로, 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
상기 주변 게이트 구조체(PGS) 양측의 상기 주변 활성 패턴(PA)에 소스 및 드레인 영역들(170)이 형성될 수 있다. 상기 소스 및 드레인 영역들(170)을 형성하는 것은 상기 주변 게이트 구조체(PGS) 양측의 상기 반도체 기판(100)에 불순물을 주입하는 것을 포함할 수 있다. 하나의 주변 활성 패턴(PA)에 형성된 한 쌍의 소스 및 드레인 영역들(170)은, 평면적 관점에서 상기 제2 방향(D2)으로 서로 이격되어 상기 주변 활성 패턴(PA)의 상기 기준축(a) 상에 형성될 수 있다. 이에 따라, 상기 한 쌍의 소스 및 드레인 영역들(170)은 상기 교선(L)에 의해 서로 연결되지 않을 수 있다.
상기 주변 영역(PR)의 상기 반도체 기판(100) 상에 상기 주변 게이트 구조체(PGS) 및, 상기 소스 및 드레인 영역들(170)을 덮는 주변 절연 패턴(172)이 형성될 수 있다. 상기 주변 절연 패턴(172)은 일 예로, 실리콘 산화물로 형성될 수 있다. 상기 주변 게이트 구조체(PGS), 상기 소스 및 드레인 영역들(170), 및 상기 주변 절연 패턴(172)은 주변 로직 구조체(PLS)로 정의된다.
상기 셀 영역(CR)의 상기 반도체 기판(100) 상에 희생막들(107) 및 절연막들(IL)이 교대로 그리고 반복적으로 증착된 박막 구조체(TS)가 형성될 수 있다.
상기 희생막들(107)은 상기 절연막들(IL)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 실시예에 따르면, 상기 희생막들(107) 및 상기 절연막들(IL)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다.
일 실시예에 따르면, 상기 희생막들(107)은 동일한 두께를 가지도록 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 희생막들(107) 중 최하층 및 최상층의 희생막들(107)은 그것들 사이에 위치한 희생막들(107)에 비해 두껍게 형성될 수 있다. 상기 절연막들(IL)은 동일한 두께를 가지거나, 상기 절연막들(IL) 중 일부는 두께가 다를 수도 있다.
일 실시예에 따르면, 상기 박막 구조체(TS)의 끝단 부분은 계단식 구조를 가질 수 있다. 즉, 상기 절연막들(IL) 및 상기 희생막들(107)이 상기 반도체 기판(100)의 상면에서 멀어질수록, 상기 절연막들(IL) 및 상기 희생막들(107)의 면적은 감소할 수 있다. 상기 희생막들(107)이 상기 반도체 기판(100)의 상면으로부터 멀어질수록, 상기 희생막들의 일 측벽들과 상기 주변 영역(PR)과의 거리는 멀어질 수 있다. 구체적으로, 상기 박막 구조체(TS)를 형성하는 것은, 상기 반도체 기판(100) 상에 교대로 적층된 절연막들(IL) 및 희생막들(107)을 형성하는 것 및, 상기 절연막들(IL) 및 상기 희생막들(107)을 패터닝하는 것을 포함할 수 있다. 상기 절연막들(IL) 및 상기 희생막들(107)을 패터닝하는 것은, 마스크 패턴(미도시)의 수평적 면적을 감소시키는 공정과, 박막 구조체를 이방성 식각하는 공정을 번갈아 반복적으로 수행하는 것을 포함할 수 있다. 이와 같은 공정들을 번갈아 반복적으로 수행함에 따라, 상기 절연막들(IL)의 끝단 부분들이 하부에서부터 순차적으로 노출될 수 있다. 이와 달리, 상기 희생막들(107)의 끝단 부분들이 하부에서부터 순차적으로 노출될 수도 있다.
상기 주변 로직 구조체(PLS) 및 상기 박막 구조체(TS)를 형성한 후, 상기 반도체 기판(100)의 전면에 매립 절연막(114)이 형성될 수 있다. 상기 매립 절연막(114)은 증착 기술을 이용하여 상기 셀 영역(CR)과 상기 주변 영역(PR)의 상기 반도체 기판(100) 상에 형성된 구조물들의 표면을 덮도록 형성될 수 있다. 상기 매립 절연막(114)에 대하여 평탄화 공정이 수행될 수 있고, 이에 따라, 상기 매립 절연막(114)은 평탄화된 상면을 가질 수 있다. 상기 매립 절연막(114)은 일 예로, 고밀도 플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 매립 절연막(114)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있다.
도 7을 참조하면, 상기 셀 영역(CR)의 상기 반도체 기판(100) 상에 상기 박막 구조체(TS)를 관통하는 수직 구조체(VS)가 형성될 수 있다. 상기 수직 구조체(VS)를 형성하는 것은 상기 박막 구조체(TS)를 관통하여 상기 반도체 기판(100)을 노출하는 관통 홀(110)을 형성하는 것, 상기 관통 홀(110) 내에 수직 절연체(VI) 및 수직 반도체 패턴(VSP)을 형성하는 것을 포함할 수 있다.
상기 관통 홀(110)을 형성하는 것은, 상기 박막 구조체(TS) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴(미도시)을 식각 마스크로 이용하여 상기 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정 동안, 상기 반도체 기판(100)의 상부가 과식각(over-etch)될 수 있으며, 이에 따라, 상기 관통 홀(110)에 의해 노출된 상기 반도체 기판(100)의 상면은 소정의 깊이로 리세스될 수 있다. 또한, 상기 이방성 식각 공정에 의해 상기 관통 홀(110)의 하부 폭이 상기 관통 홀(110)의 상부 폭보다 작을 수 있다. 복수 개의 상기 관통 홀들(110)은, 평면적 관점에서 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다.
상기 수직 절연체(VI) 및 상기 수직 반도체 패턴(VSP)을 형성하는 것은, 상기 관통 홀(110)의 일부를 채우며 상기 반도체 기판(100)의 상면을 노출하는 수직 절연체(VI) 및 제1 반도체 패턴(122)을 형성하는 것, 및 상기 관통 홀(110)의 잔부를 채우는 제2 반도체 패턴(120)을 형성하는 것을 포함할 수 있다.
상기 수직 절연체(VI) 및 상기 제1 반도체 패턴(122)을 형성하는 것은, 상기 관통 홀(110)의 내벽을 덮는 수직 절연막 및 제1 반도체막을 차례로 형성하는 것 및, 상기 수직 절연막 및 상기 제1 반도체 막을 이방성 식각하는 것을 포함할 수 있다.
구체적으로, 상기 수직 절연막 및 상기 제1 반도체막은 상기 관통 홀(110)의 일부를 채우도록 형성될 수 있다. 상기 수직 절연막 및 상기 제1 반도체막의 두께의 합은 상기 관통 홀(110)의 폭의 절반보다 작을 수 있다. 즉, 상기 관통 홀(110)은 상기 수직 절연막 및 상기 제1 반도체막에 의해 완전하게 채워지지 않을 수 있다. 나아가, 상기 수직 절연막은 상기 관통 홀(110)에 의해 노출된 상기 반도체 기판(100)의 상면을 덮을 수 있다. 상기 수직 절연막은 복수의 박막들로 형성될 수 있으며, 일 예로, 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
상기 수직 절연막은, 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막을 포함할 수 있다. 일 예로, 싱기 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 상기 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
일 실시예에 따르면, 상기 수직 절연막은 차례로 적층된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다. 상기 블로킹 절연막은 상기 관통 홀(110)에 의해 노출된 상기 희생막들(107) 및 상기 절연막들(IL)의 측벽들과 상기 반도체 기판(100)의 상면을 덮을 수 있다. 상기 블로킹 절연막은 일 예로, 실리콘 산화막으로 형성될 수 있다. 상기 전하 저장막은 트랩 절연막, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 일 예로, 상기 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막은 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 터널 절연막은 실리콘 산화막일 수 있다.
상기 제1 반도체막은 상기 수직 절연막 상에 형성될 수 있다. 일 실시예에 따르면, 상기 제1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다.
상기 수직 절연막 및 상기 제1 반도체막이 차례로 형성된 후, 상기 제1 반도체막 및 상기 수직 절연막을 이방성 식각하여 상기 반도체 기판(100)을 노출할 수 있다. 이에 따라, 상기 관통 홀(110)의 내벽에 상기 제1 반도체 패턴(122) 및 상기 수직 절연체(VI)가 형성될 수 있다. 즉, 상기 수직 절연체(VI) 및 상기 제1 반도체 패턴(122)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 상기 제1 반도체막 및 상기 수직 절연막을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 상기 제1 반도체 패턴(122) 및 상기 수직 절연체(VI)에 의해 노출되는 상기 반도체 기판(100)의 상면이 리세스될 수도 있다.
한편, 상기 이방성 식각 공정 동안, 상기 제1 반도체 패턴(122)의 아래에 위치하는 상기 수직 절연막의 일부분은 식각되지 않을 수 있다. 이 경우, 상기 수직 절연체(VI)는 상기 제1 반도체 패턴(122)의 바닥면과 상기 반도체 기판(100)의 상면 사이에 개재되는 바닥부를 가질 수 있다.
더하여, 상기 제1 반도체막 및 상기 수직 절연막에 대한 이방성 식각 동안, 상기 매립 절연막(114)의 상면이 노출될 수 있다. 이에 따라, 상기 수직 절연체(VI) 및 상기 제1 반도체 패턴(122)은 상기 관통 홀(110) 내에 국소적으로 형성될 수 있다.
상기 제2 반도체 패턴(120)을 형성하는 것은, 상기 관통 홀(110)의 잔부를 채우는 제2 반도체 막을 형성하는 것, 및 상기 제2 반도체 막을 평탄화하는 것을 포함할 수 있다.
구체적으로, 상기 수직 절연체(VI) 및 상기 제1 반도체 패턴(122)이 형성된 상기 관통 홀(110) 내에 제2 반도체막이 형성될 수 있다. 상기 제2 반도체막은 상기 반도체 기판(100)과 상기 제1 반도체 패턴(122)을 연결할 수 있다. 상기 제2 반도체막은 일 예로, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막을 포함할 수 있다. 이 후, 상기 제2 반도체막 평탄화하여 상기 매립 절연막(114)의 상면을 노출함으로써, 상기 제2 반도체 패턴(120)이 상기 관통 홀(110) 내에 국소적으로 형성될 수 있다.
상기 제2 반도체 패턴(120)은 상기 관통 홀(110)을 채우는 필라(pillar) 형태로 형성될 수 있으나, 다른 실시예에 따르면, 상기 제2 반도체 패턴(120)은 상기 관통 홀(110) 내에 일단이 닫힌 상태의 파이프 형태(pipe-shaped), 일단이 닫힌 상태의 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수도 있다.
상기 제1 반도체 패턴(122) 및 상기 제2 반도체 패턴(120)은 상기 수직 반도체 패턴(VSP)으로 정의되고, 상기 수직 절연체(VI) 및 상기 수직 반도체 패턴(VSP)은 상기 수직 구조체(VS)로 정의된다.
이 후, 상기 수직 반도체 패턴(VSP)에 접속하는 도전 패드(130)가 형성될 수 있다. 상기 도전 패드(130)는 상기 수직 구조체(VS)의 상단을 리세스한 후, 상기 리세스된 영역 내에 도전 물질을 채움으로써 형성될 수 있다. 또는, 상기 도전 패드(130)는 상기 제1 및 제2 반도체 패턴들(122, 120)과 다른 도전형의 불순물 도핑하여 형성될 수도 있다. 상기 도전 패드(130)는 그 하부 영역과 다이오드를 구성할 수 있다.
도 8을 참조하면, 먼저, 상기 박막 구조체(TS)를 패터닝하여 상기 반도체 기판(100)을 노출하는 트렌치(131)가 형성될 수 있다.
상기 트렌치(131)는 상기 수직 구조체(VS)로부터 이격되어, 상기 희생막들(107) 및 상기 절연막들(IL)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 관점에서, 상기 트렌치(131)는 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 상기 트렌치(131)는 상기 반도체 기판(100)의 상면을 노출하도록 형성될 수 있다. 상기 트렌치(131)는 이방성 식각 공정을 수행하여 형성될 수 있고, 상기 식각 공정에 의해 상기 반도체 기판(100)의 상부가 과식각될 수 있다.
상기 트렌치(131)가 형성됨에 따라, 상기 박막 구조체(TS)는 상기 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 하나의 라인 형태의 상기 박막 구조체(TS)는 복수의 상기 수직 반도체 패턴들(VSP)에 의해 관통될 수 있다.
이 후, 상기 트렌치(131)에 의해 노출된 상기 희생막들(107)을 제거하여, 상기 절연막들(IL) 사이에 리세스 영역들(R)이 형성될 수 있다.
구체적으로, 상기 리세스 영역들(R)은, 상기 절연막들(IL) 및 상기 수직 절연체(VI)에 대해 식각 선택성을 갖는 식각 조건을 이용하여, 상기 희생막들(107)을 등방적으로 식각하여 형성될 수 있다. 상기 희생막들(107)은 상기 등방성 식각 공정에 의해 완전히 제거될 수 있다. 일 예로, 상기 희생막들(107)이 실리콘 질화막이고, 상기 절연막들(IL)이 실리콘 산화막인 경우, 상기 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
도 9를 참조하면, 상기 리세스 영역들(R)의 내벽을 덮는 수평 구조체들(HS), 및 상기 리세스 영역들(R)의 나머지 공간을 채우는 게이트 전극들(EL)이 형성될 수 있다.
상기 수평 구조체들(HS) 및 상기 게이트 전극들(EL)을 형성하는 것은, 상기 리세스 영역들(R)을 차례로 덮는 수평 절연막 및 도전막을 형성하는 것, 및 상기 트렌치(131)내의 상기 수평 절연막 및 상기 도전막을 제거하여 상기 리세스 영역들(R) 내에 상기 수평 구조체들(HS) 및 상기 게이트 전극들(EL)을 국소적으로 형성하는 것을 포함할 수 있다.
상기 수평 절연막은, 상기 수직 절연막과 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 절연막은 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막을 포함할 수 있다. 일 예로, 상기 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다.
상기 도전막을 형성하는 것은, 배리어 금속막 및 금속막을 차례로 증착하는 것을 포함할 수 있다. 상기 배리어 금속막은 일 예로, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있고, 상기 금속막은 일 예로, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질을 포함할 수 있다.
상기 게이트 전극들(EL) 및 상기 절연막들(IL)은 적층 구조체(SS)로 정의되고, 상기 적층 구조체(SS), 상기 수직 구조체(VS), 및 상기 수평 구조체들(HS)은 셀 어레이 구조체(CAS)로 정의된다.
상기 게이트 전극들(EL)을 형성한 후, 상기 반도체 기판(100)에 공통 소스 영역(CSL)이 형성될 수 있다. 상기 공통 소스 영역(CSL)은 상기 트렌치(131)에 의해 노출된 상기 반도체 기판(100)에 이온 주입 공정을 수행하여 형성될 수 있다. 더하여, 상기 트렌치(131)를 채우는 전극 패턴(132)이 형성될 수 있다. 상기 전극 패턴(132)은 금속 및 금속-실리사이드를 포함할 수 있고, 상기 전극 패턴(132)과 상기 게이트 전극들(EL) 사이에 절연 스페이서(133)가 더 형성될 수 있다. 상기 절연 스페이서(133)는 상기 게이트 전극들(EL)과 상기 전극 패턴(132)을 전기적으로 분리시킬 수 있다. 상기 절연 스페이서(133)는 일 예로, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 4를 다시 참조하면, 상기 셀 어레이 구조체(CAS) 상에 상기 도전 패드(130)에 접속하는 비트 라인 콘택 플러그(140), 및 상기 비트 라인 콘택 플러그(140)에 연결되는 비트 라인(BL)이 형성될 수 있다. 상기 비트 라인(BL)은 상기 비트 라인 콘택 플러그(140)를 통해 상기 제1 및 제2 반도체 패턴들(122, 120)에 전기적으로 연결될 수 있다. 상기 비트 라인(BL)은 층간 절연막(115)에 의해 상기 셀 어레이 구조체(CAS)로부터 이격되어 형성될 수 있다.
더하여, 상기 셀 영역(CR)의 상기 층간 절연막(115) 상에 상기 셀 어레이 구조체(CAS)와 상기 주변 로직 구조체(PLS)를 전기적으로 연결하기 위한 배선 구조체가 형성될 수 있다. 구체적으로, 상기 매립 절연막(114)을 관통하여 상기 게이트 전극들(EL)의 끝단 부분들에 접속되는 셀 플러그들(150)이 형성될 수 있다. 상기 셀 플러그들(150)은 상기 주변 영역(PR)에 인접할수록, 상기 셀 플러그들(150)의 수직적 길이가 증가하도록 형성될 수 있다. 상기 층간 절연막(115) 상에 셀 콘택들(152)을 통해 상기 셀 플러그들(150)에 전기적으로 연결되는 셀 연결 라인들(154)이 형성될 수 있다.
상기 주변 영역(PR)의 상기 층간 절연막(115) 상에 주변 배선(182)이 형성될 수 있다. 도시되지 않았지만, 복수 개의 상기 주변 배선들(182)은 상기 매립 절연막(114)을 관통하는 주변 콘택 플러그들(180) 및 주변 콘택 패드들(181)을 통해 상기 주변 게이트 구조체(PGS) 및, 상기 소스 및 드레인 영역들(170)에 전기적으로 연결되도록 형성될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다. 도 3 내지 도 5를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다. 도 10의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', 및 Ⅴ-Ⅴ'에 따른 단면도는 도 4와 실질적으로 동일하다.
도 4 및 도 10을 참조하면, 반도체 기판(100)은 제1 셀 영역(CR1), 제2 셀 영역(CR2), 및 이들 사이의 주변 영역(PR)을 포함할 수 있다. 일 실시예에 따르면, 상기 반도체 기판(100)은 실리콘 기판일 수 있다.
상기 제1 셀 영역(CR1)의 상기 반도체 기판(100) 상에 제1 셀 어레이 구조체(CAS1)가 배치될 수 있고, 상기 제2 셀 영역(CR2)의 상기 반도체 기판(100) 상에 제2 셀 어레이 구조체(CAS2)가 배치될 수 있다. 상기 주변 영역(PR)의 상기 반도체 기판(100) 상에 주변 로직 구조체(PLS)가 배치될 수 있다. 상기 제1 셀 어레이 구조체(CAS1)와 상기 제2 셀 어레이 구조체(CAS2)는 상기 주변 영역(PR)을 기준으로 서로 대칭되는 구조를 가질 수 있다.
상기 제1 셀 어레이 구조체(CAS1)는 상기 반도체 기판(100) 상에 절연막들(IL) 및 제1 게이트 전극들(EL1)이 교대로 그리고 반복적으로 적층된 제1 적층 구조체(SS1), 및 상기 제1 적층 구조체(SS1)를 관통하는 제1 수직 구조체(VS1)를 포함할 수 있다. 본 발명의 실시예에 따르면, 상기 제1 적층 구조체(SS1)는 제1 방향(D1)으로 연장되는 라인형태를 가질 수 있다. 더하여, 상기 제2 셀 어레이 구조체(CAS2)는 상기 반도체 기판(100) 상에 절연막들(IL) 및 제2 게이트 전극들(EL2)이 교대로 그리고 반복적으로 적층된 제2 적층 구조체(SS2), 및 상기 제2 적층 구조체(SS2)를 관통하는 제2 수직 구조체(VS2)를 포함할 수 있다. 본 발명의 실시예에 따르면, 상기 제2 적층 구조체(SS2)는 상기 제1 방향(D1)으로 연장되는 라인형태를 가질 수 있다.
상기 주변 영역(PR)의 상기 반도체 기판(100)에 주변 활성 패턴(PA)을 정의하는 소자분리막(PI)이 배치될 수 있다. 상기 주변 로직 구조체(PLS)는 상기 주변 활성 패턴(PA)을 가로지르는 주변 게이트 구조체(PGS), 상기 주변 게이트 구조체(PGS)의 양측의 상기 주변 활성 패턴(PA)에 형성된 소스 및 드레인 영역들(170), 및 상기 주변 게이트 구조체(PGS)와 상기 소스 및 드레인 영역들(170)을 덮는 주변 절연 패턴(172)을 포함할 수 있다. 본 발명의 실시예에 따르면, 상기 주변 게이트 구조체(PGS)는 상기 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2)에 모두 교차하는 제3 방향(D3)으로 연장될 수 있다.
도 5 및 도 10을 다시 참조하면, 상기 주변 활성 패턴(PA)은 상기 제1 방향(D1), 상기 제2 방향(D2), 및 상기 제3 방향(D3) 모두에 교차하는 제4 방향(D4)의 기준축(a)를 가질 수 있다. 상기 반도체 기판(100)은 실리콘 결정 구조를 포함할 수 있고, 평면적 관점에서, 상기 주변 활성 패턴(PA)의 상기 기준축(a)은 상기 실리콘 결정 구조의 {111}면(P)과 상기 반도체 기판(100)의 상면(100U)이 접하여 이루어지는 교선(L)과 빗각(oblique angle)을 이룰 수 있다. 상기 주변 활성 패턴(PA)의 상기 기준축(a)과 상기 교선(L) 사이의 각(θ)는 약 1도 내지 약 45도일 수 있다. 상기 주변 활성 패턴(PA)에 형성된 상기 소스 및 드레인 영역들(170)은 평면적 관점에서 상기 제4 방향(D4)을 따라 서로 이격될 수 있다.
도 11은 본 발명의 다른 실시예에 다른 반도체 장치의 제조방법을 설명하기 위한 평면도이다. 도 11의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도는 도 6과 실질적으로 동일하다. 도 6 내지 도 9를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 6 및 도 11을 참조하면, 실리콘 결정 구조를 포함하는 반도체 기판(100)이 제공될 수 있다. 일 예로, 상기 반도체 기판(100)은 실리콘 웨이퍼일 수 있다. 상기 반도체 기판(100)은 실리콘 결정 구조의 {110}면에 형성된 플랫존을 가질 수 있다.
상기 반도체 기판(100)은 셀 영역(CR)과 주변 영역(PR)을 포함할 수 있다. 상기 주변 영역(PR)의 상기 반도체 기판(100)에 주변 활성 패턴(PA)을 정의하는 소자분리막(PI)이 형성될 수 있다. 상기 주변 활성 패턴(PA)은, 도 5 및 도 10을 참조하여 설명한 바와 같이, 제4 방향(D4)의 기준축(a)을 가질 수 있다. 일 실시예에 따르면, 상기 기준축(a)은 실리콘 결정 구조의 <100> 방향에 평행할 수 있다. 평면적 관점에서, 상기 기준축(a)은, 실리콘 결정 구조의 {111}면(P)과 상기 반도체 기판(100)의 상면(100U)이 접하여 이루어지는 교선(L)과 빗각(oblique angle)을 이룰 수 있다. 상기 주변 활성 패턴(PA)의 상기 기준축(a)과 상기 교선(L) 사이의 각(θ)는 약 1도 내지 약 45도일 수 있다.
상기 주변 영역(PR)의 상기 반도체 기판(100) 상에 상기 주변 활성 패턴(PA)을 가로질러 상기 제4 방향(D4)에 수직한 제3 방향(D3)으로 연장되는 주변 게이트 구조체(PGS)가 형성될 수 있다. 상기 주변 게이트 구조체(PGS) 양측의 상기 주변 활성 패턴(PA)에 소스 및 드레인 영역들(170)이 형성될 수 있다. 하나의 주변 활성 패턴(PA)에 형성된 한 쌍의 소스 및 드레인 영역들(170)은, 평면적 관점에서 상기 제4 방향(D4)으로 서로 이격되어 상기 주변 활성 패턴(PA)의 상기 기준축(a) 상에 형성될 수 있다. 즉, 상기 한 쌍의 소스 및 드레인 영역들(170)은 상기 교선(L)에 의해 연결되지 않을 수 있다.
상기 셀 영역(CR)의 상기 반도체 기판(100) 상에 희생막들(107) 및 절연막들(IL)이 교대로 그리고 반복적으로 증착된 박막 구조체(TS)가 형성될 수 있다. 상기 박막 구조체(TS)의 끝단 부분은 계단식 구조를 가질 수 있다. 상기 박막 구조체(TS)는, 평면적 관점에서 상기 제3 방향(D3) 및 상기 제4 방향(D4)에 모두 교차하는 제1 방향(D1)을 따라 연장되는 외측벽들(TSw)을 가지도록 형성될 수 있다.
상기 주변 로직 구조체(PLS) 및 상기 박막 구조체(TS)를 형성한 후, 상기 반도체 기판(100)의 전면에 매립 절연막(114)이 형성될 수 있다. 이 후의 공정은 도 7 내지 도 9를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 동일하다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 3 내지 도 5를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 12를 참조하면, 반도체 장치는 반도체 기판(100) 상의 주변 로직 구조체(PLS), 상기 주변 로직 구조체(PLS) 상의 셀 어레이 구조체(CAS), 및 상기 주변 로직 구조체(PLS)와 상기 셀 어레이 구조체(CAS) 사이의 중간 기판(intermediate substrate, 102)을 포함할 수 있다. 상기 반도체 기판(100)은 일 예로, 실리콘 기판일 수 있다. 상기 반도체 기판(100) 상에 주변 활성 패턴(PA)을 정의하는 소자분리막(PI)이 배치될 수 있다.
도 5 및 도 12를 참조하면, 상기 주변 로직 구조체(PLS)는 상기 주변 활성 패턴(PA)을 가로지르는 주변 게이트 구조체(PGS), 상기 주변 게이트 구조체(PGS)의 양측의 상기 주변 활성 패턴(PA)에 형성된 소스 및 드레인 영역들(170), 및 상기 주변 게이트 구조체(PGS)와 상기 소스 및 드레인 영역들(170)을 덮는 주변 절연 패턴(172)을 포함할 수 있다.
상기 주변 활성 패턴(PA)은, 평면적 관점에서 일 방향의 기준축(a)을 가질 수 있다. 상기 반도체 기판(100)은 실리콘 결정 구조를 포함할 수 있고, 평면적 관점에서, 상기 주변 활성 패턴(PA)의 상기 기준축(a)은 실리콘 결정 구조의 {111}면(P)과 상기 반도체 기판(100)의 상면(100U)이 접하여 이루어지는 교선(L)과 빗각(oblique angle)을 이룰 수 있다. 상기 주변 활성 패턴(PA)의 상기 기준축(a)과 상기 교선(L) 사이의 각(θ)는 약 1도 내지 약 45도일 수 있다. 하나의 주변 활성 패턴(PA)에 형성된 한 쌍의 소스 및 드레인 영역들(170)은 상기 기준축(a)을 따라 서로 이격될 수 있고, 이에 따라, 상기 한 쌍의 소스 및 드레인 영역들(170)은 상기 교선(L)에 의해 연결되지 않을 수 있다.
상기 반도체 기판(100) 상에 주변 배선(182)이 더 배치될 수 있다. 상기 주변 배선(182)은 상기 주변 절연 패턴(172)을 관통하는 주변 콘택 플러그(180)를 통해 상기 주변 게이트 구조체(PGS) 및, 상기 소스 및 드레인 영역들(170)에 전기적으로 연결될 수 있다.
상기 중간 기판(102) 상에 상기 셀 어레이 구조체(CAS)가 배치될 수 있다. 상기 셀 어레이 구조체(CAS)는, 상기 중간 기판(102) 상에 절연막들(IL) 및 게이트 전극들(EL)이 교대로 그리고 반복적으로 적층된 적층 구조체(SS)를 포함할 수 있다.
상기 셀 어레이 구조체(CAS)는 상기 적층 구조체(SS)를 관통하여 상기 중간 기판(102)에 연결되는 수직 구조체(VS)를 더 포함할 수 있다. 상기 수직 구조체(VS)는, 상기 적층 구조체(SS)를 관통하여 상기 중간 기판(102)에 전기적으로 연결되는 수직 반도체 패턴(VSP), 및 상기 수직 반도체 패턴(VSP)과 상기 적층 구조체(SS) 사이의 수직 절연체(VI)를 포함할 수 있다. 수직 반도체 패턴(VSP)은 제1 반도체 패턴(122) 및 제2 반도체 패턴(120)을 포함할 수 있다.
상기 셀 어레이 구조체(CAS)는 상기 게이트 전극들(EL)과 상기 절연막들(IL) 사이에 개재되는 수평 구조체들(HS)을 더 포함할 수 있다. 상기 수평 구조체들(HS)은 상기 게이트 전극들(EL)과 상기 수직 절연체(VI) 사이로 연장될 수 있다.
상기 중간 기판(102)과 상기 적층 구조체(SS) 사이에 하부 절연막(105)이 배치될 수 있고, 도전 패드(130)가 상기 적층 구조체(SS)를 관통하여 상기 수직 반도체 패턴(VSP)에 연결될 수 있다. 상기 적층 구조체(SS)의 양 측의 상기 중간 기판(102)에 공통 소스 영역들(CSL)이 배치될 수 있고, 상기 적층 구조체(SS)의 양측에 전극 패턴들(132)이 배치되어, 상기 공통 소스 영역들(CSL)을 덮을 수 있다. 일 실시예에 따르면, 도시되지 않았지만, 상기 전극 패턴들(132)과 상기 게이트 전극들(EL) 사이에 절연 스페이서(133)가 제공될 수 있다.
상기 적층 구조체(SS) 상에 상기 적층 구조체(SS)를 가로지르는 비트 라인(BL)이 배치될 수 있다. 상기 비트 라인(BL)은 비트 라인 콘택 플러그(140)를 통해 상기 도전 패드(130)에 접속될 수 있고, 층간 절연막(115)에 의해 상기 적층 구조체(SS)로부터 이격될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 6 내지 도 9를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 13을 참조하면, 실리콘 결정 구조를 포함하는 반도체 기판(100)이 제공될 수 있다. 일 예로, 상기 반도체 기판(100)은 실리콘 웨이퍼일 수 있다. 상기 반도체 기판(100)에 주변 활성 패턴(PA)을 정의하는 소자분리막(PI)이 형성될 수 있다.
상기 주변 활성 패턴(PA)은, 도 5를 참조하여 설명한 바와 같이, 평면적 관점에서 일 방향의 기준축(a)을 가질 수 있다. 평면적 관점에서, 상기 기준축(a)은, 실리콘 결정 구조의 {111}면(P)과 상기 반도체 기판(100)의 상면(100U)이 접하여 이루어지는 교선(L)과 빗각(oblique angle)을 이룰 수 있다. 상기 주변 활성 패턴(PA)의 상기 기준축(a)과 상기 교선(L) 사이의 각(θ)는 약 1도 내지 약 45도일 수 있다.
상기 반도체 기판(100) 상에 상기 주변 활성 패턴(PA)을 가로지르는 주변 게이트 구조체(PGS)가 형성될 수 있다. 상기 주변 게이트 구조체(PGS) 양측의 상기 주변 활성 패턴(PA)에 소스 및 드레인 영역들(170)이 형성될 수 있다. 하나의 주변 활성 패턴(PA)에 형성된 한 쌍의 소스 및 드레인 영역들(170)은, 도 5를 참조하여 설명한 바와 같이, 평면적 관점에서 상기 기준축(a)을 따라 서로 이격되어 형성될 수 있다. 즉, 상기 한 쌍의 소스 및 드레인 영역들(170)은 상기 교선(L)에 의해 연결되지 않을 수 있다.
상기 반도체 기판(100) 상에, 주변 콘택 플러그(180)를 통해 상기 주변 게이트 구조체(PGS) 및, 상기 소스 및 드레인 영역들(170)에 전기적으로 연결되는 주변 배선(182)이 형성될 수 있다. 이 후, 상기 반도체 기판(100) 상에 상기 주변 게이트 구조체(PGS), 상기 소스 및 드레인 영역들(170), 상기 주변 콘택 플러그(180), 및 상기 주변 배선(182)을 덮는 주변 절연 패턴(172)이 형성될 수 있다. 상기 주변 절연 패턴(172) 상에 평탄화 공정이 수행되어, 상기 주변 절연 패턴(172)은 평탄화된 상면을 가질 수 있다. 상기 주변 게이트 구조체(PGS), 상기 소스 및 드레인 영역들(170), 및 상기 주변 절연 패턴(172)은 주변 로직 구조체(PLS)로 정의된다.
상기 주변 절연 패턴(172) 상에 중간 기판(102)이 형성될 수 있다. 상기 중간 기판(102)은 단결정 또는 다결정 구조의 반도체막으로 형성될 수 있다. 일 예로, 상기 중간 기판(102)은 폴리 실리콘막으로 형성될 수 있다. 상기 중간 기판(102)은 일 예로, 화학 기상 증착(CVD) 등과 같은 증착 공정을 수행하여 형성될 수 있다.
상기 중간 기판(102) 상에 하부 절연막(105)이 형성될 수 있고, 상기 하부 절연막(105) 상에 희생막들(107) 및 절연막들(IL)을 교대로 그리고 반복적으로 증착하여 박막 구조체(TS)가 형성될 수 있다.
이 후의 공정은 도 7 내지 도 9를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 실질적으로 동일하다.
본 발명의 개념에 따르면, 실리콘 결정 구조를 포함하는 반도체 기판 상에, 평면적 관점에서 일 방향의 기준축(a)을 갖는 주변 활성 패턴(PA)이 형성될 수 있다. 하나의 주변 활성 패턴(PA)에 형성되는 한 쌍의 소스 및 드레인 영역들(170)은, 평면적 관점에서 상기 주변 활성 패턴(PA)의 상기 기준축(a)을 따라 서로 이격되어 배치될 수 있다. 상기 주변 활성 패턴(PA)의 상기 기준축(a)은, 실리콘 결정 구조의 {111}면과 상기 반도체 기판의 상면이 접하여 이루어지는 교선(L)과 빗각을 이룰 수 있다. 즉, 상기 한 쌍의 소스 및 드레인 영역들(170)은 상기 교선(L)에 의해 연결되지 않을 수 있다. 이에 따라, 상기 주변 활성 패턴(PA)에 가해지는 인장성 스트레스에 의해 상기 {111}면의 실리콘 원자들 사이에 댕글링 본드가 형성되는 경우에도, 상기 한 쌍의 소스 및 드레인 영역들(170)을 연결하는 전류 경로(current path)가 발생하지 않을 수 있다. 즉, 상기 한 쌍의 소스 및 드레인 영역들(170) 사이의 누설 전류 발생이 방지될 수 있다. 따라서, 누설 전류 특성이 개선된 반도체 장치가 제공될 수 있다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 14를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1210)가 장착된다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 반도체 기판 CR: 셀 영역
PR: 주변 영역 EL: 게이트 전극들
IL: 절연막들 SS: 적층 구조체
VS: 수직 구조체 HS: 수평 구조체들
VI: 수직 절연체 VSP: 수직 반도체 패턴
122: 제1 반도체 패턴 120: 제2 반도체 패턴
PLS: 주변 로직 구조체 CAS: 셀 어레이 구조체
PGS: 주변 게이트 구조체 160: 주변 게이트 유전 패턴
162: 주변 게이트 전극 164: 주변 캐핑 패턴
166: 주변 게이트 스페이서 170: 소스 및 드레인 영역들
PA: 주변 활성 패턴 PI: 소자분리막
a: 기준축 L: 교선
P: {111}면 TS: 박막 구조체

Claims (10)

  1. 셀 영역 및 주변 영역을 포함하는 반도체 기판;
    상기 셀 영역의 상기 반도체 기판 상에 수직 방향으로 적층된 복수 개의 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체는 상기 반도체 기판의 상면에 평행한 제1 방향으로 연장되는 라인형태를 갖는 것;
    상기 주변 영역의 상기 반도체 기판에 배치되는 소자분리막에 의해 정의되는 주변 활성 패턴;
    상기 주변 활성 패턴을 가로지르는 주변 게이트 전극, 상기 주변 게이트 전극은 상기 반도체 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제3 방향으로 연장되는 것; 및
    상기 주변 게이트 전극의 양 측의 상기 주변 활성 패턴 내에 제공되는 소스 및 드레인 영역들을 포함하되,
    상기 소스 및 드레인 영역들은 상기 주변 게이트 전극을 사이에 두고 상기 반도체 기판의 상기 상면에 평행한 제4 방향을 따라 배열되고,
    상기 제1 방향은 상기 제3 방향 및 상기 제4 방향 모두에 교차하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제4 방향은 평면적 관점에서 상기 반도체 기판의 실리콘 결정 구조의 {111}면과 상기 반도체 기판의 상기 상면이 접하여 이루어지는 교선과 빗각을 이루는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제4 방향과 상기 교선 사이의 각도는 1도 내지 45도인 반도체 장치.
  4. 청구항 1에 있어서,
    상기 제4 방향은 상기 반도체 기판의 실리콘 결정 구조의 <100> 방향인 반도체 장치.
  5. 청구항 1에 있어서,
    상기 게이트 전극들을 관통하고 상기 반도체 기판에 연결되는 수직 구조체를 더 포함하는 반도체 장치.
  6. 청구항 5에 있어서,
    상기 소자분리막, 상기 주변 활성 패턴, 상기 주변 게이트 전극, 및 상기 소스 및 드레인 영역들은 상기 적층 구조체 아래에 배치되는 반도체 장치.
  7. 청구항 1에 있어서,
    상기 제1 방향은 상기 제3 방향에 비수직 및 비평행한 반도체 장치.
  8. 반도체 기판 상에 수직 방향으로 적층된 복수 개의 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체는 상기 반도체 기판의 상면에 평행한 제1 방향으로 연장되는 라인형태를 갖는 것;
    상기 반도체 기판 상의 주변 활성 패턴; 및
    상기 주변 활성 패턴을 가로지르는 주변 게이트 전극을 포함하되,
    상기 주변 게이트 전극은 상기 반도체 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제3 방향으로 연장되고,
    상기 제1 방향은 상기 제3 방향에 비수직 및 비평행한 반도체 장치.
  9. 청구항 8에 있어서,
    상기 주변 게이트 전극의 양 측의 상기 주변 활성 패턴 내에 제공되는 소스 및 드레인 영역들을 더 포함하되,
    상기 소스 및 드레인 영역들은 상기 주변 게이트 전극을 사이에 두고 상기 반도체 기판의 상기 상면에 평행한 제4 방향을 따라 배열되고,
    상기 제1 방향은 상기 제3 방향 및 상기 제4 방향 모두에 교차하는 반도체 장치.
  10. 청구항 9에 있어서,
    상기 제4 방향은 상기 반도체 기판의 실리콘 결정 구조의 <100> 방향인 반도체 장치.
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