KR101595486B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101595486B1
KR101595486B1 KR1020100007505A KR20100007505A KR101595486B1 KR 101595486 B1 KR101595486 B1 KR 101595486B1 KR 1020100007505 A KR1020100007505 A KR 1020100007505A KR 20100007505 A KR20100007505 A KR 20100007505A KR 101595486 B1 KR101595486 B1 KR 101595486B1
Authority
KR
South Korea
Prior art keywords
dummy
moisture
patterns
pattern
cell
Prior art date
Application number
KR1020100007505A
Other languages
English (en)
Other versions
KR20110087870A (ko
Inventor
이승준
이운경
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100007505A priority Critical patent/KR101595486B1/ko
Priority to US13/014,188 priority patent/US8395206B2/en
Publication of KR20110087870A publication Critical patent/KR20110087870A/ko
Priority to US13/759,584 priority patent/US8652921B2/en
Application granted granted Critical
Publication of KR101595486B1 publication Critical patent/KR101595486B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 반도체 장치 및 그 제조 방법을 제공한다. 이 반도체 장치는 셀 어레이 영역을 둘러싸는 방습 구조체를 포함하므로 셀 어레이 영역을 외부의 습기나 오염으로부터 보호할 수 있다. 또한 상기 반도체 장치는 상기 셀 어레이 영역의 상부를 덮는 방습막과, 상기 방습 구조체를 관통하는 방습 강화 구조체를 더 포함하여 상기 셀 어레이 영역을 외부의 습기나 오염으로부터 더욱 보호할 수 있다. 또한 이 반도체 장치의 제조 방법은 셀 어레이 영역을 둘러싸는 방습 구조체를 형성하므로써, CMP(Chemical Mechanical Polishing) 공정시 발생할 수 있는 디싱(Dishing) 현상을 방지할 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 수직형 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 습기 및 오염에 강한 3차원 반도체 장치를 제공하는데 있다.
또한 본 발명이 해결하고자 하는 디싱 현상을 방지할 수 있는 3차원 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 셀 어레이 영역과 상기 셀 어레이 영역을 둘러싸는 더미 패턴 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 기판으로부터 수직으로 신장되는 복수의 셀 활성 기둥들, 및 상기 셀 활성 기둥의 측면에서 상기 기판 상에 교대로 적층되는 복수 층의 셀 게이트 패턴들과 셀 게이트 층간절연 패턴들을 포함하는 셀 구조체; 및 상기 더미 패턴 영역에서 상기 기판 상에 배치되되 상기 활성 기둥과 동일한 높이를 가지는 방습 구조체를 포함한다.
상기 방습 구조체는 상기 셀 어레이 영역을 둘러싸는 폐곡선 형태를 가질 수 있다.
상기 방습 구조체는 교대로 적층되는 복수층의 더미 희생 패턴들과 더미 층간절연 패턴들 또는 교대로 적층되는 복수층의 더미 게이트 패턴들과 더미 층간절연 패턴들을 포함할 수 있다.
상기 더미 희생 패턴들과 상기 더미 층간절연 패턴들의 단부들 또는 상기 더미 게이트 패턴들과 상기 더미 층간절연 패턴들의 단부들은 계단 형태를 이룰 수 있다.
상기 방습 구조체는 상기 더미 희생 패턴들과 상기 더미 층간절연 패턴들을 관통하거나 또는 상기 더미 게이트 패턴들과 상기 더미 층간절연 패턴들을 관통하는 방습 강화 구조체를 더 포함할 수 있다.
상기 더미 희생 패턴과 상기 방습 강화 구조체는 동일한 물질을 포함할 수 있다.
상기 방습 구조체는, 상기 방습 강화 구조체와 상기 더미 희생 패턴 사이 그리고 상기 방습 강화 구조체와 상기 더미 층간절연 패턴 사이에 개재되며 상기 기판과 접하는 더미 활성 패턴을 더 포함할 수 있다.
상기 방습 강화 구조체는 상기 더미 활성 패턴보다 낮은 높이를 가질 수 있으며, 이때, 상기 방습 구조체는, 상기 방습 강화 구조체 상에 배치되며 상기 더미 활성 패턴의 상부면과 같은 높이의 상부면을 가지는 보호 절연 패턴을 더 포함할 수 있다.
상기 반도체 장치는, 상기 셀 구조체와 상기 방습 구조체 사이를 채우는 외부 층간절연막; 상기 셀 구조체와 상기 방습구조체 및 상기 외부 층간절연막의 상부를 덮는 방습막을 더 포함할 수 있다.
상기 반도체 장치는, 상기 방습막을 관통하여 상기 셀 활성 기둥 및 상기 셀 게이트 패턴들과 각각 접하는 복수의 콘택 플러그들, 및 상기 콘택 플러그들과 각각 접하며 상기 방습 구조체 상부를 지나는 복수의 배선들을 더 포함할 수 있다.
상기 셀 게이트 패턴들과 상기 셀 게이트 층간절연 패턴들의 단부들은 계단 형태를 이룰 수 있다.
상기 셀 구조체는 상기 셀 게이트 패턴과 상기 셀 활성 기둥 사이에 개재되는 정보저장막을 더 포함할 수 있다.
상기 정보저장막은 상기 셀 게이트 패턴과 상기 셀 게이트 층간절연 패턴 사이로 연장될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 셀 어레이 영역과 상기 셀 어레이 영역을 둘러싸는 더미 패턴 영역을 포함하는 기판을 준비하는 단계; 및 상기 셀 어레이 영역과 상기 더미 패턴 영역에 각각 동일한 높이의 셀 구조체와 방습 구조체를 형성하는 단계를 포함하되, 상기 셀 구조체는 상기 기판으로부터 수직으로 신장되는 복수의 셀 활성 기둥들, 및 상기 셀 활성 기둥의 측면에서 상기 기판 상에 교대로 적층되는 복수 층의 셀 게이트 패턴들과 셀 게이트 층간절연 패턴들을 포함하는 것을 특징으로 한다.
상기 방법은, 상기 셀 구조체와 상기 방습 구조체 사이를 채우는 외부 층간절연막을 형성하는 단계; 및 상기 셀 구조체와 상기 방습 구조체 및 상기 외부 층간절연막의 상부면들을 덮는 방습막을 형성하는 단계를 더 포함할 수 있다.
일 예에 있어서, 상기 셀 어레이 영역과 상기 더미 패턴 영역에 각각 동일한 높이의 셀 구조체와 방습 구조체를 형성하는 단계는, 상기 기판의 전면 상에 복수층의 희생막들과 층간절연막들을 교대로 적층하는 단계; 상기 셀 어레이 영역에서 상기 복수층의 희생막들과 층간절연막들을 관통하여 상기 기판과 접하는 복수개의 셀 활성 기둥들을 형성하는 단계; 상기 희생막들과 상기 층간절연막들을 패터닝하여 상기 셀 어레이 영역과 상기 더미 패턴 영역에 각각 서로 이격된 셀 예비 구조체와 방습 구조체를 형성하는 단계; 상기 셀 예비 구조체와 상기 방습 구조체 사이를 채우는 외부 층간절연막을 형성하는 단계; 및 상기 셀 어레이 영역에서 상기 셀 희생 패턴들을 제거하고, 상기 셀 희생 패턴들이 존재하던 영역에 셀 게이트 패턴들을 형성하는 단계를 포함하되, 상기 셀 예비 구조체는 교대로 적층된 복수층의 셀 희생 패턴들, 셀 게이트 층간절연 패턴 및 상기 셀 활성 기둥을 포함할 수 있으며, 이때, 상기 방습 구조체는 교대로 적층된 복수층의 더미 희생 패턴들 및 더미 층간절연 패턴들을 포함할 수 있다.
상기 방법은, 상기 셀 게이트 패턴들을 형성한 후에, 상기 더미 패턴 영역에서 상기 더미 희생 패턴들 및 상기 더미 층간절연 패턴들을 관통하는 방습 강화 구조체를 형성하는 단계를 더 포함할 수 있다.
다른 예에 있어서, 상기 셀 어레이 영역과 상기 더미 패턴 영역에 각각 동일한 높이의 셀 구조체와 방습 구조체를 형성하는 단계는, 상기 기판의 전면 상에 복수층의 희생막들과 층간절연막들을 교대로 적층하는 단계; 상기 셀 어레이 영역에서 상기 복수층의 희생막들과 층간절연막들을 관통하여 상기 기판과 접하는 복수개의 셀 활성 기둥들을 형성하고, 상기 더미 패턴 영역에서 상기 복수층의 희생막들과 층간절연막들을 관통하는 방습 강화 구조체를 형성하는 단계; 상기 희생막들과 상기 층간절연막들을 패터닝하여 상기 셀 어레이 영역과 상기 더미 패턴 영역에 각각 서로 이격된 셀 예비 구조체와 방습 구조체를 형성하는 단계; 상기 셀 예비 구조체와 상기 방습 구조체 사이를 채우는 외부 층간절연막을 형성하는 단계; 및 상기 셀 어레이 영역에서 상기 셀 희생 패턴들을 제거하고, 상기 셀 희생 패턴들이 존재하던 영역에 셀 게이트 패턴들을 형성하는 단계를 포함할 수 있으며, 이때 상기 셀 예비 구조체는 교대로 적층된 복수층의 셀 희생 패턴들, 셀 게이트 층간절연 패턴 및 상기 셀 활성 기둥을 포함하며, 상기 방습 구조체는 교대로 적층된 복수층의 더미 희생 패턴들 및 더미 층간절연 패턴들과 상기 방습 강화 구조체를 포함할 수 있다.
상기 셀 어레이 영역에서 상기 복수층의 희생막들과 층간절연막들을 관통하여 상기 기판과 접하는 복수개의 셀 활성 기둥들을 형성하고, 상기 더미 패턴 영역에서 상기 복수층의 희생막들과 층간절연막들을 관통하는 방습 강화 구조체를 형성하는 단계는, 상기 방습 강화 구조체와 상기 희생막들 사이 그리고 상기 방습 강화 구조체와 상기 층간절연막들 사이에 개재되는 더미 활성 패턴을 형성하는 단계; 및 상기 방습 강화 구조체 상에 배치되며 상기 셀 활성 기둥의 상부면과 같은 높이의 상부면을 가지는 보호 절연 패턴을 형성하는 단계를 포함할 수 있다.
또 다른 예에 있어서, 상기 셀 어레이 영역과 상기 더미 패턴 영역에 각각 동일한 높이의 셀 구조체와 방습 구조체를 형성하는 단계는, 상기 기판의 전면 상에 복수층의 도전막들과 층간절연막들을 교대로 적층하는 단계; 상기 셀 어레이 영역에서 상기 복수층의 도전막들과 층간절연막들을 관통하여 상기 기판과 접하는 복수개의 셀 활성 기둥들을 형성하는 단계; 상기 도전막들과 상기 층간절연막들을 패터닝하여 상기 셀 어레이 영역과 상기 더미 패턴 영역에 각각 서로 이격된 셀 구조체와 방습 구조체를 형성하는 단계; 및 상기 셀 구조체와 상기 방습 구조체 사이를 채우는 외부 층간절연막을 형성하는 단계를 포함할 수 있으며, 이때 상기 방습 구조체는 교대로 적층된 복수층의 더미 게이트 패턴들 및 더미 층간절연 패턴들을 포함할 수 있다.
여전히 또 다른 예에 있어서, 상기 셀 어레이 영역과 상기 더미 패턴 영역에 각각 동일한 높이의 셀 구조체와 방습 구조체를 형성하는 단계는, 상기 기판의 전면 상에 복수층의 도전막들과 층간절연막들을 교대로 적층하는 단계; 상기 셀 어레이 영역에서 상기 복수층의 도전막들과 층간절연막들을 관통하여 상기 기판과 접하는 복수개의 셀 활성 기둥들을 형성하고, 상기 더미 패턴 영역에서 상기 복수층의 도전막들과 층간절연막들을 관통하는 방습 강화 구조체를 형성하는 단계; 상기 도전막들과 상기 층간절연막들을 패터닝하여 상기 셀 어레이 영역과 상기 더미 패턴 영역에 각각 서로 이격된 셀 구조체와 방습 구조체를 형성하는 단계; 및 상기 셀 구조체와 상기 방습 구조체 사이를 채우는 외부 층간절연막을 형성하는 단계를 포함할 수 있으며, 이때, 상기 방습 구조체는 교대로 적층된 복수층의 더미 게이트 패턴들, 더미 층간절연 패턴들 및 상기 방습 강화 구조체를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 셀 어레이 영역을 둘러싸는 방습 구조체를 포함하므로 셀 어레이 영역을 외부의 습기나 오염으로부터 보호할 수 있다. 또한 상기 반도체 장치는 상기 셀 어레이 영역의 상부를 덮는 방습막과, 상기 방습 구조체를 관통하는 방습 강화 구조체를 더 포함하여 상기 셀 어레이 영역을 외부의 습기나 오염으로부터 더욱 보호할 수 있다.
또한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 셀 어레이 영역을 둘러싸는 방습 구조체를 형성하므로써, CMP(Chemical Mechanical Polishing) 공정시 발생할 수 있는 디싱(Dishing) 현상을 방지할 수 있다.
도 1은 본 발명의 일 예에 따른 반도체 장치의 개략적인 평면배치도이다.
도 2는 본 발명의 일 예에 따른 반도체 장치의 회로도이다.
도 3는 본 발명의 실시예 1에 따른 반도체 장치의 구체적인 평면도이다.
도 4a 및 4b는 각각 도 3을 I-I'과 II-II'선으로 자른 단면도들이다.
도 5a 내지 12a는 도 4a의 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 5b 내지 12b는 도 4b의 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 13은 본 발명의 실시예 2에 따른 반도체 장치의 구체적인 평면도이다.
도 14a 및 14b는 각각 도 13을 I-I'과 II-II'선으로 자른 단면도들이다.
도 15는 본 발명의 실시예 3에 따른 반도체 장치의 구체적인 평면도이다.
도 16a 및 16b는 각각 도 15를 I-I'과 II-II'선으로 자른 단면도들이다.
도 17a 내지 23a는 도 16a의 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 17b 내지 23b는 도 16b의 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 24는 본 발명의 실시예 4에 따른 반도체 장치의 구체적인 평면도이다.
도 25a 및 25b는 각각 도 24를 I-I'과 II-II'선으로 자른 단면도들이다.
도 26은 본 발명의 변형예에 따른 반도체 장치의 부분 사시도이다.
도 27은 본 발명의 실시예 5에 따른 반도체 장치의 구체적인 평면도이다.
도 28은 도 27을 III-III'선으로 자른 단면도이다.
도 29 내지 44는 도 28의 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 45는 본 발명의 실시예 6에 따른 반도체 장치의 구체적인 평면도이다.
도 46은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다.
도 47은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께 및 크기는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 반도체 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 기술적 사상에 의한 반도체 장치의 개략적인 평면배치도이다.
도 1을 참조하면, 실시예들에 따른 상기 반도체 장치는 셀 어레이 영역(CAR), 더미 패턴 영역(DPR), 주변회로 영역(PPR), 센스 앰프 영역(SAR) 및 디코딩 회로 영역(DCR)을 포함할 수 있다. 상기 셀 어레이 영역(CAR)에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 상기 주변 회로 영역(PPR)에는, 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역(SAR)에는, 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 더미 패턴 영역(DPR)은 상기 셀 어레이 영역(CAR)을 둘러싸도록 배치되며, 상기 셀 어레이 영역(CAR)과 상기 디코딩 회로 영역(DCR) 사이에 그리고 상기 셀 어레이 영역(CAR)과 상기 센스 앰프 영역(SAR) 사이에 배치될 수 있다. 상기 셀 어레이 영역(CAR)에 배치되는 비트 라인들 및 워드라인들은 상기 더미 패턴 영역(DPR)의 상부를 지나는 배선 구조체에 의해 상기 디코딩 회로 영역(DCR) 및 상기 센스 앰프 영역(SAR)들에 전기적으로 연결된다.
상기 더미 패턴 영역(DPR)은 도 1의 배치에 한정되지 않고, 2개 이상의 셀 어레이 영역들(CAR)을 둘러싸도록 배치될 수도 있다. 또한 상기 더미 패턴 영역(DPR) 안에 상기 셀 어레이 영역(CAR) 뿐만 아니라 상기 디코딩 회로 영역(DCR) 및/또는 상기 센스 앰프 영역(SAR)이 배치될 수 있다.
다음은, 도 2를 참조하여 셀 어레이 영역(CAR) 안에 배치되는 셀 구조체의 회로도에 대하여 설명하기로 한다. 도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치의 회로도이다.
도 2를 참조하면, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치는 셀 어레이 영역의 기판으로부터 수직으로 신장되는 복수개의 활성 기둥들(미도시)을 포함한다. 상기 활성 기둥들의 측면에는 복수의 워드라인들(WL1~WL4)이 적층된 구조로 배치된다. 이웃한 상기 워드라인들은 게이트 층간절연 패턴(미도시)을 통하여 분리될 수 있다. 정보저장막(미도시)은 상기 활성 기둥과 상기 워드라인 사이에 배치될 수 있다. 상기 정보저장막은 전하 트랩막을 포함할 수 있다. 하나의 상기 워드라인과 하나의 상기 활성 기둥의 교점은 하나의 메모리 셀을 제공할 수 있다. 상기 활성 기둥은 메모리 셀의 채널 영역, 소오스 영역, 및 드레인 영역을 제공할 수 있다. 수직으로 연속적으로 배치된 상기 메모리 셀들(MTmn1~MTmn4)은 상기 활성 기둥을 통하여 서로 직렬 연결될 수 있다. 상기 직렬 연결된 상기 메모리 셀들(MTmn1~MTmn4)은 스트링(10)을 구성할 수 있다.
상기 스트링(10)의 일단은 하부 선택 트랜지스터(LSTmn)의 일단에 연결될 수 있다. 상기 하부 선택 트랜지스터(LSTmn)는 하부 선택 라인(LSL), 및 상기 하부 선택 라인(LSL)을 관통하여 배치되는 하부 선택 활성 패턴(미도시), 및 상기 하부 선택 활성 패턴와 상기 하부 선택 라인(LSL) 사이에 배치된 하부 선택 게이트 절연막(미도시)을 포함할 수 있다. 상기 하부 선택 트랜지스터의 타단은 반도체 기판에 형성된 공통 소오스 라인(CSL)에 연결될 수 있다.
상기 스트링(10)의 타단은 상부 선택 트랜지스터(USTmn)의 일단에 연결될 수 있다. 상기 상부 선택 트랜지스터(USTmn)의 타단은 비트라인(BL)에 전기적으로 연결될 수 있다. 예를 들어, 상기 스트링(10)의 하나의 메모리 셀(MTmn4)은 하나의 워드라인(WL4)과 하나의 상부 선택 라인(USLm) 및 하나의 비트라인(BLn)에 의하여 선택될 수 있다.
다음은 본 발명의 반도체 장치에 있어서 셀 어레이 영역(CAR)과 더미 패턴 영역(DPR)에 해당되는 부분을 구체적으로 살펴보기로 한다.
<실시예 1>
도 3는 본 발명의 기술적 사상에 의한 실시예 1에 따른 반도체 장치의 구체적인 평면도이다. 도 4a 및 4b는 각각 도 3을 I-I'과 II-II'선으로 자른 단면도들이다.
도 3, 4a 및 4b를 참조하면, 본 실시예 1에 따른 반도체 장치는 셀 어레이 영역(CAR)과 이를 둘러싸는 더미 패턴 영역(DPR)을 포함하는 반도체 기판(401)을 포함한다. 상기 반도체 기판(401)에는 예를 들면 P-형 불순물 층이 형성될 수 있다. 도시하지는 않았지만, 상기 반도체 기판(401) 내에는 웰 영역이 형성될 수 있다. 상기 반도체 기판(401)의 전면은 버퍼막(403)으로 덮일 수 있다. 상기 버퍼막(403)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 버퍼막(403)은 상기 반도체 기판(401)을 보호하거나 식각 방지막의 역할을 할 수 있다. 상기 셀 어레이 영역(CAR)에는 셀 구조체(C)가 배치되며, 상기 더미 패턴 영역(DPR)에는 방습 구조체(D1)가 배치된다. 상기 셀 구조체(C)와 상기 방습 구조체(D1)는 서로 이격되며, 상기 셀 구조체(C)와 상기 방습 구조체(D1) 사이는 외부층간절연막(442)로 채워진다. 상기 방습 구조체(D1)는 상기 셀 구조체(C)를 둘러싸는 폐곡선 모양의 평면을 가질 수 있다. 상기 셀 구조체(C), 상기 방습 구조체(D1) 및 상기 외부 층간절연막(442)은 동일한 높이의 상부면들을 가질 수 있다.
계속해서, 상기 셀 구조체(C)에 대해 설명하기로 한다. 상기 셀 구조체(C)는 상기 반도체 기판(401)의 상기 셀 어레이 영역(CAR)으로부터 수직으로(제 3 방향) 신장되는 복수개의 셀 활성 기둥들(434a)과, 상기 셀 활성 기둥들(434a) 측면에 배치되며 서로 교대로 적층되는 복수개의 셀 게이트 패턴들(448l, 448w, 448u)과 셀 게이트 층간절연 패턴들(421a~426a)을 포함할 수 있다. 도 3의 평면도에서 상기 셀 활성 기둥들(434a)은 서로 이격된 복수개의 섬 형태로 배치될 수 있다. 제 1 방향에 평행한 내부 절연 패턴(453)은 상기 셀 게이트 패턴들(448l, 448w, 448u)과 상기 셀 게이트 층간절연 패턴들(421a~426a)을 관통하여 상기 반도체 기판(401)과 접하며, 상기 셀 활성 기둥들(434a)과는 이격된다. 상기 셀 게이트 패턴들(448l, 448w, 448u)은 하부 선택 게이트 패턴(448l), 워드라인 게이트 패턴(448w) 및 상부 선택 게이트 패턴(448l)을 포함한다. 각각의 상기 셀 게이트 패턴들(448l, 448w, 448u)은 제 1 방향과 제 2 방향이 이루는 평면에 대하여 평행하도록 배치될 수 있다. 동일한 평면에 배치되는 상기 워드라인 게이트 패턴들(448w)은 연결되어 하나의 워드라인(도 2의 회로도에서 WL에 해당)을 구성할 수 있다. 동일한 평면에 배치되는 상기 하부 선택 게이트 패턴들(448l)은 연결되어 하나의 하부 선택 라인(도 2의 회로도에서 LSL에 해당)을 구성할 수 있다. 동일한 평면에 배치되며 상기 내부 절연 패턴(453)의 일 측에 배치되는 상기 상부 선택 게이트 패턴들(448u)은 연결되어 하나의 상부 선택 라인(도 2의 회로도에서 USL에 해당)을 구성할 수 있다. 상기 셀 게이트 패턴들(448l, 448w, 448u)과 상기 셀 게이트 층간절연 패턴들(421a~426a)의 단부들은 모두 계단 형태를 이룰 수 있다. 또는 상기 셀 게이트 패턴들(448l, 448w, 448u)과 상기 셀 게이트 층간절연 패턴들(421a~426a)의 단부들의 일부 측벽들은 수직적으로 정렬될 수 있다. 상기 셀 활성 기둥(434a)은 속이 빈 컵 형태를 가질 수 있으며, 불순물이 도핑되지 않은 폴리실리콘막이나 실리콘 에피택시얼막으로 형성될 수 있다. 상기 셀 활성 기둥(434a)의 속은 매립 절연 패턴(436a)으로 채워진다. 상기 셀 활성 기둥(434a) 상단부에는 일부 불순물이 도핑되어 드레인 영역(454)이 배치될 수 있다. 상기 셀 활성 기둥(434a)과 상기 셀 게이트 패턴들(448l, 448w, 448u) 사이에는 정보저장막(446a)이 배치된다. 상기 정보저장막(446a)은 터널절연막, 전하트랩막 및 블로킹 절연막을 포함할 수 있다. 본 실시예 1에 따른 상기 정보저장막(446a)은 상기 셀 게이트 패턴들(448l, 448w, 448u)과 상기 셀 게이트 층간절연 패턴들(421a~426a) 사이에도 연장된다. 상기 정보저장막(446a)은 상기 셀 게이트 패턴들(448l, 448w, 448u)과 상기 외부 층간절연막(442) 사이에도 개재된다. 상기 셀 활성 기둥(434a)하부의 상기 반도체 기판(401)에는 제 1 불순물 주입 영역(432)이 배치될 수 있다. 상기 제 1 불순물 주입 영역(432)은 예를 들면 P형 또는 N형 불순물 주입 영역층일 수 있다. 상기 제 1 불순물 주입 영역(432)은 상기 하부 선택 게이트 패턴(448l)을 포함하는 하부 선택 트랜지스터의 문턱전압 조절을 위한 목적으로 배치될 수 있다. 상기 내부 절연 패턴(453) 하부의 상기 반도체 기판(401)에는 제 2 불순물 주입 영역(451)이 배치된다. 상기 제 2 불순물 주입 영역(451)은 예를 들면 N+형 불순물 주입 영역층일 수 있으며 공통 소오스 영역의 기능을 할 수 있다.
계속해서 상기 방습 구조체(D1)에 대하여 설명하기로 한다. 상기 방습 구조체(D1)는 서로 교대로 적층된 복수의 더미 희생 패턴들(411b~416b)과 더미 층간절연 패턴들(421b~426b)을 포함한다. 상기 더미 희생 패턴들(411b~416b)과 상기 더미 층간절연 패턴들(421b~426b)의 단부들은 계단 형태를 이룬다. 상기 셀 게이트 패턴들(448l, 448w, 448u)과 상기 셀 게이트 층간절연 패턴들(421a~426a)의 단부들의 측벽들의 일부가 수직적으로 정렬될 경우, 상기 더미 희생 패턴들(411b~416b)과 상기 더미 층간절연 패턴들(421b~426b)의 단부들의 측벽들의 일부도 수직적으로 정렬될 수 있다. 상기 방습 구조체(D1)의 전체 측벽 프로파일은 상기 셀 구조체(C)의 전체 측벽 프로파일에 대응될 수 있다.
상기 셀 게이트 층간절연 패턴들(421a~426a)은 제 1 셀 게이트 층간절연 패턴(421a) 내지 제 6 셀 게이트 층간절연 패턴(426a)을 포함한다. 상기 더미 층간절연 패턴들(421b~426b)은 제 1 더미 층간절연 패턴(421b) 내지 제 6 더미 층간절연 패턴(426b)을 포함한다. 상기 셀 게이트 층간절연 패턴들(421a~426a) 및 상기 더미 층간절연 패턴들(421b~426b)은 동일한 물질을 포함할 수 있으며, 예를 들면, 실리콘 산화막 계열의 물질을 포함할 수 있다. 상기 매립 절연 패턴(436a) 및 상기 내부 절연 패턴(453) 및 상기 외부 층간절연막(442)도 실리콘 산화막 계열의 물질을 포함할 수 있다.
계속해서, 상기 방습 구조체(D1), 상기 셀 구조체(C) 및 상기 외부 층간절연막(442)의 상부는 방습막(456)으로 덮인다. 상기 방습막(456)과 상기 더미 희생 패턴들(411b~416b)은 바람직하게는 동일한 물질을 포함한다. 상기 방습막(456)과 상기 더미 희생 패턴들(411b~416b)은 예를 들면 방습 및 방오 기능이 뛰어난 실리콘질화막을 포함한다. 따라서 본 실시예 1에 따른 반도체 장치에서는 상기 셀 구조체(C)의 상부와 측면에 각각 방습막(456)과 상기 방습 구조체(D1)가 배치되므로, 습기나 오염이 상기 셀 구조체(C)의 상부와 측면으로 침투되는 것을 방지할 수 있다.
계속해서, 배선들에 대하여 설명을 하면, 먼저, 상기 상부 선택 라인의 일 단부에서, 제 1 콘택 플러그(550)가 상기 방습막(456), 상기 제 6 셀 게이트 층간절연 패턴(426a) 및 상기 정보저장막(446a)을 관통하여 상기 상부 선택 게이트 패턴(448u)과 접한다. 상기 제 1 콘택 플러그(550)는 상기 방습막(456) 상에서 상기 제 1 방향으로 달리는 제 1 배선(561)와 접한다. 상기 제 1 배선(561)은 상기 방습 구조체(D1)의 상부를 지나 도 1의 디코딩 회로 영역(DCR)으로 연결된다. 상기 워드라인의 일 단부에서, 제 2 콘택 플러그(551)는 상기 방습막(456), 상기 외부 층간절연막(442), 상기 제 2 내지 5 셀 게이트 층간절연 패턴들(422a~425a) 중의 하나, 및 상기 정보저장막(446a)을 관통하여 상기 워드라인 게이트 패턴(448w)과 접한다. 상기 제 2 콘택 플러그(551)는 상기 방습막(456) 상에서 상기 제 1 배선(561)와 반대되는 방향으로 달리는 제 2 배선(562)와 접한다. 상기 제 2 배선(562)은 상기 방습 구조체(D1)의 상부를 지나 도 1의 디코딩 회로 영역(DCR)으로 연결된다. 상기 하부 선택 라인의 일 단부에서 제 3 콘택 플러그(552)는 상기 방습막(456), 상기 외부 층간절연막(442), 상기 제 1 셀 게이트 층간절연 패턴들(421a) 및 상기 정보저장막(446a)을 관통하여 상기 하부선택 게이트 패턴(448w)과 접한다. 상기 제 3 콘택 플러그(552)는 상기 방습막(456) 상에서 상기 제 2 배선(562)과 평행하도록 달리는 제 3 배선(563)과 접한다. 상기 제 3 배선(563)은 상기 방습 구조체(D1)의 상부를 지나 도 1의 디코딩 회로 영역(DCR)으로 연결된다. 비트라인들(560)은 상기 방습막(456)을 관통하여 상기 셀 활성 기둥(434a) 상부의 드레인 영역(454)와 접하는 동시에 제 2 방향으로 연장된다. 상기 비트라인들(560)은 상기 방습 구조체(D1)의 상부를 지나 도 1의 센스 앰프 영역(SAR)으로 연결된다. 도면들에서 상기 콘택 플러그들(550~552)의 크기(Critical dimension)가 작게 그려졌으나, 이는 이해의 편리를 위해 과장된 것일 뿐, 상기 콘택 플러그들(550~552)의 크기(Critical dimension)는 사진 공정에서 구현할 수 있는 최소 크기에 대응될 수 있다. 상기 콘택 플러그들(550~552)의 폭은 상기 내부 절연 패턴(453)의 폭에 대응될 수 있다.
다음은 본 실시예 1의 반도체 장치의 제조 과정을 설명하기로 한다. 도 5a 내지 12a는 도 4a의 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다. 도 5b 내지 12b는 도 4b의 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 5a 및 5b를 참조하면, 셀 어레이 영역(CAR)과 더미 패턴 영역(DPR)을 포함하는 반도체 기판(401) 상에 버퍼막(403)을 형성한다. 상기 반도체 기파(401)은 P-형의 불순물로 도핑될 수 있다. 상기 버퍼막(403)은 예를 들면 열산화 공정으로 형성될 수 있다. 상기 버퍼막(403) 상에 희생막들(411~416) 및 층간절연막들(421~426)을 교대로 적층한다. 상기 희생막들(411~416)은 제 1 희생막(411) 내지 제 6 희생막(416)을 포함할 수 있다. 상기 층간절연막들(421~426)은 제 1 층간절연막(421) 내지 제 6 층간절연막(426)을 포함할 수 있다. 상기 희생막들(411~416)은 바람직하게는 실리콘질화막으로 형성될 수 있다. 상기 층간절연막들(421~426)은 실리콘 산화막 계열의 물질로 형성될 수 있다. 상기 셀 어레이 영역(CAR)에서 상기 층간절연막들(421~426), 상기 희생막들(411~416) 및 상기 버퍼막(403)을 차례로 패터닝하여 상기 반도체 기판(1)을 노출시키는 복수개의 서로 이격된 섬 형태의 활성홀들(430)을 형성한다. 그리고, 이온주입 공정을 진행하여 상기 활성홀들(430)을 통해 노출되는 상기 반도체 기판(401)에 제 1 불순물 주입 영역(432)을 형성한다. 상기 제 1 불순물 주입 영역(432)은 N형 또는 P형의 불순물이 도핑되어 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 반도체 기판(401)의 전면 상에 활성막(434)을 콘포말하게 형성한다. 상기 활성막(434)은 불순물이 도핑되지 않은 폴리실리콘막을 CVD(Chemical vapor deposition) 또는 ALD(Atomic layer deposition) 방법으로 콘포말하게 증착함으로써 형성될 수 있다. 상기 폴리실리콘막을 단결정의 실리콘 에피택시얼막으로 만들기 위하여 열처리 공정이 추가로 진행될 수 있다. 상기 활성막(434)의 두께는 상기 활성홀들(430)을 채우지 않을 정도의 두께를 가질 수 있다. 상기 활성막(434) 상에 매립절연막(436)을 적층하여 상기 활성홀들(430)을 채운다. 상기 매립 절연막(436)은 실리콘 산화막 계열의 물질로 형성될 수 있다.
도 7a 및 7b를 참조하면, 상기 매립 절연막(436)과 상기 활성막(434)에 대해 평탄화식각 공정을 진행하여 상기 활성홀들(430)안에 상기 활성홀들(430)의 내벽과 바닥을 덮는 셀 활성 기둥(434a)과 상기 활성홀들(430)을 채우는 매립 절연 패턴(436a)을 형성한다. 이때 상기 제 6 층간절연막(426)은 평탄화 식각 방지막의 기능을 할 수 있다.
도 8a 및 8b를 참조하면, 상기 셀 활성 패턴들(434a)과 상기 매립 절연 패턴(436a)이 형성된 상기 반도체 기판(401)의 전면상에 희생 마스크 패턴들(440a, 440b)을 형성한다. 상기 희생 마스크 패턴들(440a, 440b)은 셀 어레이 영역(CAR)과 더미 패턴 영역(DPR)에 각각 형성되는 셀 희생 마스크 패턴(440a)과 더미 희생 마스크 패턴(440b)을 포함할 수 있다. 상기 희생 마스크 패턴들(440a, 440b)은 예를 들면 포토레지스트 패턴들일 수 있다. 상기 희생 마스크 패턴들(440a, 440b)을 식각 마스크로 이용하여 상기 희생막들(411~416)과 상기 층간절연막들(421)을 패터닝하여 셀 어레이 영역(CAR)에 셀 희생 패턴들(411a~416a)과 셀 게이트 층간절연 패턴들(421a~426a)을 포함하는 셀 예비 구조체(CP)를 형성하고 상기 더미 패턴 영역(DPR)에 더미 희생 패턴들(411b~416b)과 더미 층간절연 패턴들(421b~426b)을 포함하는 방습 구조체(D1)을 형성한다. 상기 셀 희생 패턴들(411a~416a)과 셀 게이트 층간절연 패턴들(421a~426a)의 단부들과 상기 더미 희생 패턴들(411b~416b)과 더미 층간절연 패턴들(421b~426b)의 단부들은 계단형태를 이루도록 형성된다. 이러한 형태를 가지는 상기 셀 예비 구조체(CP)와 상기 방습 구조체(D1)를 형성하기 위하여 상기 희생 마스크 패턴들(440a, 440b)을 식각 마스크로 사용하는 소모적 식각의 과정이 진행될 수 있다. 구체적으로 상기 소모적 식각의 과정은 복수의 등방석 식각 단계와 이방성 식각 단계를 교대로 반복적으로 진행하여 이루어질 수 있다. 즉, 가장 하위층의 희생막 패턴들(411a, 411b)의 크기를 가지는 희생 마스크 패턴들을 형성하고, 이를 식각 마스크로 이용하여 이방성 식각 공정을 진행하여 상기 가장 하위층의 희생 패턴들(411a, 411b)을 진행한다. 그리고 상기 희생 마스크 패턴들에 대하여 등방성 식각 공정을 진행하여 상기 희생 마스크 패턴들의 수직적 수평적 크기를 축소시킨다. 그리고 크기가 축소된 상기 희생 마스크 패턴들을 식각 마스크로 이용하여 이방성 식각 공정을 진행하여 아래에서 두번째 층의 희생막 패턴들(412a, 412b)을 형성한다. 이와같이 등방성 식각 공정과 이방성 식각 공정을 반복하여 상기 계단 형태를 완성할 수 있다. 상기 소모적 식각의 과정에서 최종적으로 상기 희생 마스크 패턴들(440a, 440b)은 최상층의 희생막 패턴들(416a, 416b)의 크기를 가진다.
도 9a 및 9b를 참조하면, 상기 희생 마스크 패턴들(440a, 440b)을 제거한 후에, 상기 셀 예비 구조체(CP)와 상기 방습 구조체(D1)이 형성된 상기 반도체 기판(401)의 전면 상에 외부 층간절연막(442)을 적층하여 상기 셀 예비 구조체(CP)와 상기 방습 구조체(D1) 사이를 채운다. 그리고 상기 외부 층간절연막(442)에 대해 평탄화 식각하여 상기 셀 활성 기둥(434a)의 상부면을 노출시킨다. 이때, 패턴 밀도가 낮은 주변의 회로 영역들(DCR, SAR, PPR)과 패턴 밀도가 높은 셀 어레이 영역(SAR) 사이에 상기 방습 구조체(D1)이 위치함으로써 평탄화 식각 공정시 발생할 수 있는 디싱 현상을 방지할 수 있다. 상기 외부 층간절연막(442)은 예를 들면 실리콘 산화막 계열의 물질로 이루어질 수 있다.
이웃하는 셀 활성 기둥들(434a) 사이에서 상기 셀 게이트 층간절연 패턴들(421a~426a) 및 상기 셀 희생 패턴들(411a~416a)을 식각하여 상기 버퍼막(403)의 상부면을 노출시키는 제 1 그루브(444)를 형성한다. 상기 제 1 그루브(444)는 도 3의 내부 절연 패턴(453)에 대응되는 위치에 형성될 수 있다.
도 10a 및 10b를 참조하면, 상기 제 1 그루브(444)에 의해 노출되는 상기 셀 희생 패턴들(411a~416a)을 선택적으로 제거한다. 이때 상기 셀 희생 패턴들(411a~416a)을 선택적으로 제거할 수 있는 식각 가스나 식각액을 이용한 등방성 식각 공정이 진행될 수 있다. 상기 셀 희생 패턴들(411a~416a)이 실리콘질화막으로 형성될 경우, 예를 들면, 인산용액을 이용하여 상기 셀 희생 패턴들(411a~416a)을 선택적으로 제거할 수 있다. 이때, 상기 더미 희생 패턴들(411a~416b)의 일 측벽들은 상기 외부 층간절연막(442)과 접해있으므로, 상기 식각가스나 식각액이 상기 더미 희생 패턴들(411b~416b)에 닿지 않아 제거되지 않는다. 상기 등방성 식각 공정에 의해 상기 외부 층간절연막(442)의 일 측벽들, 상기 셀 게이트 층간절연 패턴들(421a~426a)의 상부면과 하부면들 및 상기 셀 활성 기둥들(434a)의 일 측벽들이 노출된다.
도 11a 및 11b를 참조하면, 정보저장막(446a)을 콘포말하게 형성한다. 상기 정보저장막(446a)은 터널절연막, 전하트랩막, 블로킹 절연막을 포함할 수 있다. 상기 터널절연막은 열산화 공정이나 CVD와 같은 증착 공정을 통해 형성될 수 있다. 상기 터널 절연막은 실리콘산화막이나 ONO(oxide/nitride/oxide)로 형성될 수 있다. 상기 전하트랩막은 증착 공정을 통한 실리콘질화막으로 형성될 수 있다. 또는 상기 전하트랩막은 실리콘질화막(SiN), 알루미늄산화막(Al2O3), 하프늄알루미늄산화막(HfAlOx), 하프늄알루미늄산화질화막(HfAlON), 하프늄실리콘산화막(HfSiOx), 하프늄실리콘산화질화막(HfSiON)을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 블로킹 절연막은 증착 공정을 통한 실리콘 산화막으로도 형성될 수 있고, 또는 고유전 물질막으로도 형성될 수 있다. 상기 정보저장막(446a)은 노출된 상기 외부 층간절연막(442)의 일 측벽들, 상기 셀 게이트 층간절연 패턴들(421a~426a)의 상부면과 하부면들 및 상기 셀 활성 기둥들(434a)의 일 측벽들을 따라 콘포말하게 형성된다. 상기 정보 저장막(446a)을 형성한 후에, 도전막을 적층하고 평탄화 식각하여, 상기 제 1 그루브(444) 및 상기 셀 게이트 층간절연 패턴들(421a~426a) 사이를 채운다. 상기 도전막은 불순물이 도핑된 폴리실리콘 및/또는 금속함유막일 수 있다. 그리고 상기 제 1 그루브(444)와 중첩되는 위치에서 상기 도전막과 그 하부의 버퍼막(403)을 패터닝하여 상기 반도체 기판(401)을 노출시키는 제 2 그루브(450)을 형성한다. 상기 제 2 그루브(450)을 형성할 때, 셀 게이트 패턴들(448l, 448w, 448u)도 동시에 형성될 수 있다. 상기 제 2 그루브(450)를 형성한 후에, 이온주입 공정을 진행하여 상기 제 2 그루브(450)를 통해 노출되는 상기 반도체 기판(401)에 제 2 불순물 주입 영역(451)를 형성한다. 상기 제 2 불순물 주입 영역(451)은 예를 들면 N+ 형 불순물 주입층으로써 공통 소오스 영역의 역할을 할 수 있다.
도 12a 및 12b를 참조하면, 상기 제 2 그루브(450)를 채우는 내부 절연 패턴(453)을 형성한다. 상기 내부 절연 패턴(453)은 실리콘 산화막, 실리콘 질화막 또는 실리콘산화질화막 계열의 물질로 형성될 수 있다. 그리고 상기 반도체 기판(401)의 전면 상에 방습막(456)을 형성한다. 상기 방습막(456)은 예를 들면 실리콘 질화막으로 형성할 수 있다. 상기 방습막(456)을 관통하는 콘택 플러그들(550~552)를 형성한다. 그리고 상기 셀 활성 기둥들(434a) 상에서 상기 방습막(456)을 제거하여 상기 셀 활성 기둥들(434a) 상부면을 노출시킨다. 그리고 이온주입 공정을 진행하여 상기 셀 활성 기둥들(434a) 상부에 드레인 영역(454)을 형성한다. 상기 드레인 영역(454)은 예를 들면 N+형 불순물 주입 층일 수 있다. 도시하지는 않았지만, 상기 드레인 영역(454) 상에 도전막을 이용하여 콘택 패드가 추가로 형성될 수 있다.
후속으로 다시 도 3, 4a 및 4b를 참조하여, 도전막을 적층하고 패터닝하여 비트라인들(560) 및 배선들(561~563)을 형성하여 본 실시예 1에 따른 반도체 장치를 완성할 수 있다.
<실시예 2>
도 13은 본 발명의 기술적 사상에 의한 실시예 2에 따른 반도체 장치의 구체적인 평면도이다. 도 14a 및 14b는 각각 도 13을 I-I'과 II-II'선으로 자른 단면도들이다.
도 13, 14a 및 14b를 참조하면, 본 실시예 2에 따른 반도체 장치에서는 방습 구조체(D2)가 교대로 적층되는 더미 희생 패턴들(411b~416b)과 더미 층간절연 패턴들(421b~426b)에 더불어 상기 더미 희생 패턴들(411b~416b)과 더미 층간절연 패턴들(421b~426b)을 관통하는 방습 강화 구조체(470)을 더 포함한다. 상기 방습 강화 구조체(470)의 상부면은 방습막(456)과 접한다. 상기 방습 강화 구조체(470)은 실리콘 질화막을 포함할 수 있다. 상기 방습 강화 구조체(470)도 셀 구조체(C)를 둘러싸도록 배치된다.
상기 방습 강화 구조체(470)는 도 11a 및 11b를 참조하여 설명되는 제 2 그루브(450)를 형성할 때 더미 패턴 영역(DPR)에 제 3 그루브(미도시)를 형성하고, 상기 제 3 그루브 안에 실리콘 질화막을 채워넣음으로써 형성될 수 있다. 이때, 상기 제 2 그루브(450) 안에도 실리콘 질화막으로 채워질 수 있으며, 결과적으로 내부절연패턴(453)도 실리콘 질화막으로 형성될 수 있다.
그 외의 구성 및 제조 방법은 실시예 1에서 설명한 것들과 동일/유사할 수 있다.
<실시예 3>
도 15는 본 발명의 실시예 3에 따른 반도체 장치의 구체적인 평면도이다. 도 16a 및 16b는 각각 도 15를 I-I'과 II-II'선으로 자른 단면도들이다.
도 15, 16a 및 16b를 참조하면, 본 실시예 3에 따른 반도체 장치에서는 방습 구조체(D3)가 교대로 적층되는 더미 희생 패턴들(411b~416b)과 더미 층간절연 패턴들(421b~426b)에 더불어 상기 더미 희생 패턴들(411b~416b)과 더미 층간절연 패턴들(421b~426b)을 관통하는 방습 강화 구조체(470)를 더 포함한다. 이에 더하여 상기 방습 구조체(D3)는 상기 방습 강화 구조체(470)와 상기 더미 희생 패턴들(411b~416b) 사이 그리고 상기 방습 강화 구조체(470)와 상기 더미 층간절연 패턴들(421b~426b) 사이에 개재되는 더미 활성 패턴(434b)을 더 포함한다. 상기 방습 강화 구조체(470)는 상기 더미 활성 패턴(434b)의 상부면 보다 낮은 상부면을 가지며, 상기 방습 강화 구조체(470) 상에는 상기 더미 활성 패턴(434b)의 상부면과 동일한 높이의 상부면을 가지는 보호 절연 패턴(436b)이 배치된다. 상기 보호 절연 패턴(436b)은 매립 절연 패턴(436a)과 동일한 물질로 이루어질 수 있다. 상기 더미 활성 패턴(434b)은 상기 셀 활성 기둥(434a)과 동일한 물질로 이루어질 수 있다. 상기 더미 활성 패턴(434b)의 상부에는 더미 드레인 영역(454b)이 배치될 수 있다. 상기 더미 활성 패턴(434b)의 하부의 상기 반도체 기판(401)에는 더미 불순물 주입 영역(432b)이 배치될 수 있다. 상기 더미 불순물 주입 영역(432b)은 제 1 불순물 주입 영역(432)과 동일한 타입과 농도의 불순물로 도핑될 수 있다. 그외의 구성은 실시예 1과 동일할 수 있다.
다음은 본 실시예 3의 반도체 장치의 제조 방법을 설명하기로 한다. 도 17a 내지 23a는 도 16a의 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다. 도 17b 내지 23b는 도 16b의 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 17a 및 17b를 참조하면, 셀 어레이 영역(CAR)과 더미 패턴 영역(DPR)을 포함하는 반도체 기판(401) 상에 버퍼막(403)을 형성한다. 상기 반도체 기판(401)은 P-형의 불순물로 도핑될 수 있다. 상기 버퍼막(403)은 예를 들면 열산화 공정으로 형성될 수 있다. 상기 버퍼막(403) 상에 희생막들(411~416) 및 층간절연막들(421~426)을 교대로 적층한다. 상기 희생막들(411~416)은 제 1 희생막(411) 내지 제 6 희생막(416)을 포함할 수 있다. 상기 층간절연막들(421~426)은 제 1 층간절연막(421) 내지 제 6 층간절연막(426)을 포함할 수 있다. 상기 희생막들(411~416)은 바람직하게는 실리콘질화막으로 형성될 수 있다. 상기 층간절연막들(421~426)은 실리콘 산화막 계열의 물질로 형성될 수 있다. 상기 층간절연막들(421~426), 상기 희생막들(411~416) 및 상기 버퍼막(403)을 차례로 패터닝하여 상기 셀 어레이 영역(CAR)에서 상기 반도체 기판(401)을 노출시키는 복수개의 서로 이격된 섬 형태의 활성홀들(430)과 상기 더미 패턴 영역(DPR)에서 상기 반도체 기판(401)을 노출시키는 더미 활성 그루브(430b)을 형성한다. 상기 더미 활성 그루브(430b)은 상기 셀 어레이 영역(CAR)을 둘러싸는 폐곡선 형태로 형성될 수 있다. 이온주입 공정을 진행하여 상기 활성홀들(430)과 상기 더미 활성 그루브(430b)를 통해 노출되는 상기 반도체 기판(401)에 제 1 불순물 주입 영역(432)과 더미 불순물 주입 영역(432b)을 형성한다. 상기 제 1 불순물 주입 영역(432)과 상기 더미 불순물 주입 영역(432b)은 N형 또는 P형의 불순물이 도핑되어 형성될 수 있다.
도 18a 및 도 186b를 참조하면, 상기 반도체 기판(401)의 전면 상에 활성막(434)을 콘포말하게 형성한다. 상기 활성막(434)은 불순물이 도핑되지 않은 폴리실리콘막을 CVD(Chemical vapor deposition) 또는 ALD(Atomic layer deposition) 방법으로 콘포말하게 증착함으로써 형성될 수 있다. 상기 폴리실리콘막을 단결정의 실리콘 에피택시얼막으로 만들기 위하여 열처리 공정이 추가로 진행될 수 있다. 상기 활성막(434)의 두께는 상기 활성홀들(430)을 채우지 않을 정도의 두께를 가질 수 있다. 상기 활성막(434) 상에 방습 강화막(470p)을 적층하여 상기 활성홀들(430)과 상기 더미 활성 그루브(430b)를 채운다. 상기 방습 강화막(470p)은 예를 들면 실리콘 질화막으로 이루어질 수 있다.
도 19a 및 19b를 참조하면, 상기 방습 강화막(470p)에 대하여 전면 에치백 공정을 진행하여 상기 활성막(434)의 상부면을 노출시키는 동시에 상기 활성홀들(430)과 상기 더미 활성 그루브(430b) 안에 각각 제 6 층간절연막(426)의 상부면보다 낮은 높이의 상부면을 가지는 더미 방습 강화 패턴(470d)과 방습 강화 구조체(470)를 형성한다.
도 20a 및 20b를 참조하면, 상기 더미 패턴 영역(DPR)을 덮되 상기 셀 어레이 영역(CAR)을 노출시키는 마스크 패턴(480)을 상기 활성막(434) 상부에 형성한다. 상기 마스크 패턴(480)을 식각 마스크로 이용하는 등방성 식각 공정을 진행하여 상기 셀 어레이 영역(CAR)에서 상기 활성홀들(430) 안의 상기 더미 방습 강화 패턴(470d)을 제거한다.
도 21a 및 21b을 참조하면, 상기 마스크 패턴(480)을 제거한다. 그리고 상기 반도체 기판(401)의 전면 상에 매립 절연막(436)을 적층하여, 상기 활성홀들(430)을 채우는 동시에, 상기 더미 활성 그루브(430b) 상부를 채운다. 상기 매립 절연막(436)은 예를 들면 실리콘 산화막 계열의 물질로 이루어질 수 있다.
도 22a 및 22b를 참조하면, 상기 매립 절연막(436)과 상기 활성막(434)에 대해 평탄화식각 공정을 진행하여, 상기 활성홀들(430)안에 상기 활성홀들(430)의 내벽과 바닥을 덮는 셀 활성 기둥(434a)과 상기 활성홀들(430)을 채우는 매립 절연 패턴(436a)을 형성하는 동시에, 상기 더미 활성 그루브(430b) 안에 더미 활성 패턴(434b)와 이를 채우는 방습 강화 구조체(470) 및 보호 절연 패턴(436b)을 형성한다.
도 23a 및 23b를 참조하면, 상기 반도체 기판(401)의 전면상에 희생 마스크 패턴들(440a, 440b)을 형성한다. 상기 희생 마스크 패턴들(440a, 440b)은 셀 어레이 영역(CAR)과 더미 패턴 영역(DPR)에 각각 형성되는 셀 희생 마스크 패턴(440a)과 더미 희생 마스크 패턴(440b)을 포함할 수 있다. 상기 더미 희생 마스크 패턴(440b)은 상기 더미 활성 패턴(434b), 방습 강화 구조체(470) 및 보호 절연 패턴(436b)과 중첩되도록 형성될 수 있다. 그리고 실시예 1에서처럼, 소모적 식각의 과정을 통해 셀 어레이 영역(CAR)에 셀 희생 패턴들(411a~416a)과 셀 게이트 층간절연 패턴들(421a~426a)을 포함하는 셀 예비 구조체(CP)를 형성하고 상기 더미 패턴 영역(DPR)에서 더미 희생 패턴들(411b~416b), 더미 층간절연 패턴들(421b~426b), 더미 활성 패턴(434b), 방습 강화 구조체(470) 및 보호 절연 패턴(436b)을 포함하는 방습 구조체(D3)을 형성한다.
후속으로 실시예 1과 동일한 공정을 진행하여 본 실시예 3에 따른 반도체 장치를 완성할 수 있다.
<실시예 4>
도 24는 본 발명의 실시예 4에 따른 반도체 장치의 구체적인 평면도이다. 도 25a 및 25b는 각각 도 24를 I-I'과 II-II'선으로 자른 단면도들이다.
도 24, 25a 및 25b를 참조하면, 본 실시예 4에 따른 반도체 장치에서 더미 패턴 영역(DPR)에 배치되는 방습 구조체(D4)는 오로지 방습 강화 구조체(470)을 포함할 수 있다. 이러한 반도체 장치는, 도 8a 및 8b를 참조하여 설명된 공정에서 방습 구조체(D1)을 형성하지 않고, 도 12a 및 12b에서처럼 셀 어레이 영역(CAR)에 셀 구조체(C) 만을 제조하고, 방습막(456)을 적층하기 전에, 더미 패턴 영역(DPR)에 외부 층간절연막(442)을 패터닝하여 그루브를 형성하고, 상기 그루브 안을 방습 강화막으로 채움으로써 형성될 수 있다.
그외의 구성/제조 과정은 실시예 1과 동일할 수 있다.
<변형예>
도 26은 본 발명의 변형예에 따른 반도체 장치의 부분 사시도이다.
도 26을 참조하면, 본 변형예에서는 셀 어레이 영역(CAR)에서 셀 구조체(C)의 일 단부의 변형된 형태를 보여준다. 본 변형예에 따른 반도체 장치에서는 상부 선택 게이트 패턴(448u)이 이웃하는 두개의 평면에 배치된다. 즉, 하나의 셀 스트링에 상부 선택 트랜지스터가 2개 존재하는 형태를 보인다. 상기 반도체 장치는 제 7 셀 게이트 층간절연 패턴(427a)을 포함할 수 있다. 또한 상기 반도체 장치는 드레인 영역(454) 상부와 접하는 도전성 콘택 패드(580)을 포함하며, 비트라인(560)과 상기 도전성 콘택 패드(580)은 방습막(456)을 관통하는 비트라인 콘택플러그(582)에 의해 전기적으로 연결된다. 내부 절연 패턴(453)은 하부 선택 게이트 패턴들(448l)의 단부까지 연장되고 하나의 평면상에 배치되는 상기 하부 선택 게이트 패턴들(448l)을 분리시킬 수 있다. 이로써 동일한 평면에 배치되는 워드라인 게이트 패턴들(448w)도 분리된다. 상기 워드라인 게이트 패턴들(448w) 각각은 제 2 콘택 플러그(551)에 연결되고, 상기 하부 선택 게이트 패턴들(448l) 각각은 제 3 콘택 플러그(552)에 연결된다. 동일한 평면에 배치되는 셀 게이트 패턴들(448w, 448l)은 배선들(562, 563) 중의 하나에 전기적으로 연결될 수 있다. 이를 위해 상기 콘택 플러그(551, 552)과 상기 배선들(562, 563) 사이에, 중간 배선들(584)과 중간 플러그(586)가 더 배치될 수 있다.
<실시예 5>
도 27은 본 발명의 실시예 5에 따른 반도체 장치의 구체적인 평면도이다. 도 28은 도 27을 III-III'선으로 자른 단면도이다.
도 27 및 28을 참조하면, 반도체 기판(100)은 수직형 메모리 셀들이 배치되는 셀 어레이 영역(CAR)과 상기 수직형 메모리 셀들을 구동하기 위한 주변회로가 배치되는 주변회로 영역(B)을 포함할 수 있다. 본 실시예에서 상기 주변회로 영역(B)이란 도 1의 디코딩 회로 영역(DCR), 센스 엠프 영역(SAR) 및 주변회로 영역(PPR)을 모두 포함할 수 있다. 상기 반도체 기판(100)의 셀 어레이 영역(CAR)은 소자 분리막(102)으로 둘러싸일 수 있다. 또한, 주변회로 영역에 소자 분리막(102)이 배치될 수 있다. 상기 소자 분리막(102)은 활성 영역을 정의할 수 있다. 상기 소자분리막(102)의 상부면은 반도체 기판(100)과 실질적으로 동일한 높이를 가질 수 있다. 상기 소자 분리막(102)은 얇은 트렌치 소자 분리 공정(shallow trench isolation process)에 의하여 수행될 수 있다. 상기 소자 분리막(102)은 실리콘산화막을 포함할 수 있다.
상기 셀 어레이 영역(CAR)은 P형의 도전형으로 도핑되어 P 웰(104)을 형성할 수 있다. 상기 주변회로 영역(B)에 NMOS 및/또는 PMOS가 배치될 수 있다. 상기 NMOS가 배치되는 영역에 P-웰(108p)이 형성될 수 있고, 상기 PMOS가 형성되는 영역에 N웰(108n)이 형성될 수 있다. 상기 셀 어레이 영역(CAR)의 P 웰(104) 상에 N 형으로 도핑된 공통 소오스 영역(106)이 배치될 수 있다. 상기 공통 소오스 영역(106)은 도전층으로 기능할 수 있다. 상기 공통 소오스 영역(106)은 공통 소오스 라인(common source line, CSL)의 기능을 수행할 수 있다. 상기 공통 소오스 영역(106)은 판형으로 배치될 수 있다. 상기 공통 소오스 영역(106)은 상기 P웰(104)과 PN 접합하여 다이오드를 형성할 수 있다.
상기 주변회로 영역(B)에 주변회로 트랜지스터(110)가 배치될 수 있다. 상기 주변회로 트랜지스터(110)는 주변회로 게이트 절연막(112), 주변회로 게이트 전극(114), 주변회로 스페이서(116), 소오스/드레인(118)을 포함할 수 있다. 상기 주변회로 게이트 절연막(112)은 실리콘 산화막일 수 있다. 상기 주변회로 게이트 절연막(112)은 고전압용 게이트 절연막 및 저전압용 게이트 절연막을 포함할 수 있다. 상기 고전압용 게이트 절연막의 두께는 상기 저전압용 게이트 절연막의 두께보다 클 수 있다.
상기 주변회로 게이트 전극(114)은 도핑된 실리콘을 포함할 수 있다. 또한, 상기 주변회로 게이트 전극(114)은 복층 구조를 포함할 수 있다. 상기 주변회로 게이트 전극(114)은 실리콘/금속화합물의 적층 구조일 수 있다. 상기 금속 화합물은 금속 실리사이드를 포함할 수 있다. 상기 주변회로 스페이서(116)는 실리콘질화막일 수 있다. 상기 소오스/드레인(118)은 N 형 또는 P 형의 불순물 영역으로 상기 주변회로 게이트 전극(114)의 양측의 상기 반도체 기판(100)에 형성될 수 있다.
상기 주변회로 트랜지스터(110) 및 상기 공통 소오스 영역(106) 상에 제1 식각 방지막(120)이 배치될 수 있다. 상기 제1 식각 방지막(120)은 실리콘 질화막일 수 있다. 상기 제1 식각 방지막(120) 상에 제1 층간 절연막(130)이 배치될 수 있다. 상기 제1 층간 절연막(130)의 상부면은 평탄화될 수 있다. 상기 제1 층간 절연막(130)은 실리콘산화막을 포함할 수 있다.
상기 셀 어레이 영역(CAR)의 상기 제1 층간 절연막(130) 상에 하부 선택 구조체가 배치될 수 있다. 상기 하부 선택 구조체(150)는 상기 공통 소오스 영역(106) 상에 배치될 수 있다. 상기 하부 선택 구조체(150)는 상기 하부 선택 트랜지스터(LSTmn, 도 1 참조)를 포함할 수 있다. 상기 하부 선택 트랜지스터(LSTmn)는 판형의 하부 선택 라인(152), 및 상기 하부 선택 라인(152)을 관통하여 배치되는 하부 선택 활성 패턴(158), 및 상기 하부 선택 활성 패턴(158)와 상기 하부 선택 라인(152) 사이에 배치된 하부 선택 게이트 절연막(156)을 포함할 수 있다.
상기 하부 선택 라인(152)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 하부 선택 라인(152) 상에 제2 식각 방지막(153)이 배치될 수 있다. 상기 하부 선택 라인(152)은 판형으로 배치될 수 있다. 상기 제2 식각 방지막(153)은 실리콘 질화막을 포함할 수 있다. 상기 제2 식각 방지막(153)과 상기 하부 선택 라인(152)은 정렬될 수 있다. 상기 제2 식각 방지막(153), 상기 하부 선택 라인(152), 상기 제1 층간 절연막(130), 및 제1 식각 방지막(120)을 관통하여 상기 하부 선택 활성 패턴(158)이 배치될 수 있다. 상기 하부 선택 활성 패턴(158)은 결정 또는 다결정의 반도체일 수 있다. 상기 하부 선택 활성 패턴(158)은 불순물로 도핑될 수 있다. 상기 하부 선택 라인(152), 상기 하부 선택 게이트 절연막(156), 및 상기 하부 선택 활성 패턴(158)는 수직형 하부 선택 트랜지스터(LSTmn)를 구성할 수 있다. 상기 하부 선택 활성 패턴(158)의 일단은 상기 공통 소오스 영역(106)과 접촉할 수 있다. 상기 하부 선택 활성 패턴(158)은 서로 이격된 복수개의 섬 형태로 상기 하부 선택 라인(152)을 관통하여 배치될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 하부 선택 트랜지스터(LSTmn)는 상기 반도체 기판(100) 상에 수직형 또는 수평형으로 구현될 수 있다. 상기 수직형 하부 선택 트랜지스터는 메모리 셀과 같이 수직형 구조를 가질 수 있다.
상기 주변회로 영역(B)의 상기 제1 층간 절연막(130) 상에 더미 하부 선택 라인(152d)이 배치될 수 있다. 상기 더미 하부 선택 라인(152d)은 도핑된 실리콘일 수 있다. 상기 더미 하부 선택 라인(152d) 상에 제2 더미 식각 정지 패턴(153d)이 배치될 수 있다. 상기 제2 더미 식각 정지 패턴(153d)은 실리콘 질화막일 수 있다. 상기 제2 더미 식각 정지 패턴(153d)과 상기 더미 하부 선택 라인(152d)의 측면은 정렬될 수 있다. 상기 제2 더미 식각 정지 패턴(153d)의 상부면과 상기 제2 식각 정지 패턴(153)의 상부면은 같은 높이일 수 있다.
상기 더미 하부 선택 라인(152d) 및 상기 하부 선택 라인(152)이 형성된 결과물 상에 제2 층간 절연막(140)이 배치될 수 있다. 상기 제2 층간 절연막(140)은 상기 제1 층간 절연막(130), 상기 제2 식각 방지막(153), 및 상기 제2 더미 식각 방지막(153d) 상에 배치될 수 있다. 상기 제2 층간 절연막(140)의 상부면은 평탄화될 수 있다.
하부 콘택 플러그(142)는 상기 제2 층간 절연막(140), 상기 제1 층간 절연막(130), 및 상기 제1 식각 방지막(120)을 관통하여, 상기 주변회로 트랜지스터(110)의 상기 주변회로 게이트 전극(114) 및/또는 소오스/드레인(118)에 접속하도록 배치될 수 있다. 공통 소오스 콘택 플러그(107)는 상기 셀 어레이 영역(CAR)의 상기 공통 소오스 영역(106)과 접촉하도록 배치될 수 있다. 또한, 하부 선택 콘택 플러그(155)는 상기 하부 선택 라인(152)과 접촉하도록 배치될 수 있다.
상기 하부 콘택 플러그(142), 공통 소오스 콘택 플러그(107), 또는 하부 선택 콘택 플러그(155) 상에 하부 배선(164)이 배치될 수 있다. 상기 하부 배선(164)은 금속 또는 도핑된 반도체일 수 있다. 상기 하부 콘택 플러그(142), 공통 소오스 콘택 플러그(107), 또는 하부 선택 콘택 플러그(155)의 상부면은 같은 높이의 공면일 수 있다.
상기 공통 소오스 콘택 플러그(107)는 상기 셀 어레이 영역(CAR)의 상기 공통 소오스 영역(106) 상에 배치될 수 있다. 이에 따라, 상기 공통 소오스 영역(106) 또는 공통 소오스 라인(CSL)은 상기 공통 소오스 콘택 플러그(107) 및 상기 하부 배선(164)을 통하여 주변회로 영역의 소자와 전기적으로 연결될 수 있다. 상기 하부 배선(164)의 측면은 제3 층간 절연막(160)으로 채워질 수 있다. 상기 제3 층간 절연막(160)은 상기 제2 층간 절연막(140) 상에 배치될 수 있다. 상기 제3 층간 절연막(160)의 상부면은 상기 하부 배선(164)의 상부면과 같은 높이일 수 있다.
상기 제3 층간 절연막(160) 상에 워드라인 구조체(170)가 배치된다. 상기 워드라인 구조체(170)는 제1 워드라인 절연 패턴(171), 제1 워드라인(172), 제2 워드라인 절연패턴(173), 제2 워드라인(174), 제3 워드라인 절연패턴(175), 제3 워드라인(176), 제4 워드라인 절연 패턴(177), 제4 워드라인(178)을 포함할 수 있다. 상기 워드라인 구조체(170)는 적어도 일측에서 계단형일 수 있다. 상기 계단형 부분에서, 상기 제1 워드라인 절연패턴(171)과 제1 워드라인(172)의 측면은 서로 정렬될 수 있다. 상기 계단형 부분에서, 상기 제2 워드라인 절연패턴(173)과 제2 워드라인(174)의 측면은 서로 정렬될 수 있다. 상기 계단형 부분에서, 상기 제3 워드라인 절연패턴(175)과 제3 워드라인(176)의 측면은 서로 정렬될 수 있다. 상기 계단형 부분에서,상기 제4 워드라인 절연패턴(177)과 제4 워드라인(178)의 측면은 서로 정렬될 수 있다. 또는 상기 워드라인 구조체(170)의 모든 측면은 계단 형태의 프로파일을 가질 수 있다. 상기 제1 내지 제4 워드라인 절연패턴(170b)은 실리콘산화막일 수 있다. 상기 제1 내지 제4 워드라인(170a)은 도핑된 폴리실리콘일 수 있다. 상기 워드라인들(172, 174, 176, 178)의 두께는 상기 워드라인 절연패턴들(171, 173, 175, 177)의 두께보다 클 수 있다. 상기 워드라인들(172, 174, 176, 178)은 판형일 수 있다.
상기 워드라인 구조체(170)를 관통하여 셀 활성 기둥들(192)이 배치될 수 있다. 상기 셀 활성 기둥들(192)은 복수개의 서로 이격된 섬 형태로 상기 워드라인들이 제공되는 평면을 관통하여 배치될 수 있다. 정보 저장막(194)은 상기 셀 활성 기둥(192)과 상기 워드라인들(172, 174, 176, 178) 사이에 배치될 수 있다. 또는, 상기 정보 저장막(194)은 상기 셀 활성 기둥(192)과 상기 워드라인 구조체(170) 사이에 배치될 수 있다.
상기 정보 저장막(194)는 전하 트랩막을 포함할 수 있다. 하나의 워드라인과 상기 셀 활성 기둥(192)의 교점은 하나의 메모리 셀을 제공할 수 있다. 상기 셀 활성 기둥(192)은 메모리 셀의 채널 영역, 소오스 영역, 및 드레인 영역을 제공할 수 있다. 상기 셀 활성 기둥(192)은 상기 제3 층간 절연막(160), 및 제 2 층간 절연막(140)을 관통하여 배치되도록 연장될 수 있다. 상기 셀 활성 기둥(192)의 일단은 상기 하부 선택 활성 패턴(158)와 접촉할 수 있다. 상기 셀 활성 기둥(192)은 단결정 또는 다결정 반도체일 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 셀 활성 기둥(192)은 원통 형태 또는 마카로니 형태일 수 있다. 상기 원통의 내부는 절연막으로 채워질 수 있다.
상기 주변회로 영역(B)에 더미 워드라인 구조체(170d)가 배치될 수 있다. 상기 더미 워드라인 구조체(170d)는 상기 워드라인 구조체(170)와 같은 수직 구조를 가질 수 있다. 상기 더미 워드라인 구조체(170d)는 상기 제3 층간 절연막(160) 또는 상기 하부 배선(164) 상에 배치될 수 있다. 상기 더미 워드라인 구조체(170d)의 상부면은 상기 더미 워드라인 구조체(170d)의 상부면과 같은 높이를 가질 수 있다. 상기 더미 워드 라인 구조체(170d)는 상기 셀 어레이 영역(CAR)의 주변의 상기 주변회로 영역(B)에 배치될 수 있다. 상기 더미 워드라인 구조체(170d)는 상기 셀 어레이 영역(CAR)을 둘러싸는 폐곡선 형태를 가질 수 있다. 상기 더미 워드라인 구조체(170d)는 상기 주변회로 영역(B)의 가장 자리에 배치될 수 있다. 상기 더미 워드라인 구조체(170d)는 그 자체로서 상기 셀 어레이 영역을 습기나 오염으로부터 보호하는 방습/방오 기능을 할 수 있다.
상기 워드라인 구조체(170) 상에 상부 선택 라인 구조체(180)가 배치될 수 있다. 상기 상부 선택 구조체(180)는 상부 선택 절연 패턴(182), 상부 선택 라인(184), 스트린 선택 캐핑 패턴(186)을 포함할 수 있다. 상기 상부 선택 절연 패턴(182), 상부 선택 라인(184), 및 상부 선택 캐핑 패턴(186)의 측면은 서로 정렬될 수 있다. 상부 선택 활성 패턴(188)는 상기 상부 선택 라인 구조체(180)를 관통하여 배치될 수 있다. 상기 상부 선택 활성 패턴(188)와 상기 상부 선택 라인(184) 사이에 상부 선택 게이트 절연막(189)가 배치될 수 있다. 이웃한 상기 상부 선택 라인(186) 및 상기 상부 선택 캐핑 패턴(186) 사이는 제5 층간 절연막(미도시)으로 채워질 수 있다. 상기 제5 층간 절연막은 상부면은 상기 상부 선택 캐핑 패턴(186)의 상부면과 일치할 수 있다.
상기 상부 선택 활성 패턴(188)의 일단은 상기 셀 활성 기둥(192)와 접촉할 수 있다. 상기 상부 선택 활성 패턴(188)의 타단은 비트라인(BL)과 전기적으로 연결될 수 있다. 상기 상부 선택라인(184), 상부 선택 게이트 절연막(189) 및 상기 상부 선택 활성 패턴(188)는 상부 선택 트랜지스터(USTmm)를 구성(도 1 참조)할 수 있다. 상기 상부 선택 라인(184)은 제1 방향으로 연장될 수 있다. 상기 상부 선택 라인(184)은 복수개이고, 상기 복수개의 상부 선택 라인들(USL1, USL2, USL3, USL4)은 서로 전기적으로 분리될 수 있다. 상기 비트라인(BL)은 라인 형태로 패터닝되어 상기 제1 방향에 교차하는 제2 방향으로 연장될 수 있다. 상기 상부 선택라인(184)은 상부 선택 콘택 플러그(204)을 통하여 상부 배선(212)으로 연결될 수 있다.
주변회로 영역(B)의 상기 더미 워드라인 구조체(170d) 상에 더미 상부 선택 라인 구조체(180d)가 배치될 수 있다. 상기 더미 상부 선택 라인 구조체(180d)는 상기 상부 선택 라인 구조체(180)와 동일한 수직 구조를 가질 수 있다. 상기 더미 상부 선택 라인 구조체(180d)는 더미 상부 선택 절연 패턴(182d), 더미 상부 선택 라인(184d), 더미 상부 선택 캐핑 패턴(186d)을 포함할 수 있다. 상기 더미 상부 선택 절연 패턴(182d), 더미 상부 선택 라인(184d), 및 더미 상부 선택 캐핑 패턴(186d)의 측면은 서로 정렬될 수 있다. 상기 더미 워드라인 구조체(170d)와 상기 더미 상부 선택 라인 구조체(180d)의 측면은 서로 정렬될 수 있다. 상기 더미 워드라인 구조체(170d)의 측면 프로파일은 실시예 1 내지 4에서 방습 구조체(D1~D4)의 측면 프로파일처럼 계단 형태를 가질 수 있다.
상기 워드라인 구조체(170) 및 상부 선택 라인 구조체(180)의 측면은 제 4 층간 절연막(200)으로 채워질 수 있다. 상기 제4 층간 절연막(200)의 상부면은 상기 상부 선택 라인 구조체(180)의 상부면과 같은 높이일 수 있다. 또한, 상기 제4 층간 절연막(200)의 상부면은 상기 더미 상부 선택 라인 구조체(180d)의 상부면과 같은 높이일 수 있다. 상기 더미 워드라인 구조체(170d) 및/또는 상기 더미 상부 선택 라인 구조체(180d)는 상기 제4 층간 절연막(200)의 평탄화 공정 수행시, 상기 제4 층간 절연막(200)의 상부면을 균일하게 유지하여 디싱 현상을 방지하는 더미 패턴의 기능을 수행할 수 있다.
상기 주변회로 영역(B)의 상기 더미 워드라인 구조체(170d) 및 상기 더미 상부 선택 라인 구조체(180d)의 내부에 방습 강화 구조체(220)가 더 배치될 수 있다. 상기 방습 강화 구조체(220)는 상기 더미 워드라인 구조체(170d)를 관통하여 배치될 수 있다. 상기 방습 강화 구조체(220)는 실리콘질화막을 포함할 수 있다. 상기 방습 강화 구조체(220)는 오염이나 습기가 상기 주변회로 영역 내부로 침투하는 것을 더욱 방지할 수 있다. 상기 방습 강화 구조체(220)는 상기 더미 상부 선택 라인 구조체(180d)를 관통하여 배치되도록 연장될 수 있다. 상기 방습 강화 구조체(220)는 상기 제3 층간 절연막(160) 및 제2 층간 절연막(140)을 관통하여 배치되도록 연장될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 방습 강화 구조체(220)는 상기 더미 워드라인 구조체(170d)를 관통하는 관통 홀(미도시)의 내부 측면에 배치될 수 있다.
상기 평탄화된 상기 제4 층간 절연막(200)에 워드라인 콘택 플러그들(WLC1,WLC2,WLC3,WLC4)이 배치될 수 있다. 상기 워드라인 콘택 플러그들(WLC1,WLC2,WLC3,WLC4)은 계단 부분 상에 배치될 수 있다. 제1 내지 제 4 워드라인 콘택 플러그들(WLC1,WLC2,WLC3,WLC4)은 각각 상기 제 4층간 절연막(200)을 관통하여 제1 내지 제4 워드라인(172,174,176,178)과 접촉할 수 있다. 상기 제1 내지 제4 워드라인 콘택 플러그들(WLC1,WLC2,WLC3,WLC4)의 상부면은 동일한 높이를 가질 수 있다.
상기 주변회로 영역(B)에 상기 하부 배선(164)과 접촉하는 상부 배선 콘택 플러그(202)가 상기 제4 층간 절연막(200)을 관통하여 배치될 수 있다.
상기 평탄화된 제 4 층간절연막(200)을 포함하는 상기 반도체 기판(100)의 전면 상에 방습막(456)이 배치된다. 상기 방습막(456)은 상기 방습 강화 구조체(220)와 동일한 물질을 포함할 수 있다.
상기 방습막(456) 상에 비트라인(BL)이 배치될 수 있다. 상기 비트라인(BL)은 상기 방습막(456)을 관통하여 상기 셀 어레이 영역(CAR)에서 상기 상부 선택 활성 패턴(188)과 접촉하며 상기 제2 방향으로 연장될 수 있다. 상기 비트라인(BL)과 같은 평면에 배선(203)이 배치될 수 있다. 상기 배선(203)은 워드라인 콘택 플러그들 및/또는 상부 배선 콘택 플러그(202)와 전기적으로 접촉할 수 있다.
상기 비트라인(BL) 및 상기 배선(203)을 덮는 제 6 층간 절연막(230)이 배치될 수 있다. 상기 제6 층간 절연막(230) 및 상기 상부 선택 캐핑 패턴(186)을 관통하여 상기 상부 선택 라인(184)과 접촉하는 상부 선택 콘택 플러그(204)가 배치될 수 있다. 상기 스트링 콘택 플러그(204)는 상부 배선(212)을 통하여 주변회로와 전기적으로 연결될 수 있다. 상기 상부 배선(212)은 비아(205)를 통하여 상기 배선(203)과 전기적으로 연결될 수 있다.
도 29 내지 44는 도 28의 단면을 가지는 반도체 장치의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 29를 참조하면, 버퍼 산화막(미도시) 및 실리콘 질화막(미도시)이 반도체 기판(100) 상에 형성될 수 있다. 상기 버퍼 산화막, 상기 실리콘 산화막, 및 상기 반도체 기판(100)을 연속적으로 패터닝하여 버퍼 산화 패턴(미도시), 실리콘 질화 패턴(미도시), 및 트랜치(미도시)를 형성할 수 있다. 상기 트랜치는 플라즈마 화학기상 증착법을 이용하여 소자분리막(102)에 의하여 채워질 수 있다. 상기 실리콘 질화 패턴이 노출되도록 상기 소자분리막(102)을 평탄화할 수 있다. 상기 실리콘 질화 패턴 및 상기 버퍼 산화 패턴은 제거될 수 있다. 즉, 상기 소자 분리막(102)은 얇은 소자 분리 공정(shallow trench isolation process)에 의하여 형성될 수 있다. 상기 소자 분리막(102)은 셀 어레이 영역(CAR) 및 주변회로 영역(B)에 형성될 수 있다.
상기 반도체 기판(100) 상에 희생 산화막(미도시)을 형성하고, 포토 레지스트를 이용하여 패터닝하고, 이온 주입하여 상기 셀 어레이 영역(CAR)에 P 웰(104)을 형성할 수 있다. 또한, 패터닝 및 이온 주입 기술을 이용하여, 상기 주변회로 영역(B)에 NMOS의 경우에는 P웰(108p)을 형성할 수 있고, PMOS의 경우에는 N웰(108n)을 형성할 수 있다. 패터닝 및 이온 주입 기술을 이용하여 상기 셀 어레이 영역(CAR)에 공통 소오스 영역(106)을 형성할 수 있다. 상기 공통 소오스 영역(106)은 N형으로 고농도 도핑될 수 있다. 상기 공통 소오스 영역(106)은 공통 소오스 라인(CSL)으로 이용될 수 있다. 상기 P웰(104)과 상기 공통 소오스 영역(106)은 PN 접합을 형성하여 다이오드를 구성할 수 있다.
상기 반도체 기판(100) 상에 주변회로 게이트 절연막(112)이 배치될 수 있다. 상기 주변회로 게이트 절연막(112)은 실리콘산화막일 수 있다. 상기 실리콘 산화막은 열산화막일 수 있다. 상기 주변회로 게이트 절연막(112)은 고전압용 게이트 절연막 및 저전압용 게이트 절연막을 포함할 수 있다. 상기 고전압용 게이트 절연막의 두께는 상기 저전압용 게이트 절연막의 두께보다 클 수 있다.
도 30을 참조하면, 상기 주변회로 게이트 절연막(112) 상에 주변회로 게이트 도전막(미도시)이 형성될 수 있다. 상기 주변회로 게이트 도전막은 도핑된 실리콘을 포함할 수 있다. 상기 주변회로 게이트 도전막은 복층 구조를 가질 수 있다. 상기 복층 구조는 실리콘/금속 또는 실리콘/금속실리사이드의 구조를 가질 수 있다. 상기 주변회로 게이트 도전막을 패터닝하여 주변회로 게이트 전극(114)을 형성할 수 있다. 상기 주변회로 게이트 전극의 측면에는 주변회로 스페이서(116)가 배치될 수 있다. 상기 주변회로 스페이서(116)는 실리콘 질화막을 증착하고 이방성 식각하여 형성될 수 있다. 상기 주변회로 게이트 전극(114)의 측면의 상기 반도체 기판(100)에 소오스/드레인 영역(118)이 형성될 수 있다. 상기 소오스/드레인 영역(118)은 N형 불순물 또는 P형 불순물로 도핑된 영역일 수 있다. NMOS의 경우, 상기 소오스/드레인 영역(118)은 N형 불순물로 도핑될 수 있다. PMOMS의 경우, 상기 소오스/드레인 영역(118)은 P형 불순물로 도핑될 수 있다. 상기 소오스/드레인 영역(118)은 LDD(lightly doped drain) 구조를 가질 수 있다.
주변회로 트랜지스터(110)는 상기 주변회로 게이트 절연막(112), 주변회로 게이트 전극(114), 주변회로 스페이서(116), 소오스/드레인(118)을 포함할 수 있다. 상기 주변회로 트랜지스터(110) 상에 제1 식각 방지막(120)이 콘포멀하게 형성될 수 있다. 상기 제1 식각 방지막(120)은 실리콘 질화막, 실리콘 산화질화막일 수 있다.
도 31을 참조하면, 상기 제1 식각 방지막(120) 상에 제1 층간 절연막(130)이 형성될 수 있다. 상기 제1 층간 절연막(130)은 실리콘 산화막일 수 있다. 상기 실리콘 산화막의 상부면은 평탄화될 수 있다. 상기 제1 층간 절연막(130) 상에 하부 선택 도전막(152a)이 형성될 수 있다. 상기 하부 선택 도전막(152a) 상에 제2 식각 방지막(153a)이 배치될 수 있다. 상기 하부 선택 도전막(152a)은 단결정 또는 다결정 실리콘일 수 있다. 또는 상기 하부 선택 도전막(152a)은 아모퍼스 실리콘을 형성하고 후처리하여 다결정 또는 단결정화시킬 수 있다. 상기 제2 식각 방지막(153a)은 실리콘질화막, 또는 실리콘 산화질화막일 수 있다.
상기 제2 식각 방지막(153a), 상기 하부 선택 도전막(152a), 및 제1 층간 절연막(130)을 연속적으로 패터닝하여 하부 선택 홀(157)을 형성할 수 있다. 상기 하부 선택 홀(157)은 상기 셀 어레이 영역(CAR)에 매트릭스 형태로 2차원적으로 배열될 수 있다.
도 32를 참조하면, 상기 하부 선택 홀(157)이 형성된 반도체 기판(100)을 열처리하여 상기 하부 선택 홀(157)의 측면에 하부 선택 게이트 절연막(156)을 형성할 수 있다. 상기 하부 선택 게이트 절연막(156)을 실리콘 산화막일 수 있다.
상기 하부 선택 게이트 절연막(156)이 형성된 반도체 기판(100) 상에 하부 선택 스페이서막(미도시)이 콘포멀하게 형성될 수 있다. 상기 하부 선택 스페이서막은 실리콘 산화질화막 또는 실리콘막일 수 있다. 상기 하부 선택 스페이서막을 이방성 식각하여, 상기 하부 선택 홀(157)의 내부 측면에 하부 선택 스페이서(159)를 형성할 수 있다. 이어서, 상기 하부 선택 스페이서(159)가 배치된 상기 하부 선택 홀(157)을 이방성 식각하여 상기 하부 선택 홀(157) 하부에 배치된 상기 제1 식각 방지막(120)을 제거하여 상기 공통 소오스 영역(106)을 노출시킬 수 있다.
도 33을 참조하면, 상기 하부 선택 스페이서(159)는 등방성 식각을 이용하여 선택적으로 제거될 수 있다. 상기 하부 선택 홀(157)의 내부는 하부 선택 활성 패턴(158)으로 채워질 수 있다. 상기 하부 선택 활성 패턴는 선택적 에피택시얼 성장 기술을 이용하여 형성될 수 있다. 또는 상기 하부 선택 활성 패턴(158)는 상기 반도체 기판(100) 상에 반도체막을 화학 기상 증착 방법으로 형성하고 평탄화 공정을 통하여 형성될 수 있다.
도 34를 참조하면, 상기 제2 식각 방지막(153a) 및 상기 하부 선택 도전막(152a)을 패터닝하여, 상기 셀 어레이 영역(CAR)에 제2 식각 정지 패턴(153), 및 하부 선택 라인(152)을 형성할 수 있고, 상기 주변회로 영역(B)에 더미 제2 식각 정지 패턴(153d), 및 더미 하부 선택 라인(152d)을 형성할 수 있다. 상기 제2 더미 식각 정지 패턴(153d)의 상부면과 상기 제2 식각 정지 패턴(153)의 상부면은 같은 높이일 수 있다. 상기 제2 더미 식각 정지 패턴(153d)은 상기 주변회로 영역(B)의 최외각에 배치될 수 있다. 상기 하부 선택 라인(152)은 판형일 수 있다. 하부 선택 구조체(150)는 상기 하부 선택 라인(152), 상기 하부 선택 활성 패턴(158), 상기 하부 선택 게이트 절연막(156)를 포함할 수 있고, 하부 선택 트랜지스터(LSTmn)를 구성할 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 하부 선택 트랜지스터(LSTmm)은 수직형으로 형성되는 것에 한하지 않고 반도체 기판에 수평형으로 형성될 수 있다. 또한, 상기 하부 선택 트랜지스터의 형성 방법을 다양하게 변형될 수 있다.
도 35를 참조하면, 상기 제2 더미 식각 정지 패턴(153d), 상기 제2 식각 정지 패턴(153)이 형성된 결과물 상에 제2 층간 절연막(140)이 형성될 수 있다. 상기 제2 층간 절연막(140)은 실리콘 산화막일 수 있다. 상기 제2 층간 절연막(140)의 상부면은 평탄화될 수 있다. 상기 제2 층간 절연막(140) 및 상기 제1 층간 절연막(120)을 관통하여 상기 주변회로 트랜지스터(110)의 주변회로 게이트 전극(114) 또는 상기 소오스/드레인(118) 상에 하부 배선 콘택 홀(미도시)이 형성될 수 있다. 상기 하부 배선 콘택 홀을 채우는 금속막을 상기 반도체 기판(100) 상에 형성할 수 있다. 이어서, 상기 금속막을 평탄화하여, 상기 하부 배선 콘택 홀을 채우는 하부 배선 콘택 플러그(142)를 형성할 수 있다.
도 27 및 35를 참조하면, 상기 공통 소오스 콘택 플러그(107)는 상기 제2 층간 절연막(140) 및 상기 제1 층간 절연막(130)을 관통하여 상기 공통 소오스 영역(106) 상에 배치될 수 있다. 상기 공통 소오스 콘택 플러그(107)는 상기 공통 소오스 영역(106)의 가장자리에 배치될 수 있다. 도 27을 참조하면, 하부 선택 콘택 플러그(155)는 상기 제2 층간 절연막(140) 및 제2 식각 정지 패턴(153)을 관통하여 상기 하부 선택 라인(152)과 접촉하도록 배치될 수 있다.
다시, 도 35를 참조하며, 하부 배선막(미도시)은 상기 하부 배선 콘택 플러그(142)와 접촉하도록 상기 제2 층간 절연막(140) 상에 형성될 수 있다. 상기 하부 배선막을 패터닝하여 하부 배선(164)을 형성할 수 있다. 상기 하부 배선(164)이 형성된 결과물 상에 제3 층간 절연막(160)을 형성할 수 있다. 상기 제3층간 절연막(160)은 실리콘 산화막일 수 있다. 상기 제3 층간 절연막(160)의 상부면은 평탄화될 수 있다. 상기 제3 층간 절연막(160)의 상부면과 상기 하부 배선(164)의 상부면은 같은 높이를 가질 수 있다.
도 36을 참조하면, 상기 제3 층간 절연막(160) 상에 제1 워드라인 절연막(171a), 제1 워드라인 도전막(172a), 제2 워드라인 절연막(173a), 제2 워드라인 도전막(174a),제3 워드라인 절연막(175a), 제3 워드라인 도전막(176a), 제4 워드라인 절연막(177a), 제4 워드라인 도전막(178a)이 차례로 적층될 수 있다. 상기 제1 내지 제4 워드라인 도전막(172a,174a,176a,178a)은 도핑된 실리콘일 수 있다. 상기 제1 내지 제4 워드라인 절연막(171a,173a,175a,177a)은 실리콘 산화막일 수 있다.
상기 제4 워드라인 도전막(178a) 상에 상부 선택 절연막(182a), 상부 선택 도전막(184a), 및 상부 선택 캐핑막(186a)이 적층될 수 있다. 상기 상부 선택 절연막(182a)은 실리콘 산화막일 수 있다. 상기 상부 선택 도전막(184a)은 도핑된 실리콘일 수 있다. 상기 상부 선택 캐핑막(186a)은 실리콘질화막일 수 있다.
도 37을 참조하면, 상기 상부 선택 캐핑막(186a) 이하의 하부 구조물을 패터닝하여 스트링 콘택 홀(190)을 형성할 수 있다. 상기 스트링 콘택 홀(190)은 상기 셀 어레이 영역(CAR)에서 매트릭스 형태로 형성될 수 있다. 상기 스트링 콘택 홀(190)은 주변회로 영역(B)의 가장 자리에 추가로 배치될 수 있다. 상기 스트링 콘택 홀(190)은 상기 워드라인 도전층들(172a,174a,176a,178a) 및 상기 워드라인 절연막들(171a,173a,175a,177a)을 관통할 수 있다. 상기 스트링 콘택 홀(190)은 상기 제3 층간 절연막(160), 및 상기 제2 층간 절연막(140)을 관통하도록 연장될 수 있다. 상기 스트링 콘택 홀(190)은 상기 셀 어레이 영역(CAR)에서 상기 하부 선택 활성 패턴(158)을 노출시킬 수 있다. 상기 스트링 콘택 홀(190)은 상기 하부 선택 활성 패턴(158)와 정렬되어 배치될 수 있다. 상기 스트링 콘택 홀(190)은 상기 주변회로 영역(B)에서 상기 제2 더미 식각 정지 패턴(153d)을 노출시킬 수 있다.
도 38을 참조하면, 상기 스트링 콘택 홀(190)이 형성된 반도체 기판(100) 상에 정보 저장막(194)이 콘포멀하게 형성될 수 있다. 상기 게이트 절연막은 전하 저장막을 포함할 수 있다. 상기 게이트 절연막은 터널 절연막/전하저장막/블로킹절연막의 복층구조일 수 있다. 상기 게이트 절연막은 실리콘산화막/실리콘질화막/실리콘산화막의 ONO 복층구조를 가질 수 있다. 상기 전하 저장막은 실리콘 질화막일 수 있다. 상기 전하 저장막은 전하를 트랩할 수 있다. 상기 터널 절연막은 열산화막일 수 있다. 상기 게이트 절연막의 구조 및 물질은 다양하게 변형될 수 있다.
도 39를 참조하면, 상기 정보 저장막(194)이 형성된 반도체 기판(100) 상에 포토 레지스트(191)를 형성하고 에치백하여, 상기 포토 레지스트(191)의 상부면이 상기 제4 워드라인 도전막(178a)의 상부면과 실질적으로 일치하도록 할 수 있다. 이어서, 상기 반도체 기판(100)을 습식 식각하여, 노출된 상기 정보 저장막(194)을 제거할 수 있다.
도 40를 참조하면, 이어서, 상기 스트링 콘택 홀(190)에 채워진 포토레지스트(191)를 제거할 수 있다. 상기 상부 선택 도전막(184a)을 열 산화시키어 상부 선택 게이트 절연막(189)을 형성할 수 있다. 이어서, 상기 스트링 스페이서막(미도시)을 상기 반도체 기판(100) 상에 콘포멀하게 형성할 수 있다. 상기 스트링 스페이서막은 실리콘질화막, 실리콘산화질화마, 또는 실리콘일 수 있다. 상기 스트링 스페이서막을 이방성 식각하여, 상기 스트링 콘택 홀(190)의 측면에 스트링 스페이서(197)를 형성할 수 있다. 상기 스트링 스페이서(197)은 상기 정보 저장막(194)의 일부를 노출시킬 수 있다. 즉, 상기 스트링 스페이서(197) 및 상기 상부 선택 캐핑막(186a)을 마스크로 식각하여 상기 하부 선택 활성 패턴(158) 상에 배치된 정보 저장막(194)을 제거할 수 있다. 이에 따라, 상기 하부 선택 활성 패턴(158)가 노출될 수 있다.
도 41을 참조하면, 상기 스트링 스페이서(197)는 선택적으로 등방성 식각을 이용하여 제거될 수 있다. 상기 셀 어레이 영역(CAR)의 노출된 상기 하부 선택 활성 패턴(158) 상에 선택적 에피택시얼 성장 공정을 이용하여 셀 활성 기둥(192)을 필라 형태로 성장시킬 수 있다. 상기 셀 활성 기둥(192)은 불순물이 도핑되거나 도핑되지 않은 실리콘일 수 있다. 상기 셀 활성 기둥(192)은 상기 스트링 콘택 홀(190)을 채우도록 연장될 수 있다. 이어서, 상기 셀 활성 기둥(192)이 형성된 반도체 기판은 평탄화될 수 있다. 상기 반도체 구조체의 상부는 상부 선택 활성 패턴(188)를 구성할 수 있다.
상기 주변회로 영역(B)의 상기 스트링 콘택 홀(190)의 하부에는 하부 선택 활성 패턴(158)가 배치되지 않을 수 있다. 이에 따라, 상기 스트링 콘택 홀(190)에는 반도체 구조체가 선택적 에피택시얼 성장 공정에 의하여 형성되지 않을 수 있다. 상기 반도체 기판(100) 상에 방습 강화막(미도시)을 상기 주변회로 영역(B)의 상기 스트링 콘택 홀(190)을 채우도록 형성할 수 있다. 상기 방습 강화막이 형성된 반도체 기판은 평탄화되어 방습 강화 구조체(220)를 형성할 수 있다. 상기 방습 강화막은 실리콘 질화막, 실리콘 산화질화막, 또는 폴리이미드막 중에서 적어도 하나를 포함할 수 있다. 상기 방습 강화 구조체(220)는 칩 외부의 오염이나 습기가 상기 주변회로 영역(B)으로 침투를 방지할 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 스트링 콘택 홀(190)의 하부의 상기 하부 선택 활성 패턴(158)가 노출된 상기 반도체 기판(100) 상에 반도체막(미도시)이 증착될 수 있다. 상기 반도체막은 폴리 실리콘 또는 비정질 실리콘일 수 있다. 이어서, 상기 반도체막을 열처리하여 결정화시킬 수 있다. 상기 주변회로 영역(B)의 상기 스트링 콘택 홀(190)에 형성된 상기 반도체막은 습식 식각에 의하여 제거될 수 있다. 상기 주변회로 영역(B)의 상기 스트링 콘택 홀(190)은 방습 강화 구조체(220)로 채울 수 있다. 상기 방습 강화 구조체(220)는 실리콘 질화막을 포함할 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 스트링 콘택 홀(190)의 하부의 상기 하부 선택 활성 패턴(158)가 노출된 상기 반도체 기판(100) 상에 반도체막(미도시)이 증착될 수 있다. 상기 반도체막은 상기 스트링 콘택 홀(190)의 측벽에 콘포멀하게 증착될 수 있다. 이어서, 상기 스트링 콘택 홀(190)은 방습 강화막으로 채워질 수 있다. 상기 방습 강화막은 실리콘 질화막을 포함할 수 있다. 상기 방습강화막이 형성된 반도체 기판을 상기 상부 선택 캐핑막(186a)이 노출되도록 평탄화하여 상기 스트링 콘택 홀(190)을 채우는 방습 강화 구조체(220)를 형성할 수 있다.
도 42를 참조하면, 상기 상부 선택 캐핑막(186a) 이하의 구조물을 패터닝하여 상부 선택라인 구조체(180), 더미 상부 선택 라인 구조체(180d), 워드라인 구조체(170) 및 더미 워드라인 구조체(170d)를 형성할 수 있다. 상기 패터닝은 복수의 마스크를 사용하여 수행될 수 있다.
상기 워드라인 구조체(170)는 제1 워드라인 절연 패턴(171), 제1 워드라인(172), 제2 워드라인 절연패턴(173), 제2 워드라인(174), 제3 워드라인 절연패턴(175), 제3 워드라인(176), 제4 워드라인 절연 패턴(177), 제4 워드라인(178)을 포함할 수 있다. 상기 워드라인 구조체(170) 상에 상부 선택 라인 구조체(180)가 배치될 수 있다. 상기 상부 선택 라인 구조체(180)는 상부 선택 절연 패턴(182), 예비 상부 선택 라인(184p), 예비 상부 선택 캐핑 패턴(186p)을 포함할 수 있다. 상기 상부 선택 절연 패턴(182), 예비 상부 선택라인(184p), 예비 상부 선택 캐핑 패턴(186p)의 측면은 서로 정렬될 수 있다.
상기 워드라인 구조체(170)의 계단형 부분에서, 제1 내지 제4 워드라인 절연 패턴(171,173,175,177)과 상기 제1 내지 제4 워드라인(172,174,176,178)은 각각 서로 정렬될 수 있다. 상기 상부 선택 라인 구조체(180)는 상기 워드 라인 구조체(170)와 상기 계단형 부분에서 연속적으로 계단 형태를 형성할 수 있다.
상기 더미 워드라인 구조체(170d)는 상기 주변회로 영역(B)에서 상기 워드라인 구조체(170)와 같은 수직 구조를 가질 수 있다. 하지만, 상기 더미 워드라인 구조체(170d)는 계단 형상이 아닐 수 있다. 상기 더미 상부 선택 라인 구조체(180d)와 상기 더미 워드라인 구조체(170d)의 측면은 정렬될 수 있다.
또는 실시예 1 내지 4에서 설명한 바와 같이, 소모적 식각 과정에 의해 상기 워드라인 구조체(170)과 상기 더미 워드라인 구조체(170d)의 측면 프로파일은 모두 계단 형태를 가질 수 있다.
도 43를 참조하면, 상기 반도체 기판(100) 상에 제4 층간 절연막(200)이 형성될 수 있다. 상기 예비 상부 선택 캐핑 패턴(186p)이 노출되도록 상기 제4 층간 절연막(200)은 평탄화될 수 있다. 상기 제4 층간 절연막(200)은 실리콘산화막일 수 있다. 상기 제4 층간 절연막(200)의 평탄화 공정시, 상기 셀 어레이 영역(CAR)과 상기 주변회로 영역(B)의 단차가 발생할 수 있다. 상기 더미 워드라인 구조체(170d) 및 상기 더미 상부 선택 라인 구조체(180d)는 더미 패턴으로 작용하여 디싱현상이 없이 상기 주변회로 영역(B)과 상기 셀 어레이 영역(CAR)에서 상기 제4 층간 절연막(200)의 상부면을 동일하게 유지할 수 있다.
도 44를 참조하면, 상기 예비 상부 선택 캐핑 패턴(186p) 및 상기 예비 상부 선택 라인(184p)을 패터닝하여 제1 방향으로 연장되는 상부 선택 캐핑 패턴(186) 및 상부 선택 라인(184)을 형성할 수 있다. 상기 상부 선택 라인(184)이 형성된 상기 반도체 기판(100) 상에 제 5 층간 절연막(미도시)을 형성하고 상기 상부 선택 캐핑 패턴(186)이 노출되도록 평탄화할 수 있다.
도 27 및 도 44를 참조하면, 상기 제4 층간 절연막(200)을 패터닝하여, 상기 제1 워드라인(172)을 노출하는 제1 워드라인 콘택 홀(미도시), 상기 제2 워드라인(172)을 노출하는 제2 워드라인 콘택 홀(미도시), 상기 제3 워드라인을 노출하는 제3 워드라인 콘택 홀(미도시), 제4 워드라인(178)을 노출하는 제4 워드라인 콘택 홀(378)을 형성할 수 있다. 상기 주변회로 영역(B)에서 상기 하부 배선(164)을 노출하는 상부 배선 콘택 홀(203)을 형성할 수 있다. 상기 제 1 내지 4 워드라인 콘택홀 및 상기 상부 배선 콘택 홀을 채우도록 금속막을 형성할 수 있다. 상기 금속막은 상기 제4 층간 절연막(200)이 노출되도록 평탄화되어, 제1 내지 4 워드라인 콘택 플러그(WLC1~WLC4) 및 상부 배선 콘택 플러그(202)를 형성할 수 있다.
다시 도 28을 참조하면, 제1 내지 4 워드라인 콘택 플러그(WLC1~WLC4)가 형성된 상기 반도체 기판(100)의 전면 상에 방습막(456)을 형성한다. 그리고, 상기 방습막(456)을 패터닝하여 제1 내지 4 워드라인 콘택 플러그(WLC1~WLC4), 상부 선택 활성 패턴(188), 상부 배선 콘택 플러그(202)를 노출시킨다. 그리고 상기 반도체 기판(100)의 전면 상에 상기 비트 도전막(미도시)을 형성할 수 있다. 상기 비트 도전막을 패터닝하여, 상기 셀 어레이 영역(CAR)에 상기 상부 선택 활성 패턴(188) 또는 셀 활성 기둥(192)을 제2 방향으로 연결하는 비트라인(BL)을 형성할 수 있다. 또한, 상기 주변회로 영역(B)에 상기 상부 배선 콘택 플러그(202)를 연결하는 상부 패드(203)을 형성할 수 있다.
상기 비트라인(BL)이 형성된 상기 반도체 기판(100) 상에 제6 층간 절연막(230)을 형성할 수 있다. 상기 제6 층간 절연막(230) 및 상기 상부 선택 캐핑 패턴(186)을 패터닝하여 상부 선택 콘택홀(미도시)을 형성할 수 있다. 또한, 상기 스트링 콘택홀을 채우도록 금속막을 형성하고, 평탄화하여 상부 선택 콘택 플러그(204)를 형성할 수 있다. 상기 상부 선택 콘택 플러그(204)는 상부 배선(212)으로 연결될 수 있다.
<실시예 6>
도 45는 본 발명의 실시예 6에 따른 반도체 장치의 구체적인 평면도이다.
도 45를 참조하면, 더미 워드라인 구조체(170d), 더미 하부 선택 라인(152d) 및 방습 강화 구조체(220)가 도 45에 개시된 평면도처럼 셀 어레이 영역(CAR)을 둘러싸는 복수개의 바(bar) 형태를 가질 수 있다. 도 45의 반도체 장치를 III-III'선으로 자른 단면도는 도 28과 동일할 수 있다. 그외의 구성은 실시예 6과 동일/유사할 수 있다.
도 46은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다.
도 46을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 47은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다.
도 47을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
한편, 3차원 플래시 메모리 소자를 구현하기 위해, 수직형 반도체 기둥들을 활성 영역으로 사용하는 기술들은 "반도체기억장치 및 그 제조 방법"이라는 제목의 일본 특허출원공개번호 평6-338602, "Nonvolatile semiconductor memory device and manufacturing method thereof"이라는 제목의 미국특허공개번호 US20070252201, Y. Fukuzumi 등이 쓴 "Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory"라는 제목의 논문 (Electron Devices Meeting, 2007. IEDM 2007. IEEE International, pp. 449-452), 그리고 H.　Tanaka 등이 쓴 "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory"라는 제목의 논문(VLSI Technology, 2007 IEEE Symposium on, pp. 14-15) 등에서 설명되었다. 설명의 간결함을 위해, 상기 공개 특허 및 논문들 각각에 개시된 내용들은 여기에서 중복적으로 설명하지 않는다. 하지만, 상기 공개 특허 및 논문들 각각에 개시된 내용들은 본 발명에 포함된다.

Claims (10)

  1. 셀 어레이 영역과 상기 셀 어레이 영역을 둘러싸는 더미 패턴 영역을 포함하는 기판;
    상기 셀 어레이 영역에서 상기 기판으로부터 수직으로 신장되는 복수의 셀 활성 기둥들, 및 상기 셀 활성 기둥들의 측면과 마주하는 측면을 갖고 상기 기판 상에 교대로 적층되는 복수 층의 셀 게이트 패턴들과 셀 게이트 층간절연 패턴들을 포함하는 셀 구조체; 및
    상기 더미 패턴 영역에서 상기 기판 상에 배치되는 방습 구조체를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 방습 구조체는 상기 활성 기둥과 동일한 높이를 가지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 방습 구조체는 상기 셀 어레이 영역을 둘러싸는 폐곡선 형태를 가지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 방습 구조체는 교대로 적층되는 복수층의 더미 희생 패턴들과 더미 층간절연 패턴들 또는 교대로 적층되는 복수층의 더미 게이트 패턴들과 더미 층간절연 패턴들을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 더미 희생 패턴들과 상기 더미 층간절연 패턴들의 단부들 또는 상기 더미 게이트 패턴들과 상기 더미 층간절연 패턴들의 단부들은 계단 형태를 이루는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 방습 구조체는 상기 더미 희생 패턴들과 상기 더미 층간절연 패턴들을 관통하거나 또는 상기 더미 게이트 패턴들과 상기 더미 층간절연 패턴들을 관통하는 방습 강화 구조체를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 더미 희생 패턴과 상기 방습 강화 구조체는 동일한 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 방습 구조체는, 상기 방습 강화 구조체와 상기 더미 희생 패턴 사이 그리고 상기 방습 강화 구조체와 상기 더미 층간절연 패턴 사이에 개재되며 상기 기판과 접하는 더미 활성 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 방습 강화 구조체는 상기 더미 활성 패턴보다 낮은 높이를 가지며,
    상기 방습 구조체는, 상기 방습 강화 구조체 상에 배치되며 상기 더미 활성 패턴의 상부면과 같은 높이의 상부면을 가지는 보호 절연 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 셀 구조체와 상기 방습 구조체 사이를 채우는 외부 층간절연막;
    상기 셀 구조체와 상기 방습구조체 및 상기 외부 층간절연막의 상부를 덮는 방습막을 더 포함하는 것을 특징으로 하는 반도체 장치.
KR1020100007505A 2008-10-09 2010-01-27 반도체 장치 및 그 제조 방법 KR101595486B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100007505A KR101595486B1 (ko) 2010-01-27 2010-01-27 반도체 장치 및 그 제조 방법
US13/014,188 US8395206B2 (en) 2008-10-09 2011-01-26 Semiconductor device and method of fabricating the same
US13/759,584 US8652921B2 (en) 2008-10-09 2013-02-05 Semiconductor device having a damp-proof structure and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100007505A KR101595486B1 (ko) 2010-01-27 2010-01-27 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110087870A KR20110087870A (ko) 2011-08-03
KR101595486B1 true KR101595486B1 (ko) 2016-02-18

Family

ID=44926565

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100007505A KR101595486B1 (ko) 2008-10-09 2010-01-27 반도체 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101595486B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
US8653844B2 (en) * 2011-03-07 2014-02-18 Xilinx, Inc. Calibrating device performance within an integrated circuit
KR102031182B1 (ko) * 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US9595533B2 (en) * 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
KR102150969B1 (ko) * 2013-12-05 2020-10-26 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102302092B1 (ko) * 2014-04-17 2021-09-15 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102307487B1 (ko) * 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102234273B1 (ko) * 2014-07-02 2021-04-02 삼성전자주식회사 반도체 메모리 장치
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102398666B1 (ko) * 2015-08-19 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
KR102453709B1 (ko) * 2015-10-29 2022-10-12 삼성전자주식회사 수직형 메모리 장치
US10636806B2 (en) 2016-05-23 2020-04-28 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102607833B1 (ko) 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10396090B2 (en) 2016-05-23 2019-08-27 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20230369100A1 (en) * 2022-05-12 2023-11-16 Macronix International Co., Ltd. 3d memory structure and method of forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070252201A1 (en) 2006-03-27 2007-11-01 Masaru Kito Nonvolatile semiconductor memory device and manufacturing method thereof
US20080157092A1 (en) 2006-12-22 2008-07-03 Fumitaka Arai Nonvolatile semiconductor memory

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157067A (en) * 1999-01-04 2000-12-05 International Business Machines Corporation Metal oxide semiconductor capacitor utilizing dummy lithographic patterns

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070252201A1 (en) 2006-03-27 2007-11-01 Masaru Kito Nonvolatile semiconductor memory device and manufacturing method thereof
US20080157092A1 (en) 2006-12-22 2008-07-03 Fumitaka Arai Nonvolatile semiconductor memory

Also Published As

Publication number Publication date
KR20110087870A (ko) 2011-08-03

Similar Documents

Publication Publication Date Title
KR101595486B1 (ko) 반도체 장치 및 그 제조 방법
US8652921B2 (en) Semiconductor device having a damp-proof structure and method of fabricating the same
KR101502585B1 (ko) 수직형 반도체 장치 및 그 형성 방법
US9240419B2 (en) Three-dimensional semiconductor devices and methods of fabricating the same
KR101749056B1 (ko) 3차원 반도체 장치
US9378977B2 (en) Non-volatile memory devices and methods of fabricating the same
US8796091B2 (en) Three-dimensional semiconductor memory devices
US8969162B2 (en) Three-dimensional semiconductor device and method for fabricating the same
US8592912B2 (en) Semiconductor device and method of fabricating the same
KR101763420B1 (ko) 3차원 반도체 기억 소자 및 그 제조 방법
US9184302B2 (en) Three dimensional semiconductor memory device and method of manufacturing the same
US11502097B2 (en) Integrated circuit device and method of manufacturing the same
US20200105782A1 (en) Vertical channel structure and memory device
KR20100052597A (ko) 수직형 반도체 장치
KR20110068590A (ko) 반도체 장치 및 그 제조 방법
KR20110010045A (ko) 메모리 반도체 장치, 그 제조 방법 및 동작 방법
US11417675B2 (en) Three-dimensional semiconductor memory devices
KR101826217B1 (ko) 3차원 반도체 기억 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right