KR102333173B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 셀 어레이 영역, 주변 회로 영역, 및 이들 사이의 스트레스 완화 영역을 포함하는 기판, 상기 셀 어레이 영역 상에 제공되는 메모리 구조체, 상기 주변 회로 영역 상에 제공되는 주변 구조체, 상기 기판 상에 제공되어 상기 메모리 구조체의 적어도 일부 및 상기 주변 구조체를 덮는 제1 층간 절연막, 및 상기 스트레스 완화 영역 상의 상기 제1 층간 절연막 내에 제공되는 스트레스 완화 구조체를 포함한다.

Description

반도체 장치 {Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 메모리 장치에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 장치는 셀 어레이 영역, 주변 회로 영역, 및 이들 사이의 스트레스 완화 영역을 포함하는 기판; 상기 셀 어레이 영역 상에 제공되는 메모리 구조체; 상기 주변 회로 영역 상에 제공되는 주변 구조체; 상기 기판 상에 제공되어, 상기 메모리 구조체의 적어도 일부 및 상기 주변 구조체를 덮는 제1 층간 절연막; 및 상기 스트레스 완화 영역 상의 상기 제1 층간 절연막 내에 제공되는 스트레스 완화 구조체를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 서로 이격하는 한 쌍의 셀 어레이 영역들 및 이들 사이의 스트레스 완화 영역을 포함하는 기판; 상기 셀 어레이 영역들 상에 각각 제공되는 한 쌍의 메모리 구조체들; 상기 메모리 구조체들을 적어도 부분적으로 덮는 층간 절연막; 및 상기 스트레스 완화 영역 상의 상기 층간 절연막 내에 제공되는 스트레스 완화 구조체를 포함할 수 있다.
본 발명의 실시예들에 따르면, 스트레스 완화 영역이 셀 어레이 영역과 주변 회로 영역 사이 또는 셀 어레이 영역들 사이에 제공될 수 있다. 스트레스 완화 영역 상의 제1 층간 절연막 내에는 스트레스 완화 구조체가 제공될 수 있다. 스트레스 완화 구조체는 셀 어레이 영역과 주변 회로 영역 사이 또는 셀 어레이 영역들과 사이의 스트레스를 완화할 수 있는 물질을 포함할 수 있다. 이에 따라, 셀 어레이 영역과 주변 회로 영역 사이 또는 셀 어레이 영역들 사이의 스트레스가 완화될 수 있다.
본 발명의 몇몇 실시예들에 따르면, 스트레스 완화 영역은 제1 층간 절연막보다 낮은 유전율을 갖는 물질을 포함할 수 있다. 이에 따라, 스트레스 완화 영역 내에 제공되는 주변 콘택 플러그들 사이의 기생 캐패시턴스가 작아질 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 예를 들어, 본 발명의 실시예들에 따른 반도체 장치는 3차원 메모리 장치일 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 장치의 단면도들이다.
도 4는 도 3b의 'B' 부분의 확대도이다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따른 반도체 장치의 단면도들이다.
도 6a 내지 6d는 본 발명의 실시예들에 따른 반도체 장치의 평면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 반도체 장치의 단면도들이다.
도 10은 도 9b의 'D' 부분의 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 예를 들어, 본 발명의 실시예들에 따른 반도체 장치는 3차원 메모리 장치일 수 있다.
도 1을 참조하면, 반도체 장치는 셀 어레이 영역(CR) 및 주변 회로 영역(PR)을 포함할 수 있다. 평면적 관점에서, 주변 회로 영역(PR)은 셀 어레이 영역(CR)의 주변에 위치할 수 있다. 예를 들어, 평면적 관점에서, 주변 회로 영역(PR)은 셀 어레이 영역(CR)을 둘러쌀 수 있다.
셀 어레이 영역(CR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치될 수 있다. 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들에 전기적으로 연결된 복수 개의 워드라인들 및 비트라인들을 포함할 수 있다.
주변 회로 영역은 로우 디코더 영역(미도시), 페이지 버퍼 영역(미도시), 칼럼 디코더 영역(미도시), 및 제어 회로 영역(미도시)을 포함할 수 있다.
상기 로우 디코더 영역에는 상기 메모리 셀 어레이의 상기 워드라인들을 선택하는 로우 디코더가 배치될 수 있다. 상기 로우 디코더는 어드레스 정보에 따라 상기 메모리 셀 어레이의 상기 워드라인들 중 하나를 선택할 수 있으며, 상기 제어 회로 영역에 배치된 제어 회로의 제어 신호에 응답하여 워드라인 전압을 상기 선택된 워드라인 및 비선택된 워드라인들에 각각 제공할 수 있다.
상기 페이지 버퍼 영역에는 상기 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 상기 페이지 버퍼는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 상기 페이지 버퍼는, 프로그램 동작 모드 시 기입 드라이버(write driver) 회로로 동작할 수 있으며, 읽기 동작 모드 시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
상기 칼럼 디코더 영역에는 상기 메모리 셀 어레이의 상기 비트라인들과 연결되는 칼럼 디코더가 배치될 수 있다. 상기 칼럼 디코더는 상기 페이지 버퍼와 외부 장치(예를 들어, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
스트레스 완화 영역(SR)이 셀 어레이 영역(CR)과 주변 회로 영역(PR) 사이에 제공될 수 있다.
평면적 관점에서, 셀 어레이 영역(CR)은 사각형의 형상을 가질 수 있다. 스트레스 완화 영역(SR)은 셀 어레이 영역(CR)의 적어도 일 변과 주변 회로 영역(PR) 사이에 배치될 수 있다. 일 실시예에 따르면, 도 1에 도시된 바와 같이, 스트레스 완화 영역(SR)은 평면적 관점에서 일 방향으로 연장되는 라인 형태를 가질 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 예를 들어, 도 2는 도 1의 'A' 부분에 해당하는 평면도일 수 있다. 도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 장치의 단면도들이다. 구체적으로, 도 3a는 도 2의 I-I' 선에 따른 단면도이고, 도 3b는 도 2의 II-II' 선에 따른 단면도이다. 도 4는 도 3b의 'B' 부분의 확대도이다.
도 2, 도 3a, 도 3b, 및 도 4를 참조하면, 기판(100)은 셀 어레이 영역(CR), 주변 회로 영역(PR), 및 스트레스 완화 영역(SR)을 포함할 수 있다. 셀 어레이 영역(CR)과 주변 회로 영역(PR)은 제1 방향(D1)으로 서로 이격할 수 있다. 스트레스 완화 영역(SR)은 셀 어레이 영역(CR)과 주변 회로 영역(PR) 사이에 위치할 수 있다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 단결정 실리콘막, 단결정 게르마늄막, 실리콘 게르마늄막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘막, 또는 절연막 상에 형성된 다결정 반도체막을 포함할 수 있다. 예를 들어, 기판(100)은 제1 도전형(예를 들어, p형)을 갖는 실리콘 웨이퍼일 수 있다.
주변 회로 영역(PR) 상에, 주변 구조체(10)가 제공될 수 있다. 도 1을 참조하여 설명한 것처럼, 주변 구조체(10)는 메모리 셀들에 데이터를 기입 및 판독하기 위한 로우 디코더, 칼럼 디코더, 페이지 버퍼, 및/또는 제어 회로들을 포함할 수 있다.
주변 구조체(10)는 주변 회로 영역(PR) 상에 배치되는 주변 트랜지스터들(PTR)을 포함할 수 있다. 주변 트랜지스터들(PTR)의 각각은 소자 분리막(101)에 의해 주변 회로 영역(PR) 내에 정의된 활성 영역 내에 배치될 수 있다. 예를 들어, 주변 트랜지스터들(PTR)의 각각은 상기 활성 영역 상에 배치된 게이트 스택(GS), 게이트 스택(GS)의 양 측벽들 상의 스페이서들(SP), 및 게이트 스택(GS)의 양측의 활성 영역 내의 소스/드레인 영역들(SD)을 포함할 수 있다. 게이트 스택(GS)은 활성 영역 상에 차례로 적층된 게이트 절연 패턴(11), 게이트 패턴(12), 및 마스크 패턴(13)을 포함할 수 있다.
셀 어레이 영역(CR) 상에, 메모리 구조체(20)가 배치될 수 있다. 메모리 구조체(20)는 후술할 적층 구조체(ST) 및 수직 구조체들(VS)을 포함할 수 있다.
셀 어레이 영역(CR) 상에, 적층 구조체(ST)가 제공될 수 있다. 적층 구조체(ST)는 교대로 그리고 반복적으로 적층된 도전 패턴들(110) 및 절연 패턴들(120)을 포함할 수 있다.
적층 구조체(ST)는 셀 어레이 영역(CR) 상에서 제1 방향(D1)으로 연장될 수 있으나, 스트레스 완화 영역(SR) 및 주변 회로 영역(PR) 상으로는 연장되지 않을 수 있다. 적층 구조체(ST)는 주변 회로 영역(PR)에 인접하여 계단식 구조를 가질 수 있다. 상기 계단식 구조는 주변 회로 영역(PR)에 가까울수록 내려가는 구조일 수 있다. 이에 따라, 평면적 관점에서, 최상층의 도전 패턴(110)를 제외한 나머지 도전 패턴들(110)의 각각은 그 바로 위의 도전 패턴(110)에 의해 노출되는 패드부를 포함할 수 있다. 도시되지는 않았으나, 적층 구조체(ST)는 복수 개로 제공될 수 있으며, 복수 개의 적층 구조체들(ST)은 제1 방향(D1)에 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다.
도전 패턴들(110) 중 최하부에 배치된 도전 패턴(110)은 접지 선택 라인일 수 있고, 도전 패턴들(110) 중 최상부에 배치된 도전 패턴(110)은 스트링 선택 라인일 수 있으며, 접지 선택 라인 및 스트링 선택 라인 사이에 배치된 도전 패턴들(110)은 워드 라인들일 수 있다. 도전 패턴들(110)은 도전성 물질을 포함할 수 있다. 예를 들어, 도전 패턴들(110)은 금속(예를 들어, W, Al, Ti, Ta, Co, 또는 Cu) 및/또는 금속 질화물(TiN, TaN, 또는 WN)을 포함할 수 있다.
절연 패턴들(120)은 절연 물질을 포함할 수 있다. 예를 들어, 절연 패턴들(120)은 실리콘 산화물을 포함할 수 있다.
적층 구조체(ST)와 기판(100) 사이에 버퍼 절연막(105)이 제공될 수 있다. 버퍼 절연막(105)의 두께는 절연 패턴(120)의 두께보다 얇을 수 있다. 예를 들어, 버퍼 절연막(105)은 실리콘 산화물을 포함할 수 있다.
적층 구조체(ST)의 상부 내에 분리 절연막(130)이 제공될 수 있다. 분리 절연막(130)은 적층 구조체(ST)에 포함된 최상층의 도전 패턴(110)을 제2 방향(D2)으로 분리시킬 수 있다. 분리 절연막(130)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
적층 구조체(ST)의 제2 방향(D2)으로 대향하는 양 측의 기판(100) 내에 공통 소스 영역들(CSR)이 각각 제공될 수 있다. 예를 들어, 제2 방향(D2)으로 서로 이격하는 복수 개의 적층 구조체들(ST) 사이의 기판(100) 내에 공통 소스 영역들(CSR)이 제공될 수 있다. 공통 소스 영역들(CSR)의 각각은 제1 방향(D1)을 따라 연장될 수 있으나, 주변 회로 영역(PR) 상으로는 연장되지 않을 수 있다. 공통 소스 영역들(CSR)은 제1 도전형과 다른 제2 도전형(예를 들어, n형)의 불순물로 도핑된 영역들일 수 있다.
공통 소스 영역들(CSR) 상에, 공통 소스 플러그들(CSPLG)이 제공될 수 있다. 공통 소스 플러그들(CSPLG)은 공통 소스 영역들(CSR)에 각각 접속될 수 있다. 공통 소스 플러그들(CSPLG)의 각각은 제1 방향(D1)을 따라 연장될 수 있다. 공통 소스 플러그들(CSPLG)은, 예를 들어, 금속(예를 들어, W, Cu, Al, Ti, 또는 Ta)을 포함할 수 있다.
공통 소스 플러그들(CSPLG)의 각각과 적층 구조체(ST) 사이에 절연 스페이서들(CSP)이 제공될 수 있다. 절연 스페이서들(CSP)을, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
셀 어레이 영역(CR) 상에 수직 구조체들(VS)이 제공될 수 있다. 수직 구조체들(VS)의 각각은 적층 구조체(ST) 및 버퍼 절연막(105)을 차례로 관통할 수 있다.
평면적 관점에서, 수직 구조체들(VS)은 일 방향으로 배열되거나, 혹은 지그재그 형태로 배열될 수 있다. 몇몇 실시예들에 따르면, 도 2에 도시된 바와 같이, 수직 구조체들(VS)은 제1 방향(D1)으로 연장되는 9개의 열들을 따라 배치될 수 있다. 이러한 실시예에서, 5번째 열에 포함된 수직 구조체들(VS)은 후술할 비트 라인(BL)에 연결되지 않을 수 있으며, 그 외의 열들에 포함된 수직 구조체들(VS)은 비트 라인(BL)에 연결될 수 있다.
수직 구조체들(VS)의 각각은 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 매립 절연 패턴(VI), 수직 절연 패턴(VP), 하부 게이트 절연막(LGI), 및 도전 패드(CP)를 포함할 수 있다.
하부 반도체 패턴(LSP)은 수직 구조체(VS)의 하부에 제공되어, 기판(100)에 접할 수 있다. 하부 반도체 패턴(LSP)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 연장되는 필라 형태를 가질 수 있다. 하부 반도체 패턴(LSP)은 기판(100)의 상면에 형성된 리세스 영역(100r)을 채울 수 있으며, 최하층의 도전 패턴(110)을 관통할 수 있다. 하부 반도체 패턴(LSP)의 상면의 레벨은 최하층의 절연 패턴(120)의 하면의 레벨보다 높을 수 있고, 최하층의 절연 패턴(120)의 상면의 레벨보다는 낮을 수 있다. 하부 반도체 패턴(LSP)은 기판(100)을 시드(seed)로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth)된 실리콘을 포함할 수 있다. 하부 반도체 패턴(LSP)은 기판(100)과 동일한 도전형을 가질 수 있다.
하부 게이트 절연막(LGI)은 하부 반도체 패턴(LSP)과 최하층의 도전 패턴(110) 사이에 제공될 수 있다. 하부 게이트 절연막(LGI)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP) 상에 배치될 수 있다. 상부 반도체 패턴(USP) 제3 방향(D3)으로 연장될 수 있다. 상부 반도체 패턴(USP)의 하부는 하부 반도체 패턴(LSP)에 전기적으로 연결될 수 있고, 상부 반도체 패턴(USP)의 상부는 후술할 비트 라인(BL)에 전기적으로 연결될 수 있다.
상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 최상면보다 낮은 레벨에 위치할 수 있다.
몇몇 실시예들에 따르면, 도 4에 도시된 바와 같이, 상부 반도체 패턴(USP)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 제1 반도체 패턴(SP1)의 일부는 하부 반도체 패턴(LSP)의 내부로 삽입될 수 있다. 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)의 내벽 및 하부 반도체 패턴(LSP)의 상면과 접촉될 수 있다. 이에 따라, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다.
상부 반도체 패턴(USP)은 기판(100)과 동일한 도전형을 갖거나, 혹은 언도프트 상태일 수 있다. 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge), 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다.
도전 패드(CP)는 상부 반도체 패턴(USP)의 상에 배치될 수 있다. 도전 패드(CP)는 불순물이 도핑된 반도체 물질 또는 금속을 포함할 수 있다.
수직 절연 패턴(VP)은 상부 반도체 패턴(USP)과 도전 패턴들(110) 사이에 배치될 수 있다. 수직 절연 패턴(VP)은 도전 패턴들(110)에 인접한 블로킹 절연막(미도시), 상부 반도체 패턴(USP)에 인접한 터널 절연막(미도시), 및 이들 사이의 전하 저장막(미도시)을 포함할 수 있다. 터널 절연막은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장막은, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘-풍부 질화물(Si-rich nitride), 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막, 또는 박층화된 트랩막(laminated trap layer)을 포함할 수 있다. 블록킹 절연막은, 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다.
수직 구조체들(VS)과 도전 패턴들(110) 사이에 수평 절연 패턴들(112)이 제공될 수 있다. 수평 절연 패턴들(112)의 각각은 도전 패턴(110)의 상면 및 하면 상으로 연장될 수 있다. 수평 절연 패턴들(112)은, 예를 들어, 실리콘 산화물, 금속 산화물, 또는 금속 질화물을 포함할 수 있다.
적층 구조체(ST)의 상기 계단식 구조 상에, 더미 수직 구조체들(DVS)이 배치될 수 있다. 더미 수직 구조체들(DVS)은 수직 구조체들(VS)과 실질적으로 동일한 구조를 가질 수 있다. 더미 수직 구조체들(DVS)은 도전 패턴들(110)의 단부들을 관통할 수 있다.
기판(100) 상에, 주변 구조체(10) 및 메모리 구조체(20)의 적어도 일부를 덮는 제1 층간 절연막(140)이 제공될 수 있다. 예를 들어, 제1 층간 절연막(140)은 적층 구조체(ST)의 상기 계단식 구조 및 주변 구조체(10)를 덮을 수 있다. 제1 층간 절연막(140)의 상면의 레벨은 적층 구조체(ST)의 상면의 레벨과 실질적으로 동일할 수 있다. 제1 층간 절연막(140)은 실리콘 산화물을 포함할 수 있다. 제1 층간 절연막(140)의 유전율(dielectric constant)은 약 3.9 내지 5일 수 있다. 예를 들어, 제1 층간 절연막(140)은 플라즈마 인핸스드 화학 기상 증착(plasma-enhanced chemical vapor deposition) 공정을 이용하여 형성된 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS)를 포함할 수 있다.
스트레스 완화 영역(SR) 상에, 스트레스 완화 구조체(30)가 제공될 수 있다. 스트레스 완화 구조체(30)는 적층 구조체(ST)와 주변 구조체(10) 사이에 배치될 수 있다. 스트레스 완화 구조체(30)는 제1 층간 절연막(140) 내에 배치될 수 있다. 몇몇 실시예들에 따르면, 스트레스 완화 구조체(30)는 제1 층간 절연막(140)을 관통할 수 있다. 예를 들어, 도 3a에 도시된 바와 같이, 스트레스 완화 구조체(30)의 하면의 레벨은 제1 층간 절연막(140)의 하면의 레벨과 실질적으로 동일할 수 있고, 스트레스 완화 구조체(30)의 상면의 레벨은 제1 층간 절연막(140)의 상면의 레벨과 실질적으로 동일할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
스트레스 완화 구조체(30)는 제1 층간 절연막(140)과 다른 절연 물질을 포함할 수 있다. 구체적으로, 스트레스 완화 구조체(30)는 셀 어레이 영역(CR)과 주변 회로 영역(PR) 사이의 스트레스를 완화할 수 있는 물질을 포함할 수 있다.
일 실시예에 따르면, 스트레스 완화 구조체(30)는 제1 층간 절연막(140)보다 낮은 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 스트레스 완화 구조체(30)는 불소가 도핑된 실리콘 산화물, 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 폴리이미드(polyimide), 폴리노보넨(polynorbornene), 벤조사이클로부텐(benzocyclobutene), 폴리테트라 플루오로에틸렌(polytetrafluoroethylene; PTFE), 하이드로겐실세스퀴옥산(hydrogen silsesquioxane; HSQ), 또는 메틸실세스퀴옥산(methylsilsesquioxane; MSQ)을 포함할 수 있다. 다른 실시예에 따르면, 스트레스 완화 구조체(30)는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
제1 층간 절연막(140) 상에 제2 층간 절연막(142)이 제공될 수 있다. 제2 층간 절연막(142)은 셀 어레이 영역(CR), 스트레스 완화 영역(SR), 및 주변 회로 영역(PR) 상으로 연장되어 메모리 구조체(20), 공통 소스 플러그들(CSPLG), 스트레스 완화 구조체(30), 및 제1 층간 절연막(140)을 덮을 수 있다. 제2 층간 절연막(142)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
셀 어레이 영역(CR) 상에 콘택 플러그들(PLG) 및 셀 콘택 플러그들(CPLG)이 제공될 수 있다. 콘택 플러그들(PLG)은 제2 층간 절연막(142)을 관통하여 수직 구조체들(VS)에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)은 제1 및 제2 층간 절연막들(140, 142)을 관통하여 도전 패턴들(110)에 각각 접속될 수 있다.
주변 회로 영역(PR) 상에 주변 콘택 플러그들(PPLG)이 제공될 수 있다. 주변 콘택 플러그들(PPLG)은 제1 및 제2 층간 절연막들(140, 142)을 관통하여 주변 트랜지스터들(PTR)에 접속될 수 있다. 예를 들어, 주변 콘택 플러그들(PPLG)은 소스/드레인 영역들(SD) 및/또는 게이트 스택들(GS)에 접속될 수 있다.
셀 어레이 영역(CR) 상의 제2 층간 절연막(142) 상에 서브 비트 라인들(SBL)이 제공될 수 있다. 서브 비트 라인들(SBL)의 각각은 한 쌍의 콘택 플러그들(PLG)에 접속될 수 있다. 예를 들어, 서브 비트 라인들(SBL)의 각각은 분리 절연막(130)을 사이에 두고 인접하는 한 쌍의 수직 구조체들(VS) 혹은 공통 소스 플러그(CSPLG)를 사이에 두고 인접하는 한 쌍의 수직 구조체들(VS)에 전기적으로 연결될 수 있다.
셀 어레이 영역(CR) 상의 제2 층간 절연막(142) 상에 연결 배선들(CL)이 제공될 수 있다. 연결 배선들(CL)은 셀 콘택 플러그들(CPLG)에 접속될 수 있다.
주변 회로 영역(PR) 상의 제2 층간 절연막(142) 상에 주변 회로 배선들(PCL)이 제공될 수 있다. 주변 회로 배선들(PCL)은 주변 콘택 플러그들(PPLG)에 접속될 수 있다.
제3 층간 절연막(144)이 제2 층간 절연막(142) 상에 제공될 수 있다. 제3 층간 절연막(144)은 서브 비트 라인들(SBL), 연결 배선들(CL), 및 주변 회로 배선들(PCL)을 덮을 수 있다. 제3 층간 절연막(144)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
제3 층간 절연막(144) 상에 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 연장될 수 있으며, 비트라인 콘택 플러그(BPLG)를 통해 서브 비트 라인들(SBL)에 접속될 수 있다.
본 발명의 실시예들에 따르면, 스트레스 완화 영역(SR)이 셀 어레이 영역(CR)과 주변 회로 영역(PR) 사이에 제공될 수 있다. 스트레스 완화 영역(SR) 상의 제1 층간 절연막(140) 내에는 스트레스 완화 구조체(30)가 제공될 수 있다. 스트레스 완화 구조체(30)는 셀 어레이 영역(CR)과 주변 회로 영역(PR) 사이의 스트레스를 완화할 수 있는 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 셀 어레이 영역(CR)과 주변 회로 영역(PR) 사이의 스트레스가 완화될 수 있다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따른 반도체 장치의 단면도들이다. 구체적으로, 도 5a 내지 도 5c의 각각은 도 2의 I-I'선에 따른 단면도일 수 있다. 도 2, 도 3a, 도 3b, 및 도 4를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있으며, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 이하에서는, 스트레스 완화 구조체의 단면적 형상의 변형예들에 대하여 중점적으로 설명한다.
도 5a를 참조하면, 스트레스 완화 영역(SR) 상에, 스트레스 완화 구조체(30)가 제공될 수 있다. 스트레스 완화 구조체(30)는 제1 층간 절연막(140) 내에 배치될 수 있다. 스트레스 완화 구조체(30)는 제1 층간 절연막(140)을 관통할 수 있으며, 스트레스 완화 구조체(30)의 하부는 기판(100) 내로 삽입될 수 있다. 이에 따라, 스트레스 완화 구조체(30)의 하면은 제1 층간 절연막(140)의 하면보다 낮은 레벨에 위치할 수 있다.
도 5b를 참조하면, 스트레스 완화 영역(SR) 상에, 스트레스 완화 구조체(30)가 제공될 수 있다. 스트레스 완화 구조체(30)는 제1 층간 절연막(140) 내에 배치될 수 있다. 스트레스 완화 구조체(30)의 하면은 제1 층간 절연막(140)의 하면보다 높은 레벨에 위치할 수 있다. 즉, 스트레스 완화 구조체(30)는 제1 층간 절연막(140)을 완전히 관통하지 않고 부분적으로 관통할 수 있다.
도 5c를 참조하면, 스트레스 완화 영역(SR) 상에, 스트레스 완화 구조체(30)가 제공될 수 있다. 스트레스 완화 구조체(30)는 제1 및 제2 층간 절연막들(140, 142) 내에 배치될 수 있다. 스트레스 완화 구조체(30)는 제2 층간 절연막(142)을 관통할 수 있다. 예를 들어, 스트레스 완화 구조체(30)의 상면의 레벨은 제2 층간 절연막(142)의 상면의 레벨과 실질적으로 동일할 수 있다.
도 6a 내지 6d는 본 발명의 실시예들에 따른 반도체 장치의 평면도들이다. 이하에서는, 스트레스 완화 구조체의 평면적 형상의 변형예들에 대하여 중점적으로 설명한다. 도 6a 내지 도 6d의 'A' 부분은 도 2, 도 3a, 도 3b, 도 4, 및/또는 도 5a 내지 도 5c를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
도 6a 내지 도 6c를 참조하면, 평면적 관점에서, 셀 어레이 영역(CR)은 사각형의 형상을 가질 수 있다. 스트레스 완화 영역(SR)은 셀 어레이 영역(CR)의 적어도 일 변과 주변 회로 영역(PR) 사이에 배치될 수 있다.
도 6a를 참조하면, 복수 개의 스트레스 완화 영역들(SR)이 제공될 수 있다. 스트레스 완화 영역들(SR)은 셀 어레이 영역(CR)의 변들과 주변 회로 영역(PR) 사이에 배치될 수 있다. 평면적 관점에서, 스트레스 완화 영역들(SR)의 각각은 라인 형태를 가질 수 있다.
몇몇 실시예들에 따르면, 도 6a에 도시된 바와 같이, 스트레스 완화 영역들(SR)은 셀 어레이 영역(CR)의 서로 대향하는 변들과 주변 회로 영역(PR) 사이에 배치될 수 있다. 하지만, 다른 실시예들에 따르면, 도 6a에 도시된 바와 달리, 스트레스 완화 영역들(SR)은 셀 어레이 영역(CR)의 서로 연결되는 변들과 주변 회로 영역(PR) 사이에 배치될 수 있다.
도 6b를 참조하면, 평면적 관점에서, 스트레스 완화 영역(SR)은 셀 어레이 영역(CR)을 둘러싸도록 제공될 수 있다. 평면적 관점에서, 셀 어레이 영역(CR)과 주변 회로 영역(PR)은 스트레스 완화 영역(SR)에 의해 분리될 수 있다.
도 6c를 참조하면, 복수 개의 스트레스 완화 영역들(SR)이 제공될 수 있다. 스트레스 완화 영역들(SR)은 셀 어레이 영역(CR)의 적어도 일 변을 따라 배치될 수 있으며, 서로 이격될 수 있다.
몇몇 실시예들에 따르면, 도 6c에 도시된 바와 같이, 스트레스 완화 영역들(SR)이 셀 어레이 영역(CR)의 하나의 변을 따라 배치될 수 있다. 하지만, 다른 실시예들에 따르면, 도 6c에 도시된 바와 달리, 스트레스 완화 영역들(SR)은 셀 어레이 영역(CR)의 복수 개의 변들을 따라 배치될 수 있다.
도 6d를 참조하면, 복수 개의 스트레스 완화 영역들(SR)이 제공될 수 있다. 스트레스 완화 영역들(SR)은 셀 어레이 영역(CR)의 모든 변들을 따라 배치될 수 있으며, 서로 이격될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 예를 들어, 본 발명의 실시예들에 따른 반도체 장치는 3차원 메모리 장치일 수 있다.
도 7을 참조하면, 반도체 장치는 셀 어레이 영역들(CR) 및 스트레스 완화 영역(SR)을 포함할 수 있다. 스트레스 완화 영역(SR)은 셀 어레이 영역들(CR) 사이에 위치할 수 있다.
셀 어레이 영역(CR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치될 수 있다. 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들에 전기적으로 연결된 복수 개의 워드라인들 및 비트라인들을 포함할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 예를 들어, 도 8은 도 7의 'C' 부분에 해당하는 평면도일 수 있다. 도 9a 및 도 9b는 본 발명의 실시예들에 따른 반도체 장치의 단면도들이다. 구체적으로, 도 9a는 도 8의 III-III' 선에 따른 단면도이고, 도 9b는 도 8의 IV-IV' 선에 따른 단면도이다. 도 10은 도 9b의 'D' 부분의 확대도이다. 도 2, 도 3a, 도 3b, 및 도 4를 참조하여 설명한 구성과 실질적으로 동일/유사한 구성에 대하여는 동일/유사한 참조번호가 제공될 수 있으며, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 8, 도 9a, 도 9b, 및 도 10을 참조하면, 기판(200)은 셀 어레이 영역들(CR) 및 스트레스 완화 영역(SR)을 포함할 수 있다. 셀 어레이 영역들(CR)은 제1 방향(D1)으로 서로 이격할 수 있다. 스트레스 완화 영역(SR)은 셀 어레이 영역들(CR) 사이에 위치할 수 있다.
기판(200)은 반도체 기판일 수 있다. 예를 들어, 기판(200)은 단결정 실리콘막, 단결정 게르마늄막, 실리콘 게르마늄막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘막, 또는 절연막 상에 형성된 다결정 반도체막을 포함할 수 있다.
기판(200) 상에 주변 구조체(60)가 제공될 수 있다. 주변 구조체(60)는 메모리 셀들에 데이터를 기입 및 판독하기 위한 로우 디코더, 칼럼 디코더, 페이지 버퍼, 및/또는 제어 회로들을 포함할 수 있다.
주변 구조체(60)는 기판(200) 상에 배치되는 주변 트랜지스터들(PTR)을 포함할 수 있다. 주변 트랜지스터들(PTR)의 각각은 소자 분리막(201)에 의해 주변 회로 영역(PR) 내에 정의된 활성 영역 내에 배치될 수 있다. 주변 트랜지스터들(PTR)은 도 2, 도 3a, 도 3b, 및 도 4를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
주변 구조체(60)를 덮는 하부 절연막(LIL)이 제공될 수 있다. 하부 절연막(LIL)은 다층 구조를 가질 수 있다. 하부 절연막(LIL)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
하부 절연막(LIL) 내에 하부 배선들(LCL) 및 하부 플러그들(LPLG)이 제공되어 주변 트랜지스터들(PTR)에 접속될 수 있다.
셀 어레이 영역들(CR) 상의 하부 절연막(LIL) 상에, 하부 반도체 막들(LSL)이 각각 제공될 수 있다. 하부 반도체 막들(LSL)은 단결정 실리콘막, 단결정 게르마늄막, 실리콘 게르마늄막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘막, 또는 절연막 상에 형성된 다결정 반도체막을 포함할 수 있다. 하부 반도체 막들(LSL)은 제1 도전형(예를 들어, p형)을 가질 수 있다. 하부 반도체 막들(LSL)은 스트레스 완화 영역(SR) 상의 하부 절연막(LIL) 상에는 제공되지 않을 수 있다.
하부 반도체 막들(LSL) 상에, 메모리 구조체들(70)이 각각 배치될 수 있다. 메모리 구조체들(70)의 각각은 도 2, 도 3a, 도 3b, 및 도 4를 참조하여 설명한 메모리 구조체(20)과 실질적으로 동일할 수 있다. 구체적으로, 메모리 구조체들(70)의 각각은 후술할 적층 구조체(ST) 및 수직 구조체들(VS)을 포함할 수 있다.
하부 반도체 막들(LSL) 상에, 적층 구조체들(ST)이 각각 제공될 수 있다. 적층 구조체들(ST)의 각각은 도 2, 도 3a, 도 3b, 및 도 4를 참조하여 설명한 적층 구조체(ST)와 실질적으로 동일할 수 있다. 적층 구조체들(ST)의 각각은 교대로 그리고 반복적으로 적층된 도전 패턴들(210) 및 절연 패턴들(220)을 포함할 수 있다. 도전 패턴들(210) 및 절연 패턴들(220)은 도 2, 도 3a, 도 3b, 및 도 4를 참조하여 설명한 도전 패턴들(110) 및 절연 패턴들(120)과 실질적으로 동일할 수 있다.
적층 구조체들(ST)의 각각은 스트레스 완화 영역(SR)에 인접하여 계단식 구조를 가질 수 있다. 상기 계단식 구조는 스트레스 완화 영역(SR)에 가까울수록 내려가는 구조일 수 있다.
적층 구조체(ST)와 하부 반도체 막(LSL) 사이에 버퍼 절연막(205)이 제공될 수 있다. 버퍼 절연막(205)의 두께는 절연 패턴(220)의 두께보다 얇을 수 있다. 예를 들어, 버퍼 절연막(205)은 실리콘 산화물을 포함할 수 있다.
적층 구조체(ST)의 상부 내에 분리 절연막(230)이 제공될 수 있다. 분리 절연막(230)은 적층 구조체(ST)에 포함된 최상층의 도전 패턴(210)을 제2 방향(D2)으로 분리시킬 수 있다. 분리 절연막(230)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
적층 구조체들(ST)의 각각의 제2 방향(D2)으로 대향하는 양 측의 하부 반도체 막들(LSL) 내에 공통 소스 영역들(CSR)이 각각 제공될 수 있다. 공통 소스 영역들(CSR) 상에, 공통 소스 플러그들(CSPLG) 및 절연 스페이서들(CSP)이 제공될 수 있다. 공통 소스 영역들(CSR), 공통 소스 플러그들(CSPLG), 및 절연 스페이서들(CSP)은 도 2, 도 3a, 도 3b, 및 도 4를 참조하여 설명한 공통 소스 영역들(CSR), 공통 소스 플러그들(CSPLG), 및 절연 스페이서들(CSP)과 실질적으로 동일할 수 있다.
하부 반도체 막들(LSL) 상에, 수직 구조체들(VS)이 제공될 수 있다. 수직 구조체들(VS)은 하부 반도체 막들(LSL) 상에 배치된다는 점을 제외하고 도 2, 도 3a, 도 3b, 및 도 4를 참조하여 설명한 수직 구조체들(VS)과 실질적으로 동일할 수 있다. 하부 반도체 패턴(LSP)은 하부 반도체 막(LSL)의 상면에 형성된 리세스 영역(LSLr)을 채울 수 있다.
수직 구조체들(VS)과 도전 패턴들(210) 사이에 수평 절연 패턴들(212)이 제공될 수 있다. 수평 절연 패턴들(212)의 각각은 도전 패턴(210)의 상면 및 하면 상으로 연장될 수 있다. 수평 절연 패턴들(212)은, 예를 들어, 실리콘 산화물, 금속 산화물, 또는 금속 질화물을 포함할 수 있다.
적층 구조체들(ST)의 각각의 상기 계단식 구조 상에, 더미 수직 구조체들(DVS)이 배치될 수 있다. 더미 수직 구조체들(DVS)은 수직 구조체들(VS)과 실질적으로 동일한 구조를 가질 수 있다. 더미 수직 구조체들(DVS)은 도전 패턴들(210)의 단부들을 관통할 수 있다.
메모리 구조체들(70)을 적어도 부분적으로 덮는 제1 층간 절연막(240)이 제공될 수 있다. 예를 들어, 제1 층간 절연막(240)은 적층 구조체들(ST)의 계단식 구조들 및 하부 반도체 막들(LSL)을 덮을 수 있다. 제1 층간 절연막(240)은 스트레스 완화 영역(SR) 상으로 연장될 수 있다. 제1 층간 절연막(240)은 실리콘 산화물을 포함할 수 있다. 제1 층간 절연막(240)의 유전율(dielectric constant)은 약 3.9 내지 5일 수 있다.
스트레스 완화 영역(SR) 상의 하부 절연막(LIL) 상에, 스트레스 완화 구조체(80)가 제공될 수 있다. 스트레스 완화 구조체(80)는 적층 구조체들(ST) 사이에 배치될 수 있다. 스트레스 완화 구조체(80)는 제1 층간 절연막(240) 내에 배치될 수 있다.
몇몇 실시예들에 따르면, 스트레스 완화 구조체(80)는 제1 층간 절연막(240)을 관통할 수 있다. 예를 들어, 도 9a에 도시된 바와 같이, 스트레스 완화 구조체(80)의 하면의 레벨은 제1 층간 절연막(240)의 하면의 레벨과 실질적으로 동일할 수 있고, 스트레스 완화 구조체(80)의 상면의 레벨은 제1 층간 절연막(240)의 상면의 레벨과 실질적으로 동일할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
다른 실시예들에 따르면, 도 5a의 스트레스 완화 구조체(30)와 유사하게, 스트레스 완화 구조체(80)의 하부는 하부 절연막(LIL) 내로 삽입될 수 있다. 이에 따라, 스트레스 완화 구조체(80)의 하면은 제1 층간 절연막(240)의 하면보다 낮은 레벨에 위치할 수 있다.
또 다른 실시예들에 따르면, 도 5b의 스트레스 완화 구조체(30)와 유사하게, 스트레스 완화 구조체(80)의 하면은 제1 층간 절연막(240)의 하면보다 높은 레벨에 위치할 수 있다. 이에 따라, 스트레스 완화 구조체(80)는 제1 층간 절연막(240)을 관통하지 않을 수 있다.
또 다른 실시예들에 따르면, 도 5c의 스트레스 완화 구조체(30)와 유사하게, 스트레스 완화 구조체(80)는 후술할 제2 층간 절연막(242)을 관통할 수 있다. 예를 들어, 스트레스 완화 구조체(80)의 상면의 레벨은 제2 층간 절연막(242)의 상면의 레벨과 실질적으로 동일할 수 있다.
스트레스 완화 구조체(80)는 제1 층간 절연막(240)과 다른 절연 물질을 포함할 수 있다. 구체적으로, 스트레스 완화 구조체(80)는 셀 어레이 영역들(CR) 사이의 스트레스를 완화할 수 있는 물질을 포함할 수 있다.
일 실시예에 따르면, 스트레스 완화 구조체(80)는 제1 층간 절연막(240)보다 낮은 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 스트레스 완화 구조체(80)는 불소가 도핑된 실리콘 산화물, 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 폴리이미드(polyimide), 폴리노보넨(polynorbornene), 벤조사이클로부텐(benzocyclobutene), 폴리테트라 플루오로에틸렌(polytetrafluoroethylene; PTFE), 하이드로겐실세스퀴옥산(hydrogen silsesquioxane; HSQ), 또는 메틸실세스퀴옥산(methylsilsesquioxane; MSQ)을 포함할 수 있다. 다른 실시예에 따르면, 스트레스 완화 구조체(80)는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
제1 층간 절연막(240) 상에 제2 층간 절연막(242)이 제공될 수 있다. 제2 층간 절연막(242)은 셀 어레이 영역들(CR) 및 스트레스 완화 영역(SR) 상으로 연장될 수 있다. 제2 층간 절연막(242)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
셀 어레이 영역들(CR) 상에 콘택 플러그들(PLG) 및 셀 콘택 플러그들(CPLG)이 제공될 수 있다. 콘택 플러그들(PLG)은 제2 층간 절연막(242)을 관통하여 수직 구조체들(VS)에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)은 제1 및 제2 층간 절연막들(240, 242)을 관통하여 도전 패턴들(210)에 각각 접속될 수 있다.
스트레스 완화 영역(SR) 상에 주변 콘택 플러그들(PPLG)이 제공될 수 있다. 주변 콘택 플러그들(PPLG)은 제2 층간 절연막(242), 스트레스 완화 구조체(80), 및 하부 절연막(LIL)의 일부를 관통하여 하부 배선들(LCL)에 전기적으로 연결될 수 있다. 이에 따라, 주변 콘택 플러그들(PPLG)은 주변 트랜지스터들(PTR)에 접속될 수 있다.
셀 어레이 영역들(CR) 상의 제2 층간 절연막(242) 상에 서브 비트 라인들(SBL)이 제공될 수 있다. 서브 비트 라인들(SBL)의 각각은 한 쌍의 콘택 플러그들(PLG)에 접속될 수 있다.
셀 어레이 영역들(CR) 상의 제2 층간 절연막(242) 상에 연결 배선들(CL)이 제공될 수 있다. 연결 배선들(CL)은 셀 콘택 플러그들(CPLG)에 접속될 수 있다.
스트레스 완화 영역(SR) 상의 제2 층간 절연막(242) 상에 주변 회로 배선들(PCL)이 제공될 수 있다. 주변 회로 배선들(PCL)은 주변 콘택 플러그들(PPLG)에 접속될 수 있다.
제3 층간 절연막(244)이 제2 층간 절연막(242) 상에 제공될 수 있다. 제3 층간 절연막(244)은 서브 비트 라인들(SBL), 연결 배선들(CL), 및 주변 회로 배선들(PCL)을 덮을 수 있다.
제3 층간 절연막(244) 상에 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 연장될 수 있으며, 비트라인 콘택 플러그(BPLG)를 통해 서브 비트 라인들(SBL)에 접속될 수 있다.
본 발명의 실시예들에 따르면, 스트레스 완화 영역(SR)이 셀 어레이 영역들(CR) 사이에 제공될 수 있다. 스트레스 완화 영역(SR) 상의 제1 층간 절연막(240) 내에는 스트레스 완화 구조체(80)가 제공될 수 있다. 스트레스 완화 구조체(80)는 셀 어레이 영역들(CR)과 사이의 스트레스를 완화할 수 있는 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 셀 어레이 영역들(CR) 사이의 스트레스가 완화될 수 있다.
스트레스 완화 영역(SR) 내에는 주변 트랜지스터들(PTR)과 주변 회로 배선들(PCL)을 전기적으로 연결하는 주변 콘택 플러그들(PPLG)이 배치될 수 있다. 본 발명의 몇몇 실시예들에 따르면, 스트레스 완화 영역(SR)은 제1 층간 절연막(240)보다 낮은 유전율을 갖는 물질을 포함할 수 있다. 이러한 본 발명의 실시예들에 따르면, 주변 콘택 플러그들(PPLG) 사이의 기생 캐패시턴스가 작아질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역, 주변 회로 영역, 및 이들 사이의 스트레스 완화 영역을 포함하는 기판;
    상기 셀 어레이 영역 상에 제공되는 메모리 구조체로서, 상기 메모리 구조체는 제1 방향으로 연장된 적층 구조체 및 상기 적층 구조체를 관통하는 수직 구조체를 포함하는 것;
    상기 주변 회로 영역 상에 제공되는 주변 구조체로서, 상기 주변 구조체는 주변 트랜지스터들 및 상기 주변 트랜지스터들 사이의 소자 분리막을 포함하는 것;
    상기 기판 상에 제공되어, 상기 메모리 구조체의 적어도 일부 및 상기 주변 구조체를 덮는 제1 층간 절연막; 및
    상기 스트레스 완화 영역 상의 상기 제1 층간 절연막 내에 제공되는 스트레스 완화 구조체를 포함하되,
    상기 스트레스 완화 구조체의 하면은 상기 소자 분리막의 상면에 비해 낮은 레벨에 위치하고,
    상기 스트레스 완화 구조체는 상기 수직 구조체에 비해 큰 상기 제1 방향의 폭을 갖고, 상기 스트레스 완화 구조체는 상기 기판에 가까워질수록 작은 상기 제1 방향의 폭을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 스트레스 완화 구조체는 상기 제1 층간 절연막보다 낮은 유전율을 갖는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 층간 절연막은 실리콘 산화물을 포함하고,
    상기 스트레스 완화 구조체는 실리콘 질화물 또는 실리콘 산질화물을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 스트레스 완화 구조체는 상기 제1 층간 절연막을 관통하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 스트레스 완화 구조체의 상기 하면은 상기 소자 분리막의 하면에 비해 낮은 레벨에 위치하는 반도체 장치.
  6. 서로 이격하는 한 쌍의 셀 어레이 영역들 및 이들 사이의 스트레스 완화 영역을 포함하는 기판;
    상기 셀 어레이 영역들 상에 각각 제공되는 한 쌍의 메모리 구조체들로서, 상기 한 쌍의 메모리 구조체들은 서로 제1 방향으로 이격됨;
    상기 메모리 구조체들을 관통하는 수직 구조체;
    상기 메모리 구조체들을 적어도 부분적으로 덮는 층간 절연막; 및
    상기 스트레스 완화 영역 상의 상기 층간 절연막 내에 제공되는 스트레스 완화 구조체를 포함하되,
    상기 스트레스 완화 구조체는 상기 수직 구조체에 비해 큰 상기 제1 방향의 폭을 갖고,
    상기 스트레스 완화 구조체는 상기 기판에 가까워질수록 작은 상기 제1 방향의 폭을 갖는 반도체 장치.
  7. 제6 항에 있어서,
    상기 메모리 구조체들과 상기 기판 사이에 제공되는 주변 구조체; 및
    상기 주변 구조체를 덮는 하부 절연막을 더 포함하되,
    상기 메모리 구조체들 및 상기 층간 절연막은 상기 하부 절연막 상에 위치하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 스트레스 완화 구조체 내에 제공되는 주변 플러그들을 더 포함하고,
    상기 주변 구조체는 주변 트랜지스터들을 포함하되,
    상기 주변 플러그들은 상기 주변 트랜지스터들에 전기적으로 연결되는 반도체 장치.
  9. 제6 항에 있어서,
    상기 스트레스 완화 구조체는 상기 층간 절연막보다 낮은 유전율을 갖는 반도체 장치.
  10. 제6 항에 있어서,
    상기 스트레스 완화 구조체는 상기 층간 절연막을 관통하는 반도체 장치.
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