KR20160138883A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20160138883A
KR20160138883A KR1020150124390A KR20150124390A KR20160138883A KR 20160138883 A KR20160138883 A KR 20160138883A KR 1020150124390 A KR1020150124390 A KR 1020150124390A KR 20150124390 A KR20150124390 A KR 20150124390A KR 20160138883 A KR20160138883 A KR 20160138883A
Authority
KR
South Korea
Prior art keywords
film
contact
cell
channel
hole
Prior art date
Application number
KR1020150124390A
Other languages
English (en)
Inventor
안정열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to US15/042,362 priority Critical patent/US9960177B2/en
Priority to TW105104586A priority patent/TWI735426B/zh
Priority to CN201610125380.0A priority patent/CN106206594B/zh
Priority to CN202010995182.6A priority patent/CN112259551B/zh
Priority to CN202010996782.4A priority patent/CN112271181A/zh
Priority to CN202010994423.5A priority patent/CN112259546A/zh
Publication of KR20160138883A publication Critical patent/KR20160138883A/ko
Priority to US15/922,707 priority patent/US10930667B2/en
Priority to US17/149,647 priority patent/US11665904B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H01L27/11551—
    • H01L27/11521—
    • H01L27/11556—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 실시 예에 따른 반도체 장치는 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역에서 상기 기판 상에 적층된 셀 적층체; 상기 셀 적층체를 관통하는 일체의 채널막; 상기 주변 영역에 형성된 구동 트랜지스터; 및 상기 구동 트랜지스터에 연결되고, 상기 채널막보다 짧은 2 이상의 콘택 플러그들의 적층 구조로 형성된 플러그 구조를 포함하고, 상기 콘택 플러그들 각각은 상기 셀 적층체의 일부와 동일한 높이에 배치된 부분을 가질 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 메모리 소자를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 고집적화를 위해, 기판 상에 메모리 셀들을 적층하여 3차원 메모리 소자를 구현하는 기술이 제안된 바 있다. 3차원 메모리 소자의 동작 신뢰성 및 제조 공정의 재현성을 개선하기 위해 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 3차원 메모리 소자의 구동 트랜지스터에 연결되는 플러그 구조의 구조적 안정성을 높일 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 장치는 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역에서 상기 기판 상에 적층된 셀 적층체들; 상기 셀 적층체들을 관통하는 일체(one body)의 채널막; 상기 주변 영역에 형성된 구동 트랜지스터; 및 상기 구동 트랜지스터에 연결되고, 상기 채널막보다 짧은 2 이상의 콘택 플러그들의 적층 구조로 형성된 플러그 구조를 포함하고, 상기 콘택 플러그들 각각은 상기 셀 적층체들의 일부와 동일한 높이에 배치된 부분을 가질 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 구동 트랜지스터가 배치된 기판 상에 제1 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 및 제2 물질막들을 관통하고 서로 이격된 제1 하부 매립막과 제2 하부 매립막을 형성하는 단계; 상기 제1 및 제2 하부 매립막에 의해 관통되는 상기 제1 및 제2 물질막들 상에 제3 및 제4 물질막들을 교대로 적층하는 단계; 상기 제3 및 제4 물질막들을 관통하여 상기 제1 하부 매립막 및 상기 제2 하부 매립막을 각각 노출하는 제1 상부 관통홀 및 제2 상부 관통홀을 형성하는 단계; 및 상기 제2 상부 관통홀을 통해 상기 제2 하부 매립막이 노출되도록, 상기 제2 상부 관통홀 내부에 한하여 상부 매립막을 형성하는 단계를 포함할 수 있다.
본 발명은 구동 트랜지스터에 연결되는 플러그 구조를 셀 스트링의 채널막의 길이보다 짧은 2 이상의 콘택 플러그들의 적층 구조로 형성한다. 이로써, 본 발명은 셀 적층체들의 적층 수가 증가되더라도 플러그 구조를 구성하는 개별 콘택 플러그의 높이가 과도하게 증가하는 현상을 방지할 수 있다. 이에 따라, 본 발명은 플러그 구조의 구조적 안정성을 높일 수 있다.
본 발명은 플러그 구조를 구성하는 개별 콘택 플러그의 높이가 과도하게 증가되는 현상을 방지하여, 플러그 구조의 최상단 폭을 좁게 형성할 수 있다. 이로써, 본 발명은 반도체 장치의 사이즈를 감소시킬 수 있다.
본 발명은 플러그 구조를 구성하는 개별 콘택 플러그의 높이가 과도하게 증가되는 현상을 방지하여, 플러그 구조의 최하단 폭을 넓게 확보할 수 있다. 이로써, 본 발명은 플러그 구조의 최하단의 콘택 면적을 넓게 확보할 수 있다.
본 발명은 셀 적층체들 중 어느 하나를 관통하는 희생용 매립막을 형성함과 동시에 주변 영역의 구동 트랜지스터에 연결되는 콘택 플러그용 매립막을 형성함으로써, 구조적 안정성이 개선된 플러그 구조의 형성 공정을 단순화할 수 있다.
도 1a 내지 도 1d는 본 발명의 실시 예들에 따른 반도체 장치의 주변 영역과 셀 영역의 배치를 설명하기 위한 평면도들이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치의 메모리 스트링 구조를 나타내는 사시도들이다.
도 3a 내지 도 3c는 본 발명의 실시 예들에 따른 반도체 장치의 구동 트랜지스터와 플러그 구조 사이의 연결관계를 나타내는 단면도들이다.
도 4a 내지 도 4e는 본 발명의 일 실시 예에 따른 반도체 장치의 구동 트랜지스터와 플러그 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5f는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 스트링 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6h는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 스트링 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7g는 본 발명의 일 실시 예에 따른 반도체 장치의 구동 트랜지스터, 플러그 구조, 및 메모리 스트링 구조의 제조방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 일 실시 예에 따른 반도체 장치의 구동 트랜지스터, 플러그 구조, 및 메모리 스트링 구조의 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1d는 본 발명의 실시 예들에 따른 반도체 장치의 주변 영역과 셀 영역의 배치를 설명하기 위한 평면도들이다.
도 1a 내지 도 1d를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 셀 영역(A1) 및 주변 영역(A2, A3, A4)을 포함할 수 있다.
셀 영역(A1)에는 메모리 셀들이 제1 내지 제3 방향을 따라 3차원으로 배열될 수 있다. 메모리 셀들 각각은 하나 또는 그 이상의 비트를 저장할 수 있다. 메모리 셀들은 채널막을 통해 메모리 스트링 단위로 연결될 수 있다. 메모리 셀들은 셀 영역(A1)에 적층된 워드 라인들에 연결될 수 있다. 채널막은 셀 영역(A)에 배치된 비트 라인들 및 공통 소스 라인에 연결될 수 있다.
주변 영역은 로우 디코더 영역(A2), 페이지 버퍼 영역(A3), 및 구동 회로 영역(A4)을 포함할 수 있다. 로우 디코더 영역(A2)은 셀 영역(A1)의 워드 라인들에 액세스하기 위한 회로를 포함할 수 있다. 페이지 버퍼 영역(A3)은 셀 영역(A1)의 비트 라인들에 액세스 하기 위한 회로를 포함할 수 있다. 구동 회로 영역(A4)은 메모리 셀들의 동작을 제어하기 위한 제어 회로 및 메모리 셀들에 동작 전압들을 인가하기 위한 전압 생성회로들을 포함할 수 있다. 로우 디코더 영역(A2), 페이지 버퍼 영역(A3), 및 구동 회로 영역(A4) 각각에는 구동 트랜지스터들이 형성될 수 있다.
도 1a에 도시된 바와 같이, 주변 영역(A2, A3, A4)은 셀 영역(A1)에 중첩되지 않도록 배치될 수 있다.
도 1b 내지 도 1d에 도시된 바와 같이, 주변 영역(A2, A3, A4)의 적어도 일부는 셀 영역(A1)에 중첩되도록 배치될 수 있다.
예를 들어, 도 1b에 도시된 바와 같이, 페이지 버퍼 영역(A3)은 셀 영역(A1) 하부에 중첩되도록 배치될 수 있다. 이 경우, 반도체 장치가 차지하는 기판의 면적은 페이지 버퍼 영역(A3)과 셀 영역(A1)이 중첩된 제1 중첩 영역(OL1)의 면적만큼 줄어든다.
도 1c에 도시된 바와 같이, 로우 디코더 영역(A2)은 셀 영역(A1) 하부에 중첩되도록 배치될 수 있다. 이 경우, 반도체 장치가 차지하는 기판의 면적은 로우 디코더 영역(A2)과 셀 영역(A1)이 중첩된 제2 중첩 영역(OL2)의 면적만큼 줄어든다.
도 1d에 도시된 바와 같이, 로우 디코더 영역(A2), 페이지 버퍼 영역(A3), 및 구동 회로 영역(A4)은 셀 영역(A1) 하부에 중첩되도록 배치될 수 있다. 이 경우, 셀 영역(A1)을 위해 할당된 기판의 면적 내에 셀 영역(A1)과 페이지 버퍼 영역(A3)이 중첩되는 제1 중첩 영역(OL1), 셀 영역(A1)과 로우 디코더 영역(A2)이 중첩되는 제2 중첩 영역(OL2), 및 셀 영역(A1)과 구동 회로 영역(A4)이 중첩되는 제3 중첩 영역(OL3)이 배치된다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치의 메모리 스트링 구조를 나타내는 사시도들이다. 보다 구체적으로, 도 2a는 스트레이트 타입의 메모리 스트링 구조를 나타내는 사시도이고, 도 2b는 U자형 메모리 스트링 구조를 나타내는 사시도이다. 설명의 편의를 위해, 도 2a 및 도 2b에서 절연막과 메모리막을 도시하지 않았다.
도 2a를 참조하면, 메모리 스트링은 스트레이트 타입의 채널막(CH)을 따라 형성될 수 있다. 스트레이트 타입의 메모리 스트링은 공통 소스 라인(CSL)을 포함하는 반도체 기판과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 서로 이격되어 적층된 도전 패턴들(LSL, WL, USL)을 포함하는 셀 적층체(ML)가 배치될 수 있다. 셀 적층체(ML)는 제1 슬릿(SI1)에 의해 분리될 수 있다.
공통 소스 라인(CSL)은 채널막(CH)의 하단에 직접 연결될 수 있다. 공통 소스 라인(CSL)은 반도체 기판 내에 불순물을 주입하여 형성되거나, 반도체 기판 상에 도프트 실리콘막을 증착하여 형성될 수 있다.
도전 패턴들(LSL, WL, USL)은 채널막(CH)을 둘러싸며 순차로 적층된 하부 셀렉트 라인(LSL), 워드 라인들(WL), 및 상부 셀렉트 라인(USL)을 포함한다. 하부 셀렉트 라인(LSL)은 워드 라인들(WL)과 공통 소스 라인(CSL) 사이에 배치될 수 있다. 워드 라인들(WL)과 공통 소스 라인(CSL) 사이에 적층된 하부 셀렉트 라인(LSL)의 적층 수는 한 층 또는 2층 이상일 수 있다. 상부 셀렉트 라인(USL)은 워드 라인들(WL)과 비트 라인(BL) 사이에 배치될 수 있다. 워드 라인들(WL)과 비트 라인(BL) 사이에 적층된 상부 셀렉트 라인(USL)의 적층 수는 한 층 또는 2층 이상일 수 있다. 하부 셀렉트 라인(LSL) 및 상부 셀렉트 라인(LSL, USL) 중 어느 하나는 워드 라인들(WL)보다 더 작은 단위로 분리될 수 있다. 예를 들어, 워드 라인들(WL) 각각은 2열 이상의 채널막(CH)을 감싸도록 형성될 수 있고, 상부 셀렉트 라인(USL)은 1열의 채널막(CH)을 감싸도록 형성될 수 있다. 이 경우, 상부 셀렉트 라인(USL)은 제2 슬릿(SI2)에 의해 제1 슬릿(SI1)에 의해 분리된 단위보다 더 작은 단위로 분리될 수 있다.
채널막(CH)은 도전 패턴들(LSL, WL, USL)을 관통한다. 채널막(CH)과 도전 패턴들(LSL, WL, USL) 사이에 메모리막이 형성될 수 있다. 채널막(CH)의 상단은 비트 라인(BL)에 전기적으로 연결된다.
상술한 구조에 따르면, 채널막(CH)과 워드 라인들(WL)의 교차부에 메모리 셀들이 형성되고, 채널막(CH)과 하부 셀렉트 라인(LSL)의 교차부에 하부 셀렉트 트랜지스터가 형성되고, 채널막(CH)과 상부 셀렉트 라인(USL)의 교차부에 상부 셀렉트 트랜지스터가 형성된다. 하나의 채널막(CH)을 따라 일렬로 배열된 하부 셀렉트 트랜지스터, 메모리 셀들, 상부 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결되어 하나의 메모리 스트링을 구성한다.
도 2b를 참조하면, 메모리 스트링은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결된 채널막(CH)을 따라 배열될 수 있다. 도 2b에 도시된 채널막(CH)은 U자형이지만, 채널막(CH)는 W자형 등 다양한 형태로 형성될 수 있다. 비트 라인(BL)과 공통 소스 라인(CSL)은 서로 다른 층에 배치되며, 서로 이격된다. 예를 들어, 공통 소스 라인(CSL)은 비트 라인(BL) 하부에 배치될 수 있다. 비트 라인(BL)과 공통 소스 라인(CSL)은 도전물로 형성된다.
비트 라인(BL)과 공통 소스 라인(CSL) 하부에 파이프 게이트(PG)가 배치될 수 있다. 파이프 게이트(PG)는 도전물로 형성된다.
파이프 게이트(PG) 상에 드레인측 셀 적층체(ML_D) 및 소스측 셀 적층체(ML_S)가 배치될 수 있다. 드레인측 셀 적층체(ML_D) 및 소스측 셀 적층체(ML_S)는 비트 라인(BL)과 공통 소스 라인(CSL) 하부에 배치된다. 드레인측 셀 적층체(ML_D) 및 소스측 셀 적층체(ML_S)는 슬릿(SI)에 의해 전기적으로 분리될 수 있으며, 슬릿(SI)을 사이에 두고 마주한다.
드레인측 셀 적층체(ML_D)는 서로 이격되어 적층된 드레인측 도전 패턴들(WL_D, DSL)을 포함한다. 소스측 셀 적층체(ML_S)는 서로 이격되어 적층된 소스측 도전 패턴들(WL_S, SSL)을 포함한다. 드레인측 도전 패턴들(WL_D, DSL)은 순차로 적층된 드레인측 워드 라인들(WL_D)과 드레인 셀렉트 라인(DSL)을 포함한다. 드레인측 워드 라인들(WL_D)은 비트 라인(BL)과 파이프 게이트(PG) 사이에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 비트 라인(BL)과 드레인측 워드 라인들(WL_D) 사이에 배치될 수 있다. 비트 라인(BL)과 드레인측 워드 라인들(WL_D) 사이에 적층된 드레인 셀렉트 라인(DSL)의 적층 수는 한 층 또는 2층 이상일 수 있다. 소스측 도전 패턴들(WL_S, SSL)은 순차로 적층된 소스측 워드 라인들(WL_S)과 소스 셀렉트 라인(SSL)을 포함한다. 소스측 워드 라인들(WL_S)은 공통 소스 라인(CSL)과 파이프 게이트(PG) 사이에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 공통 소스 라인(CSL)과 소스측 워드 라인들(WL_S) 사이에 배치될 수 있다. 공통 소스 라인(CSL)과 소스측 워드 라인들(WL_S) 사이에 적층된 소스 셀렉트 라인(SSL)의 적층 수는 한 층 또는 2층 이상일 수 있다.
채널막(CH)은 드레인측 셀 적층체(ML_D)를 관통하는 드레인측 채널막(D_CH), 소스측 셀 적층체(ML_S)를 관통하는 소스측 채널막(S_CH), 및 파이프 게이트(PG)를 관통하여 드레인측 채널막(D_CH) 및 소스측 채널막(S_CH)을 연결하는 파이프 채널막(P_CH)을 포함할 수 있다. 채널막(CH)의 외벽은 메모리막(미도시)으로 둘러싸일 수 있다. 드레인측 채널막(D_CH)의 상단은 비트 라인(BL)에 전기적으로 연결될 수 있다. 소스측 채널막(S_CH)의 상단은 공통 소스 라인(CSL)에 전기적으로 연결될 수 있다.
상술한 구조에 따르면, 채널막(CH)과 소스측 워드 라인들(WL_S)의 교차부에 소스측 메모리 셀들이 형성되고, 채널막(CH)과 소스 셀렉트 라인(SSL)의 교차부에 소스 셀렉트 트랜지스터가 형성되고, 채널막(CH)과 드레인측 워드 라인들(WL_D)의 교차부에 드레인측 메모리 셀들이 형성되고, 채널막(CH)과 드레인 셀렉트 라인(DSL)의 교차부에 드레인 셀렉트 트랜지스터가 형성되고, 채널막(CH)과 파이프 게이트(PG)의 교차부에 파이프 트랜지스터가 형성된다. 하나의 채널막(CH)을 따라 배열된 소스 셀렉트 트랜지스터, 소스측 메모리 셀들, 파이프 트랜지스터, 드레인측 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결되어 하나의 메모리 스트링을 구성한다.
도 2a 및 도 2b를 참조하여 상술한 바와 같이, 메모리 스트링은 채널막(CH)을 따라 적층된 메모리 셀들을 포함하며 3차원 구조로 형성될 수 있다. 채널막(CH)을 따라 적층된 메모리 셀들의 적층 수는 반도체 장치의 집적도 증가를 위해 증가될 수 있다. 이 경우, 채널막(CH)의 길이가 증가된다. 도 2a 및 도 2b에 도시된 메모리 스트링은 도 1a 내지 도 1d에서 상술한 반도체 장치의 셀 영역(A1)에 배치될 수 있다.
도 3a 내지 도 3c는 본 발명의 실시 예들에 따른 반도체 장치의 구동 트랜지스터와 플러그 구조 사이의 연결관계를 나타내는 단면도들이다. 보다 구체적으로, 도 3a는 도 1a에 도시된 바와 같이 주변 영역 및 셀 영역이 중첩되지 않는 경우, 구동 트랜지스터와 플러그 구조 사이의 연결관계를 나타내는 단면도이다. 도 3b 및 도 3c는 도 1b 내지 도 1d에 도시된 바와 같이 주변 영역 중 적어도 일부가 셀 영역 하부에 중첩되는 경우, 구동 트랜지스터와 플러그 구조 사이의 연결관계를 나타내는 단면도이다.
도 3a를 참조하면, 반도체 기판(SUB)은 셀 영역 및 주변 영역을 포함할 수 있다. 도 3a는 셀 영역에 중첩되지 않은 주변 영역을 도시한 것이다. 구동 트랜지스터는 반도체 기판(SUB)의 주변 영역 상에 형성된 구동 게이트(DG) 및 구동 게이트(DG) 양측의 반도체 기판(SUB) 내에 형성된 접합 영역들(JD, JS)을 포함할 수 있다. 반도체 기판(SUB)의 셀 영역 상부에 도 2a 또는 도 2b에 도시된 메모리 스트링이 형성될 수 있다. 구동 게이트(DG)와 반도체 기판(SUB) 사이에 게이트 절연막(GI)이 형성될 수 있다. 접합 영역들(JD, JS)은 드레인 접합 영역(JD) 및 소스 접합 영역(JS)을 포함할 수 있다.
상술한 구동 트랜지스터는 도 2a 또는 도 2b에 도시된 메모리 스트링을 동작시키는 데 이용될 수 있다. 구동 트랜지스터의 구동 게이트(DG) 및 접합 영역들(JD, JS)은 제1 콘택 플러그들(P1)에 접촉될 수 있다. 제1 콘택 플러그들(P1)은 메모리 셀들의 적층 방향을 따라 연장될 수 있다. 제1 콘택 플러그(P1) 상면에 제2 콘택 플러그(P2)가 접촉될 수 있다. 제2 콘택 플러그(P2)는 메모리 셀들의 적층 방향을 따라 연장될 수 있다. 제1 및 제2 콘택 플러그들(P1 및 P2) 사이의 계면 높이는 제조 공정 단위로 구분되는 메모리 스트링의 적층체들 사이의 계면 높이와 동일하게 제어될 수 있다. 제1 및 제2 콘택 플러그들(P1 및 P2) 각각의 길이는 도 2a에 도시된 채널막(CH)의 길이보다 짧거나, 도 2b에 도시된 드레인측 채널막(D_CH)의 길이보다 짧거나, 도 2b에 도시된 소스측 채널막(S_CH)의 길이보다 짧을 수 있다. 제1 및 제2 콘택 플러그들(P1 및 P2) 각각은 도 2a에 도시된 셀 적층체(ML)의 일부와 동일한 높이에 배치된 부분을 포함할 수 있다. 제1 및 제2 콘택 플러그들(P1 및 P2) 각각은 도 2b에 도시된 드레인측 셀 적층체(ML_D) 및 소스측 셀 적층체(ML_S)의 일부와 동일한 높이에 배치된 부분을 포함할 수 있다.
제1 및 제2 콘택 플러그들(P1 및 P2)의 적층 구조로 형성된 플러그 구조는 그에 대응하는 주변 금속 배선들(M1 내지 M3) 중 어느 하나에 연결될 수 있다. 예를 들어, 드레인 접합 영역(JD)에 연결된 제1 및 제2 콘택 플러그들(P1 및 P2)은 제1 주변 금속 배선(M1)에 연결될 수 있다. 구동 게이트(DG)에 연결된 제1 및 제2 콘택 플러그들(P1 및 P2)은 제2 주변 금속 배선(M2)에 연결될 수 있다. 소스 접합 영역(JS)에 연결된 제1 및 제2 콘택 플러그들(P1 및 P2)은 제3 주변 금속 배선(M3)에 연결될 수 있다.
주변 금속 배선들(M1, M2, M3)은 도 2a에 도시된 비트 라인(BL)과 동일층에 배치되거나, 도 2b에 도시된 공통 소스 라인(CSL)과 동일층에 배치되거나, 도 2b에 도시된 비트 라인(BL)과 동일층에 배치될 수 있다.
도면에 도시되진 않았으나, 주변 금속 배선들(M1, M2, M3)과 반도체 기판(SUB) 사이에 제1 및 제2 콘택 플러그들(P1 및 P2)에 의해 관통되는 한층의 절연막 또는 다층의 절연막이 배치될 수 있다.
도 3b 및 도 3c를 참조하면, 반도체 기판(SUB)은 셀 영역 및 주변 영역이 중첩된 중첩 영역(OLA) 및 주변 적층체들(ST1_P, ST2_P)이 배치되는 더미 영역(DA)을 포함할 수 있다. 구동 트랜지스터는 반도체 기판(SUB)의 중첩 영역(OLA) 상에 형성된 구동 게이트(DG) 및 구동 게이트(DG) 양측의 반도체 기판(SUB) 내에 형성된 접합 영역들(미도시)을 포함할 수 있다. 구동 게이트(DG)와 반도체 기판(SUB) 사이에 게이트 절연막(GI)이 형성될 수 있다.
구동 트랜지스터는 제1 하부 절연막(LI1)으로 덮일 수 있다. 제1 하부 절연막(LI1)은 하부 플러그 구조(LP)에 의해 관통될 수 있다. 하부 플러그 구조(LP) 및 제1 하부 절연막(LI1) 상에 연결 배선(LL)이 형성될 수 있다. 연결 배선(LL)은 중첩 영역(OLA)으로부터 더미 영역(DA)으로 연장될 수 있다. 연결 배선(LL)은 제1 하부 절연막(LI1) 상에 형성된 제2 하부 절연막(LI2)으로 덮일 수 있다.
제2 하부 절연막(LI2) 상에 메모리 스트링을 구현하기 위한 셀 적층체들(도 3b의 ST1_C1, ST2_C2 또는 도 3c의 ST1_C2, ST2_C2)이 형성될 수 있다.
도 3b를 참조하면, 제2 하부 절연막(LI2) 상에 제1 및 제2 셀 적층체들(ST1_C1 및 ST2_C1)이 적층될 수 있다. 제1 셀 적층체(ST1_C1)는 교대로 적층된 제1 층간 절연막들(ILD1) 및 도전 패턴들(CP)을 포함할 수 있고, 제2 셀 적층체(ST2_C1)는 교대로 적층된 제2 층간 절연막들(ILD2) 및 도전 패턴들(CP)을 포함할 수 있다. 제1 및 제2 셀 적층체들(ST1_C1 및 ST2_C1)의 도전 패턴들(CP)은 도 2a에서 상술한 하부 셀렉트 라인(LSL), 워드 라인들(WL) 및 상부 셀렉트 라인(USL)으로 이용될 수 있다.
제1 및 제2 셀 적층체들(ST1_C1 및 ST2_C1)은 일체(one body)의 채널막(CH)에 의해 관통될 수 있다. 채널막(CH)의 외벽은 메모리막(MI)으로 둘러싸일 수 있다. 채널막(CH)과 제2 하부 절연막(LI2) 사이에 공통 소스 라인(CSL)이 더 형성될 수 있다.
공통 소스 라인(CSL)은 채널막(CH)의 바닥면에 연결될 수 있다. 공통 소스 라인(CSL)은 제2 하부 절연막(LI2) 상에 형성된 제3 하부 절연막(LI3) 내부에 형성될 수 있다.
채널막(CH)의 상부면은 채널 콘택 플러그(DP)에 연결될 수 있다. 채널 콘택 플러그(DP)는 제2 셀 적층체(ST2_C1) 상에 형성된 상부 절연막(UI)을 관통하여 형성될 수 있다. 상부 절연막(UI) 상에 채널 콘택 플러그(DP)에 접촉되도록 비트 라인(BL)이 형성될 수 있다.
도 3b에서 상술한 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 적층된 제1 및 제2 셀 적층체들(ST1_C1 및 ST2_C1) 및 제1 및 제2 셀 적층체들(ST1_C1 및 ST2_C1)를 관통하는 채널막(CH)을 통해 도 2a에서 상술한 스트레이트 타입의 메모리 스트링을 구현할 수 있다.
도 3c를 참조하면, 제2 하부 절연막(LI2) 상에 제1 및 제2 셀 적층체들(ST1_C2 및 ST2_C2)이 적층될 수 있다. 제1 셀 적층체(ST1_C2)는 교대로 적층된 제1 층간 절연막들(ILD1) 및 도전 패턴들(CP)을 포함할 수 있고, 제2 셀 적층체(ST2_C2)는 교대로 적층된 제2 층간 절연막들(ILD2) 및 도전 패턴들(CP)을 포함할 수 있다. 제1 및 제2 셀 적층체들(ST1_C2 및 ST2_C2)은 도 2b에서 상술한 드레인측 셀 적층체(ML_D) 또는 소스측 셀 적층체(ML_S)로 이용될 수 있다. 도 3c에서는 설명의 편의를 위해 제1 및 제2 셀 적층체들(ST1_C2 및 ST2_C2)이 소스측 셀 적층체(ML_S)로 이용되는 경우를 예로 들어 도시하였다.
제1 및 제2 셀 적층체들(ST1_C2 및 ST2_C2)은 일체(one body)의 채널막(CH)에 의해 관통될 수 있다. 채널막(CH)의 외벽은 메모리막(MI)으로 둘러싸일 수 있다. 채널막(CH) 및 메모리막(MI)은 제1 셀 적층체(ST1_C2)보다 제2 하부 절연막(LI2)을 향하여 더 돌출될 수 있다. 제1 셀 적층체(ST1_C2)보다 제2 하부 절연막(LI2)을 향하여 더 돌출된 채널막(CH)의 일부는 파이프 채널막(P_CH)으로 정의된다. 파이프 채널막(P_CH)은 파이프 게이트(PG)로 둘러싸일 수 있다. 파이프 채널막(P_CH) 상부의 제1 및 제2 셀 적층체들(ST1_C2 및 ST2_C2)을 관통하는 채널막(CH)의 일부는 도 2b에서 상술한 드레인측 채널막(D_CH) 또는 소스측 채널막(S_CH)으로 이용될 수 있다. 예를 들어, 도 3c에 도시된 제1 및 제2 셀 적층체들(ST1_C2 및 ST2_C2)이 드레인측 셀 적층체(ML_D)로 이용되는 경우, 이들을 관통하는 채널막(CH)의 일부는 드레인측 채널막(D_CH)으로 이용될 수 있다. 도 3c에 도시된 제1 및 제2 셀 적층체들(ST1_C2 및 ST2_C2)이 소스측 셀 적층체(ML_S)로 이용되는 경우, 이들을 관통하는 채널막(CH)의 일부는 소스측 채널막(S_CH)으로 이용될 수 있다.
파이프 게이트(PG)는 제1 셀 적층체(ST1_C2)와 제2 하부 절연막(LI2) 사이에 배치된 제3 하부 절연막(LI3) 내부에 형성될 수 있다.
소스측 채널막(S_CH)의 상부면은 채널 콘택 플러그(SP)에 연결될 수 있다. 채널 콘택 플러그(SP)는 제2 셀 적층체(ST2_C1) 상에 형성된 제1 상부 절연막(UI1)을 관통하여 형성될 수 있다. 제1 상부 절연막(UI1) 상에 채널 콘택 플러그(SP)에 접촉되도록 공통 소스 라인(CSL)이 형성될 수 있다. 공통 소스 라인(CSL)은 제1 상부 절연막(UI1) 상에 형성된 제2 상부 절연막(UI2)을 관통하여 형성될 수 있다. 제2 상부 절연막(UI2) 상에 제3 상부 절연막(UI3)이 배치되고, 제3 상부 절연막(UI3) 상에 비트 라인(BL)이 배치될 수 있다. 도면에 도시하진 않았으나, 비트 라인(BL)은 제1 내지 제3 상부 절연막들(UI1 내지 UI3)을 관통하는 채널 플러그를 통해 드레인측 채널막(도 2b에 도시된 D_CH)의 상부면에 연결될 수 있다.
도 3b 및 도 3c에서 상술한 바와 같이 중첩 영역(OLA) 상부에는 다양한 구조의 메모리 스트링(예를 들어, 도 2a 또는 도 2b에 도시된 메모리 스트링)이 배치될 수 있다.
도 3b 및 도 3c를 참조하면, 더미 영역(DA) 상부에는 셀 적층체들(도 3b의 ST1_C1, ST2_C2 또는 도 3c의 ST1_C2, ST2_C2)과 동일한 높이로 주변 적층체들(ST1_P, ST2_P)이 형성될 수 있다. 주변 적층체들(ST1_P, ST2_P)은 제3 하부 절연막(LI3) 상에 적층된 제1 및 제2 주변 적층체들(ST1_P 및 ST2_P)을 포함할 수 있다. 제1 주변 적층체(ST1_P)는 제1 셀 적층체(ST1_C1 또는 ST1_C2)와 동일한 높이로 형성될 수 있으며, 교대로 적층된 제1 층간 절연막들(ILD1) 및 제1 희생 패턴들(SA1)을 포함할 수 있다. 제2 주변 적층체(ST2_P)는 제2 셀 적층체(ST2_C1 또는 ST2_C2)와 동일한 높이로 형성될 수 있으며, 교대로 적층된 제2 층간 절연막들(ILD2) 및 제2 희생 패턴들(SA2)을 포함할 수 있다. 제1 및 제2 층간 절연막들(ILD1 및 ILD2)은 산화막일 수 있고, 제1 및 제2 희생 패턴들(SA1 및 SA2)은 질화막일 수 있다.
제1 주변 적층체(ST1_P)는 제1 콘택 플러그(P1)에 의해 관통될 수 있다. 제2 주변 적층체(ST2_P)는 제2 콘택 플러그(P2)에 의해 관통될 수 있다. 제2 콘택 플러그(P2)는 제1 콘택 플러그(P1) 상에 배치되고, 제1 콘택 플러그(P1)에 직접 접촉되어 연결될 수 있다. 제1 콘택 플러그(P1)는 제2 및 제3 하부 절연막(LI2, LI3)을 더 관통하도록 연장될 수 있다. 제2 콘택 플러그(P2)는 상부 절연막(UI 또는 UI1)을 더 관통하여 채널 플러그(DP 또는 SP)의 상면 높이까지 연장될 수 있다.
제1 및 제2 콘택 플러그들(P1 및 P2) 각각의 길이는 채널막(CH)의 길이보다 짧을 수 있다. 제1 및 제2 콘택 플러그들(P1 및 P2) 각각은 셀 적층체들(도 3b의 ST1_C1, ST2_C2 또는 도 3c의 ST1_C2, ST2_C2) 중 적어도 어느 하나의 일부와 동일한 높이에 배치된 부분을 가질 수 있다.
제1 및 제2 콘택 플러그들(P1 및 P2)을 포함하는 플러그 구조는 주변 금속 배선(M)과 구동 트랜지스터를 전기적으로 연결시킬 수 있다. 도 3b 및 도 3c에 도시된 구동 트랜지스터는 셀 적층체들(도 3b의 ST1_C1, ST2_C2 또는 도 3c의 ST1_C2, ST2_C2) 하부에 배치되므로, 플러그 구조 최하부의 제1 콘택 플러그(P1)는 구동 트랜지스터에 직접 연결되지 않고, 플러그 구조와 구동 트랜지스터 사이에 배치된 연결 배선(LL) 및 하부 플러그 구조(LP)를 경유하여 구동 트랜지스터에 연결될 수 있다. 연결 배선(LL)은 제1 콘택 플러그(P1)에 연결된 일단으로부터 셀 적층체들(도 3b의 ST1_C1, ST2_C2 또는 도 3c의 ST1_C2, ST2_C2)에 중첩되도록 구동 트랜지스터를 향하여 연장될 수 있다. 하부 플러그 구조(LP)는 연결 배선(LL)과 구동 트랜지스터 사이에 연결될 수 있다.
셀 적층체들(도 3b의 ST1_C1, ST2_C2 또는 도 3c의 ST1_C2, ST2_C2)과 주변 적층체들(ST1_P, ST2_P) 사이에 적층체간 절연막(ISD)이 배치될 수 있다.
주변 금속 배선(M)은 도 3b에 도시된 비트 라인(BL)과 동일층에 배치되거나, 도 3c에 도시된 공통 소스 라인(CSL)과 동일층에 배치될 수 있다.
도 3a 내지 도 3c에서 주변 금속 배선들(M1, M2, M3, M)과 구동 트랜지스터 사이를 연결하는 플러그 구조가 제1 및 제2 콘택 플러그들(P1 및 P2)의 적층 구조로 형성되는 경우를 예로 들었다. 본 발명의 실시 예에 따른 플러그 구조는 2개의 콘택 플러그들이 적층된 구조에 제한되지 않고, 2이상의 콘택 플러그들이 적층된 구조로 형성될 수 있다.
주변 금속 배선들(M1, M2, M3, M)과 구동 트랜지스터 사이의 거리는 메모리 스트링에 포함된 메모리 셀들의 적층 수가 증가할수록 증가된다. 본 발명의 실시 예들은 주변 금속 배선들(M1, M2, M3, M)과 구동 트랜지스터 사이를 연결하는 플러그 구조를 단일 콘택 플러그로 형성하지 않고, 채널막(도 2a의 CH, 도 2b의 S_CH, 또는 도 2b의 D_CH)보다 짧은 2 이상의 콘택 플러그들의 적층 구조(예를 들어, 제1 및 제2 콘택 플러그들(P1 및 P2)의 적층 구조)로 형성한다. 이에 따라, 본 발명의 실시 예들은 주변 금속 배선들(M1, M2, M3, M)과 구동 트랜지스터 사이의 거리가 증가되더라도 플러그 구조를 구성하는 개별 콘택 플러그의 길이가 과도하게 증가하는 것을 방지할 수 있다. 이로써, 본 발명은 플러그 구조의 구조적 안정성을 높일 수 있다. 개별 콘택 플러그의 길이가 줄어들면, 개별 콘택 플러그의 얼라인 마진 및 크기 확보가 용이해진다.
개별 콘택 플러그의 최상단 폭은 공정 마진확보를 위해 그 길이가 증가할수록 넓게 형성될 수 있다. 본 발명은 개별 콘택 플러그의 길이를 짧게 형성하므로, 개별 콘택 플러그의 최상단 폭을 좁게 형성할 수 있다. 그 결과, 본 발명은 개별 콘택 플러그가 차지하는 면적을 줄일 수 있어, 칩 크기를 줄일 수 있고, 반도체 장치의 크기를 줄일 수 있다.
도 4a 내지 도 4e는 본 발명의 일 실시 예에 따른 반도체 장치의 구동 트랜지스터와 플러그 구조의 제조 방법을 설명하기 위한 단면도들이다. 설명의 편의를 위해, 이하에서, 주변 금속 배선들 중 어느 하나와 구동 트랜지스터의 사이를 연결하는 플러그 구조가 2개의 콘택 플러그들 적층 구조로 형성된 경우를 일 예로 들었으나, 본 발명은 이에 제한되지 않는다. 도 4a 내지 도 4e는 셀 영역 및 주변 영역이 중첩되지 않은 경우를 도시한 것이며, 주변 영역을 도시한 것이다.
도 4a를 참조하면, 셀 영역 및 주변 영역을 포함하는 기판을 제공한다. 셀 영역 및 주변 영역은 서로 중첩되지 않는다. 이어서, 기판의 주변 영역(101P) 상에 구동 게이트(105DG), 소스 접합 영역(JS), 및 드레인 접합 영역(JD)을 포함하는 구동 트랜지스터를 형성한다. 구동 트랜지스터는 셀 영역에 형성될 메모리 스트링을 구동하기 위한 회로를 구성할 수 있다. 구동 트랜지스터의 형성 공정 일 예를 하기에서 보다 구체적으로 설명한다.
먼저, 셀 영역 및 주변 영역(101P)을 포함하는 기판 상에 절연막, 및 적어도 한층의 게이트 도전막을 적층한다. 이 후, 게이트 도전막을 패터닝하여 구동 게이트(105DG)를 형성한다. 구동 게이트(105DG)를 패터닝하는 동안 절연막이 패터닝되어, 구동 게이트(105DG) 하부에 구동 게이트(105DG)와 동일한 패턴의 게이트 절연막(103GI)이 잔류될 수 있다. 이어서, 구동 게이트(105DG)에 양측의 기판의 주변 영역(101P) 내에 불순물을 주입하여 소스 접합 영역(JS) 및 드레인 접합 영역(JD)을 형성한다. 구동 게이트(105DG)를 형성하는 동안, 기판의 셀 영역 상에 파이프 게이트가 형성될 수 있다. 이에 대한 구체적인 예는 도 6a를 참조하여 후술한다. 구동 트랜지스터를 형성하기 전, 기판의 셀 영역 내에 불순물을 주입하여 공통 소스 라인을 형성할 수 있다. 또는 기판의 셀 영역 상에 공통 소스 라인으로서 이용될 도프트 폴리 실리콘막이 형성될 수 있다.
구동 트랜지스터를 형성한 후, 구동 트랜지스터를 덮는 평탄화 절연막(107)이 형성될 수 있다. 계속해서, 평탄화 절연막(107) 상에 제1 물질막들(111) 및 제2 물질막들(113)을 교대로 적층하여 제1 주변 적층체(ST1_P)를 형성한다.
제1 물질막들(111) 및 제2 물질막들(113)은 서로 다른 물질로 형성될 수 있다. 보다 구체적으로, 제1 물질막들(111) 및 제2 물질막들(113)은 서로에 대한 식각 선택비를 갖는 절연물로 형성될 수 있다. 예를 들어, 제1 물질막들(111)은 산화막으로 형성될 수 있으며, 제2 물질막들(113)은 질화막으로 형성될 수 있다.
이어서, 제1 주변 적층체(ST1_P)를 관통하여 구동 트랜지스터에 연결되는 제1 하부 매립막(123P1)을 형성한다. 제1 하부 매립막(123P1)은 구동 트랜지스터에 연결되는 플러그 구조의 일부인 제1 콘택 플러그로 이용될 수 있다. 제1 하부 매립막(123P1)을 형성하는 공정을 구체적으로 설명하면 하기와 같다.
먼저, 제1 주변 적층체(ST1_P)를 관통하여 구동 트랜지스터의 구동 게이트(105DG), 소스 접합 영역(JS) 및 드레인 접합 영역(JD) 중 적어도 어느 하나를 노출하는 제1 하부 관통홀(121HP)을 형성한다. 제1 하부 관통홀(121HP)은 평탄화 절연막(107)을 더 관통할 수 있다. 이어서, 제1 하부 관통홀(121HP)이 채워지도록 도전물을 형성한 후, 제1 주변 적층체(ST1_P)의 상면이 노출되도록 도전물을 평탄화 한다. 이로써, 도전물로 형성된 제1 하부 매립막(123P1)이 형성된다. 제1 하부 매립막(123P1)을 형성하기 위한 도전물은 제1 하부 매립막(123P1)의 손실을 줄이기 위해 제1 상부 관통홀을 형성하는 후속 식각 공정에 의해 식각되기 어려운 물질로 형성될 수 있다. 제1 하부 매립막(123P1)을 형성하기 위한 도전물은 제1 하부 관통홀(121HP)을 채우기가 용이한 물질로 형성될 수 있다. 제1 하부 매립막(123P)을 형성하기 위한 도전물은 셀 영역에도 배치되어 희생물로 이용될 수 있으므로, 제거가 용이한 물질로 형성될 수 있다. 예를 들어, 제1 하부 매립막(123P1)은 제1 및 제2 물질막들(111, 113) 및 추후에 형성될 제3 및 제4 물질막들에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 보다 구체적으로, 제1 하부 매립막(123P1)은 실리콘 게르마늄(SiGe), 탄소(C) 중 적어도 어느 하나를 포함하는 도전물로 형성될 수 있다.
도 4b를 참조하면, 제1 하부 매립막(123P1)을 포함하는 제1 주변 적층체(ST1_P) 상에 제3 물질막들(131) 및 제4 물질막들(133)을 교대로 적층하여 제2 주변 적층체(ST2_P)를 형성한다. 제3 물질막들(131)은 제1 물질막들(111)과 동일한 절연물로 형성되고, 제4 물질막들(133)은 제5 물질막들(113)과 동일한 절연물로 형성된다.
제3 물질막들(131) 및 제4 물질막들(133)은 서로 다른 물질로 형성될 수 있다. 보다 구체적으로, 제3 물질막들(131) 및 제4 물질막들(133)은 서로에 대한 식각 선택비를 갖는 절연물로 형성될 수 있다. 제3 물질막들(131)은 산화막으로 형성될 수 있으며, 제4 물질막들(133)은 질화막으로 형성될 수 있다.
이어서, 제2 주변 적층체(ST2_P)를 관통하여 제1 하부 매립막(123P1)을 노출하는 제1 상부 관통홀(135HP)을 형성한다. 제1 상부 관통홀(135HP)은 제1 하부 관통홀(121HP)에 중첩되게 배치된다. 이어서, 제1 상부 관통홀(135HP) 내부를 채우는 상부 매립막(141P)을 형성한다. 상부 매립막(141P)은 기판의 셀 영역 상에 배치되지 않으며, 기판의 주변 영역(101P) 상에 한하여 배치된다. 상부 매립막(141P)은 희생물로서, 제1 내지 제4 물질막들(111, 113, 131, 133)과 제1 하부 매립막(123P1)에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있다.
도 4c를 참조하면, 기판의 셀 영역 상에 메모리 스트링을 형성하기 위한 구조를 형성한 후, 셀 영역 및 주변 영역(101P)을 포함하는 기판 상에 제1 상부 절연막(145)을 형성한다. 이어서, 제1 상부 절연막(145)을 관통하여 상부 매립막(141P)을 노출하는 제1 콘택홀(147HP)을 형성한다.
도 4d를 참조하면, 식각 공정으로 제1 콘택홀(147HP)을 통해 상부 매립막(도 3c의 141P)을 제거하여 제1 상부 관통홀(135HP)을 개구한다. 이로써, 제1 하부 매립막(123P1)이 노출된다.
도 4e를 참조하면, 제1 상부 관통홀(135HP)과 제1 콘택홀(147HP)을 도전물로 채운 후, 제1 상부 절연막(145)의 상면이 노출되도록 도전물의 표면을 평탄화할 수 있다. 이로써, 제1 하부 매립막(123P1)에 접촉되며, 제1 상부 관통홀(135HP)과 제1 콘택홀(147HP)을 채우는 제2 콘택 플러그(151P2)가 형성될 수 있다. 제2 콘택 플러그(151P2)는 제1 콘택 플러그로 이용되는 제1 하부 매립막(123P1)과 다른 도전물로 형성될 수 있다.
이어서, 제2 콘택 플러그(151P2)를 포함하는 제1 상부 절연막(145) 상에 주변 금속 배선들(161M1, 161M2, 161M3)을 형성할 수 있다. 도면에 도시되진 않았으나, 주변 금속 배선들(161M1, 161M2, 161M3)은 주변 회로를 구성하는 다른 구동 트랜지스터를 향해 연장되거나, 셀 영역의 워드 라인 또는 셀렉트 라인을 향해 연장될 수 있다. 주변 금속 배선들(161M1, 161M2, 161M3) 각각은 그에 대응하는 제2 콘택 플러그(151P2)에 전기적으로 연결된다. 하기를 참조하여, 주변 금속 배선들(161M1, 161M2, 161M3)의 형성 공정 일례를 보다 구체적으로 설명한다.
먼저, 제1 상부 절연막(145) 상에 제2 상부 절연막(171)을 형성할 수 있다. 이 후, 제2 상부 절연막(171)을 관통하는 트렌치들을 형성하고, 트렌치들 내부를 도전물로 채울 수 있다. 이로써, 제2 상부 절연막(171)을 관통하는 주변 금속 배선들(161M1, 161M2, 161M3)이 형성될 수 있다.
상술한 공정에 따르면, 기판의 주변 영역(101P) 상에 산화막들 및 질화막들이 교대로 적층된 구조의 제1 주변 적층체(ST1_P) 및 제2 주변 적층체(ST2_P)가 형성될 수 있다. 주변 적층체들의 적층 수는 상술한 예에 한하지 않고, 2 이상일 수 있다.
또한, 주변 금속 배선들(161M1, 161M2, 161M3) 중 어느 하나와 구동 트랜지스터를 전기적으로 연결하기 위한 수직의 플러그 구조는 서로 상에 적층된 콘택 플러그들을 포함할 수 있다. 상기에서는 플러그 구조를 구성하는 콘택 플러그들이 제1 콘택 플러그(즉, 제1 하부 매립막(123P)) 및 제2 콘택 플러그(151P2)의 적층 구조로 형성되는 경우를 예로 들었으나, 플러그 구조는 2이상의 콘택 플러그들의 적층 구조로 형성될 수 있다. 플러그 구조는 주변 적층체들을 관통하여 형성된다. 플러그 구조를 구성하는 콘택 플러그들 중 최상부 콘택 플러그(예를 들어, 제2 콘택 플러그(151P2))는 주변 금속 배선들(161M1, 161M2, 161M3) 중 어느 하나를 향하여 주변 적층체들 중 최상부 주변 적층체의 높이보다 높게 연장될 수 있다. 그리고, 최상부 콘택 플러그 하부에 배치된 하부 콘택 플러그들(예를 들어, 제1 하부 매립막(123P))은 주변 적층체들을 구성하는 산화막들 및 질화막들에 대한 식각 선택비를 갖는 도전물로 형성될 수 있으며, 최상부 콘택 플러그와 다른 도전물로 형성될 수 있다. 또한, 최상부 콘택 플러그 하부에 배치된 하부 콘택 플러그들(예를 들어, 제1 하부 매립막(123P))은 주변 적층체들을 구성하는 산화막들 및 질화막들에 대한 식각 선택비를 갖는 도전물로 형성될 수 있다. 보다 구체적으로, 하부 콘택 플러그들(예를 들어, 제1 하부 매립막(123P))은 실리콘 게르마늄(SiGe), 탄소(C) 중 적어도 어느 하나를 포함하는 도전물로 형성될 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 스트링 구조의 제조 방법을 설명하기 위한 단면도들이다. 셀 영역에 형성되는 구조물은 도 4a 내지 도 4e에서 상술한 공정을 이용하여 형성될 수 있다. 도 5a 내지 도 5f는 셀 영역에 도 2a에서 상술한 스트라이프 타입의 메모리 스트링 구조를 형성하는 경우를 예로 들어 도시한 것이다.
도 5a를 참조하면, 도 4a에서 상술한 구동 트랜지스터를 형성하기 전, 기판의 셀 영역(101C1)에 공통 소스 라인(CSL)을 형성할 수 있다. 기판의 셀 영역(101C1)은 도 4a에 도시된 기판의 주변 영역(101P)으로부터 연장된 부분일 수 있다. 공통 소스 라인(CSL)은 기판의 셀 영역(101C1) 내에 불순물을 주입하여 형성하거나, 기판의 셀 영역(101C1) 상에 도프트 폴리 실리콘막을 증착하여 형성할 수 있다.
이어서, 도 4a에서 상술한 제1 물질막들(111) 및 제2 물질막들(113)이 공통 소스라인(CSL)을 포함하는 기판의 셀 영역(101C1) 상에 형성될 수 있다. 이하, 기판의 셀 영역(101C1) 상에 교대로 적층된 제1 물질막들(111) 및 제2 물질막들(113)을 제1 예비 셀 적층체(PST1_C1)로 정의한다. 제1 예비 셀 적층체(PST1_C1)는 도 4a에서 상술한 제1 주변 적층체(ST1_P)로부터 연장된 것일 수 있다. 제1 예비 셀 적층체(PST1_C1)의 제1 물질막들(111)은 층간 절연막들로 이용될 수 있고, 제2 물질막들(113)은 희생막으로 이용될 수 있다. 제1 예비 셀 적층체(PST1_C1)는 도 4a에서 상술한 제1 주변 적층체(ST1_P)와 동시에 형성될 수 있다.
계속해서, 제1 예비 셀 적층체(PST1_C1)를 관통하는 제2 하부 관통홀(121HC1)을 형성한다. 제2 하부 관통홀(121HC1)은 도 4a에서 상술한 제1 하부 관통홀(121HP)과 동시에 형성될 수 있다. 즉, 제1 하부 관통홀(121HP)과 제2 하부 관통홀(121HC1)은 하나의 마스크 공정을 이용하여 형성될 수 있다.
이 후, 제2 하부 관통홀(121HC1)이 채워지도록 도전물을 형성한 후, 제1 예비 셀 적층체(PST1_C1)의 상면이 노출되도록 도전물을 평탄화 한다. 이로써, 제2 하부 관통홀(121HC1)을 채우며 도전물로 형성된 제2 하부 매립막(123C1)이 형성된다. 제2 하부 매립막(123C1)은 도 4a에서 상술한 제1 하부 매립막(123P1)과 동시에 형성될 수 있다. 제2 하부 매립막(123C1)은 후속 공정에서 제거될 수 있으며, 제1 하부 매립막(123P1)과 동시에 제1 하부 매립막(123P1)과 동일한 물질로 형성될 수 있다. 예를 들어, 제2 하부 매립막(123C1)은 실리콘 게르마늄(SiGe), 탄소(C) 중 적어도 어느 하나를 포함하는 도전물로 형성될 수 있다. 제2 하부 매립막(123C1)은 제1 하부 매립막(123P1)으로부터 이격된 막일 수 있다.
도 5b를 참조하면, 도 4b에서 상술한 제3 물질막들(131) 및 제4 물질막들(133)이 제2 하부 매립막(123C1)을 포함하는 제1 예비 셀 적층체(PST1_C1) 상에 형성될 수 있다. 이하, 기판의 셀 영역(101C1)에 교대로 적층된 제3 물질막들(131) 및 제4 물질막들(133)은 제2 예비 셀 적층체(PST2_C1)로 정의한다. 제2 예비 셀 적층체(PST2_C1)는 도 4b에서 상술한 제2 주변 적층체(ST2_P)로부터 연장된 것일 수 있다. 제2 예비 셀 적층체(PST2_C1)의 제3 물질막들(131)은 층간 절연막들로 이용될 수 있고, 제4 물질막들(133)은 희생막으로 이용될 수 있다. 제2 예비 셀 적층체(PST2_C1)은 도 4b에서 상술한 제2 주변 적층체(ST1_P)와 동시에 형성될 수 있다.
계속해서, 제2 예비 셀 적층체(PST2_C1)를 관통하는 제2 상부 관통홀(135HC1)을 형성한다. 제2 상부 관통홀(135HC1)은 도 4b에서 상술한 제1 상부 관통홀(135HP)과 동시에 형성될 수 있다. 즉, 제1 상부 관통홀(135HP)과 제2 상부 관통홀(135HC1)은 하나의 마스크 공정을 이용하여 형성될 수 있다. 제2 상부 관통홀(135HC1)은 제2 하부 관통홀(121HC1)에 중첩되게 배치된다.
이 후, 도 4b에서 상술한 상부 매립막(141P) 형성 공정 동안, 제2 상부 관통홀(135HC1)이 상부 매립막(141P)용 물질로 채워지지 않고 개구되도록 공정을 제어한다. 제2 상부 관통홀(135HC1)에 상부 매립막(141P)용 물질이 채워진 경우, 제2 상부 관통홀(135HC1)에 채워진 상부 매립막(141P)용 물질을 제거하는 식각 공정이 더 실시될 수 있다. 이로써, 제2 상부 관통홀(135HC1)을 통해 제2 하부 매립막(123C1)이 노출될 수 있다.
도 5c를 참조하면, 도 4c에서 상술한 제1 상부 절연막을 형성하기 전, 제2 상부 관통홀(135HC1)을 통해 노출된 제2 하부 매립막(도 4b의 123C1)을 식각 공정으로 제거할 수 있다. 이로써, 제2 하부 관통홀(121HC1)이 개구된다.
이어서, 제2 상부 관통홀(135HC1) 및 제2 하부 관통홀(121HC1)의 내부에 채널막(CH)을 형성한다. 채널막(CH)은 제2 상부 관통홀(135HC1) 및 제2 하부 관통홀(121HC1)이 개구된 후 형성되므로, 제2 상부 관통홀(135HC1) 및 제2 하부 관통홀(121HC1) 내부에서 경계없이 일체의 패턴으로 형성될 수 있다.
채널막(CH)은 폴리 실리콘과 같은 반도체물질로 형성될 수 있다. 채널막(CH)은 제2 상부 관통홀(135HC1) 및 제2 하부 관통홀(121HC1)의 측벽 형상을 따라 튜브형으로 형성될 수 있다. 이 경우, 튜브형의 채널막(CH)의 중심 영역은 절연물로 채워질 수 있다. 또는 채널막(CH)은 제2 상부 관통홀(135HC1) 및 제2 하부 관통홀(121HC1)을 완전히 채우는 매립형으로 형성될 수 있다. 또는 채널막(CH)은 튜브형과 매립형이 혼합된 구조로 형성될 수 있다.
채널막(CH)을 형성하기 전, 제2 상부 관통홀(135HC1) 및 제2 하부 관통홀(121HC1)의 측벽 형상을 따라 메모리막(MI)이 더 형성될 수 있다. 메모리막(MI)은 터널 절연막, 데이터 저장막(data storage layer), 및 블로킹 절연막 중 어느 하나를 포함할 수 있다. 터널 절연막은 채널막(CH)에 접촉되며, 데이터 저장막은 터널 절연막에 접촉되며, 블로킹 절연막은 데이터 저장막에 접촉된다. 터널 절연막은 실리콘 산화막으로 형성될 수 있고, 데이터 저장막은 전하 트랩이 가능한 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 실리콘 질화막으로 형성될 수 있다. 블로킹 절연막은 실리콘 산화막과, 실리콘 산화막보다 유전율이 높은 고유전막 중 적어도 어느 하나를 포함할 수 있다.
도 5d를 참조하면, 제1 및 제2 예비 셀 적층체들(도 4c PST1_C1, PST2_C1)을 관통하는 슬릿(137C1)을 형성할 수 있다. 슬릿(137C1)을 통해 기판의 셀 영역(101C1) 상에 형성된 제1 내지 제4 물질막들(도 4c의 111, 113, 131, 133)의 측벽이 노출될 수 있다.
이 후, 슬릿(137C1)을 통해 노출된 제2 및 제4 물질막들(도 4c의 113, 133)을 선택적을 제거하여 개구부들(PA)을 형성한다. 이 후, 개구부들(PA) 을 제5 물질 패턴들(139) 로 채운다. 제5 물질 패턴들(139)은 도전 패턴을 위한 것으로 도전물로 형성될 수 있다. 제5 물질 패턴들(139)은 폴리 실리콘, 금속 실리사이드 및 금속 중 어느 하나를 포함하거나, 이들의 조합으로 형성될 수 있다. 제5 물질 패턴들(139)을 형성하기 전, 개구부들(PA)의 표면 형상을 따라 블로킹 절연막을 더 형성할 수 있다. 제5 물질 패턴들(139) 각각은 개구부들(PA) 각각의 표면 형상을 따라 형성된 베리어 메탈막을 더 포함할 수 있다. 제5 물질 패턴들(139)은 슬릿(137C1)에 의해 분리될 수 있다.
상술한 공정에 따르면, 메모리 스트링은 제1 셀 적층체(ST1_C1)와 제2 셀 적층체(ST2_C1)의 적층 구조를 포함할 수 있다. 제1 셀 적층체(ST1_C1)는 제1 물질막들(111)로 이루어진 층간 절연막들 및 제5 물질 패턴들(139) 로 이루어진 도전 패턴들이 교대로 적층된 구조로 형성될 수 있다. 제2 셀 적층체(ST2_C1)는 제3 물질막들(131)로 이루어진 층간 절연막들 및 제5 물질 패턴들(139)로 이루어진 도전 패턴들이 교대로 적층된 구조로 형성될 수 있다. 제5 물질 패턴들(139)은 도 2a에서 상술한 하부 셀렉트 라인(LSL), 워드 라인(WL), 또는 상부 셀렉트 라인(USL) 중 어느 하나로 이용될 수 있다.
도 5e를 참조하면, 도 4c에서 상술한 제1 상부 절연막(145)이 제2 셀 적층체(ST2_C1) 상에 형성될 수 있다. 제1 상부 절연막(145)을 형성하기 전, 슬릿(137C1)을 슬릿 절연막(143)으로 채우는 공정이 더 실시될 수 있다. 또는 슬릿 절연막(143)은 제1 상부 절연막(145)을 형성하는 과정에서 슬릿(137C1)을 채우며 형성된 제1 상부 절연막(145)의 일부일 수 있다.
이어서, 제1 상부 절연막(145)을 관통하여 채널막(CH)을 노출하는 제2 콘택홀(147HC1)을 형성한다. 제2 콘택홀(147HC1)은 도 4c에서 상술한 제1 콘택홀(147HP)과 동시에 형성될 수 있다. 즉, 제1 콘택홀(147HP)과 제2 콘택홀(147HC1)은 하나의 마스크 공정을 이용하여 형성될 수 있다.
도 5f를 참조하면, 제2 콘택홀(147HC1) 내부에 채널 콘택 플러그(151DP)를 형성한다. 채널 콘택 플러그(151DP)는 도 4d에서 상술한 상부 매립막(141P) 제거 공정 후 실시될 수 있다. 채널 콘택 플러그(151DP)는 도 4e에서 상술한 제2 콘택 플러그(151P2)와 동시에 형성될 수 있다.
이어서, 제1 상부 절연막(145) 상에 채널 콘택 플러그(151DP)에 연결된 셀 금속 배선(161BL)을 형성할 수 있다. 셀 금속 배선(161BL)은 도 2a에서 상술한 비트 라인일 수 있다. 셀 금속 배선(161BL)은 도 4e에서 상술한 주변 금속 배선들(161M1, 161M2, 161M3)과 동시에 형성될 수 있다. 즉, 셀 금속 배선(161BL)과 주변 금속 배선들(161M1, 161M2, 161M3)은 하나의 마스크 공정을 이용하여 형성될 수 있다.
상술한 본 발명의 실시 예에 따르면, 도 4e에 도시된 기판의 주변 영역(101P) 상에 배치되어 플러그 구조를 구성하는 콘택 플러그들 중 최상부 콘택 플러그(예를 들어, 151P2)는 채널 콘택 플러그(151DP)의 높이까지 연장된 상면을 가질 수 있다. 또한, 주변 적층체들은 셀 적층체들과 동일한 높이로 형성될 수 있다. 또한, 플러그 구조를 구성하는 콘택 플러그들 사이의 계면(예를 들어 제1 콘택 플러그(123P1)와 제2 콘택 플러그(151P2) 사이의 계면)은 셀 적층체들 (예를 들어, 제1 및 제2 셀 적층체들(ST1_C1, ST2_C1)) 사이의 계면과 동일한 높이에 배치될 수 있다.
상술한 본 발명의 실시 예에 따르면, 주변 영역의 플러그 구조를 구성하는 콘택 플러그들 각각은 채널막(CH)의 길이보다 짧게 형성될 수 있다. 짧은 길이를 갖는 주변 영역의 콘택 플러그들 중 하부 콘택 플러그(예를 들어, 제1 콘택 플러그(123P1))는 셀 영역의 희생물로 이용되는 제2 매립막(123C1)과 동시에 형성될 수 있다. 이에 따라, 본 발명은 구조적으로 안정된 플러그 구조를 단순화된 공정으로 형성할 수 있다.
도 6a 내지 도 6h는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 스트링 구조의 제조 방법을 설명하기 위한 단면도들이다. 셀 영역에 형성되는 구조물은 도 4a 내지 도 4e에서 상술한 공정을 이용하여 형성될 수 있다. 도 6a 내지 도 6h는 셀 영역에 도 2b에서 상술한 U자형 메모리 스트링 구조를 형성하는 경우를 예로 들어 도시한 것이다.
도 6a를 참조하면, 도 4a에서 상술한 절연막 및 게이트 도전막이 기판의 셀 영역(101C2) 상에 형성될 수 있다. 기판의 셀 영역(101C2)은 도 4a에 도시된 기판의 주변 영역(101P)으로부터 연장된 부분일 수 있다. 이 후, 도 4a에서 상술한 게이트 도전막 패터닝 공정을 통해 기판의 셀 영역(101C2) 상에 파이프 절연막(103PI) 및 파이프 게이트(105PG)가 형성될 수 있다.
파이프 게이트(105PG)는 파이프 매립막(미도시)으로 채워진 파이프 트렌치를 포함할 수 있다. 파이프 게이트(105PG)를 형성하기 위해 게이트 도전막은 제1 도전막(105A) 및 제2 도전막(105B)의 적층 구조로 형성될 수 있다. 제2 도전막(105B)을 적층하기 전, 제1 도전막(105A)의 일부를 식각하여 파이프 트렌치(PT)를 형성할 수 있다. 이 후, 파이프 트렌치(PT)를 파이프 매립막(109)으로 채운 후, 제2 도전막(105B)을 증착할 수 있다. 이어서, 제1 및 제2 도전막(105A 및 105B)을 패터닝하여 파이프 게이트(105PG)와 구동 게이트(도 4a의 105DG)로 분리할 수 있다.
파이프 매립막(109)은 희생물로서, 파이프 게이트(105PG) 및 후속에서 형성되는 제1 및 제2 물질막들(111, 113)과 제3 및 제4 물질막들에 대한 식각 선택비를 갖는 물질로 형성될 수 있다.
계속해서, 도 4a에서 상술한 평탄화 절연막(107)이 기판의 셀 영역(101C2) 상에 형성될 수 있다.
이 후, 도 4a에서 상술한 제1 물질막들(111) 및 제2 물질막들(113)이 파이프 게이트(105PG) 상에 형성되어, 제1 예비 셀 적층체(PST1_C2)가 정의될 수 있다. 제1 예비 셀 적층체(PST1_C2)는 도 4a에서 상술한 제1 주변 적층체(ST1_P)로부터 연장된 것일 수 있다. 제1 예비 셀 적층체(PST1_C2)의 제1 물질막들(111)은 층간 절연막들로 이용될 수 있고, 제2 물질막들(113)은 희생막으로 이용될 수 있다. 제1 예비 셀 적층체(PST1_C2)는 도 4a에서 상술한 제1 주변 적층체(ST1_P)와 동시에 형성될 수 있다.
계속해서, 제1 예비 셀 적층체(PST1_C2)를 관통하는 제2 하부 관통홀들(121HC2)을 형성한다. 제2 하부 관통홀들(121HC2)은 도 4a에서 상술한 제1 하부 관통홀(121HP)과 동시에 형성될 수 있다. 제2 하부 관통홀들(121HC2)은 평탄화 절연막(107) 및 제2 도전막(105B)을 더 관통하여 파이프 트렌치(PT)의 양단에 연결될 수 있다.
이 후, 제2 하부 관통홀들(121HC2) 내부를 제2 하부 매립막들(123C2)로 채운다. 제2 하부 매립막들(123C2)은 도 4a에서 상술한 제1 하부 매립막(123P1)과 동시에 형성될 수 있다.
도 6b를 참조하면, 도 4b에서 상술한 제3 물질막들(131) 및 제4 물질막들(133)이 제2 하부 매립막들(123C2)에 의해 관통되는 제1 예비 셀 적층체(PST1_C2) 상에 형성되어, 제2 예비 셀 적층체(PST2_C2)가 정의될 수 있다. 제2 예비 셀 적층체(PST2_C2)는 도 4b에서 상술한 제2 주변 적층체(ST2_P)로부터 연장된 것일 수 있다. 제2 예비 셀 적층체(PST2_C2)의 제3 물질막들(131)은 층간 절연막들로 이용될 수 있고, 제4 물질막들(133)은 희생막으로 이용될 수 있다. 제2 예비 셀 적층체(PST2_C2)는 도 4b에서 상술한 제2 주변 적층체(ST1_P)와 동시에 형성될 수 있다.
계속해서, 제2 예비 셀 적층체(PST2_C2)를 관통하여 제2 하부 관통홀들(123HC2)에 중첩된 제2 상부 관통홀들(135HC2)을 형성한다. 제2 상부 관통홀들(135HC2)은 도 4b에서 상술한 제1 상부 관통홀(135HP)과 동시에 형성될 수 있다.
이 후, 도 4b에서 상술한 상부 매립막(141P) 형성 공정 동안, 제2 상부 관통홀들(135HC2)이 상부 매립막(141P)용 물질로 채워지지 않도록 공정을 제어한다. 제2 상부 관통홀들(135HC2)에 상부 매립막(141P)용 물질이 채워진 경우, 제2 상부 관통홀들(135HC2)에 채워진 상부 매립막(141P)용 물질을 제거하는 식각 공정이 더 실시될 수 있다. 이로써, 제2 상부 관통홀들(135HC2)을 통해 제2 하부 매립막들(123C2)이 노출될 수 있다.
도 6c를 참조하면, 도 4c에서 상술한 제1 상부 절연막을 형성하기 전, 제2 상부 관통홀들(135HC2)을 통해 노출된 제2 하부 매립막들(도 6b의 123C2)을 식각 공정으로 제거할 수 있다. 이로써, 제2 하부 관통홀들(121HC2)이 개구된다. 이 후, 제2 하부 관통홀들(121HC2)을 통해 노출된 파이프 매립막(도 6b의 109)을 식각 공정으로 제거할 수 있다. 이로써, 파이프 트렌치(PT)가 개구된다.
파이프 트렌치(PT)의 일단 상에 일렬로 연결된 제2 하부 관통홀(121HC2) 및 제2 상부 관통홀(135HC2)은 소스측 홀(H_S)로 정의되고, 파이프 트렌치(PT)의 타단 상에 일렬로 연결된 제2 하부 관통홀(121HC2) 및 제2 상부 관통홀(135HC2)은 드레인측 홀(H_D)로 정의된다.
도 6d를 참조하면, 도 5c에서 상술한 바와 동일한 공정으로 메모리막(MI) 및 채널막(CH)을 형성한다. 채널막(CH)은 소스측 홀(H_S), 드레인측 홀(H_C) 및 파이프 트렌치(PT)의 내부에서 경계없이 일체의 패턴으로 형성될 수 있다. 채널막(CH)은 소스측 홀(H_S)을 채우는 소스측 채널막(S_CH), 파이프 트렌치(PG)를 채우는 파이프 채널막(P_CH) 및 드레인측 홀(H_D)을 채우는 드레인측 채널막(D_CH)을 포함할 수 있다. 메모리막(MI)은 소스측 홀(H_S), 드레인측 홀(H_C) 및 파이프 트렌치(PT)의 표면 형상을 따라 채널막(CH)을 감싸도록 형성될 수 있다.
도 6e를 참조하면, 제1 및 제2 예비 셀 적층체들(도 5d의 PST1_C2, PST2_C2)을 관통하는 슬릿(137C2)을 형성할 수 있다. 슬릿(137C2)은 소스측 채널막(S_CH)과 드레인측 채널막(D_CH) 사이에 배치될 수 있다. 슬릿(137C2)을 통해 기판의 셀 영역(101C2) 상에 형성된 제1 내지 제4 물질막들(도 5d의 111, 113, 131, 133)의 측벽이 노출될 수 있다.
이 후, 슬릿(137C2)을 통해 노출된 제2 및 제4 물질막들(도 5d의 113, 133)을 선택적을 제거하여 개구부들(PA_S, PA_D)을 형성한다. 개구부들(PA_S, PA_D)은 소스측 채널막(S_CH) 주위의 소스측 개구부들(PA_S)과 드레인측 채널막(D_CH) 주위의 드레인측 개구부들(PA_D)로 구분될 수 있다.
이어서, 개구부들(PA_S, PA_D)을 각각 제5 물질 패턴들로 채운다. 제5 물질 패턴들은 도전 패턴을 위한 것으로 도전물로 형성될 수 있다. 이로써, 소스측 개구부들(PA_S)을 채우고 소스측 채널막(S_CH)을 감싸는 소스측 도전 패턴들(139_S)이 형성되고, 드레인측 개구부들(PA_D)을 채우고 드레인측 채널막(D_CH)을 감싸는 드레인측 도전 패턴들(139_D)이 형성된다. 소스측 도전 패턴들(139_S)과 드레인측 도전 패턴들(139_D)은 슬릿(137C2)에 의해 분리될 수 있다. 소스측 도전 패턴들(139_S)은 도 2b에서 상술한 소스측 워드 라인(WL_S) 또는 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 드레인측 도전 패턴들(139_D)은 도 2b에서 상술한 드레인측 워드 라인(WL_D) 또는 드레인 셀렉트 라인(DSL)으로 이용될 수 있다.
상기에서, 제5 물질 패턴들 각각은 폴리 실리콘, 금속 실리사이드 및 금속 중 어느 하나를 포함하거나, 이들의 조합으로 형성될 수 있다. 제5 물질 패턴들을 형성하기 전, 개구부들(PA_S, PA_D)의 표면 형상을 따라 블로킹 절연막을 더 형성할 수 있다. 제5 물질 패턴들 각각은, 개구부들(PA_S, PA_D) 각각의 표면 형상을 따라 형성된 베리어 메탈막을 더 포함할 수 있다.
상술한 공정에 따르면, 제1 셀 적층체(ST1_C2)와 제2 셀 적층체(ST2_C2)의 적층 구조로 형성된 소스측 셀 적층체와 드레인측 셀 적층체가 형성될 수 있다. 제1 셀 적층체(ST1_C1)는 제1 물질막들(111)로 이루어진 층간 절연막들 및 제5 물질 패턴들로 이루어진 도전 패턴들이 교대로 적층된 구조로 형성될 수 있다. 제2 셀 적층체(ST2_C1)는 제3 물질막들(131)로 이루어진 층간 절연막들 및 제5 물질 패턴들로 이루어진 도전 패턴들이 교대로 적층된 구조로 형성될 수 있다.
도 6f를 참조하면, 도 4c에서 상술한 제1 상부 절연막(145)이 제2 셀 적층체(ST2_C2) 상에 형성될 수 있다. 제1 상부 절연막(145)을 형성하기 전, 슬릿(137C2)을 슬릿 절연막(143)으로 채우는 공정이 더 실시될 수 있다. 또는 슬릿 절연막(143)은 제1 상부 절연막(145)을 형성하는 과정에서 슬릿(137C2)을 채우며 형성된 제1 상부 절연막(145)의 일부일 수 있다.
이어서, 제1 상부 절연막(145)을 관통하여 소스측 채널막(S_CH) 및 드레인측 채널막(D_CH)을 노출하는 제2 콘택홀들(147HC2)을 형성한다. 제2 콘택홀들(147HC2)은 도 4c에서 상술한 제1 콘택홀(147HP)과 동시에 형성될 수 있다.
도 6g를 참조하면, 제2 콘택홀들(147HC2) 내부에 채널 콘택 플러그들(151DP1, 151SP)을 형성한다. 채널 콘택 플러그들(151DP1, 151SP)은 도 4d에서 상술한 상부 매립막(141P) 제거 공정 후 실시될 수 있다. 채널 콘택 플러그들(151DP1, 151SP)은 도 4e에서 상술한 제2 콘택 플러그(151P2)와 동시에 형성될 수 있다. 채널 콘택 플러그들(151DP1, 151SP)은 소스측 채널막(S_CH)에 연결된 소스 콘택 플러그(151SP) 및 드레인측 채널막(D_CH)에 연결된 하부 드레인 콘택 플러그(151DP1)를 포함할 수 있다.
도 6h를 참조하면, 제1 상부 절연막(145) 상에 소스 콘택 플러그(151SP)에 연결된 제1 셀 금속 배선(161CSL)이 형성될 수 있다. 제1 셀 금속 배선(161CSL)은 도 2b에서 상술한 공통 소스 라인일 수 있다. 제1 셀 금속 배선(161CSL)은 도 4e에서 상술한 주변 금속 배선들(161M1, 161M2, 161M3)과 동시에 형성될 수 있다. 제1 셀 금속 배선(161CSL)은 제1 상부 절연막(145) 상에 형성된 제2 상부 절연막(171)을 관통하여 형성될 수 있다.
이어서, 제1 셀 금속 배선(161CSL)을 포함하는 제2 상부 절연막(171) 상에 제3 상부 절연막(173)을 형성할 수 있다. 이 후, 제3 상부 절연막(173) 및 제2 상부 절연막(171)을 관통하여 하부 드레인 콘택 플러그(151DP1)를 개구하는 제3 콘택홀(175H)을 형성할 수 있다. 이어서, 제3 콘택홀(175)을 도전물로 채워서, 하부 드레인 콘택 플러그(151DP1)에 연결된 상부 드레인 콘택 플러그(177DP2)를 형성할 수 있다. 이 후, 상부 드레인 콘택 플러그(177DP2) 상에 상부 드레인 콘택 플러그(177DP2)에 연결된 제2 셀 금속 배선(179BL)을 형성할 수 있다. 제2 셀 금속 배선(179BL)은 도 2b에서 상술한 비트 라인일 수 있다.
상술한 본 발명의 실시 예에 따르면, 도 4e에 도시된 기판의 주변 영역(101P) 상에 배치되어 플러그 구조를 구성하는 콘택 플러그들 중 최상부 콘택 플러그(예를 들어, 151P2)는 채널 콘택 플러그(151DP1 또는 151SP)의 높이까지 연장된 상면을 가질 수 있다. 또한, 주변 적층체들은 셀 적층체들과 동일한 높이로 형성될 수 있다. 또한, 플러그 구조를 구성하는 콘택 플러그들 사이의 계면(예를 들어 제1 콘택 플러그(123P1)와 제2 콘택 플러그(151P2) 사이의 계면)은 셀 적층체들(예를 들어, 제1 및 제2 셀 적층체들(ST1_C1, ST2_C1)) 사이의 계면과 동일한 높이에 배치될 수 있다.
상술한 본 발명의 실시 예에 따르면, 주변 영역의 플러그 구조를 구성하는 콘택 플러그들 각각은 소스측 채널막(S_CH)의 길이 또는 드레인측 채널막(D_CH)의 길이보다 짧게 형성될 수 있다. 짧은 길이를 갖는 주변 영역의 콘택 플러그들 중 하부 콘택 플러그(예를 들어, 제1 콘택 플러그(123P1))는 셀 영역의 희생물로 이용되는 제2 하부 매립막(123C2)과 동시에 형성될 수 있다. 이에 따라, 본 발명은 구조적으로 안정된 플러그 구조를 단순화된 공정으로 형성할 수 있다.
도 7a 내지 도 7g는 본 발명의 일 실시 예에 따른 반도체 장치의 구동 트랜지스터, 플러그 구조, 및 메모리 스트링 구조의 제조방법을 설명하기 위한 단면도들이다. 도 7a 내지 도 7g는 셀 영역 및 주변 영역이 중첩된 경우를 도시한 것이며, 셀 영역에 도 2a에서 상술한 메모리 스트링 구조를 형성하고자 하는 경우를 예로 들어 도시한 것이다.
도 7a를 참조하면, 기판(201) 상에 구동 트랜지스터를 형성한다. 구동 트랜지스터의 형성 공정 일 예를 구체적으로 설명하면 이하와 같다.
먼저, 기판(201) 상에 절연막, 및 적어도 한층의 게이트 도전막을 적층한다. 이 후, 게이트 도전막을 패터닝하여 구동 게이트(205DG)를 형성한다. 구동 게이트(205DG)를 패터닝하는 동안 절연막이 패터닝되어, 구동 게이트(205DG) 하부에 구동 게이트(205DG)와 동일한 패턴의 게이트 절연막(203GI)이 잔류될 수 있다. 이어서, 도 4a에서 상술한 바와 같이 기판(201)내에 불순물을 주입하여 접합 영역들(미도시)을 형성할 수 있다.
구동 트랜지스터 형성 후, 기판(201) 상에 구동 트랜지스터를 덮는 제1 하부 절연막(207)이 형성될 수 있다. 이 후, 제1 하부 절연막(207)을 관통하여 구동 트랜지스터에 전기적으로 연결되는 하부 플러그 구조(209LP)를 형성한다. 하부 플러그 구조(209LP)은 구동 트랜지스터의 구동 게이트(205DG)에 연결될 수 있다.
계속해서, 제1 하부 절연막(207) 상에 하부 플러그 구조(209LP)에 연결된 연결 배선(211LL)을 형성한다. 연결 배선(211LL)의 형성 공정은 제1 하부 절연막(207) 상에 절연막(미도시)을 형성하는 공정, 절연막 내부에 트렌치를 형성하는 공정, 및 트렌치 내부를 도전물로 채우는 공정을 포함할 수 있다.
도 7b를 참조하면, 연결 배선(211LL) 상에 제2 하부 절연막(213)을 형성한다. 이 후, 제2 하부 절연막(213) 상에 공통 소스 라인(CSL)을 형성한다. 공통 소스 라인(CSL)은 도전막을 패터닝하여 형성할 수 있다.
공통 소스 라인(CSL) 형성 후, 제2 하부 절연막(213) 상에 공통 소스 라인(CSL)과 동일한 높이의 제3 하부 절연막(215)이 형성될 수 있다.
이어서, 공통 소스 라인(CSL) 및 제3 하부 절연막(215) 상에 제1 물질막들(221) 및 제2 물질막들(223)을 교대로 적층하여 제1 적층체(ST1)를 형성한다.
제1 물질막들(221) 및 제2 물질막들(223)은 서로 다른 물질로 형성될 수 있다. 보다 구체적으로, 제1 물질막들(221) 및 제2 물질막들(223)은 서로에 대한 식각 선택비를 갖는 절연물로 형성될 수 있다. 예를 들어, 제1 물질막들(221)은 산화막으로 형성될 수 있으며, 제2 물질막들(223)은 질화막으로 형성될 수 있다.
이어서, 제1 적층체(ST1), 제3 및 제2 하부 절연막들(214, 213) 중 적어도 어느 하나를 관통하는 제1 하부 관통홀(231HP) 및 제2 하부 관통홀(231HC)을 형성한다. 제1 하부 관통홀(231HP)은 구동 트랜지스터에 중첩되지 않은 제1 적층체(ST1), 제3 및 제2 하부 절연막들(214, 213)의 일 영역을 관통하여 연결 배선(211LL)을 노출할 수 있다. 제2 하부 관통홀(231HC)은 구동 트랜지스터에 중첩된 제1 적층체(ST1)의 일 영역을 관통하여 공통 소스 라인(CSL)을 노출할 수 있다.
이어서, 제1 및 제2 하부 관통홀들(231HP 및 231HC)이 채워지도록 도전물을 형성한 후, 제1 적층체(ST1)의 상면이 노출되도록 도전물을 평탄화 한다. 이로써, 도전물로 형성된 제1 하부 매립막(233P1) 및 제2 하부 매립막(233C)이 형성된다. 제1 및 제2 하부 매립막들(233P1 및 233C)을 형성하기 위한 도전물은 제1 및 제2 물질막들(221 및 223) 및 추후에 형성될 제3 및 제4 물질막들에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 보다 구체적으로, 제1 및 제2 하부 매립막들(233P1 및 233C)은 실리콘 게르마늄(SiGe), 탄소(C) 중 적어도 어느 하나를 포함하는 도전물로 형성될 수 있다.
제1 하부 매립막(233P1)은 연결 배선(211LL)에 전기적으로 연결된다. 제1 하부 매립막(233P1)은 연결 배선(211LL) 및 하부 플러그 구조(209LP)를 경유하여 구동 트랜지스터에 전기적으로 연결될 수 있다.
도 7c를 참조하면, 제1 및 제2 하부 매립막들(233P1 및 233C)에 의해 관통되는 제1 적층체(ST1) 상에 제3 물질막들(241) 및 제4 물질막들(243)을 교대로 적층하여 제2 적층체(ST2)를 형성한다. 제3 물질막들(241)은 제1 물질막들(221)과 동일한 절연물로 형성되고, 제4 물질막들(243)은 제5 물질막들(223)과 동일한 절연물로 형성된다.
이어서, 제2 적층체(ST2)를 관통하는 제1 상부 관통홀(245HP) 및 제2 상부 관통홀(245HC)을 형성한다. 이 후, 제1 상부 관통홀(245HP)은 제1 하부 관통홀(231HP)에 연결되어 제1 하부 매립막(233P1)을 노출하고, 제2 상부 관통홀(245HC)은 제2 하부 관통홀(231HC)에 연결되어 제2 하부 매립막(233C)을 노출할 수 있다.
계속해서, 제1 상부 관통홀(245HP)의 내부를 상부 매립막(247P)으로 채운다. 상부 매립막(247P)은 제2 상부 관통홀(245HC) 내부를 채우지 않도록 형성될 수 있다. 예를 들어, 제1 및 제2 상부 관통홀들(245HP 및245HC)을 상부 매립막(247P)을 위한 물질막으로 채운 후, 제2 상부 관통홀(245HC) 내부에 채워진 물질막을 제거하여 제2 하부 매립막(233C)을 노출시킬 수 있다. 이로써, 상부 매립막(247P)은 제1 상부 관통홀(245HP) 내부에 한하여 형성되고, 제2 하부 매립막(233C)이 노출될 수 있다.
상부 매립막(247P)은 희생물로서, 제1 내지 제4 물질막들(221, 223, 241, 243)과 제1 및 제2 하부 매립막들(233P1 및 233C)에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있다.
도 7d를 참조하면, 제2 하부 매립막(도 7c의 233C)을 제거한 후, 제2 상부 관통홀(도 7c의 245HC) 및 제2 하부 관통홀(도 7c의 231HC)의 내부에 채널막(CH)을 형성할 수 있다. 채널막(CH)을 형성하기 전, 메모리막(MI)을 더 형성할 수 있다. 채널막(CH) 및 메모리막(MI)은 도 5c에서 상술한 방법 및 물질들을 이용하여 형성될 수 있다.
도 7e를 참조하면, 채널막(CH) 및 상부 매립막(도 7d의 247P)에 의해 관통되는 제2 적층체(ST2) 상에 상부 절연막(251)을 형성한다. 이 후, 상부 절연막(251)을 관통하는 제1 콘택홀(255HP) 및 제2 콘택홀(255HC) 을 형성한다. 이로써, 제1 콘택홀(255HP)에 의해 상부 매립막(도 7d의 247P)이 노출되고, 제2 콘택홀(255HC)에 의해 채널막(CH)이 노출될 수 있다.
이어서, 제1 콘택홀(255HP)에 의해 노출된 상부 매립막(247P)을 제거하여 제1 하부 매립막(233P1)을 노출시킬 수 있다. 이 후, 제1 콘택홀(255HP) 및 제2 콘택홀(255HC)을 도전물로 채워서 채널 콘택 플러그(261DP) 및 제2 콘택 플러그(261P2)를 형성한다. 제2 콘택 플러그(261P2)는 제1 콘택 플러그로 이용되는 제1 하부 매립막(233P1)에 연결된다. 채널 콘택 플러그(261DP)는 채널막(CH)에 연결된다.
도 7f를 참조하면, 상부 절연막(251), 제1 내지 제4 물질막들(221, 223, 241, 243)을 관통하는 분리 트렌치(261)를 형성한다. 분리 트렌치(261)에 의해 상부 절연막(251)이 분리되고, 제1 내지 제4 물질막들(221, 223, 241, 243)이 예비 셀 적층체들과 주변 적층체들(ST1_P, ST2_P)로 분리될 수 있다. 예비 셀 적층체들은 구동 트랜지스터에 중첩되는 셀 영역에 배치되는 것이며, 주변 적층체들(ST1_P, ST2_P)은 셀 영역으로부터 분리된 더미 영역에 배치되는 것이다. 주변 적층체들(ST1_P, ST2_P)은 제1 주변 적층체(ST1_P) 및 제2 주변 적층체(ST2_P)를 포함할 수 있다. 제1 주변 적층체(ST1_P)는 제1 및 제2 물질막들(221, 223)을 포함하며 제1 하부 매립막(233P1)에 의해 관통된다. 제2 주변 적층체(ST2_P)는 제3 및 제4 물질막들(241, 243)을 포함하며 제2 콘택 플러그(261P2)에 의해 관통된다.
이 후, 분리 트렌치(261)를 적층체간 절연막(275)으로 채울 수 있다.
이어서, 도 5d에서 상술한 슬릿 형성 공정, 슬릿을 통해 예비 셀 적층체의 제2 및 제4 물질막들을 제5 물질 패턴들(271)로 대체하는 공정을 실시할 수 있다. 이로써, 구동 트랜지스터에 중첩된 셀 영역에 제1 및 제2 셀 적층체(ST1_C1 및 ST2_C1)가 적층된 구조물이 형성된다. 제1 셀 적층체(ST1_C1)는 교대로 적층된 제1 물질막(221) 및 제5 물질 패턴들(271)을 포함하고, 제2 셀 적층체(ST2_C1)는 교대로 적층된 제3 물질막들(241) 및 제5 물질 패턴들(271)을 포함할 수 있다.
도 7g를 참조하면, 제2 콘택 플러그(261P2)에 연결된 주변 배선(281M) 및 채널 콘택 플러그(261DP)에 연결된 비트 라인(281BL)을 상부 절연막(251) 상에 형성할 수 있다.
도 8a 내지 도 8c는 본 발명의 일 실시 예에 따른 반도체 장치의 구동 트랜지스터, 플러그 구조, 및 메모리 스트링 구조의 제조방법을 설명하기 위한 단면도들이다. 도 8a 내지 도 8c는 셀 영역 및 주변 영역이 중첩된 경우를 도시한 것이며, 셀 영역에 도 2b에서 상술한 메모리 스트링 구조를 형성하고자 하는 경우를 예로 들어 도시한 것이다.
도 8a를 참조하면, 기판(301) 상에 구동 게이트(305DG)를 포함하는 구동 트랜지스터를 형성한다. 구동 게이트(305DG)와 기판(301) 사이에 게이트 절연막(303GI)이 형성될 수 있다. 구동 트랜지스터의 형성 방법은 도 7a에서 상술한 바와 같다.
이어서, 도 7a에서 상술한 바와 동일한 방법으로 제1 하부 절연막(307), 하부 플러그 구조(309LP), 및 연결 배선(311LL)을 형성한다. 하부 플러그 구조(309LP)는 제1 하부 절연막(307)을 관통하여 구동 게이트(305DG)에 전기적으로 연결될 수 있으며, 연결 배선(311LL)은 하부 플러그 구조(309LP)에 전기적으로 연결될 수 있다.
이어서, 제2 하부 절연막(313)을 형성하고, 제2 하부 절연막(313) 상에 제1 도전막(315A)을 형성한다. 제1 도전막(315A)의 내부에 파이프 매립막(319)으로 채워진 파이프 트렌치(PT)가 형성될 수 있다. 이 후, 파이프 매립막(319)을 덮는 제2 도전막(315B)을 형성할 수 있다. 이어서, 제1 및 제2 도전막들(315A 및 315B)을 식각하여 파이프 게이트(315PG)를 형성할 수 있다. 이 후, 제1 및 제2 도전막들(315A 및 315B)이 제거된 영역을 제3 상부 절연막(317)으로 채울 수 있다.
이어서, 도 7b에서 상술한 바와 동일한 공정으로 서로 이격된 제1 및 제2 하부 매립막들(333P1 및 333C)에 의해 관통되는 제1 적층체(ST1)를 형성한다. 제1 적층체(ST1)는 교대로 적층된 제1 및 제2 물질막들(321, 323)을 포함한다. 제1 및 제2 물질막들(321, 323)의 물성은 도 7b에서 상술한 바와 동일하다.
제1 적층체(ST1)는 제1 및 제2 하부 관통홀들(331HP, 331HC)에 의해 관통될 수 있다. 제1 하부 관통홀(331HP)은 제2 및 제3 하부 절연막(231, 317)을 더 관통하여 연결 배선(311LL)을 노출시킬 수 있다. 제1 하부 관통홀(311HP)은 제1 하부 매립막(333P1)으로 채워진다. 제1 하부 매립막(333P1)은 연결 배선(311LL)에 전기적으로 연결된다.
제2 하부 관통홀(331HC)은 제2 도전막(315B)을 더 관통하여 파이프 트렌치(PT)에 연결될 수 있다. 제2 하부 관통홀(331HC)은 제2 하부 매립막(333C)으로 채워진다.
이어서, 도 7c에서 상술한 공정과 동일한 공정을 실시하여, 제1 및 제2 하부 매립막들(333P1, 333C)에 의해 관통되는 제1 적층체(ST1) 상에 제1 및 제2 상부 관통홀들(345HP, 345HC)에 의해 관통되는 제2 적층체(ST2)를 형성한다. 제2 적층체(ST2)는 교대로 적층된 제3 물질막들(341) 및 제4 물질막들(343)을 포함할 수 있다. 제1 상부 관통홀(345HP)은 제1 하부 관통홀(331HP)에 연결되고, 제2 상부 관통홀(345HC)은 제2 하부 관통홀(331HC)에 연결된다.
이 후, 도 7c에서 상술한 공정과 동일한 공정을 실시하여, 제1 상부 관통홀(345HC)의 내부만을 상부 매립막(347P)으로 채운다. 이로써, 제2 하부 매립막(333C)은 제2 상부 관통홀(345HC)에 의해 노출될 수 있다.
도 8b를 참조하면, 제2 상부 관통홀(345HC)을 통해 제2 하부 매립막(도 8a의 333C) 및 파이프 매립막(도 8a의 319)을 제거한다. 이 후, 도 5c에서 상술한 바와 동일한 공정으로 메모리막(MI) 및 채널막(CH)을 형성한다.
이어서, 도 7e에서 상술한 바와 동일한 공정으로 제1 콘택홀(355HP) 및 제2 콘택홀(355HC)에 의해 관통되는 제1 상부 절연막(351)을 형성한다. 이 후, 도 7e에서 상술한 바와 동일한 공정으로 제1 상부 절연막(351) 및 제2 적층체(ST2)를 관통하여 제1 하부 매립막(333P1)에 연결된 제2 콘택 플러그(361P2)와, 제1 상부 절연막(351)을 관통하여 채널막(CH)에 연결된 채널 콘택 플러그(361SP)를 형성한다.
도 8c를 참조하면, 제1 상부 절연막(351), 제1 내지 제4 물질막들(321, 323, 341, 343)을 관통하는 적층체간 절연막(375)을 형성한다. 적층체간 절연막(375)에 의해 제1 내지 제4 물질막들(321, 323, 341, 343)이 예비 셀 적층체들과 주변 적층체들(ST1_P, ST2_P)로 분리될 수 있다.
이어서, 도 6e에서 상술한 예비 셀 적층체들을 관통하는 슬릿(미도시) 형성 공정 및 슬릿을 통해 제2 및 제4 물질막들(323, 343)을 도전 패턴들인 제5 물질 패턴들(371)로 대체하는 공정을 실시하여 제1 셀 적층체(ST1_C2) 및 제2 셀 적층체(ST2_C2)를 형성할 수 있다.
이 후, 제2 콘택 플러그(361P2)에 연결된 주변 배선(381M) 및 채널 콘택 플러그(361DP)에 연결된 공통 소스 라인(381CSL)을 제1 상부 절연막(351) 상에 형성할 수 있다.
도면에 도시하진 않았으나, 공통 소스 라인(381CSL)을 덮는 제2 상부 절연막(미도시), 제1 상부 절연막(351)과 제2 상부 절연막을 관통하고 채널막(CH)에 연결된 드레인측 채널 콘택 플러그, 및 제2 상부 절연막 상에 배치되고 드레인측 채널 콘택 플러그에 연결된 비트 라인(미도시)을 형성할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 2a 내지 도 8c에서 상술한 실시 예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 9를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
ST1_C1, ST1_C2: 제1 셀 적층체 ST2_C1, ST2_C2: 제2 셀 적층체
CH, S_CH, D_CH, P_CH: 채널막
P1, 123P1, 233P1, 333P1: 제1 콘택 플러그 또는 제1 하부 매립막
P2, 151P2, 261P2, 361P2: 제2 콘택 플러그
ST1_P: 제1 주변 적층체 ST2_P: 제2 주변 적층체
151DP, 151DP1, 151SP, 261DP, 361SP: 채널 콘택 플러그
111, 221, 321: 제1 물질막 또는 층간 절연막
113, 223, 333: 제2 물질막
131, 241, 341: 제3 물질막 또는 층간 절연막
133, 243, 343: 제4 물질막
139, 139_S, 139_D, 271, 371: 제5 물질 패턴 또는 도전 패턴
123C1, 123C2, 233C, 333C: 제2 하부 매립막
147HP, 255HP, 355HP: 제1 콘택홀
147HC1, 147HC2, 255HD, 355HD: 제2 콘택홀
137C1, 137C2: 슬릿

Claims (26)

  1. 셀 영역 및 주변 영역을 포함하는 기판;
    상기 셀 영역에서 상기 기판 상에 적층된 셀 적층체;
    상기 셀 적층체를 관통하는 일체(one body)의 채널막;
    상기 주변 영역에 형성된 구동 트랜지스터; 및
    상기 구동 트랜지스터에 연결되고, 상기 채널막보다 짧은 2 이상의 콘택 플러그들의 적층 구조로 형성된 플러그 구조를 포함하고,
    상기 콘택 플러그들 각각은 상기 셀 적층체의 일부와 동일한 높이에 배치된 부분을 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 셀 적층체는
    상기 기판 상에 형성된 제1 셀 적층체; 및
    상기 제1 셀 적층체 상에 형성된 제2 셀 적층체를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 플러그 구조는
    상기 제1 셀 적층체의 높이까지 연장된 제1 콘택 플러그; 및
    상기 제1 콘택 플러그 상에 접촉되어 상기 제2 셀 적층체의 적층 방향을 따라 연장된 제2 콘택 플러그를 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 셀 적층체들 사이의 계면과 상기 제1 콘택 플러그 및 상기 제2 콘택 플러그 사이의 계면은 동일한 높이에 배치된 반도체 장치.
  5. 제 1 항에 있어서,
    상기 채널막 상에 형성된 채널 콘택 플러그; 및
    상기 채널 콘택 플러그 상에 형성된 금속 배선을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 콘택 플러그들 중 최상부 콘택 플러그는 상기 채널 콘택 플러그의 높이까지 연장된 반도체 장치.
  7. 제 1 항에 있어서,
    상기 셀 적층체는 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 셀 적층체와 동일한 높이로 형성되고, 상기 플러그 구조에 의해 관통되는 주변 적층체를 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 주변 적층체는 교대로 적층된 산화막들 및 질화막들을 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 콘택 플러그들 중 최상부 콘택 플러그 하부에 배치된 하부 플러그들은 상기 산화막들 및 상기 질화막들에 대한 식각 선택비를 갖는 도전물로 형성된 반도체 장치.
  11. 제 1 항에 있어서,
    상기 콘택 플러그들 중 최상부 콘택 플러그 하부에 배치된 하부 콘택 플러그들은 상기 최상부 콘택 플러그와 다른 도전물로 형성된 반도체 장치.
  12. 제 1 항에 있어서,
    상기 콘택 플러그들 중 최상부 콘택 플러그 하부에 배치된 하부 콘택 플러그들은 실리콘 게르마늄(SiGe), 탄소(C) 중 적어도 어느 하나를 포함하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 주변 영역이 상기 셀 영역에 중첩되지 않는 경우,
    상기 콘택 플러그들 중 최하부 콘택 플러그는 상기 구동 트랜지스터에 직접 접촉되도록 연장되는 반도체 장치.
  14. 제 1 항에 있어서,
    상기 주변 영역이 상기 셀 영역에 중첩되는 경우,
    상기 구동 트랜지스터는 상기 셀 적층체 하부에 배치되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 플러그 구조와 상기 구동 트랜지스터 사이에 배치되고, 상기 플러그 구조에 연결된 일단과 상기 셀 적층체에 중첩되도록 상기 일단으로부터 상기 구동 트랜지스터를 향하여 연장된 연장부를 포함하는 연결 배선; 및
    상기 연결 배선과 상기 구동 트랜지스터 사이에 연결된 하부 플러그 구조를 더 포함하는 반도체 장치.
  16. 구동 트랜지스터가 배치된 기판 상에 제1 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 및 제2 물질막들을 관통하고, 서로 이격된 제1 하부 매립막과 제2 하부 매립막을 형성하는 단계;
    상기 제1 및 제2 하부 매립막에 의해 관통되는 상기 제1 및 제2 물질막들 상에 제3 및 제4 물질막들을 교대로 적층하는 단계;
    상기 제3 및 제4 물질막들을 관통하여 상기 제1 하부 매립막 및 상기 제2 하부 매립막을 각각 노출하는 제1 상부 관통홀 및 제2 상부 관통홀을 형성하는 단계; 및
    상기 제2 상부 관통홀을 통해 상기 제2 하부 매립막이 노출되도록, 상기 제2 상부 관통홀 내부에 한하여 상부 매립막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 상부 매립막을 형성하는 단계 이후,
    상기 제2 상부 관통홀을 통해 상기 제2 하부 매립막을 제거하는 단계; 및
    상기 제2 하부 매립막이 제거된 영역 및 상기 제2 상부 관통홀 내부에 채널막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 채널막을 형성하는 단계 이 후,
    상기 채널막 및 상기 상부 매립막을 포함하는 상기 제3 및 제4 물질막들 상에 절연막을 형성하는 단계;
    상기 절연막을 관통하여 상기 상부 매립막 및 상기 채널막을 각각 노출하는 제1 및 제2 콘택홀들을 형성하는 단계;
    상기 제1 상부 관통홀이 개구되도록 상기 제1 콘택홀을 통해 상기 상부 매립막을 제거하는 단계; 및
    상기 제1 콘택홀, 상기 제2 콘택홀, 상기 제1 상부 관통홀을 도전물로 채워서, 상기 제1 콘택홀 내부로부터 상기 제1 상부 관통홀 내부를 채우는 콘택 플러그와, 상기 제2 콘택홀 내부를 채우는 채널 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 콘택 플러그는 상기 제1 하부 매립막에 접촉되는 반도체 장치의 제조방법.
  20. 제 18 항에 있어서,
    상기 콘택 플러그 및 상기 채널 콘택 플러그를 형성한 후,
    상기 제1 내지 제4 물질막들을, 상기 채널막을 감싸는 셀 적층체와 상기 제1 하부 매립막 및 상기 콘택 플러그를 감싸는 주변 적층체로 분리하는 단계를 더 포함하는 반도체 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 셀 적층체 및 상기 주변 적층체를 분리한 후,
    상기 셀 적층체의 상기 제2 및 제4 물질막들을 제5 물질막들로 대체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 주변 적층체가 상기 구동 트랜지스터에 중첩되는 경우,
    상기 제1 하부 매립막은 상기 구동 트랜지스터에 직접 접촉되도록 연장되는 반도체 장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 셀 적층체가 상기 구동 트랜지스터에 중첩되는 경우,
    상기 제1 및 제2 물질막들을 교대로 적층하는 단계 이전,
    상기 구동 트랜지스터에 연결된 하부 플러그 구조를 형성하는 단계; 및
    상기 하부 플러그 구조의 상면에 연결되고, 후속에서 형성되는 상기 제1 하부 매립막의 바닥면을 향하여 연장되는 연결 배선을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  24. 제 17 항에 있어서,
    상기 채널막을 형성하는 단계 이 후,
    상기 제1 내지 제4 물질막들을 관통하는 슬릿을 형성하는 단계; 및
    상기 채널막이 제5 물질막들로 둘러싸이도록 상기 슬릿을 통해 상기 제2 및 제4 물질막들을 제5 물질막들로 대체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  25. 제 16 항에 있어서,
    상기 제1 및 제2 하부 매립막은 상기 제1 내지 제4 물질막들에 대한 식각 선택비를 갖는 도전물로 형성되는 반도체 장치의 제조방법.
  26. 제 16 항에 있어서,
    상기 제1 및 제2 하부 매립막은 실리콘 게르마늄(SiGe), 탄소(C) 중 적어도 어느 하나를 포함하는 물질막으로 형성되는 반도체 장치의 제조방법.
KR1020150124390A 2015-05-26 2015-09-02 반도체 장치 및 그 제조방법 KR20160138883A (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
US15/042,362 US9960177B2 (en) 2015-05-26 2016-02-12 Semiconductor device and manufacturing method of the same
TW105104586A TWI735426B (zh) 2015-05-26 2016-02-17 半導體裝置以及其製造方法
CN201610125380.0A CN106206594B (zh) 2015-05-26 2016-03-04 半导体器件及其制造方法
CN202010995182.6A CN112259551B (zh) 2015-05-26 2016-03-04 半导体器件及其制造方法
CN202010996782.4A CN112271181A (zh) 2015-05-26 2016-03-04 半导体器件及其制造方法
CN202010994423.5A CN112259546A (zh) 2015-05-26 2016-03-04 半导体器件及其制造方法
US15/922,707 US10930667B2 (en) 2015-05-26 2018-03-15 Semiconductor device and manufacturing method of the same
US17/149,647 US11665904B2 (en) 2015-05-26 2021-01-14 Semiconductor device and manufacturing method of the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20150073035 2015-05-26
KR1020150073035 2015-05-26

Publications (1)

Publication Number Publication Date
KR20160138883A true KR20160138883A (ko) 2016-12-06

Family

ID=57576364

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150124390A KR20160138883A (ko) 2015-05-26 2015-09-02 반도체 장치 및 그 제조방법

Country Status (3)

Country Link
KR (1) KR20160138883A (ko)
CN (1) CN112259551B (ko)
TW (1) TWI735426B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10396168B2 (en) 2017-11-16 2019-08-27 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR20220000956A (ko) * 2017-03-08 2022-01-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047810A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
KR20200099011A (ko) * 2019-02-13 2020-08-21 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
JP2004327809A (ja) * 2003-04-25 2004-11-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130074358A (ko) * 2011-12-26 2013-07-04 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20150050877A (ko) * 2013-11-01 2015-05-11 에스케이하이닉스 주식회사 트랜지스터 및 이를 포함하는 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220000956A (ko) * 2017-03-08 2022-01-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
US10396168B2 (en) 2017-11-16 2019-08-27 SK Hynix Inc. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
TW201642445A (zh) 2016-12-01
CN112259551B (zh) 2023-11-07
CN112259551A (zh) 2021-01-22
TWI735426B (zh) 2021-08-11

Similar Documents

Publication Publication Date Title
US10050057B2 (en) Semiconductor device and manufacturing method thereof
CN106206594B (zh) 半导体器件及其制造方法
KR20170067506A (ko) 반도체 장치 및 그 제조 방법
KR20150106660A (ko) 반도체 장치 및 그 제조방법
KR20170053478A (ko) 반도체 장치 및 그 제조방법
KR20180053918A (ko) 반도체 장치 및 그 제조방법
US11980033B2 (en) Semiconductor device and method of manufacturing the same
KR20150116510A (ko) 반도체 장치 및 그 제조방법
KR20170107195A (ko) 반도체 장치
KR20170099687A (ko) 반도체 장치
KR20170073978A (ko) 반도체 장치의 제조방법
KR102516088B1 (ko) 반도체 장치 및 그 제조 방법
KR20190029318A (ko) 반도체 장치 및 그 제조방법
KR20150017600A (ko) 반도체 메모리 소자
KR20190139064A (ko) 반도체 장치의 제조방법
CN112259551B (zh) 半导体器件及其制造方法
KR20180020806A (ko) 반도체 장치 및 그 제조방법
KR20170038513A (ko) 반도체 장치
CN111106121A (zh) 制造半导体装置的方法
CN110931490A (zh) 半导体装置及其制造方法
CN113497055A (zh) 半导体存储器装置及其制造方法
US10396168B2 (en) Semiconductor device and manufacturing method thereof
US11342353B2 (en) Semiconductor memory device having three-dimensional structure and method for manufacturing the same
CN112185979B (zh) 半导体存储器装置
KR20170087809A (ko) 반도체 장치 및 그 제조방법