CN112259551B - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体器件，包括：衬底，驱动晶体管形成在衬底上；单元层叠结构，层叠在衬底和驱动晶体管上；沟道层，穿透单元层叠结构；插塞结构，耦接到驱动晶体管且包括比沟道层短的至少两个接触插塞的层叠结构，其中，由比沟道层短的至少两个接触插塞形成的层叠结构与单元层叠结构和沟道层隔开。

Description

半导体器件及其制造方法

本专利申请是2016年3月4日申请的申请号为201610125380.0的名称为“半导体器件及其制造方法”的分案申请。

相关申请的交叉引用

本申请要求2015年5月26日提交给韩国知识产权局的韩国专利申请10-2015-0073035和2015年9月2日提交给韩国知识产权局的韩国专利申请10-2015-0124390的优先权，其全部内容通过引用合并于此。

技术领域

本公开的方面涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括三维存储器件的半导体器件及其制造方法。

背景技术

为了高度集成半导体器件，已经提出了包括层叠在衬底上的存储单元的三维存储器件。正开发各种技术以改善三维存储器件的操作可靠性和用来生产该器件的制造过程的再现性。

附图说明

图1A至图1D是图示根据本公开的实施例的半导体器件的单元区和外围区的布置的平面图；

图2A和图2B是图示根据本公开的实施例的半导体器件的存储串结构的立体图；

图3A至图3C是图示根据本公开的实施例的半导体器件的驱动晶体管与插塞结构之间的关联的剖视图；

图4A至图4E是图示根据本公开的一个实施例的半导体器件的驱动晶体管和插塞结构的制造方法的剖视图；

图5A至图5F是图示根据本公开的一个实施例的半导体器件的存储串结构的制造方法的剖视图；

图6A至图6H是图示根据本公开的一个实施例的半导体器件的存储串结构的制造方法的剖视图；

图7A至图7G是图示根据本公开的一个实施例的半导体器件的驱动晶体管、插塞结构和存储串结构的制造方法的剖视图；

图8A至图8C是图示根据本公开的一个实施例的半导体器件的驱动晶体管、插塞结构和存储串结构的制造方法的剖视图；

图9是图示根据本公开的一个实施例的存储系统的配置图；以及

图10是图示根据本公开的一个实施例的计算系统的配置图。

具体实施方式

各个实施例涉及一种半导体器件及其制造方法，其能增强耦接至三维存储器件的驱动晶体管的插塞结构的结构稳定性。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底，包括单元区和外围区；单元层叠结构，层叠在单元区中的衬底上；一体式结构的沟道层，穿透单元层叠结构；驱动晶体管，形成在外围区中；以及插塞结构，耦接到驱动晶体管且包括比沟道层短的至少两个接触插塞的层叠结构，其中，接触插塞中的每个与单元层叠结构的一部分布置在相同高度。

根据本公开的一个方面，提供了一种制造半导体器件的方法，所述方法包括：在其中布置有驱动晶体管的衬底上交替层叠第一材料层和第二材料层；形成穿透第一材料层和第二材料层且彼此间隔开的第一下掩埋层和第二下掩埋层；在被第一下掩埋层和第二下掩埋层穿透的第一材料层和第二材料层上交替层叠第三材料层和第四材料层；分别形成穿透第三材料层和第四材料层且暴露出第一下掩埋层和第二下掩埋层的第一上通孔和第二上通孔；以及在第一上通孔中形成上掩埋层以经由第二上通孔暴露出第二下掩埋层。

在下文，将参照附图详细描述本公开的实施例。然而，本公开不限于以下公开的实施例，而可以采用各种形式来实施，且本公开的范围不限于下面的实施例。确切地说，提供实施例来更诚恳和充分地公开实施例的方面，并且将本公开的精神完全地传达给本公开所属领域的技术人员，且本公开的范围应通过本权利要求来理解。

图1A至图1D是图示根据本公开的实施例的半导体器件的单元区和外围区的布置的平面图。

在图1A至图1D中，根据本公开的一个实施例的半导体器件可以包括单元区A1和外围区A2、A3和A4。

在单元区A1中，存储单元可以沿着第一方向至第三方向以三维方式布置。每个存储器单元可以储存一个或更多个位。存储单元可以经由沟道层CH耦接至存储串单元。存储单元可以耦接至层叠在单元区A1中的字线WL。沟道层CH可以耦接至布置在单元区A1中的位线和公共源极线。

外围区可以包括行解码器区A2、页缓冲器区A3和驱动电路区A4。行解码器区A2可以包括访问布置在单元区A1中的字线WL的电路。页缓冲器区A3可以包括访问布置在单元区A1中的位线BL的电路。驱动电路区A4可以包括控制存储单元的操作的控制电路以及将操作电压施加至存储单元的电压发生电路。驱动晶体管可以形成在行解码器区A2、页缓冲器区A3和驱动电路区A4中的每个中。

如图1A所示，可以布置外围区A2、A3和A4，使得外围区A2、A3和A4不与单元区A1重叠。

如图1B至图1D所示，外围区A2、A3和A4的至少部分可以布置成与单元区A1重叠。

例如，如图1B所示，页缓冲器区A3可以布置成与单元区A1的一部分重叠。在这种情况下，半导体器件的衬底的面积会减少第一重叠区OL1，在第一重叠区OL1中，页缓冲器区A3与单元区A1重叠。

如图1C所示，行解码器区A2可以布置成与单元区A1的一部分重叠。在这种情况下，半导体器件的衬底的面积会减少第二重叠区OL2，在第二重叠区OL2中，行解码器区A2与单元区A1重叠。

如图1D所示，行解码器区A2、页缓冲器区A3以及驱动电路区A4可以布置成与单元区A1的一部分重叠。在这种情况下，页缓冲器区A3与单元区A1重叠的第一重叠区OL1、行解码器区A2与单元区A1重叠的第二重叠区OL2以及驱动电路区A4与单元区A1重叠的第三重叠区OL3布置在为单元区A1分配的区域中。

图2A和图2B是图示根据本公开的一个实施例的半导体器件的存储串结构的立体图。更具体而言，图2A是图示直线形状的存储串结构的立体图，且图2B是图示U形的存储串结构的立体图。出于便于说明的目的，未在图2A和图2B中图示绝缘层和存储层。

参见图2A，存储串可以沿着直线形状的沟道层CH而形成。直线形状的存储串可以电耦接在包括公共源极线CSL的半导体衬底与位线BL之间。可以布置单元层叠结构ML，所述单元层叠结构ML包括彼此间隔开且层叠在公共源极线CSL与位线BL之间的导电图案LSL、WL和USL。单元层叠结构ML可以由第一缝隙SI1分离。

公共源极线CSL可以直接耦接到沟道层CH的底部。公共源极线CSL可以通过将杂质注入到半导体衬底内，或者通过在半导体衬底上沉积掺杂硅层来形成。

导电图案LSL、WL和USL可以包围沟道层CH且包括顺序层叠的下选择线LSL、字线WL和上选择线USL。下选择线LSL可以布置在字线WL与公共源极线CSL之间。层叠在字线WL与公共源极线CSL之间的下选择线LSL的叠层的数量可以是一个、两个或更多个。上选择线USL可以布置在字线WL与位线BL之间。层叠在字线WL与公共源极线CSL之间的下选择线LSL的叠层的数量可以是一个、两个或更多个。下选择线LSL和上选择线USL中的一个可以被分离成比字线WL小的单元。例如，每个字线WL可以形成为包围沟道层CH的两行或更多行，而每个上选择线USL可以形成为包围一体式沟道层CH行。在这种情况下，相比于被第一缝隙SI1分离，上选择线USL可以被第二缝隙SI2分离成更小的单元。

沟道层CH可以穿透导电图案LSL、WL和USL。存储层可以形成在沟道层CH与导电图案LSL、WL和USL之间。沟道层CH的上部可以电耦接至位线BL。

根据上述结构，存储单元可以形成在沟道层CH与字线WL之间的交叉处。下选择晶体管可以形成在沟道层CH与下选择线LSL之间的交叉处。此外，上选择晶体管可以形成在沟道层CH与上选择线USL之间的交叉处。下选择晶体管、存储单元和上选择晶体管可以沿着沟道层CH成列布置，并且可以经由沟道层CH彼此串联耦接且构成存储串。

参见图2B，存储串可以沿着沟道层CH布置，且存储串可以耦接在位线BL与公共源极线CSL之间。如图2B中所示的沟道层CH是U形。沟道层CH可以形成为各种形状，诸如W形。位线BL和公共源极线CSL可以布置在不同层中并且彼此间隔开。例如，公共源极线CSL可以布置在位线BL之下。位线BL和公共源极线CSL可以由导电材料形成。

管道栅PG可以布置在位线BL和公共源极线CSL之下。管道栅PG可以由导电材料形成。

漏极侧单元层叠结构ML_D和源极侧单元层叠结构ML_S可以布置在管道栅PG上。漏极侧单元层叠结构ML_D和源极侧单元层叠结构ML_S可以布置在位线BL与公共源极线CSL之下。漏极侧单元层叠结构ML_D和源极侧单元层叠结构ML_S可以由缝隙SI电分离，且穿过缝隙SI而彼此相对。

漏极侧单元层叠结构ML_D可以包括彼此间隔开且层叠的漏极侧导电图案WL_D和DSL。源极侧单元层叠结构ML_S可以包括彼此间隔开且层叠的源极侧导电图案WL_S和SSL。漏极侧导电图案WL_D和DSL可以包括顺序层叠的漏极侧字线WL_D和漏极选择线DSL。漏极侧字线WL_D可以布置在位线BL与管道栅PG之间。漏极选择线DSL可以布置在位线BL与漏极侧字线WL_D之间。层叠在位线BL与漏极侧字线WL_D之间的漏极选择线DSL的层叠结构的数量可以是一个、两个或更多个。源极侧导电图案WL_S和SSL可以包括顺序层叠的源极侧字线WL_S和源极选择线SSL。源极侧字线WL_S可以布置在公共源极线CSL与管道栅PG之间。源极选择线SSL可以形成在公共源极线CSL与源极侧字线WL_S之间。层叠在公共源极线CSL与源极侧字线WL_S之间的源极选择线SSL的层叠结构的数量可以是一个、两个或多于两个。

沟道层CH可以包括穿透漏极侧单元层叠结构ML_D的漏极侧沟道层D_CH、穿透源极侧单元层叠结构ML_S的源极侧沟道层S_CH、以及连接漏极侧沟道层D_CH与源极侧沟道层S_CH而穿透管道栅PG的管道沟道层P_CH。沟道层CH的外壁可以被存储层包围(未图示)。漏极侧沟道层D_CH的上部可以电耦接至位线BL。源极侧沟道层S_CH的上部可以电耦接至公共源极线CSL。

根据上述结构，源极侧存储单元可以形成在沟道层CH与源极侧字线WL之间的交叉处，源极选择晶体管可以形成在沟道层CH与源极选择线SSL之间的交叉处，漏极侧存储单元可以形成在沟道层CH与漏极侧字线WL_D之间的交叉处，漏极选择晶体管可以形成在沟道层CH与漏极选择线DSL之间的交叉处，且管道晶体管可以形成在沟道层CH与管道栅PG之间的交叉处。源极选择晶体管、源极侧存储单元、管道晶体管、漏极侧存储单元和漏极选择晶体管可以经由沟道层串联耦接，且构成存储串。

如上面参照图2A和图2B描述的，存储串可以包括沿着沟道层CH层叠的存储单元且可以形成为三维结构。沿着沟道层CH层叠的存储单元的数量可以增加，以提高半导体器件的密集度。在这种情况下，可以增加沟道层CH的长度。图2A和图2B所示的存储串可以布置在图1A至图1D中描述的半导体器件的单元区A1中。

图3A至图3C是图示根据本公开的实施例的半导体器件的驱动晶体管与插塞结构之间的关联的剖视图。更具体地，图3A是图示当外围区与单元区如图1A中所示那样不重叠时，驱动晶体管与插塞结构之间的关联的剖视图。图3A和图3C是图示当外围区的至少一部分与单元区A1的下部如图3B和图3C中所示那样重叠时，驱动晶体管与插塞结构之间的关联的剖视图。

参见图3A，半导体衬底SUB可以包括单元区和外围区。图3A图示不与单元区重叠的外围区。驱动晶体管可以包括形成在半导体衬底SUB的外围区上的驱动栅DG以及形成在驱动栅DG两侧的半导体衬底SUB中的结区JD和JS。图2A或图2B中所示的存储串可以形成在半导体衬底SUB的单元区上。栅绝缘层GI可以形成在驱动栅DG与半导体衬底SUB之间。结区JD和JS可以包括漏极结区JD和源极结区JS。

上述驱动晶体管可以用来操作图2A或图2B中所示的存储串。驱动晶体管的驱动栅DG和结区JD和JS可以分别耦接至第一接触插塞P1。第一接触插塞P1可以沿着存储单元的层叠方向延伸，且可以在外围区与单元区不重叠时延伸为直接接触驱动晶体管。第二接触插塞P2可以耦接到第一接触插塞P1的上部。第二接触插塞P2可以沿着存储单元的层叠方向延伸。可以将第一接触插塞P1与第二接触插塞P2之间的界面高度和存储串的层叠结构之间的界面高度控制在相同的高度，所述存储串的层叠结构由制造过程单元分离。第一接触插塞P1和第二接触插塞P2中的每个的长度可以比图2A中所示的沟道层的长度短，或者比图2B中所示的漏极侧沟道层D_CH的长度短，或者比图2B中所示的源极侧沟道层S_CH的长度短。第一接触插塞P1和第二接触插塞P2中的每个可以包括与图2A中所示的单元层叠结构ML的部分布置在相同高度处的一部分。第一接触插塞P1和第二接触插塞P2中的每个可以包括布置在与图2B中所示的漏极侧单元层叠结构ML_D和源极侧单元层叠结构ML_S的部分相同高度处的部分。

形成为第一接触插塞P1与第二接触插塞P2的层叠结构的插塞结构可以耦接到其相应的金属导线M1至ME中的一个。例如，耦接到漏极结区JD的第一接触插塞P1和第二接触插塞P2可以耦接到第一金属导线M1。耦接到驱动栅DG的第一接触插塞P1和第二接触插塞P2可以耦接到第二金属导线M2。耦接到源极结区JS的第一接触插塞P1和第二接触插塞P2可以耦接到第三金属导线M3。

外围金属导线M1、M2和M3可以与图2A中所示的位线布置在同一层，或者与图2B中所示的公共源极线CSL布置在同一层，或者与图2B中所示的位线BL布置在同一层。

尽管图3A未示出，但是一层或多层的绝缘层可以形成在外围金属导线M1、M2和M3与半导体衬底SUB之间。第一接触插塞P1与第二接触插塞P2可以穿透一层或多层的绝缘层。

参见图3B和图3C，半导体衬底SUB可以包括其中单元区与外围区重叠的重叠区OLA。半导体衬底还可以包括其中布置有外围层叠结构ST1_P和ST2_P的虚设区DA。驱动晶体管可以包括形成在半导体衬底SUB的重叠区OLA中的驱动栅DG以及形成在驱动栅DG两侧的半导体衬底SUB中的结区(未图示)。栅绝缘层GI可以形成在驱动栅DG与半导体衬底SUB之间。

驱动晶体管可以被第一下绝缘层LI1覆盖。第一下绝缘层LI1可以被下插塞结构LP穿透。连接导线LL可以形成在下插塞结构LP和第一下绝缘层LI1上。连接导线LL可以自重叠区OLA在虚设区DA之上延伸。连接导线LL可以被形成在第一下绝缘层LI1之上的第二下绝缘层LI2覆盖。

单元层叠结构(图3B的ST1_C1和ST2_C1或图3C的ST1_C2和ST2_C2)可以形成为在第二下绝缘层LI2上实现存储串。

参见图3B，第一单元层叠结构ST1_C1和第二单元层叠结构ST2_C1可以层叠在第二下绝缘层LI2之上。第一单元层叠结构ST1_C1可以包括交替层叠的第一层间绝缘层ILD1和导电图案CP，且第二单元层叠结构ST2_C1可以包括交替层叠的第二层间绝缘层ILD2和导电图案CP。第一单元层叠结构ST1_C1的导电图案CP和第二单元层叠结构ST2_C1的导电图案CP可以用作图2A中描述的下选择线LSL、字线WL和上选择线USL。

形成为一体式结构的沟道层CH可以穿透第一单元层叠结构ST1_C1和第二单元层叠结构ST2_C1。沟道层CH的外壁可以被存储层MI包围。公共源极线CSL还可以形成在沟道层CH与第二下绝缘层LI2之间。

公共源极线CSL可以耦接到沟道层CH的底表面。公共源极线CSL可以形成于在第二下绝缘层LI2上形成的第三下绝缘层LI3中。

沟道层CH的上部可以耦接到沟道接触插塞DP。沟道接触插塞DP可以形成为穿透在第二单元层叠结构ST2_C1上形成的上绝缘层UI。位线BL可以形成在上绝缘层UI上，且位线BL可以耦接到沟道接触插塞DP。

图2A中描述的直线形状的存储串可以由第一单元层叠结构ST1_C1和第二单元层叠结构ST2_C1以及穿透第一单元层叠结构ST1_C1和第二单元层叠结构ST2_C1的沟道层CH来实现。第一单元层叠结构ST1_C1和第二单元层叠结构ST2_C1可以层叠在公共源极线CSL与位线BL之间，如图3B所述。

参见图3C，第一单元层叠结构ST1_C2和第二单元层叠结构ST2_C2可以层叠在第二下绝缘层LI2之上。第一单元层叠结构ST1_C2可以包括交替层叠的第一层间绝缘层ILD1和导电图案CP。第二单元层叠结构ST2_C2可以包括交替层叠的第二层间绝缘层ILD2和导电图案CP。第一单元层叠结构ST1_C2和第二单元层叠结构ST2_C2可以用作图2B中描述的漏极侧单元层叠结构ML_D和源极侧单元层叠结构ML_S。出于说明的目的，图3C图示其中第一单元层叠结构ST1_C2和第二单元层叠结构ST2_C2用作源极侧单元层叠结构ML_S的示例。

第一单元层叠结构ST1_C2和第二单元层叠结构ST2_C2可以被一体式结构的沟道层CH穿透。沟道层CH的外壁可以被存储层MI包围。沟道层CH和存储层MI可以朝第二下绝缘层LI2而不是第一单元层叠结构ST1_C2突出。朝第二下绝缘层LI2而不是第一单元层叠结构ST1_C2突出的沟道层CH的部分可以被定义为管道沟道层P_CH。管道沟道层P_CH可以由管道栅PG包围。穿透管道沟道层P_CH上部的第一单元层叠结构ST1_C2和第二单元层叠结构ST2_C2的沟道层CH的部分可以用作漏极侧沟道层D_CH和源极侧沟道层S_CH。例如，当图3C中所示的第一单元层叠结构ST1_C2和第二单元层叠结构ST2_C2用作漏极侧单元层叠结构ML_D时，穿透第一单元层叠结构ST1_C2和第二单元层叠结构ST2_C2的沟道层CH的部分可以用作漏极侧沟道层D_CH。当图3C中所示的第一单元层叠结构ST1_C2和第二单元层叠结构ST2_C2用作源极侧单元层叠结构ML_S时，穿透第一单元层叠结构ST1_C2和第二单元层叠结构ST2_C2的沟道层CH的部分可以用作源极侧沟道层S_CH。

管道栅PG可以形成在第三下绝缘层LI3中，第三下绝缘层LI3布置在第一单元层叠结构ST1_C2与第二下绝缘层LI2之间。

源极侧沟道层S_CH的上表面可以耦接到沟道接触插塞SP。沟道接触插塞SP可以通过穿透形成在第二单元层叠结构ST2_C2上的第一上绝缘层UI1而形成。可以形成公共源极线CSL，使得公共源极线CSL耦接至第一上绝缘层UI1上的沟道接触插塞SP。公共源极线CSL可以通过穿透形成在第一上绝缘层UI1上的第二上绝缘层UI2而形成。第三上绝缘层UI3可以形成在第二上绝缘层UI2上。位线BL可以布置在第三上绝缘层UI3上。尽管在图中未示出，但是位线BL可以经由穿透第一上绝缘层至第三上绝缘层(UI1至UI3)的沟道插塞而耦接到漏极侧沟道层(图2B中所示的D_CH)的上表面。

如图3B和图3C所述，各种结构的存储串(例如，图2A或图2B中所示的存储串)布置在重叠区OLA的上部。

参见图3B和图3C，在虚设区DA中，外围层叠结构ST1_P和ST2_P可以形成在与单元层叠结构(图3B的ST1_C1和ST2_C1或者图3C的ST1_C2和ST2_C2)相同的高度。外围层叠结构ST1_P和ST2_P可以包括层叠在第三下绝缘层LI3上的第一外围层叠结构ST1_P和第二外围层叠结构ST2_P。第一外围层叠结构ST1_P可以形成在与第一单元层叠结构ST1_C1或ST1_C2相同的高度，且第一外围层叠结构ST1_P可以包括交替层叠的第一层间绝缘层ILD1和第一牺牲图案SA1。第二外围层叠结构ST2_P可以形成在与第二单元层叠结构ST2_C1或ST2_C2相同的高度，且第二外围层叠结构ST2_P可以包括交替层叠的第二层间绝缘层ILD2和第二牺牲图案SA2。第一层间绝缘层ILD1和第二层间绝缘层ILD2可以是氧化物层，且第一牺牲图案SA1和第二牺牲图案SA2可以是氮化物层。

第一外围层叠结构ST1_P可以被第一接触插塞P1穿透。第二外围层叠结构ST2_P可以被第二接触插塞P2穿透。第二接触插塞P2可以布置在第一接触插塞P1上，且直接耦接到第一接触插塞P1。第一接触插塞P1可以进一步延伸以穿透第二下绝缘层LI2和第三下绝缘层LI3。第二接触插塞P2可以通过进一步穿透到上绝缘层UI或UI1内而延伸到与沟道插塞DP或SP的上部相同的高度。

第一接触插塞P1和第二接触插塞P2中的每个的长度可以比沟道层CH的长度短。第一接触插塞P1和第二接触插塞P2中的每个可以包括与单元层叠结构(图3B的ST1_C1和ST2_C1或者图3C的ST1_C2和ST2_C2)的至少一个部分布置在相同高度的部分。

包括第一接触插塞P1和第二接触插塞P2的插塞结构可以将外围金属导线M与驱动晶体管电连接。由于当外围区与单元区重叠时，图3B和图3C中所示的驱动晶体管可以布置在单元层叠结构(图3B的ST1_C1和ST2_C1或者图3C的ST1_C2和ST2_C2)之下[权利要求14]，因此最下方插塞结构中的第一接触插塞P1可以不直接耦接到驱动晶体管，而是经由布置在插塞结构与驱动晶体管之间的连接导线LL和下插塞结构LP而耦接到驱动晶体管。连接导线LL可以从耦接到第一接触插塞P1的一侧朝驱动晶体管延伸以与单元层叠结构(图3B的ST1_C1和ST2_C1或者图3C的ST1_C2和ST2_C2)重叠。下插塞结构LP可以耦接在连接导线LL与驱动晶体管之间。

相互层叠结构绝缘层ISD可以布置在单元层叠结构(图3B的ST1_C1和ST2_C1或者图3C的ST1_C2和ST2_C2)与外围层叠结构ST1_P和ST2_P之间。

外围金属导线M可以与图3B中的所示的位线BL布置在同一层上，或者与图3C中所示的公共源极线CSL布置在同一层上。

图3A至图3C公开了这样的示例，在该例子中，耦接在外围金属导线M1、M2、M3和M与驱动晶体管之间的插塞结构形成为第一接触插塞P1和第二接触插塞P2的层叠结构。根据本公开的实施例的插塞结构不限于层叠了两个接触插塞的结构，而还可以形成为层叠了至少两个接触插塞的结构。

外围金属导线M1、M2、M3和M与驱动晶体管之间的距离可以随着包括在存储串中的包括存储单元的层叠结构的数量的增加而增大。本公开的实施例不可能形成用于插塞结构的单个接触插塞(所述单个接触插塞将外围金属导线M1、M2、M3和M与驱动晶体管连接)，而是可以形成比沟道层(图2A的CH、图2B的S_CH或D_CH)短的至少两个接触插塞(例如，第一接触插塞P1和第二接触插塞P2)的层叠结构。因此，即使外围金属导线M1、M2、M3和M与驱动晶体管之间的距离增加，本公开的实施例也能防止每个接触插塞的长度过度增加。因此，本公开可以提高插塞结构的结构稳定性。当每个接触插塞的长度减小时，更加容易保证每个接触插塞的对准裕度和尺寸。

为了保证裕度，随着每个接触插塞的长度增加，每个接触插塞的最上部可以形成得宽。由于在本公开中，每个接触插塞的长度形成得短，因此每个接触插塞的最上部的宽度可以形成得窄。结果，本公开可以减小每个接触插塞具有的面积、芯片的大小和半导体器件的大小。

图4A至图4E是图示根据本公开的一个实施例的在半导体器件的驱动晶体管与插塞结构之间的制造方法的剖视图。出于说明的目的，在下文，描述了这样的例子，在该例子中，连接外围金属导线中的一个与驱动晶体管的插塞结构是由包括至少两个接触插塞的层叠结构形成的。然而，本发明不限于此。图4A至图4E图示单元区与外围区不重叠的情况。

参见图4A，可以设置包括单元区和外围区的衬底。单元区和外围区可以彼此不重叠。随后，可以在衬底的外围区101P中形成包括驱动栅105DG、源极结区JS和漏极结区JD的驱动晶体管。驱动晶体管可以形成驱动要形成在单元区中的存储串的电路。用于形成驱动晶体管的过程的示例将详细描述如下。

首先，可以在包括单元区和外围区101P的衬底上层叠绝缘层和至少一个栅导电层。在下文，可以通过将栅导电层图案化来形成驱动栅105DG。当图案化驱动栅105DG时，绝缘层可以被图案化，且可以在驱动栅105DG之下形成具有与驱动栅105DG相同图案的栅绝缘层103G1。随后，可以通过将杂质注入至驱动栅105DG的衬底两侧的外围区101P内来形成源极结区JS和漏极结区JD。当形成驱动栅105DG时，可以在衬底的单元区上形成管道栅PG。具体的例子将参照图6A描述。在形成驱动晶体管之前，可以通过将杂质注入至衬底的单元区内来形成公共源极线CSL。可以在衬底的单元区上形成要用作公共源极线CSL的掺杂的多晶硅层。

在形成驱动晶体管之后，可以形成覆盖驱动晶体管的平坦化绝缘层107。随后，可以在平坦化绝缘层107上交替层叠第一材料层111和第二材料层113，且可以形成第一外围层叠结构ST1_P。

第一材料层111和第二材料层113可以由不同的材料形成。更具体而言，第一材料层111和第二材料层113可以由相对于彼此具有刻蚀选择性的不同绝缘材料形成。例如，第一材料层111可以由氧化物层形成，而第二材料层113可以由氮化物层形成。

随后，可以形成穿透第一外围层叠结构ST1_P的第一下掩埋层123P1，其中第一下掩埋层123P1可以耦接到驱动晶体管。第一下掩埋层123P1可以用作第一接触插塞P1，所述第一接触插塞P1是接触插塞结构的耦接到驱动晶体管的部分。形成下掩埋层123P1的过程的详细描述如下。

首先，形成第一下通孔121HP，其中第一下通孔121HP穿透第一外围层叠结构ST1_P并暴露出驱动晶体管的驱动栅105DG、源极结区JS和漏极结区JD中的至少一个。第一下通孔121HP还可以穿透平坦化绝缘层107。随后，在形成填充第一下通孔121HP的导电材料之后，将导电材料平坦化以暴露出第一外围层叠结构ST1_P的上表面。由此，由导电材料形成下掩埋层123P1。形成下掩埋层123P1的导电材料可以由难以在后续刻蚀过程中刻蚀的材料形成。后续刻蚀过程可以形成第一上通孔135HP以减少对下掩埋层123P1的损坏。形成下掩埋层123P1的导电材料可以由易于填充第一下通孔121HP的材料形成。由于形成第一下掩埋层123P1的导电材料可以布置在单元区中且用作牺牲材料，因此导电材料可以由容易去除的材料形成。例如，下掩埋层123P1可以由相对于要在后续处理中形成的第一材料层111和第二材料层113以及第三材料层和第四材料层具有刻蚀选择性的材料形成。更具体而言，下掩埋层123P1可以由包括硅锗(SiGe)和碳(C)中的至少一种的导电材料形成。

参见图4B，可以通过在包括下掩埋层123P1的第一外围层叠结构ST1_P上交替层叠第三材料层131和第四材料层133来形成第二外围层叠结构ST2_P。第三材料层131可以由与第一材料层111相同的绝缘材料形成，且第四材料层133可以由与第二材料层113相同的材料形成。

第三材料层131和第四材料层133可以由彼此不同的材料形成。更具体而言，第三材料层131和第四材料层133可以由相对于彼此具有刻蚀选择性的不同绝缘材料形成。第三材料层131可以由氧化物层形成，而第四材料层133可以由氮化物层形成。

随后，可以形成第一上通孔135HP。第一上通孔135HP可以穿透第二外围层ST2_P且暴露出下掩埋层123P1。第一上通孔135HP可以布置成与第一下通孔121HP重叠。随后，可以形成填充第一上通孔135HP的上掩埋层141P。上掩埋层141P不能形成在衬底的单元区上，而仅仅形成在外围区101P中。上掩埋层141P可以由相对于第一至第四材料层111、113、131和133以及第一下掩埋层123P1具有刻蚀选择性的材料层形成。

参见图4C，在衬底的单元区上形成用于形成存储串的结构之后，可以在包括单元区和外围区101P的衬底上形成第一上绝缘层145。随后，可以形成第一接触孔147HP，其中第一接触孔147HP穿透第一上绝缘层145并暴露出上掩埋层141P。

参见图4D，可以经由第一接触孔147HP通过刻蚀工艺来去除上掩埋层(图4C的141P)，以开放第一上通孔135HP。下掩埋层123P1可以被暴露。

参见图4E，在用导电材料填充第一上通孔135HP和第一接触孔147HP之后，可以将导电材料的表面平坦化以暴露出第一上绝缘层145的上表面。由此，可以形成第二接触插塞151P2，其中第二接触插塞151P2可以耦接到第一下掩埋层123P1并且填充第一上通孔135HP和第一接触孔147HP。第二接触插塞151P2可以由与用作第一接触插塞123P1的第一下掩埋层123P1不同的导电材料形成。

随后，可以在包括第二接触插塞151P2的第一上绝缘层145上形成外围金属导线161M1、161M2和161M3。尽管在图中未示出，但是外围金属导线161M1、161M2和161M3可以在构成外围电路的其它驱动晶体管的方向上延伸，或者在单元区的字线WL或选择线SL的方向上延伸。外围金属导线161M1、161M2和161M3中的每个可以电耦接至相应的第二接触插塞151P2。参见下文，详细描述外围金属导线161M1、161M2和161M3的形成过程的示例。

首先，可以在第一上绝缘层145上形成第二上绝缘层171。之后，可以形成穿透第二上绝缘层171的沟槽，且可以在沟槽中填充导电材料。由此，可以形成穿透第二上绝缘层171的外围金属导线161M1、161M2和161M3。

根据上述过程，可以在衬底的外围区101P上形成氧化物层和氮化物层交替层叠的第一外围层叠结构ST1_P和第二外围层叠结构ST2_P。外围层叠结构的层叠结构的数量可以不限于上述实施例，且可以是两个或更多个。

将外围金属导线161M1、161M2和161M3中的至少一个与驱动晶体管电连接的垂直插塞结构可以包括接触插塞，所述接触插塞层叠在彼此的层上。本示例公开了构成插塞结构的接触插塞包括第一下掩埋层123P1和第二接触插塞151P2。然而，插塞结构可以由至少两个接触插塞的层叠结构形成。插塞结构可以通过穿透外围层叠结构而形成。构成插塞结构的接触插塞之中的最上方接触插塞(例如，第二接触插塞151P2)可以朝外围金属导线161M1、161M2和161M3中的一个延伸为比外围层叠结构之中的上外围层叠结构高。此外，布置在最上方接触插塞之下的下接触插塞(例如，第一下掩埋层123P1)可以由与最上方接触插塞不同的导电材料形成。此外，布置在最上方接触插塞之下的下接触插塞(例如，第一下掩埋层123P1)可以由相对于构成外围层叠结构的氧化物层和氮化物层具有刻蚀选择性的导电材料形成。更具体而言，下接触插塞(例如，第一下掩埋层123P1)可以由硅锗(SiGe)和碳(C)中的至少一种形成。

图5A至图5F是图示根据本公开的一个实施例的半导体器件的存储串结构的制造方法的剖视图。形成在单元区中的结构可以使用图4A至图4E中描述的过程来形成。图5A至图5F可以图示一个例子，在该例子中，可以在单元区中形成图2A中所描述的直线形状的存储串结构。

参见图5A，在形成图4A中描述的驱动晶体管之前，可以在衬底的单元区101C1中形成公共源极线CSL。衬底的单元区101C1可以自图4A中所示的衬底的外围区101P延伸。可以通过在衬底的单元区101C1中注入杂质来形成公共源极线CSL，或者通过在衬底的单元区101C1上沉积掺杂多晶硅层来形成公共源极线CSL。

随后，可以在包括公共源极线CSL的衬底的单元区101C1中形成图4A中描述的第一材料层111和第二材料层113。在下文，交替层叠在衬底的单元区101C1上的第一材料层111和第二材料层113可以被定义为第一预单元层叠结构PST1_C1。第一预单元层叠结构PST1_C1可以自图4A中描述的第一外围层叠结构ST1_P延伸。第一预单元层叠结构PST1_C1的第一材料层111可以用作层间绝缘层，预单元层叠结构PST1_C1的第二材料层113可以用作牺牲层。预单元层叠结构PST1_C1和图4A描述的第一外围层叠结构ST1_P可以同时形成。

随后，可以形成穿透第一预单元层叠结构PST1_C1的第二下通孔121HC1。第二下通孔121HC1和图4A描述的第一下通孔121HP可以同时形成。换言之，第一下通孔121HP和第二下通孔121HC1可以利用一步掩模法(one mask process)来形成。

之后，在形成填充第二下通孔121HC1的导电材料之后，可以将导电材料平坦化以暴露出第一预单元层叠结构PST1_C1的上表面。由此，可以形成第二下掩埋层123C1，其中第二下掩埋层123C1可以填充第二下通孔121HC1且可以由导电材料形成。第二下掩埋层123C1和图4A中描述的第一下掩埋层123P1可以同时形成。可以在后续过程中去除第二下掩埋层123C1，且第二下掩埋层123C1可以由与第一下掩埋层123P1相同的材料同时形成。例如，第二下掩埋层123C1可以由包括硅锗(SiGe)和碳(C)中的至少一种的导电材料形成。第二下掩埋层123C1可以与第一下掩埋层123P1间隔开。

参见图5B，可以在包括第二下掩埋层123C1的第一预单元层叠结构PST1_C1上形成图4B中描述的第三材料层131和第四材料层133。在下文中，交替层叠在衬底的单元区101C1上的第三材料层131和第四材料层133可以被定义成第二预单元层叠结构PST2_C1。第二预单元层叠结构PST2_C1可以自图4B中描述的第二外围层叠结构ST2_P延伸。第二预单元层叠结构PST2_C1的第三材料层131可以用作层间绝缘层，且第四材料层133可以用作牺牲层。第二预单元层叠结构PST2_C1和图4B中的第二外围层叠结构ST2_P可以同时形成。

随后，可以形成穿透第二预单元层叠结构PST2_C1的第二上通孔135HC1。第二上通孔135HC1和图4B中描述的第一上通孔135HP可以同时形成。换言之，可以使用一步掩模法来形成第一上通孔135HP和第二上通孔135HC1。第二上通孔135HC1可以形成为与第二下通孔121HC1重叠。

之后，在图4B中描述的上掩埋层141P的形成过程期间，控制此过程使得第二上通孔135HC1不被上掩埋层141P的材料填充，而是第二上通孔135HC1可以保持开放。当上掩埋层141P的材料填充在第二上通孔135HC1中时，还可以进一步执行刻蚀过程来去除填充在第二上通孔135HC1中的上掩埋层141P的材料。因此，可以经由第二上通孔135HC1来暴露出第二下掩埋层123C1。

参见图5C，在形成图4C中描述的第一上绝缘层之前，可以通过刻蚀过程来去除经由第二上通孔135HC1暴露出的图5B中的第二下掩埋层123C1。由此，可以开放第二下通孔121HC1。

随后，可以在第二上通孔135HC1和第二下通孔121HC1中形成沟道层CH。因为可以在第二上通孔135HC1和第二下通孔121HC1开放之后形成沟道层CH，所以可以在第二上通孔135HC1和第二下通孔121HC1中将沟道层CH形成没有分界的一体式图案。

沟道层CH可以由诸如多晶硅的半导体层形成。可以根据第二上通孔135HC1和第二下通孔121HC1的外壁轮廓来形成管形的沟道层CH。在此情况下，具有管形的沟道层CH的中心区域可以用绝缘材料填充。或者，可以将沟道层CH形成为完全填充第二上通孔135HC1和第二下通孔121HC1的掩埋形。

在形成沟道层CH之前，还可以根据第二上通孔135HC1和第二下通孔121HC1的侧壁轮廓来形成存储层MI。存储层MI可以包括隧道绝缘层、数据储存层和阻挡绝缘层中的至少一种。隧道绝缘层可以与沟道层CH接触，数据储存层可以与隧道绝缘层接触，阻挡绝缘层可以与数据储存层接触。隧道绝缘层可以由氧化硅层形成，且数据储存层可以由可形成电荷陷阱的材料层形成。例如，数据储存层可以由氮化硅层形成。阻挡绝缘层可以包括氧化硅层和具有比氧化硅层高的介电常数的高介电膜中的至少一种。

参见图5D，可以形成穿透第一预单元层叠结构和第二预单元层叠结构(图4C的PST1_C1和PST2_C1)的缝隙137C1。经由缝隙137C1，可以暴露出形成在衬底的单元区101C1上的第一材料层至第四材料层(图4C的111、113、131和133)的侧壁。

之后，可以通过选择性去除经由缝隙137C1暴露出的第二材料层和第四材料层(图4C的113和133)来形成开口PA。之后，可以用第五材料图案139来填充开口PA。可以用导电图案的导电材料来形成第五材料图案139。第五材料图案139可以包括多晶硅、金属硅化物和金属中的至少一种，或者可以由它们的组合来形成。在形成第五材料图案139之前，还可以根据开口PA的表面来形成阻挡绝缘层。每个第五材料图案139还可以包括沿着开口PA的表面轮廓形成的阻障金属层。第五材料图案139可以被缝隙137C1分离。

根据上述过程，存储串可以包括第一单元层叠结构ST1_C1和第二单元层叠结构ST2_C1的层叠结构。第一单元层叠结构ST1_C1可以由以下结构形成，在该结构中，由第一材料层111所形成的层间绝缘层与第五材料图案139所形成的导电图案交替层叠。第二单元层叠结构ST2_C1可以由以下结构形成，在该结构中，由第三材料层131所形成的层间绝缘层与第五材料图案139所形成的导电图案交替层叠。第五材料图案139可以用作图2A中描述的下选择线LSL、字线WL和上选择线USL中的一个。

参见图5E，可以在第二单元层叠结构ST2_C1上形成图4C中描述的第一上绝缘层145。在形成第一上绝缘层145之前，还可以执行用缝隙绝缘层143填充缝隙137C1的过程。缝隙绝缘层143可以包括在形成第一上绝缘层145的过程中填充缝隙137C1的第一上绝缘层145的部分。

随后，可以形成穿透第一上绝缘层145且暴露出沟道层CH的第二接触孔147HC1。第二接触孔147HC1和图4C中描述的第一接触孔147HP可以同时形成。换言之，可以使用一步掩模法来形成第一接触孔147HP和第二接触孔147HC1。

参见图5F，可以在第二接触孔147HC1中形成沟道接触插塞151DP。可以在第二接触孔147HC1中形成沟道接触插塞151DP。可以在图4D中描述的上掩埋层141P的除去过程之后形成沟道接触插塞151DP。沟道接触插塞151DP和图中4E描述的第二接触插塞151P2可以同时形成。

随后，可以形成耦接至第一上绝缘层145上的沟道接触插塞151DP的单元金属导线161BL。单元金属导线161BL和图4E中描述的外围金属导线161M1、161M2和161M3可以同时形成。换言之，单元金属导线161BL和外围金属导线161M1、161M2和161M3可以通过一步掩模法形成。

根据上述的本公开的实施例，构成布置在图4E中所示的衬底的外围区101P上的插塞结构的接触插塞之中的最上方接触插塞(例如，151P2)可以具有延伸到沟道接触插塞151DP的高度的上部。进一步地，外围层叠结构可以形成到与单元层叠结构相同的高度。更进一步地，构成插塞结构的接触插塞之间的界面(例如，第一接触插塞123P1与第二接触插塞151P2之间的界面)可以布置在单元层叠结构(例如，第一单元层叠结构ST1_C1和第二单元层叠结构ST2_C2)之间的界面的高度。

根据上述的本公开的实施例，构成外围区中的插塞结构的接触插塞中的每个可以具有比沟道层CH小的长度。在形成第二掩埋层123C1的同时，可以形成外围区中的具有较小长度的接触插塞之中的下接触插塞(例如，第一接触插塞123P1)，第二掩埋层123C1可以用作单元区中的牺牲材料。因此，在本公开中，可以用简化过程来形成结构稳定的插塞结构。

图6A至图6H是图示根据本公开的一个实施例的制造半导体器件的存储串结构的方法的剖视图。可以使用图4A至图4E相关描述的过程来形成单元区中所形成的结构。图6A至图6H图示形成图2B中所描述的可形成在单元区中的U形存储串结构的示例。

参见图6A，可以在衬底的单元区101C2上形成绝缘层和栅导电层。衬底的单元区101C2可以自图4A中所示的衬底的外围区101P延伸。之后，可以使用图4A中描述的栅导电层图案化过程来在衬底的单元区101C2上形成管绝缘层103PI和管道栅105PG。

管道栅105PG可以包括被管道掩埋层(未图示)填充的管道沟槽PT。栅导电层可以由包括形成管道栅105PG的第一导电层105A和第二导电层105B的层叠结构形成。在层叠第二导电层105B之前，可以通过刻蚀第一导电层105A的部分来形成管道沟槽PT。在用管道掩埋层109填充管道沟槽PT之后，可以沉积第二导电层105B。随后，可以通过将第一导电层105A和第二导电层105B图案化来将管道栅105PG和图4A的驱动栅105DG彼此分离。

管道掩埋层109可以由相对于管道栅105PG、后续过程中形成的第一材料层111和第二材料层113以及第三材料层和第四材料层具有刻蚀选择性的材料形成，作为牺牲材料。

随后，可以在衬底的单元区101C2上形成图4A中描述的平坦化绝缘层107。

之后，由于可以在图4A中描述的管道栅105PG上形成第一材料层111和第二材料层113，因此可以限定出第一预单元层叠结构PST1_C2。第一预单元层叠结构PST1_C2可以自图4A中描述的第一外围层叠结构ST1_P延伸。第一预单元层叠结构PST1_C2的第一材料层111可以用作层间绝缘层，且第二材料层113可以用作牺牲层。第一预单元层叠结构PST1_C2和第一外围层叠结构ST1_P可以同时形成。

随后，可以形成穿透第一预单元层叠结构PST1_C2的第二下通孔121HC2。第二下通孔121HC2和图4A中描述的第一下通孔121HP可以同时形成。第二下通孔121HC2还可以穿透平坦化绝缘层107和第二导电层105B且可以耦接到管道沟槽PT的两侧。

之后，可以在第二下通孔121HC2中填充第二下掩埋层123C2。第二下掩埋层123C2和图4A中描述的第一下掩埋层123P1可以同时形成。

参见图6B，可以在第一预单元层叠结构PST1_C2上形成图4B中描述的第三材料层131和第四材料层133，并且可以限定出第二预单元层叠结构PST2_C2。第二下掩埋层123C2可以穿透第一预单元层叠结构PST1_C2。第二预单元层叠结构PST2_C2可以自图4B中描述的第二外围层叠结构ST2_P延伸。第二预单元层叠结构PST2_C2的第三材料层131可以用作层间绝缘层，第四材料层133可以用作牺牲层。第二预单元层叠结构PST2_C2和图4B中描述的第二外围层叠结构ST1_P可以同时形成。

随后，可以形成第二上通孔135HC2。第二上通孔135HC2可以穿透第二预单元层叠结构PST2_C2且与第二下通孔123HC2重叠。第二上通孔135HC2和图4B中描述的第一上通孔135HP可以同时形成。

之后，在形成图4B中描述的上掩埋层141P的过程期间，控制此过程使得第二上通孔135HC2不被上掩埋层141P的材料填充。当第二上通孔135HC2被上掩埋层141P的材料填充时，可以执行去除填充在第二上通孔135HC2中的上掩埋层141P的材料的刻蚀过程。由此，第二上掩埋层123C2可以经由第二上通孔135HC2暴露出来。

参见图6C，在形成图4C中描述的第一上绝缘层之前，可以通过刻蚀过程来除去经由第二上通孔135HC2暴露出的第二下掩埋层(图6B的123C2)。由此，可以开放第二下通孔121HC2。之后，可以通过刻蚀过程来除去经由第二下通孔121HC2暴露出的管道掩埋层(图6B的109)。由此，可以开放管道沟槽PT。

耦接在管道沟槽PT的一端处的第二下通孔121HC2和第二上通孔135HC2可以被定义为源极侧孔H_S，耦接在管道沟槽PT的另一端处的第二下通孔121HC2和第二上通孔135HC2可以被定义为漏极侧孔H_D。

参见图6D，可以使用图5C相关描述的相同过程来形成存储层MI和沟道层CH。可以在源极侧孔H_S、漏极侧孔H_D和管道沟槽PT中将沟道层CH形成为没有分界的一体式结构(one structure)的图案。沟道层CH可以包括填充源极侧孔H_S的源极侧沟道层S_CH、填充管道沟槽PT的管道沟道层P_CH以及填充漏极侧孔H_D的漏极侧沟道层D_CH。存储层MI可以形成为沿着源极侧孔H_S、漏极侧孔H_D和管道沟槽PT的表面轮廓而包围沟道层。

参见图6E，可以形成穿透第一预单元层叠结构和第二预单元层叠结构(图6D的PST1_C2和PST2_C2)的缝隙137C2。缝隙137C2可以在布置在源极侧沟道层S_CH与漏极侧沟道层D_CH之间。形成在衬底的单元区101C2中的第一材料层至第四材料层(图6D的111、113、131和133)的侧壁可以经由缝隙137C2暴露出来。

之后，可以通过选择性除去经由缝隙137C2暴露出来的第二材料层和第四材料层(图6D的113和133)来形成开口PA_S和PA_D。开口PA_S和PA_D可以分离为源极侧沟道层S_CH周围的源极侧开口PA_S和漏极侧沟道层D_CH周围的漏极侧开口PA_D。

随后，开口PA_S和PA_D中的每个可以用第五材料图案填充。第五材料图案可以用导电图案的导电材料形成。由此，可以形成填充源极侧开口PA_S且包围源极侧沟道层S_CH的源极侧导电图案139_S。可以形成填充漏极侧开口PA_D且包围漏极侧沟道层D_CH的漏极侧导电图案139_D。源极侧导电图案139_S和漏极侧导电图案139_D可以由缝隙137C2来分离。源极侧导电图案139_S可以由图2B中描述的源极侧字线WL_S或源极选择线SSL使用。漏极侧导电图案139_D可以由图2B中描述的漏极侧字线WL_D或漏极选择线DSL使用。

在上文中，每个第五材料图案可以包括多晶硅、金属硅化物和金属中的一种，或者可以由它们的组合形成。在形成第五材料图案之前，还可以沿着开口PA_S和PA_D的表面轮廓进一步形成阻挡绝缘层。每个第五材料图案还可以包括沿着开口PA_S和PA_D中的每个的表面形成的阻障金属层。

根据上述过程，源极侧单元层叠结构和漏极侧单元层叠结构中的每个可以形成为第一单元层叠结构ST1_C2和第二单元层叠结构ST2_C2的层叠结构。第一单元层叠结构ST1_C2可以形成为以下结构，在该结构中，包括第一材料层111的层间绝缘层和包括第五材料图案的导电图案交替层叠。第二单元层叠结构ST2_C2可以形成为以下结构，在该结构中，包括第三材料层131的层间绝缘层和包括第五材料图案的导电图案交替层叠。

参见图6F，可以在第二单元层叠结构ST2_C2上形成图4C中描述的第一上绝缘层145。在形成第一上绝缘层145之前，还可以执行用缝隙绝缘层143填充缝隙137C2的过程。或者，当形成第一上绝缘层145时，缝隙绝缘层143可以是第一上绝缘层145的填充缝隙137C2的部分。

随后，可以形成穿透第一上绝缘层145且暴露出源极侧沟道层S_CH和漏极侧沟道层D_CH的第二接触孔147HC2。

参见图6G，可以在第二接触孔147HC2中形成沟道接触插塞151DP1和151SP。可以在图4D中描述的上掩埋层141P的除去过程之后形成沟道接触插塞151DP1和151SP。沟道接触插塞151DP1和151SP以及图4E中描述的第二接触插塞151P2可以同时形成。沟道接触插塞151DP1和151SP可以包括耦接至源极侧沟道层S_CH的源极接触插塞151SP以及耦接至漏极侧沟道层D_CH的下漏极接触插塞151DP1。

参见图6H，可以形成耦接至第一上绝缘层145上的源极接触插塞151SP的第一单元金属导线161CSL。第一单元金属导线161CSL可以是图2B中描述的公共源极线CSL。第一单元金属导线161CSL和图4E中描述的外围金属导线161M1、161M2和161M3可以同时形成。单元金属导线161CSL可以通过穿透形成在第一上绝缘层145上的第二上绝缘层171而形成。

随后，可以在第二上绝缘层171和第一单元金属导线161CSL上形成第三上绝缘层173。之后，可以形成通过穿透第三上绝缘层173和第二上绝缘层171而开放下漏极接触插塞151DP1的第三接触孔175H。随后，可以形成通过用导电材料填充第三接触孔175H而耦接至下漏极接触插塞151DP1的上漏极接触插塞177DP2。之后，可以在上漏极接触插塞177DP2上形成耦接至上漏极接触插塞177DP2的第二单元金属导线179BL。第二单元金属导线179BL可以是图2B中描述的位线BL。

根据上述的本公开的实施例，布置在图4E中所示的衬底的外围区101P上且构成插塞结构的接触插塞之中的最上方接触插塞(例如，151P2)可以具有延伸到沟道接触插塞151DP或151SP的高度的上表面。此外，可以在与单元层叠结构相同的高度形成外围层叠结构。此外，构成插塞结构的接触插塞之间的界面(例如，第一接触插塞123P1与第二接触插塞151P2之间的界面)可以布置在与单元层叠结构(例如，第一单元层叠结构ST1_C1和第二单元层叠结构ST2_C2)之间的界面相同的高度。

根据上述的本公开的实施例，构成外围区中的插塞结构的接触插塞中的每个可以形成得比源极侧沟道层S_CH或漏极侧沟道层D_CH的长度短。外围区中的具有短长度的接触插塞之中的下接触插塞(例如，第一接触插塞123P1)和用作单元区中的牺牲材料的第二掩埋层123C2可以同时形成。因此，本公开能通过简化过程来形成结构稳定的插塞结构。

图7A至图7G是图示根据本公开的一个实施例的半导体器件的驱动晶体管、插塞结构和存储串结构的制造方法的剖视图。图7A至图7G图示单元区与外围区重叠的示例，且可以在单元区中形成图2A中描述的存储串结构。

参见图7A，可以在衬底201上形成驱动晶体管。驱动晶体管的形成过程的示例可以详细描述如下。

首先，可以在衬底201上层叠绝缘层、和栅导电层的至少一个层。随后，通过将栅导电层图案化来形成驱动栅205DG。当驱动栅205DG被图案化时，通过将绝缘层图案化来将具有与驱动栅205DG相同图案的栅绝缘层203GI保持在驱动栅205DG之下。随后，如图4A中描述，可以通过在衬底201上注入杂质来形成结区(未图示)。

在形成驱动晶体管之后，可以形成覆盖衬底201上的驱动晶体管的第一下绝缘层207。之后，可以形成通过穿透第一下绝缘层207而电耦接到驱动晶体管的下插塞结构209LP。下插塞结构209LP可以耦接到驱动晶体管的驱动栅205DG。

随后，可以在第一下绝缘层207上形成耦接到下插塞结构209LP的连接导线211LL。连接导线211LL的形成过程可以包括：在第一下绝缘层207上形成绝缘层(未图示)、在绝缘层中形成沟槽、以及用导电材料填充沟槽。

参见图7B，可以在连接导线211LL上形成第二下绝缘层213。随后，可以通过将导电层图案化来形成公共源极线CSL。

在形成公共源极线CSL之后，可以在第二下绝缘层213上形成具有与公共源极线CSL相同高度的第三下绝缘层215。

随后，可以通过在第三绝缘层215上交替地层叠第一材料层221和第二材料层223来形成第一层叠结构ST1。

第一材料层221和第二材料层223可以由彼此不同的材料形成。更具体地，第一材料层221和第二材料层223可以由相对于彼此具有刻蚀选择性的不同绝缘材料形成。例如，第一材料层221可以由氧化物层形成，第二材料层223可以由氮化物层形成。

随后，可以形成穿透第一层叠结构ST1、第三下绝缘层215和第二下绝缘层213中的至少一个的第一下通孔231HP和第二下通孔231HC。第一下通孔231HP可以通过穿透第一层叠结构ST1、第三下绝缘层215和第二下绝缘层213的不与驱动晶体管重叠的部分来暴露出连接导线211LL。第二下通孔231HC可以通过穿透第一层叠结构的与驱动晶体管重叠的部分来暴露出公共源极线CSL。

随后，在形成填充第一下通孔231HP和第二下通孔231HC的导电材料之后，可以将导电材料平坦化来暴露出第一层叠结构ST1的上部。由此，第一下掩埋层233P1和第二下掩埋层233C可以由导电材料形成。形成第一下掩埋层233P1和第二下掩埋层233C的导电材料可以由相对于第一材料层221和第二材料层223以及要在后续过程中形成的第三材料层和第四材料层具有刻蚀选择性的材料形成。更具体地，第一下掩埋层233P1和第二下掩埋层233C可以由包括硅锗(SiGe)和碳(C)中的至少一种的导电材料形成。

第一下掩埋层233P1可以电耦接到连接导线211LL。第一下掩埋层233P1可以经由连接导线211LL和下插塞结构209LP电耦接到驱动晶体管。

参见图7C，可以通过在第一层叠结构ST1上交替层叠第三材料层241和第四材料层243来形成第二层叠结构ST2，其中第一层叠结构ST1可以被第一下掩埋层233P1和第二下掩埋层233C穿透。第三材料层241可以由与第一材料层221相同的绝缘层形成，且第四材料层243可以由与第二材料层223相同的材料形成。

随后，可以形成穿透第二层叠结构ST2的第一上通孔245HP和第二上通孔245HC。之后，第一上通孔245HP可以耦接到第一下通孔231HP并暴露出第一下掩埋层233P1，且第二上通孔245HC可以耦接到第二下通孔231HC并暴露出第二下掩埋层233C。

随后，可以在第一上通孔245HP中填充上掩埋层247P。上掩埋层247P可以形成为不填满第二上通孔245HC。例如，在用上掩埋层247P的材料层填充第一上通孔245HP和第二上通孔245HC之后，可以通过去除填充第二上通孔245HC的材料层来暴露出第二掩埋层233C。由此，可以在第一上通孔245HP中形成上掩埋层247P，而第二下掩埋层233C可以保持暴露。

作为牺牲材料，上掩埋层247P可以由相对于第一至第四材料层221、223、241和243以及第一下掩埋层233P1和第二下掩埋层233C具有刻蚀选择性的材料层形成。

参见图7D，在去除第二下掩埋层(图7C的233C)之后，可以在第二上通孔(图7C的245HC)和第二下通孔(图7C的231HC)中形成沟道层CH。在形成沟道层CH之前，还可以形成存储层MI。可以使用图5C中描述的方法和材料来形成沟道层CH和存储层MI。

参见图7E，可以在被沟道层CH和上掩埋层(图7D的247P)穿透的第二层叠结构ST2上形成上绝缘层251。随后，可以形成穿透上绝缘层251的第一接触孔255HP和第二接触孔255HC。由此，可以由第一接触孔255HP暴露出上掩埋层(图7D的247P)，且可以由第二接触孔255HC暴露出沟道层CH。

随后，可以通过去除由第一接触孔255HP暴露出的上掩埋层247P来暴露出第一下掩埋层233P1。之后，可以通过用导电材料填充第一接触孔255HP和第二接触孔255HC来形成沟道接触插塞261DP和第二接触插塞261P2。第二接触插塞261P2可以耦接到用作第一接触插塞的第一下掩埋层233P1。沟道接触插塞261DP可以耦接到沟道层CH。

参见图7F，可以形成穿透上绝缘层251和第一材料层至第四材料层221、223、241和243的分离沟槽265。上绝缘层251可以由分离沟槽265分离，第一材料层至第四材料层221、223、241和243可以被分离成预单元层叠结构和外围层叠结构ST1_P和ST2_P。预单元层叠结构可以布置在与驱动晶体管重叠的单元区中，而外围层叠结构ST1_P和ST2_P可以布置在与单元区分离的虚设区(图3B的DA)中。外围层叠结构ST1_P和ST2_P可以包括第一外围层叠结构ST1_P和第二外围层叠结构ST2_P。第一外围层叠结构ST1_P可以包括第一材料层221和第二材料层223，且可以被第一下掩埋层233P1穿透。第二外围层叠结构ST2_P可以包括第三材料层241和第四材料层243，且可以被第二接触插塞261P2穿透。

之后，可以用层间层叠结构绝缘层275来填充分离沟槽265。

随后，如图5D所述，可以执行缝隙形成过程和经由缝隙用第五材料图案271替换预单元层叠结构的第二材料层和第四材料层的过程。由此，在与驱动晶体管重叠的单元区中层叠了第一单元层叠结构ST1_C1和第二单元层叠结构ST2_C1层叠的结构材料。第一单元层叠结构ST1_C1可以包括交替层叠的第一材料层221和第五材料图案271，且第二单元层叠结构ST2_C1可以包括交替层叠的第三材料层241和第五材料图案271。

参见图7G，可以在上绝缘层251上形成耦接到第二接触插塞261P2的外围导线281M和耦接到沟道接触插塞261DP的位线281BL。

图8A至图8C是图示根据本公开的一个实施例的半导体器件的驱动晶体管、插塞结构和存储串结构的制造方法的剖视图。图8A至图8C图示单元区和外围区相互重叠的示例，且在单元区中形成图2B中描述的存储串结构。

参见图8A，可以在衬底301上形成包括驱动栅305DG的驱动晶体管。可以在驱动栅305DG与衬底301之间形成栅绝缘层303GI。形成驱动晶体管的方法可以在图7A中描述。

随后，可以用图7A中描述的相同方法来形成第一下绝缘层307、下插塞结构309LP和连接导线311LL。下插塞结构309LP可以通过穿透第一下绝缘层307而电耦接到驱动栅305DG，且连接导线311LL可以电耦接到下插塞结构309LP。

随后，可以形成第二下绝缘层313，且可以在第二下绝缘层313上形成第一导电层315A。可以形成在第一导电层315A中的用管道掩埋层319填充的管道沟槽PT。之后，可以形成覆盖管道掩埋层319的第二导电层315B。随后，可以通过刻蚀第一导电层315A和第二导电层315B来形成管道栅315PG。之后，可以用第三上绝缘层317来填充第一导电层315A和第二导电层315B被去除的区域。

随后，被彼此间隔开的第一下掩埋层333P1和第二下掩埋层333C穿透的第一层叠结构ST1可以通过图7B描述的相同过程来形成。第一层叠结构ST1可以包括交替层叠的第一材料层321和第二材料层323。第一材料层321和第二材料层323的特性可以在图7B中描述。

第一层叠结构ST1可以被第一下通孔331HP和第二下通孔331HC穿透。第一下通孔331HP可以穿透第二下绝缘层321和第三下绝缘层317以暴露出连接导线311LL。第一下通孔331HP可以用第一下掩埋层333P1填充。第一下掩埋层331P1可以电耦接到连接导线311LL。

第二下通孔331HC可以通过进一步穿透第二导电层315B而耦接到管道沟槽PT。第二下通孔331HC可以用下掩埋层333C填充。

随后，可以使用图7C中描述的过程来形成在第一层叠结构ST1(其被第一下掩埋层333P1和第二下掩埋层333C穿透)上的第二层叠结构ST2(其被第一上通孔345HP和第二上通孔345HC穿透)。第二层叠结构ST2可以包括交替层叠的第三材料层341和第四材料层343。第一上通孔345HP可以耦接到第一下通孔331HP，且第二上通孔345HC可以耦接到第二通孔331HC。

之后，可以使用图7C中描述的过程来将上掩埋层347P填充在第一上通孔345HP中。由此，第二上通孔345HC可以使第二下掩埋层333C暴露出来。

参见图8B，可以经由第二上通孔345HC来去除第二下掩埋层(图8A的333C)和管道掩埋层(图8A的319)。之后，可以通过图5C中描述的相同过程来形成存储层MI和沟道层CH。

随后，可以通过图7E中描述的相同过程来形成被第一接触孔355HP和第二接触孔355HC穿透的第一上绝缘层351。之后，可以使用图7E中描述的过程来形成穿透第一上绝缘层351和第二层叠结构ST2而耦接到第一下掩埋层333P1的第二接触插塞361P2。此外，还可以通过图7E中描述的相同过程来形成耦接到穿透第一上绝缘层351的沟道层CH的沟道接触插塞361SP。

参见图8C，可以形成穿透第一上绝缘层351和第一材料层至第四材料层321、323、341和343的内层叠结构绝缘层375。通过内层叠结构绝缘层375，第一材料层至第四材料层321、323、341和343可以被分离成预单元层叠结构和外围层叠结构ST1_P和ST2_P。

随后，可以通过执行如图6E中描述的穿透预单元层叠结构的缝隙(未图示)的形成过程和经由该缝隙用第五材料图案371替换第二材料层323和第四材料层343，来形成第一单元层叠结构ST1_C2和第二单元层叠结构ST2_C2。第五材料图案371可以是导电图案。

之后，可以在第一上绝缘层351上形成耦接到第二接触插塞361P2的外围导线381M和耦接到沟道接触插塞361DP的公共源极线381CSL。

尽管图中未示出，但是还可以形成覆盖公共源极线381CSL的第二上绝缘层(未图示)、耦接到穿透第一上绝缘层351和第二上绝缘层的沟道层CH的漏极侧接触插塞、布置在第二上绝缘层上且耦接到漏极侧沟道接触插塞的位线BL(未图示)。

图9是图示根据本公开的一个实施例的存储系统的配置图。

参见图9，根据本公开的一个实施例的存储系统1100可以包括存储器件1120和存储器控制器1110。

存储器件1120可以包括图2A至图8C中描述的实施例中所描述的结构。此外，存储器件1120可以是包括多个闪存芯片的多芯片封装体。

存储器控制器1110可以被配置成控制存储器件1120，且包括SRAM 1111、CPU1112、主机接口1113、ECC 1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，且CPU 1112可以针对存储器控制器1110的数据交换执行常规控制操作，主机接口1113可以包括耦接到存储系统1100的主机的数据交换协议。此外，ECC 1114可以检测或纠正从存储器件1120读取的数据中所包括的差错，且存储器接口1115可以执行与存储器件1120的接口。另外，存储器控制器1110还可以包括储存用于与主机接口的编码数据的ROM。

这样，存储系统1100可以是组合有存储器件1120和控制器1110的存储卡，或者存储系统1100可以是固态盘SSD。例如，当存储系统1100是SSD时，存储器控制器1110可以经由各种接口协议(诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE)中的一种与外部设备(例如，主机)通信。

图10是图示根据本公开的一个实施例的计算系统的配置图。

参见图10，根据本公开的实施例的计算系统1200可以包括电耦接至系统总线1260的CPU 1220、RAM 1230、用户接口1240、调制解调器1250和存储系统1210。此外，当计算系统1200是移动设备时，还可以包括向计算系统1200提供操作电压的电池，且还可以包括应用芯片组、相机图像处理器CIS和移动D-ram。

存储系统1210可以包括参照图9描述的存储器件1212和存储器控制器1211。

根据实施例，耦接到驱动晶体管的插塞结构可以形成为包括比单元串沟道层的长度短的至少两个接触插塞的层叠结构。因此，尽管单元层叠结构的数量增加，仍然可以防止构成插塞结构的每个接触插塞的高度过分增加。因此，可以改善插塞结构的结构稳定性。

根据实施例，可以防止构成插塞结构的每个接触插塞的高度过分增加，且最上方插塞结构可以具有小的宽度。因此，半导体器件的尺寸可以减小。

根据实施例，可以防止构成插塞结构的接触插塞的高度过分增加，且最下方插塞结构可以具有大的宽度。因此，插塞结构的最下部的接触面积可以为宽。

根据实施例，可以通过形成用于牺牲层的掩埋层以用于穿透层叠结构中的一个、以及同时在外围区中形成用于耦接到驱动晶体管的接触插塞的掩埋层，来简化具有改善的结构稳定性的插塞结构的形成过程。

本文已经公开了示例性的实施例，尽管采用了特定的术语，但是它们用来和将用于在一般性和描述性的意义上解释，而非出于限制的目的。因此，本领域技术人员将会理解，在不脱离所附权利要求所阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (10)

1.一种半导体器件，包括：

衬底，驱动晶体管形成在衬底上；

单元层叠结构，层叠在衬底和驱动晶体管上；

沟道层，穿透单元层叠结构；

插塞结构，耦接到驱动晶体管且包括比沟道层短的至少两个接触插塞的层叠结构，其中，由比沟道层短的至少两个接触插塞形成的层叠结构与单元层叠结构和沟道层隔开。

2.根据权利要求1所述的半导体器件，其中，插塞结构的一部分布置在与单元层叠结构相同的高度上。

3.根据权利要求1所述的半导体器件，其中，单元层叠结构与驱动晶体管重叠。

4.根据权利要求1所述的半导体器件，其中，插塞结构与驱动晶体管重叠。

5.根据权利要求1所述的半导体器件，还包括：

至少两个外围层叠结构，其沿至少两个接触插塞的层叠方向层叠，

其中，插塞结构穿透所述至少两个外围层叠结构。

6.根据权利要求5所述的半导体器件，其中，插塞结构与所述至少两个外围层叠结构接触。

7.根据权利要求5所述的半导体器件，其中，所述至少两个外围层叠结构包括沿至少两个接触插塞的层叠方向交替地层叠的绝缘层和牺牲层。

8.根据权利要求7所述的半导体器件，其中，所述单元层叠结构包括沿至少两个接触插塞的层叠方向交替地层叠的绝缘材料和导电图案，

其中，所述单元层叠结构的绝缘材料与所述至少两个外围层叠结构的绝缘层布置在同一层上，并且

其中，所述单元层叠结构的导电图案与所述至少两个外围层叠结构的牺牲层布置在同一层上。

9.根据权利要求5所述的半导体器件，其中，所述至少两个外围层叠结构与单元层叠结构和沟道层隔开。

10.根据权利要求5所述的半导体器件，其中，所述至少两个外围层叠结构与驱动晶体管重叠。