TW201642445A - 半導體裝置以及其製造方法 - Google Patents

Abstract

一種半導體裝置，包括：基板，包括單元區和週邊區；單元層疊結構，層疊在單元區中的基板上；一體式結構的通道層，在穿透單元層疊結構；驅動電晶體，形成在週邊區中；以及插塞結構，耦接到驅動電晶體且包括比通道層短的至少兩個接觸插塞的層疊結構，其中，所述接觸插塞中的每個與單元層疊結構的一部分佈置在相同高度。

Description

半導體裝置以及其製造方法 相關申請案之交互參考

本申請於35 U.S.C.§119(e)(1)的規範下要求2015年5月26日提交給韓國智慧財產權局的韓國專利申請10-2015-0073035和2015年9月2日提交給韓國智慧財產權局的韓國專利申請10-2015-0124390的優先權，其全部內容通過引用合併於此。

本公開的方面涉及一種半導體裝置及其製造方法，更具體而言，涉及一種包括三維記憶體裝置的半導體裝置及其製造方法。

為了高度整合的半導體裝置，已經提出了包括層疊在基板上的記憶體單元的三維記憶體裝置。正開發各種技術以改善三維記憶體裝置的操作可靠性和用來生產該裝置的製造過程的再現性。

根據本公開的一個方面，提供了一種半導體裝置，包括：基板，包括單元區和週邊區；單元層疊結構，層疊在單元區中的基板上；一體式結構的通道層，穿透單元層疊結構；驅動電晶體，形成在週邊區中；以及插塞結構，耦接到驅動電晶體且包括比通道層短的至少兩個接觸插塞 的層疊結構，其中，接觸插塞中的每個與單元層疊結構的一部分佈置在相同高度。

根據本公開的一個方面，提供了一種製造半導體裝置的方法，所述方法包括：在其中佈置有驅動電晶體的基板上交替層疊第一材料層和第二材料層；形成穿透第一材料層和第二材料層且彼此間隔開的第一下掩埋層和第二下掩埋層；在被第一下掩埋層和第二下掩埋層穿透的第一材料層和第二材料層上交替層疊第三材料層和第四材料層；分別形成穿透第三材料層和第四材料層且暴露出第一下掩埋層和第二下掩埋層的第一上通孔和第二上通孔；以及在第一上通孔中形成上掩埋層以經由第二上通孔暴露出第二下掩埋層。

A1‧‧‧單元區

A2‧‧‧列解碼器區

A3‧‧‧頁緩衝器區

A4‧‧‧驅動電路區

BL‧‧‧位元線

CH‧‧‧通道層

CSL‧‧‧公用源極線

CP‧‧‧導電圖案

DA‧‧‧虛設區

DSL‧‧‧汲極選擇線

D_CH‧‧‧極側通道層

DG‧‧‧驅動閘極

DP‧‧‧通道接觸插塞

GI‧‧‧閘極絕緣層

H_D‧‧‧汲極側孔

H_S‧‧‧源極側孔

ISD‧‧‧相互層疊結構絕緣層

JD‧‧‧汲極接合區

JS‧‧‧源極接合區

ILD1‧‧‧第一層間絕緣層

ILD2‧‧‧第二層間絕緣層

LI1‧‧‧第一下絕緣層

LI2‧‧‧第二下絕緣層

LI3‧‧‧第三下絕緣層

LL‧‧‧連接導線

LP‧‧‧下插塞結構

LSL‧‧‧下選擇線

MI‧‧‧記憶體層

ML‧‧‧單元層疊結構

ML_D‧‧‧汲極側單元層疊結構

ML_S‧‧‧源極側單元層疊結構

M‧‧‧週邊金屬導線

M1‧‧‧週邊金屬導線

M2‧‧‧週邊金屬導線

M3‧‧‧週邊金屬導線

OLA‧‧‧重疊區

OL1‧‧‧第一重疊區

OL2‧‧‧第二重疊區

PA‧‧‧開口

PA_D‧‧‧汲極側開口

PA_S‧‧‧源極側開口

PG‧‧‧管閘極

PT‧‧‧管道溝槽

P_CH‧‧‧管道通道層

PST1_C1‧‧‧第一預單元層疊結構

PST1_C2‧‧‧第一預單元層疊結構

PST2_C2‧‧‧第二預單元層疊結構

P1‧‧‧第一接觸插塞

P2‧‧‧第二接觸插塞

SA1‧‧‧第一犧牲圖案

SA2‧‧‧第二犧牲圖案

SI‧‧‧縫隙

SI1‧‧‧第一縫隙

SI2‧‧‧第二縫隙

SP‧‧‧通道接觸插塞

SSL‧‧‧源極選擇線

ST1_C1‧‧‧第一單元層疊結構

ST1_P‧‧‧第一週邊層疊結構

ST2_C1‧‧‧第二單元層疊結構

ST2_P‧‧‧第二週邊層疊結構

SUB‧‧‧半導體基板

S_CH‧‧‧源極側通道層

UI‧‧‧上絕緣層

UI1‧‧‧第一上絕緣層

UI2‧‧‧第二上絕緣層

USL‧‧‧上選擇線

WL‧‧‧字線

WL_D‧‧‧汲極側字線

WL_S‧‧‧源極側字線

101C1‧‧‧基板的單元區

101C2‧‧‧基板的單元區

101P‧‧‧基板的週邊區

103GI‧‧‧閘極絕緣層

103PI‧‧‧管絕緣層

105A‧‧‧第一導電層

105B‧‧‧第二導電層

105DG‧‧‧驅動閘極

105PG‧‧‧管閘極

107‧‧‧平坦化絕緣層

109‧‧‧管道掩埋層

111‧‧‧第一材料層

113‧‧‧第二材料層

121HC1‧‧‧第二下通孔

121HC2‧‧‧第二下通孔

121HP‧‧‧第一下通孔

123C1‧‧‧第二下掩埋層

123C2‧‧‧第二下掩埋層

123P1‧‧‧第一下掩埋層

131‧‧‧第三材料層

133‧‧‧第四材料層

135HC1‧‧‧第二上通孔

135HC2‧‧‧第二上通孔

135HP‧‧‧第一上通孔

137C1‧‧‧縫隙

137C2‧‧‧縫隙

139‧‧‧第五材料圖案

139_S‧‧‧源極側導電圖案

143‧‧‧縫隙絕緣層

141P‧‧‧上掩埋層

145‧‧‧第一上絕緣層

147HC1‧‧‧第二接觸孔

147HC2‧‧‧第二接觸孔

147HP‧‧‧第一接觸孔

151DP‧‧‧通道接觸插塞

151DP1‧‧‧通道接觸插塞

151P2‧‧‧第二接觸插塞

151SP‧‧‧通道接觸插塞

161BL‧‧‧單元金屬導線

161CSL‧‧‧第一單元金屬導線

161M1‧‧‧週邊金屬導線

161M2‧‧‧週邊金屬導線

161M3‧‧‧週邊金屬導線

171‧‧‧第二上絕緣層

173‧‧‧第三上絕緣層

175H‧‧‧第三接觸孔

177DP2‧‧‧上汲極接觸插塞

179BL‧‧‧第二單元金屬導線

201‧‧‧基板

203GI‧‧‧閘極絕緣層

205DG‧‧‧驅動閘極

207‧‧‧第一下絕緣層

209LP‧‧‧下插塞結構

211LI‧‧‧連接導線

213‧‧‧第二下絕緣層

215‧‧‧第三下絕緣層

221‧‧‧第一材料層

223‧‧‧第二材料層

231HC‧‧‧第二下通孔

231HP‧‧‧第一下通孔

233C‧‧‧第二下掩埋層

233P1‧‧‧第一下掩埋層

245HC‧‧‧第二上通孔

245HP‧‧‧第一上通孔

247P‧‧‧上掩埋層

251‧‧‧上絕緣層

255HC‧‧‧第二接觸孔

255HP‧‧‧第二接觸孔

261DP‧‧‧通道接觸插塞

261P2‧‧‧第二接觸插塞

265‧‧‧分離溝槽

275‧‧‧層間層疊結構絕緣層

281BL‧‧‧位元線

281M‧‧‧週邊導線

301‧‧‧基板

303GI‧‧‧閘極絕緣層

305DG‧‧‧驅動閘極

309LP‧‧‧下插塞結構

315A‧‧‧第一導電層

315B‧‧‧第二導電層

315PG‧‧‧管閘極

319‧‧‧管道掩埋層

321‧‧‧第一材料層

323‧‧‧第二材料層

331HC‧‧‧第二下通孔

331HP‧‧‧第一下通孔

333C‧‧‧下掩埋層

333P1‧‧‧第一下掩埋層

341‧‧‧第三材料層

343‧‧‧第四材料層

345HC‧‧‧第二上通孔

345HP‧‧‧第一上通孔

347P‧‧‧上掩埋層

351‧‧‧第一上絕緣層

355HC‧‧‧第二接觸孔

355HP‧‧‧第一接觸孔

361P2‧‧‧第二接觸插塞

361SP‧‧‧通道接觸插塞

371‧‧‧第五材料圖案

375‧‧‧內層疊結構絕緣層

381CSL‧‧‧公用源極線

381M‧‧‧週邊導線

1100‧‧‧記憶體系統

1110‧‧‧記憶體控制器

1111‧‧‧SRAM

1112‧‧‧CPU

1113‧‧‧主機介面

1114‧‧‧ECC

1115‧‧‧記憶體介面

1120‧‧‧記憶體裝置

1200‧‧‧計算系統

1210‧‧‧記憶體系統

1211‧‧‧記憶體控制器

1212‧‧‧記憶體裝置

1220‧‧‧CPU

1230‧‧‧RAM

1240‧‧‧使用者介面

1250‧‧‧數據機

1260‧‧‧系統匯流排

圖1A至圖1D是圖示根據本公開的實施例的半導體裝置的單元區和週邊區的佈置的平面圖；圖2A和圖2B是圖示根據本公開的實施例的半導體裝置的記憶體串結構的立體圖；圖3A至圖3C是圖示根據本公開的實施例的半導體裝置的驅動電晶體與插塞結構之間的關聯的剖視圖；圖4A至圖4E是圖示根據本公開的一個實施例的半導體裝置的驅動電晶體和插塞結構的製造方法的剖視圖；圖5A至圖5F是圖示根據本公開的一個實施例的半導體裝置的記憶體串結構的製造方法的剖視圖；圖6A至圖6H是圖示根據本公開的一個實施例的半導體裝 置的記憶體串結構的製造方法的剖視圖；圖7A至圖7G是圖示根據本公開的一個實施例的半導體裝置的驅動電晶體、插塞結構和記憶體串結構的製造方法的剖視圖；圖8A至圖8C是圖示根據本公開的一個實施例的半導體裝置的驅動電晶體、插塞結構和記憶體串結構的製造方法的剖視圖；圖9是圖示根據本公開的一個實施例的記憶體系統的配置圖；以及圖10是圖示根據本公開的一個實施例的計算系統的配置圖。

各個實施例涉及一種半導體裝置及其製造方法，其能增強耦接至三維記憶體裝置的驅動電晶體的插塞結構的結構穩定性。

在下文，將參照附圖詳細描述本公開的實施例。然而，本公開不限於以下公開的實施例，而可以採用各種形式來實施，且本公開的範圍不限於下面的實施例。確切地說，提供實施例來更誠懇和充分地公開實施例的方面，並且將本公開的精神完全地傳達給本公開所屬領域的技術人員，且本公開的範圍應通過本申請專利範圍來理解。

圖1A至圖1D是圖示根據本公開的實施例的半導體裝置的單元區和週邊區的佈置的平面圖。

在圖1A至圖1D中，根據本公開的一個實施例的半導體裝置可以包括單元區A1和週邊區A2、A3和A4。

在單元區A1中，記憶體單元可以沿著第一方向至第三方向 以三維方式佈置。每個記憶體單元可以儲存一個或更多個位元。記憶體單元可以經由通道層CH耦接至記憶體串單元。記憶體單元可以耦接至層疊在單元區A1中的字線WL。通道層CH可以耦接至佈置在單元區A1中的位元線和公用源極線。

週邊區可以包括列解碼器區A2、頁緩衝器區A3和驅動電路區A4。列解碼器區A2可以包括存取佈置在單元區A1中的字線WL的電路。頁緩衝器區A3可以包括存取佈置在單元區A1中的位元線BL的電路。驅動電路區A4可以包括控制記憶體單元的操作的控制電路以及將操作電壓施加至記憶體單元的電壓發生電路。驅動電晶體可以形成在列解碼器區A2、頁緩衝器區A3和驅動電路區A4中的每個中。

如圖1A所示，可以佈置週邊區A2、A3和A4，使得週邊區A2、A3和A4不與單元區A1重疊。

如圖1B至圖1D所示，週邊區A2、A3和A4的至少部分可以佈置成與單元區A1重疊。

例如，如圖1B所示，頁緩衝器區A3可以佈置成與單元區A1的一部分重疊。在這種情況下，半導體裝置的基板的面積會減少第一重疊區OL1，在第一重疊區OL1中，頁緩衝器區A3與單元區A1重疊。

如圖1C所示，列解碼器區A2可以佈置成與單元區A1的一部分重疊。在這種情況下，半導體裝置的基板的面積會減少第二重疊區OL2，在第二重疊區OL2中，列解碼器區A2與單元區A1重疊。

如圖1D所示，列解碼器區A2、頁緩衝器區A3以及驅動電路區A4可以佈置成與單元區A1的一部分重疊。在這種情況下，頁緩衝器 區A3與單元區A1重疊的第一重疊區OL1、列解碼器區A2與單元區A1重疊的第二重疊區OL2以及驅動電路區A4與單元區A1重疊的第三重疊區OL3佈置在為單元區A1分配的區域中。

圖2A和圖2B是圖示根據本公開的一個實施例的半導體裝置的記憶體串結構的立體圖。更具體而言，圖2A是圖示直線形狀的記憶體串結構的立體圖，且圖2B是圖示U形的記憶體串結構的立體圖。出於便於說明的目的，未在圖2A和圖2B中圖示絕緣層和記憶體層。

參見圖2A，記憶體串可以沿著直線形狀的通道層CH而形成。直線形狀的記憶體串可以電耦接在包括公用源極線CSL的半導體基板與位元線BL之間。可以佈置單元層疊結構ML，所述單元層疊結構ML包括彼此間隔開且層疊在公用源極線CSL與位元線BL之間的導電圖案LSL、WL和USL。單元層疊結構ML可以由第一縫隙SI1分離。

公用源極線CSL可以直接耦接到通道層CH的底部。公用源極線CSL可以通過將雜質注入到半導體基板內，或者通過在半導體基板上沉積摻雜矽層來形成。

導電圖案LSL、WL和USL可以包圍通道層CH且包括依序層疊的下選擇線LSL、字線WL和上選擇線USL。下選擇線LSL可以佈置在字線WL與公用源極線CSL之間。層疊在字線WL與公用源極線CSL之間的下選擇線LSL的疊層的數量可以是一個、兩個或更多個。上選擇線USL可以佈置在字線WL與位元線BL之間。層疊在字線WL與公用源極線CSL之間的下選擇線LSL的疊層的數量可以是一個、兩個或更多個。下選擇線LSL和上選擇線USL中的一個可以被分離成比字線WL小的單元。例如， 每個字線WL可以形成為包圍通道層CH的兩列或更多列，而每個上選擇線USL可以形成為包圍一體式通道層CH列。在這種情況下，相比於被第一縫隙SI1分離，上選擇線USL可以被第二縫隙SI2分離成更小的單元。

通道層CH可以穿透導電圖案LSL、WL和USL。記憶體層可以形成在通道層CH與導電圖案LSL、WL和USL之間。通道層CH的上部可以電耦接至位元線BL。

根據上述結構，記憶體單元可以形成在通道層CH與字線WL之間的交叉處。下選擇電晶體可以形成在通道層CH與下選擇線LSL之間的交叉處。此外，上選擇電晶體可以形成在通道層CH與上選擇線USL之間的交叉處。下選擇電晶體、記憶體單元和上選擇電晶體可以沿著通道層CH成列佈置，並且可以經由通道層CH彼此串聯耦接且構成記憶體串。

參見圖2B，記憶體串可以沿著通道層CH佈置，且記憶體串可以耦接在位元線BL與公用源極線CSL之間。如圖2B中所示的通道層CH是U形。通道層CH可以形成為各種形狀，諸如W形。位元線BL和公用源極線CSL可以佈置在不同層中並且彼此間隔開。例如，公用源極線CSL可以佈置在位元線BL之下。位元線BL和公用源極線CSL可以由導電材料形成。

管閘極(pipe gate)PG可以佈置在位元線BL和公用源極線CSL之下。管閘極PG可以由導電材料形成。

汲極側單元層疊結構ML_D和源極側單元層疊結構ML_S可以佈置在管閘極PG上。汲極側單元層疊結構ML_D和源極側單元層疊結構ML_S可以佈置在位元線BL與公用源極線CSL之下。汲極側單元層疊結 構ML_D和源極側單元層疊結構ML_S可以由縫隙SI電分離，且穿過縫隙SI而彼此相對。

汲極側單元層疊結構ML_D可以包括彼此間隔開且層疊的汲極側導電圖案WL_D和DSL。源極側單元層疊結構ML_S可以包括彼此間隔開且層疊的源極側導電圖案WL_S和SSL。汲極側導電圖案WL_D和DSL可以包括依序層疊的汲極側字線WL_D和汲極選擇線DSL。汲極側字線WL_D可以佈置在位元線BL與管閘極PG之間。汲極選擇線DSL可以佈置在位元線BL與汲極側字線WL_D之間。層疊在位元線BL與汲極側字線WL_D之間的汲極選擇線DSL的層疊結構的數量可以是一個、兩個或更多個。源極側導電圖案WL_S和SSL可以包括依序層疊的源極側字線WL_S和源極選擇線SSL。源極側字線WL_S可以佈置在公用源極線CSL與管閘極PG之間。源極選擇線SSL可以形成在公用源極線CSL與源極側字線WL_S之間。層疊在公用源極線CSL與源極側字線WL_S之間的源極選擇線SSL的層疊結構的數量可以是一個、兩個或多於兩個。

通道層CH可以包括穿透汲極側單元層疊結構ML_D的汲極側通道層D_CH、穿透源極側單元層疊結構ML_S的源極側通道層S_CH、以及連接汲極側通道層D_CH與源極側通道層S_CH而穿透管閘極PG的管道通道層P_CH。通道層CH的外壁可以被記憶體層包圍(未圖示)。汲極側通道層D_CH的上部可以電耦接至位元線BL。源極側通道層S_CH的上部可以電耦接至公用源極線CSL。

根據上述結構，源極側記憶體單元可以形成在通道層CH與源極側字線WL之間的交叉處，源極選擇電晶體可以形成在通道層CH與源 極選擇線SSL之間的交叉處，汲極側記憶體單元可以形成在通道層CH與汲極側字線WL_D之間的交叉處，汲極選擇電晶體可以形成在通道層CH與汲極選擇線DSL之間的交叉處，且管道電晶體可以形成在通道層CH與管閘極PG之間的交叉處。源極選擇電晶體、源極側記憶體單元、管道電晶體、汲極側記憶體單元和汲極選擇電晶體可以經由通道層串聯耦接，且構成記憶體串。

如上面參照圖2A和圖2B描述的，記憶體串可以包括沿著通道層CH層疊的記憶體單元且可以形成為三維結構。沿著通道層CH層疊的記憶體單元的數量可以增加，以提高半導體裝置的密集度。在這種情況下，可以增加通道層CH的長度。圖2A和圖2B所示的記憶體串可以佈置在圖1A至圖1D中描述的半導體裝置的單元區A1中。

圖3A至圖3C是圖示根據本公開的實施例的半導體裝置的驅動電晶體與插塞結構之間的關聯的剖視圖。更具體地，圖3A是圖示當週邊區與單元區如圖1A中所示那樣不重疊時，驅動電晶體與插塞結構之間的關聯的剖視圖。圖3A和圖3C是圖示當週邊區的至少一部分與單元區A1的下部如圖3B和圖3C中所示那樣重疊時，驅動電晶體與插塞結構之間的關聯的剖視圖。

參見圖3A，半導體基板SUB可以包括單元區和週邊區。圖3A圖示不與單元區重疊的週邊區。驅動電晶體可以包括形成在半導體基板SUB的週邊區上的驅動閘極(driving gate)DG以及形成在驅動閘極DG兩側的半導體基板SUB中的接合區(junction region)JD和JS。圖2A或圖2B中所示的記憶體串可以形成在半導體基板SUB的單元區上。閘極絕緣層GI 可以形成在驅動閘極DG與半導體基板SUB之間。接合區JD和JS可以包括汲極接合區JD和源極接合區JS。

上述驅動電晶體可以用來操作圖2A或圖2B中所示的記憶體串。驅動電晶體的驅動閘極DG和接合區JD和JS可以分別耦接至第一接觸插塞P1。第一接觸插塞P1可以沿著記憶體單元的層疊方向延伸，且可以在週邊區與單元區不重疊時延伸為直接接觸驅動電晶體。第二接觸插塞P2可以耦接到第一接觸插塞P1的上部。第二接觸插塞P2可以沿著記憶體單元的層疊方向延伸。可以將第一接觸插塞P1與第二接觸插塞P2之間的介面高度和記憶體串的層疊結構之間的介面高度控制在相同的高度，所述記憶體串的層疊結構由製造過程單元分離。第一接觸插塞P1和第二接觸插塞P2中的每個的長度可以比圖2A中所示的通道層的長度短，或者比圖2B中所示的汲極側通道層D_CH的長度短，或者比圖2B中所示的源極側通道層S_CH的長度短。第一接觸插塞P1和第二接觸插塞P2中的每個可以包括與圖2A中所示的單元層疊結構ML的部分佈置在相同高度處的一部分。第一接觸插塞P1和第二接觸插塞P2中的每個可以包括佈置在與圖2B中所示的汲極側單元層疊結構ML_D和源極側單元層疊結構ML_S的部分相同高度處的部分。

形成為第一接觸插塞P1與第二接觸插塞P2的層疊結構的插塞結構可以耦接到其相應的金屬導線M1至ME中的一個。例如，耦接到汲極接合區JD的第一接觸插塞P1和第二接觸插塞P2可以耦接到第一金屬導線M1。耦接到驅動閘極DG的第一接觸插塞P1和第二接觸插塞P2可以耦接到第二金屬導線M2。耦接到源極接合區JS的第一接觸插塞P1和第二接 觸插塞P2可以耦接到第三金屬導線M3。

週邊金屬導線M1、M2和M3可以與圖2A中所示的位元線佈置在同一層，或者與圖2B中所示的公用源極線CSL佈置在同一層，或者與圖2B中所示的位元線BL佈置在同一層。

儘管圖3A未示出，但是一層或多層的絕緣層可以形成在週邊金屬導線M1、M2和M3與半導體基板SUB之間。第一接觸插塞P1與第二接觸插塞P2可以穿透一層或多層的絕緣層。

參見圖3B和圖3C，半導體基板SUB可以包括其中單元區與週邊區重疊的重疊區OLA。半導體基板還可以包括其中佈置有週邊層疊結構ST1_P和ST2_P的虛設區DA。驅動電晶體可以包括形成在半導體基板SUB的重疊區OLA中的驅動閘極DG以及形成在驅動閘極DG兩側的半導體基板SUB中的接合區(未圖示)。閘極絕緣層GI可以形成在驅動閘極DG與半導體基板SUB之間。

驅動電晶體可以被第一下絕緣層LI1覆蓋。第一下絕緣層LI1可以被下插塞結構LP穿透。連接導線LL可以形成在下插塞結構LP和第一下絕緣層LI1上。連接導線LL可以自重疊區OLA在虛設區DA之上延伸。連接導線LL可以被形成在第一下絕緣層LI1之上的第二下絕緣層LI2覆蓋。

單元層疊結構(圖3B的ST1_C1和ST2_C1或圖3C的ST1_C2和ST2_C2)可以形成為在第二下絕緣層LI2上實現記憶體串。

參見圖3B，第一單元層疊結構ST1_C1和第二單元層疊結構ST2_C1可以層疊在第二下絕緣層LI2之上。第一單元層疊結構ST1_C1可以 包括交替層疊的第一層間絕緣層ILD1和導電圖案CP，且第二單元層疊結構ST2_C1可以包括交替層疊的第二層間絕緣層ILD2和導電圖案CP。第一單元層疊結構ST1_C1的導電圖案CP和第二單元層疊結構ST2_C1的導電圖案CP可以用作圖2A中描述的下選擇線LSL、字線WL和上選擇線USL。

形成為一體式結構的通道層CH可以穿透第一單元層疊結構ST1_C1和第二單元層疊結構ST2_C1。通道層CH的外壁可以被記憶體層MI包圍。公用源極線CSL還可以形成在通道層CH與第二下絕緣層LI2之間。

公用源極線CSL可以耦接到通道層CH的底表面。公用源極線CSL可以形成於在第二下絕緣層LI2上形成的第三下絕緣層LI3中。

通道層CH的上部可以耦接到通道接觸插塞DP。通道接觸插塞DP可以形成為穿透在第二單元層疊結構ST2_C1上形成的上絕緣層UI。位元線BL可以形成在上絕緣層UI上，且位元線BL可以耦接到通道接觸插塞DP。

圖2A中描述的直線形狀的記憶體串可以由第一單元層疊結構ST1_C1和第二單元層疊結構ST2_C1以及穿透第一單元層疊結構ST1_C1和第二單元層疊結構ST2_C1的通道層CH來實現。第一單元層疊結構ST1_C1和第二單元層疊結構ST2_C1可以層疊在公用源極線CSL與位元線BL之間，如圖3B所述。

參見圖3C，第一單元層疊結構ST1_C2和第二單元層疊結構ST2_C2可以層疊在第二下絕緣層LI2之上。第一單元層疊結構ST1_C2可以包括交替層疊的第一層間絕緣層ILD1和導電圖案CP。第二單元層疊結構 ST2_C2可以包括交替層疊的第二層間絕緣層ILD2和導電圖案CP。第一單元層疊結構ST1_C2和第二單元層疊結構ST2_C2可以用作圖2B中描述的汲極側單元層疊結構ML_D和源極側單元層疊結構ML_S。出於說明的目的，圖3C圖示其中第一單元層疊結構ST1_C2和第二單元層疊結構ST2_C2用作源極側單元層疊結構ML_S的示例。

第一單元層疊結構ST1_C2和第二單元層疊結構ST2_C2可以被一體式結構的通道層CH穿透。通道層CH的外壁可以被記憶體層MI包圍。通道層CH和記憶體層MI可以朝第二下絕緣層LI2而不是第一單元層疊結構ST1_C2突出。朝第二下絕緣層LI2而不是第一單元層疊結構ST1_C2突出的通道層CH的部分可以被定義為管道通道層P_CH。管道通道層P_CH可以由管閘極PG包圍。穿透管道通道層P_CH上部的第一單元層疊結構ST1_C2和第二單元層疊結構ST2_C2的通道層CH的部分可以用作汲極側通道層D_CH和源極側通道層S_CH。例如，當圖3C中所示的第一單元層疊結構ST1_C2和第二單元層疊結構ST2_C2用作汲極側單元層疊結構ML_D時，穿透第一單元層疊結構ST1_C2和第二單元層疊結構ST2_C2的通道層CH的部分可以用作汲極側通道層D_CH。當圖3C中所示的第一單元層疊結構ST1_C2和第二單元層疊結構ST2_C2用作源極側單元層疊結構ML_S時，穿透第一單元層疊結構ST1_C2和第二單元層疊結構ST2_C2的通道層CH的部分可以用作源極側通道層S_CH。

管閘極PG可以形成在第三下絕緣層LI3中，第三下絕緣層LI3佈置在第一單元層疊結構ST1_C2與第二下絕緣層LI2之間。

源極側通道層S_CH的上表面可以耦接到通道接觸插塞 SP。通道接觸插塞SP可以通過穿透形成在第二單元層疊結構ST2_C2上的第一上絕緣層UI1而形成。可以形成公用源極線CSL，使得公用源極線CSL耦接至第一上絕緣層UI1上的通道接觸插塞SP。公用源極線CSL可以通過穿透形成在第一上絕緣層UI1上的第二上絕緣層UI2而形成。第三上絕緣層UI3可以形成在第二上絕緣層UI2上。位元線BL可以佈置在第三上絕緣層UI3上。儘管在圖中未示出，但是位元線BL可以經由穿透第一上絕緣層至第三上絕緣層(UI1至UI3)的通道插塞而耦接到汲極側通道層(圖2B中所示的D_CH)的上表面。

如圖3B和圖3C所述，各種結構的記憶體串(例如，圖2A或圖2B中所示的記憶體串)佈置在重疊區OLA的上部。

參見圖3B和圖3C，在虛設區DA中，週邊層疊結構ST1_P和ST2_P可以形成在與單元層疊結構(圖3B的ST1_C1和ST2_C1或者圖3C的ST1_C2和ST2_C2)相同的高度。週邊層疊結構ST1_P和ST2_P可以包括層疊在第三下絕緣層LI3上的第一週邊層疊結構ST1_P和第二週邊層疊結構ST2_P。第一週邊層疊結構ST1_P可以形成在與第一單元層疊結構ST1_C1或ST1_C2相同的高度，且第一週邊層疊結構ST1_P可以包括交替層疊的第一層間絕緣層ILD1和第一犧牲圖案SA1。第二週邊層疊結構ST2_P可以形成在與第二單元層疊結構ST2_C1或ST2_C2相同的高度，且第二週邊層疊結構ST2_P可以包括交替層疊的第二層間絕緣層ILD2和第二犧牲圖案SA2。第一層間絕緣層ILD1和第二層間絕緣層ILD2可以是氧化物層，且第一犧牲圖案SA1和第二犧牲圖案SA2可以是氮化物層。

第一週邊層疊結構ST1_P可以被第一接觸插塞P1穿透。第 二週邊層疊結構ST2_P可以被第二接觸插塞P2穿透。第二接觸插塞P2可以佈置在第一接觸插塞P1上，且直接耦接到第一接觸插塞P1。第一接觸插塞P1可以進一步延伸以穿透第二下絕緣層LI2和第三下絕緣層LI3。第二接觸插塞P2可以通過進一步穿透到上絕緣層UI或UI1內而延伸到與通道插塞DP或SP的上部相同的高度。

第一接觸插塞P1和第二接觸插塞P2中的每個的長度可以比通道層CH的長度短。第一接觸插塞P1和第二接觸插塞P2中的每個可以包括與單元層疊結構(圖3B的ST1_C1和ST2_C1或者圖3C的ST1_C2和ST2_C2)的至少一個部分佈置在相同高度的部分。

包括第一接觸插塞P1和第二接觸插塞P2的插塞結構可以將週邊金屬導線M與驅動電晶體電連接。由於當週邊區與單元區重疊時，圖3B和圖3C中所示的驅動電晶體可以佈置在單元層疊結構(圖3B的ST1_C1和ST2_C1或者圖3C的ST1_C2和ST2_C2)之下[申請專利範圍第14項]，因此最下方插塞結構中的第一接觸插塞P1可以不直接耦接到驅動電晶體，而是經由佈置在插塞結構與驅動電晶體之間的連接導線LL和下插塞結構LP而耦接到驅動電晶體。連接導線LL可以從耦接到第一接觸插塞P1的一側朝驅動電晶體延伸以與單元層疊結構(圖3B的ST1_C1和ST2_C1或者圖3C的ST1_C2和ST2_C2)重疊。下插塞結構LP可以耦接在連接導線LL與驅動電晶體之間。

相互層疊結構絕緣層ISD可以佈置在單元層疊結構(圖3B的ST1_C1和ST2_C1或者圖3C的ST1_C2和ST2_C2)與週邊層疊結構ST1_P和ST2_P之間。

週邊金屬導線M可以與圖3B中的所示的位元線BL佈置在同一層上，或者與圖3C中所示的公用源極線CSL佈置在同一層上。

圖3A至圖3C公開了這樣的示例，在該例子中，耦接在週邊金屬導線M1、M2、M3和M與驅動電晶體之間的插塞結構形成為第一接觸插塞P1和第二接觸插塞P2的層疊結構。根據本公開的實施例的插塞結構不限於層疊了兩個接觸插塞的結構，而還可以形成為層疊了至少兩個接觸插塞的結構。

週邊金屬導線M1、M2、M3和M與驅動電晶體之間的距離可以隨著包括在記憶體串中的包括記憶體單元的層疊結構的數量的增加而增大。本公開的實施例不可能形成用於插塞結構的單個接觸插塞(所述單個接觸插塞將週邊金屬導線M1、M2、M3和M與驅動電晶體連接)，而是可以形成比通道層(圖2A的CH、圖2B的S_CH或D_CH)短的至少兩個接觸插塞(例如，第一接觸插塞P1和第二接觸插塞P2)的層疊結構。因此，即使週邊金屬導線M1、M2、M3和M與驅動電晶體之間的距離增加，本公開的實施例也能防止每個接觸插塞的長度過度增加。因此，本公開可以提高插塞結構的結構穩定性。當每個接觸插塞的長度減小時，更加容易保證每個接觸插塞的對準裕度(alignment margin)和尺寸。

為了保證裕度，隨著每個接觸插塞的長度增加，每個接觸插塞的最上部可以形成得寬。由於在本公開中，每個接觸插塞的長度形成得短，因此每個接觸插塞的最上部的寬度可以形成得窄。結果，本公開可以減小每個接觸插塞具有的面積、晶片的大小和半導體裝置的大小。

圖4A至圖4E是圖示根據本公開的一個實施例的在半導體 裝置的驅動電晶體與插塞結構之間的製造方法的剖視圖。出於說明的目的，在下文，描述了這樣的例子，在該例子中，連接週邊金屬導線中的一個與驅動電晶體的插塞結構是由包括至少兩個接觸插塞的層疊結構形成的。然而，本發明不限於此。圖4A至圖4E圖示單元區與週邊區不重疊的情況。

參見圖4A，可以設置包括單元區和週邊區的基板。單元區和週邊區可以彼此不重疊。隨後，可以在基板的週邊區101P中形成包括驅動閘極105DG、源極接合區JS和汲極接合區JD的驅動電晶體。驅動電晶體可以形成驅動要形成在單元區中的記憶體串的電路。用於形成驅動電晶體的過程的示例將詳細描述如下。

首先，可以在包括單元區和週邊區101P的基板上層疊絕緣層和至少一個閘極導電層。在下文，可以通過將閘極導電層圖案化來形成驅動閘極105DG。當圖案化驅動閘極105DG時，絕緣層可以被圖案化，且可以在驅動閘極105DG之下形成具有與驅動閘極105DG相同圖案的閘極絕緣層103GI。隨後，可以通過將雜質注入至驅動閘極105DG的基板兩側的週邊區101P內來形成源極接合區JS和汲極接合區JD。當形成驅動閘極105DG時，可以在基板的單元區上形成管閘極PG。具體的例子將參照圖6A描述。在形成驅動電晶體之前，可以通過將雜質注入至基板的單元區內來形成公用源極線CSL。可以在基板的單元區上形成要用作公用源極線CSL的摻雜的多晶矽層。

在形成驅動電晶體之後，可以形成覆蓋驅動電晶體的平坦化絕緣層107。隨後，可以在平坦化絕緣層107上交替層疊第一材料層111和 第二材料層113，且可以形成第一週邊層疊結構ST1_P。

第一材料層111和第二材料層113可以由不同的材料形成。更具體而言，第一材料層111和第二材料層113可以由相對於彼此具有蝕刻選擇性的不同絕緣材料形成。例如，第一材料層111可以由氧化物層形成，而第二材料層113可以由氮化物層形成。

隨後，可以形成穿透第一週邊層疊結構ST1_P的第一下掩埋層123P1，其中第一下掩埋層123P1可以耦接到驅動電晶體。第一下掩埋層123P1可以用作第一接觸插塞P1，所述第一接觸插塞P1是接觸插塞結構的耦接到驅動電晶體的部分。形成下掩埋層123P1的過程的詳細描述如下。

首先，形成第一下通孔121HP，其中第一下通孔121HP穿透第一週邊層疊結構ST1_P並暴露出驅動電晶體的驅動閘極105DG、源極接合區JS和汲極接合區JD中的至少一個。第一下通孔121HP還可以穿透平坦化絕緣層107。隨後，在形成填充第一下通孔121HP的導電材料之後，將導電材料平坦化以暴露出第一週邊層疊結構ST1_P的上表面。由此，由導電材料形成下掩埋層123P1。形成下掩埋層123P1的導電材料可以由難以在後續蝕刻過程中蝕刻的材料形成。後續蝕刻過程可以形成第一上通孔135HP以減少對下掩埋層123P1的損壞。形成下掩埋層123P1的導電材料可以由易於填充第一下通孔121HP的材料形成。由於形成第一下掩埋層123P1的導電材料可以佈置在單元區中且用作犧牲材料，因此導電材料可以由容易去除的材料形成。例如，下掩埋層123P1可以由相對於要在後續處理中形成的第一材料層111和第二材料層113以及第三材料層和第四材料層具有蝕刻選擇性的材料形成。更具體而言，下掩埋層123P1可以由包括矽鍺(SiGe) 和碳(C)中的至少一種的導電材料形成。

參見圖4B，可以通過在包括下掩埋層123P1的第一週邊層疊結構ST1_P上交替層疊第三材料層131和第四材料層133來形成第二週邊層疊結構ST2_P。第三材料層131可以由與第一材料層111相同的絕緣材料形成，且第四材料層133可以由與第二材料層113相同的材料形成。

第三材料層131和第四材料層133可以由彼此不同的材料形成。更具體而言，第三材料層131和第四材料層133可以由相對於彼此具有蝕刻選擇性的不同絕緣材料形成。第三材料層131可以由氧化物層形成，而第四材料層133可以由氮化物層形成。

隨後，可以形成第一上通孔135HP。第一上通孔135HP可以穿透第二週邊層ST2_P且暴露出下掩埋層123P1。第一上通孔135HP可以佈置成與第一下通孔121HP重疊。隨後，可以形成填充第一上通孔135HP的上掩埋層141P。上掩埋層141P不能形成在基板的單元區上，而僅僅形成在週邊區101P中。上掩埋層141P可以由相對於第一至第四材料層111、113、131和133以及第一下掩埋層123P1具有蝕刻選擇性的材料層形成。

參見圖4C，在基板的單元區上形成用於形成記憶體串的結構之後，可以在包括單元區和週邊區101P的基板上形成第一上絕緣層145。隨後，可以形成第一接觸孔147HP，其中第一接觸孔147HP穿透第一上絕緣層145並暴露出上掩埋層141P。

參見圖4D，可以經由第一接觸孔147HP通過蝕刻製程來去除上掩埋層(圖4C的141P)，以開放第一上通孔135HP。下掩埋層123P1可以被暴露。

參見圖4E，在用導電材料填充第一上通孔135HP和第一接觸孔147HP之後，可以將導電材料的表面平坦化以暴露出第一上絕緣層145的上表面。由此，可以形成第二接觸插塞151P2，其中第二接觸插塞151P2可以耦接到第一下掩埋層123P1並且填充第一上通孔135HP和第一接觸孔147HP。第二接觸插塞151P2可以由與用作第一接觸插塞123P1的第一下掩埋層123P1不同的導電材料形成。

隨後，可以在包括第二接觸插塞151P2的第一上絕緣層145上形成週邊金屬導線161M1、161M2和161M3。儘管在圖中未示出，但是週邊金屬導線161M1、161M2和161M3可以在構成週邊電路的其它驅動電晶體的方向上延伸，或者在單元區的字線WL或選擇線SL的方向上延伸。週邊金屬導線161M1、161M2和161M3中的每個可以電耦接至相應的第二接觸插塞151P2。參見下文，詳細描述週邊金屬導線161M1、161M2和161M3的形成過程的示例。

首先，可以在第一上絕緣層145上形成第二上絕緣層171。之後，可以形成穿透第二上絕緣層171的溝槽，且可以在溝槽中填充導電材料。由此，可以形成穿透第二上絕緣層171的週邊金屬導線161M1、161M2和161M3。

根據上述過程，可以在基板的週邊區101P上形成氧化物層和氮化物層交替層疊的第一週邊層疊結構ST1_P和第二週邊層疊結構ST2_P。週邊層疊結構的層疊結構的數量可以不限於上述實施例，且可以是兩個或更多個。

將週邊金屬導線161M1、161M2和161M3中的至少一個與 驅動電晶體電連接的垂直插塞結構可以包括接觸插塞，所述接觸插塞層疊在彼此的層上。本示例公開了構成插塞結構的接觸插塞包括第一下掩埋層123P1和第二接觸插塞151P2。然而，插塞結構可以由至少兩個接觸插塞的層疊結構形成。插塞結構可以通過穿透週邊層疊結構而形成。構成插塞結構的接觸插塞之中的最上方接觸插塞(例如，第二接觸插塞151P2)可以朝週邊金屬導線161M1、161M2和161M3中的一個延伸為比週邊層疊結構之中的上週邊層疊結構高。此外，佈置在最上方接觸插塞之下的下接觸插塞(例如，第一下掩埋層123P1)可以由與最上方接觸插塞不同的導電材料形成。此外，佈置在最上方接觸插塞之下的下接觸插塞(例如，第一下掩埋層123P1)可以由相對於構成週邊層疊結構的氧化物層和氮化物層具有蝕刻選擇性的導電材料形成。更具體而言，下接觸插塞(例如，第一下掩埋層123P1)可以由矽鍺(SiGe)和碳(C)中的至少一種形成。

圖5A至圖5F是圖示根據本公開的一個實施例的半導體裝置的記憶體串結構的製造方法的剖視圖。形成在單元區中的結構可以使用圖4A至圖4E中描述的過程來形成。圖5A至圖5F可以圖示一個例子，在該例子中，可以在單元區中形成圖2A中所描述的直線形狀的記憶體串結構。

參見圖5A，在形成圖4A中描述的驅動電晶體之前，可以在基板的單元區101C1中形成公用源極線CSL。基板的單元區101C1可以自圖4A中所示的基板的週邊區101P延伸。可以通過在基板的單元區101C1中注入雜質來形成公用源極線CSL，或者通過在基板的單元區101C1上沉積摻雜多晶矽層來形成公用源極線CSL。

隨後，可以在包括公用源極線CSL的基板的單元區101C1中形成圖4A中描述的第一材料層111和第二材料層113。在下文，交替層疊在基板的單元區101C1上的第一材料層111和第二材料層113可以被定義為第一預單元層疊結構PST1_C1。第一預單元層疊結構PST1_C1可以自圖4A中描述的第一週邊層疊結構ST1_P延伸。第一預單元層疊結構PST1_C1的第一材料層111可以用作層間絕緣層，預單元層疊結構PST1_C1的第二材料層113可以用作犧牲層。預單元層疊結構PST1_C1和圖4A描述的第一週邊層疊結構ST1_P可以同時形成。

隨後，可以形成穿透第一預單元層疊結構PST1_C1的第二下通孔121HC1。第二下通孔121HC1和圖4A描述的第一下通孔121HP可以同時形成。換言之，第一下通孔121HP和第二下通孔121HC1可以利用一步遮罩法(one mask process)來形成。

之後，在形成填充第二下通孔121HC1的導電材料之後，可以將導電材料平坦化以暴露出第一預單元層疊結構PST1_C1的上表面。由此，可以形成第二下掩埋層123C1，其中第二下掩埋層123C1可以填充第二下通孔121HC1且可以由導電材料形成。第二下掩埋層123C1和圖4A中描述的第一下掩埋層123P1可以同時形成。可以在後續過程中去除第二下掩埋層123C1，且第二下掩埋層123C1可以由與第一下掩埋層123P1相同的材料同時形成。例如，第二下掩埋層123C1可以由包括矽鍺(SiGe)和碳(C)中的至少一種的導電材料形成。第二下掩埋層123C1可以與第一下掩埋層123P1間隔開。

參見圖5B，可以在包括第二下掩埋層123C1的第一預單元 層疊結構PST1_C1上形成圖4B中描述的第三材料層131和第四材料層133。在下文中，交替層疊在基板的單元區101C1上的第三材料層131和第四材料層133可以被定義成第二預單元層疊結構PST2_C1。第二預單元層疊結構PST2_C1可以自圖4B中描述的第二週邊層疊結構ST2_P延伸。第二預單元層疊結構PST2_C1的第三材料層131可以用作層間絕緣層，且第四材料層133可以用作犧牲層。第二預單元層疊結構PST2_C1和圖4B中的第二週邊層疊結構ST2_P可以同時形成。

隨後，可以形成穿透第二預單元層疊結構PST2_C1的第二上通孔135HC1。第二上通孔135HC1和圖4B中描述的第一上通孔135HP可以同時形成。換言之，可以使用一步遮罩法來形成第一上通孔135HP和第二上通孔135HC1。第二上通孔135HC1可以形成為與第二下通孔121HC1重疊。

之後，在圖4B中描述的上掩埋層141P的形成過程期間，控制此過程使得第二上通孔135HC1不被上掩埋層141P的材料填充，而是第二上通孔135HC1可以保持開放。當上掩埋層141P的材料填充在第二上通孔135HC1中時，還可以進一步執行蝕刻過程來去除填充在第二上通孔135HC1中的上掩埋層141P的材料。因此，可以經由第二上通孔135HC1來暴露出第二下掩埋層123C1。

參見圖5C，在形成圖4C中描述的第一上絕緣層之前，可以通過蝕刻過程來去除經由第二上通孔135HC1暴露出的圖5B中的第二下掩埋層123C1。由此，可以開放第二下通孔121HC1。

隨後，可以在第二上通孔135HC1和第二下通孔121HC1中 形成通道層CH。因為可以在第二上通孔135HC1和第二下通孔121HC1開放之後形成通道層CH，所以可以在第二上通孔135HC1和第二下通孔121HC1中將通道層CH形成沒有分界的一體式圖案。

通道層CH可以由諸如多晶矽的半導體層形成。可以根據第二上通孔135HC1和第二下通孔121HC1的外壁輪廓來形成管形的通道層CH。在此情況下，具有管形的通道層CH的中心區域可以用絕緣材料填充。或者，可以將通道層CH形成為完全填充第二上通孔135HC1和第二下通孔121HC1的掩埋形。

在形成通道層CH之前，還可以根據第二上通孔135HC1和第二下通孔121HC1的側壁輪廓來形成記憶體層MI。記憶體層MI可以包括穿隧絕緣層(tunnel insulating layer)、資料儲存層和阻擋絕緣層中的至少一種。穿隧絕緣層可以與通道層CH接觸，資料儲存層可以與穿隧絕緣層接觸，阻擋絕緣層可以與資料儲存層接觸。穿隧絕緣層可以由氧化矽層形成，且資料儲存層可以由可形成電荷陷阱的材料層形成。例如，資料儲存層可以由氮化矽層形成。阻擋絕緣層可以包括氧化矽層和具有比氧化矽層高的介電常數的高介電膜中的至少一種。

參見圖5D，可以形成穿透第一預單元層疊結構和第二預單元層疊結構(圖4C的PST1_C1和PST2_C1)的縫隙137C1。經由縫隙137C1，可以暴露出形成在基板的單元區101C1上的第一材料層至第四材料層(圖4C的111、113、131和133)的側壁。

之後，可以通過選擇性去除經由縫隙137C1暴露出的第二材料層和第四材料層(圖4C的113和133)來形成開口PA。之後，可以用第 五材料圖案139來填充開口PA。可以用導電圖案的導電材料來形成第五材料圖案139。第五材料圖案139可以包括多晶矽、金屬矽化物和金屬中的至少一種，或者可以由它們的組合來形成。在形成第五材料圖案139之前，還可以根據開口PA的表面來形成阻擋絕緣層。每個第五材料圖案139還可以包括沿著開口PA的表面輪廓形成的阻障金屬層。第五材料圖案139可以被縫隙137C1分離。

根據上述過程，記憶體串可以包括第一單元層疊結構ST1_C1和第二單元層疊結構ST2_C1的層疊結構。第一單元層疊結構ST1_C1可以由以下結構形成，在該結構中，由第一材料層111所形成的層間絕緣層與第五材料圖案139所形成的導電圖案交替層疊。第二單元層疊結構ST2_C1可以由以下結構形成，在該結構中，由第三材料層131所形成的層間絕緣層與第五材料圖案139所形成的導電圖案交替層疊。第五材料圖案139可以用作圖2A中描述的下選擇線LSL、字線WL和上選擇線USL中的一個。

參見圖5E，可以在第二單元層疊結構ST2_C1上形成圖4C中描述的第一上絕緣層145。在形成第一上絕緣層145之前，還可以執行用縫隙絕緣層143填充縫隙137C1的過程。縫隙絕緣層143可以包括在形成第一上絕緣層145的過程中填充縫隙137C1的第一上絕緣層145的部分。

隨後，可以形成穿透第一上絕緣層145且暴露出通道層CH的第二接觸孔147HC1。第二接觸孔147HC1和圖4C中描述的第一接觸孔147HP可以同時形成。換言之，可以使用一步遮罩法來形成第一接觸孔147HP和第二接觸孔147HC1。

參見圖5F，可以在第二接觸孔147HC1中形成通道接觸插塞151DP。可以在第二接觸孔147HC1中形成通道接觸插塞151DP。可以在圖4D中描述的上掩埋層141P的除去過程之後形成通道接觸插塞151DP。通道接觸插塞151DP和圖中4E描述的第二接觸插塞151P2可以同時形成。

隨後，可以形成耦接至第一上絕緣層145上的通道接觸插塞151DP的單元金屬導線161BL。單元金屬導線161BL和圖4E中描述的週邊金屬導線161M1、161M2和161M3可以同時形成。換言之，單元金屬導線161BL和週邊金屬導線161M1、161M2和161M3可以通過一步遮罩法形成。

根據上述的本公開的實施例，構成佈置在圖4E中所示的基板的週邊區101P上的插塞結構的接觸插塞之中的最上方接觸插塞(例如，151P2)可以具有延伸到通道接觸插塞151DP的高度的上部。進一步地，週邊層疊結構可以形成到與單元層疊結構相同的高度。更進一步地，構成插塞結構的接觸插塞之間的介面(例如，第一接觸插塞123P1與第二接觸插塞151P2之間的介面)可以佈置在單元層疊結構(例如，第一單元層疊結構ST1_C1和第二單元層疊結構ST2_C2)之間的介面的高度。

根據上述的本公開的實施例，構成週邊區中的插塞結構的接觸插塞中的每個可以具有比通道層CH小的長度。在形成第二掩埋層123C1的同時，可以形成週邊區中的具有較小長度的接觸插塞之中的下接觸插塞(例如，第一接觸插塞123P1)，第二掩埋層123C1可以用作單元區中的犧牲材料。因此，在本公開中，可以用簡化過程來形成結構穩定的插塞結構。

圖6A至圖6H是圖示根據本公開的一個實施例的製造半導體裝置的記憶體串結構的方法的剖視圖。可以使用圖4A至圖4E相關描述 的過程來形成單元區中所形成的結構。圖6A至圖6H圖示形成圖2B中所描述的可形成在單元區中的U形記憶體串結構的示例。

參見圖6A，可以在基板的單元區101C2上形成絕緣層和閘極導電層。基板的單元區101C2可以自圖4A中所示的基板的週邊區101P延伸。之後，可以使用圖4A中描述的閘極導電層圖案化過程來在基板的單元區101C2上形成管絕緣層103PI和管閘極105PG。

管閘極105PG可以包括被管道掩埋層(未圖示)填充的管道溝槽PT。閘極導電層可以由包括形成管閘極105PG的第一導電層105A和第二導電層105B的層疊結構形成。在層疊第二導電層105B之前，可以通過蝕刻第一導電層105A的部分來形成管道溝槽PT。在用管道掩埋層109填充管道溝槽PT之後，可以沉積第二導電層105B。隨後，可以通過將第一導電層105A和第二導電層105B圖案化來將管閘極105PG和圖4A的驅動閘極105DG彼此分離。

管道掩埋層109可以由相對於管閘極105PG、後續過程中形成的第一材料層111和第二材料層113以及第三材料層和第四材料層具有蝕刻選擇性的材料形成，作為犧牲材料。

隨後，可以在基板的單元區101C2上形成圖4A中描述的平坦化絕緣層107。

之後，由於可以在圖4A中描述的管閘極105PG上形成第一材料層111和第二材料層113，因此可以限定出第一預單元層疊結構PST1_C2。第一預單元層疊結構PST1_C2可以自圖4A中描述的第一週邊層疊結構ST1_P延伸。第一預單元層疊結構PST1_C2的第一材料層111可以 用作層間絕緣層，且第二材料層113可以用作犧牲層。第一預單元層疊結構PST1_C2和第一週邊層疊結構ST1_P可以同時形成。

隨後，可以形成穿透第一預單元層疊結構PST1_C2的第二下通孔121HC2。第二下通孔121HC2和圖4A中描述的第一下通孔121HP可以同時形成。第二下通孔121HC2還可以穿透平坦化絕緣層107和第二導電層105B且可以耦接到管道溝槽PT的兩側。

之後，可以在第二下通孔121HC2中填充第二下掩埋層123C2。第二下掩埋層123C2和圖4A中描述的第一下掩埋層123P1可以同時形成。

參見圖6B，可以在第一預單元層疊結構PST1_C2上形成圖4B中描述的第三材料層131和第四材料層133，並且可以限定出第二預單元層疊結構PST2_C2。第二下掩埋層123C2可以穿透第一預單元層疊結構PST1_C2。第二預單元層疊結構PST2_C2可以自圖4B中描述的第二週邊層疊結構ST2_P延伸。第二預單元層疊結構PST2_C2的第三材料層131可以用作層間絕緣層，第四材料層133可以用作犧牲層。第二預單元層疊結構PST2_C2和圖4B中描述的第二週邊層疊結構ST1_P可以同時形成。

隨後，可以形成第二上通孔135HC2。第二上通孔135HC2可以穿透第二預單元層疊結構PST2_C2且與第二下通孔123HC2重疊。第二上通孔135HC2和圖4B中描述的第一上通孔135HP可以同時形成。

之後，在形成圖4B中描述的上掩埋層141P的過程期間，控制此過程使得第二上通孔135HC2不被上掩埋層141P的材料填充。當第二上通孔135HC2被上掩埋層141P的材料填充時，可以執行去除填充在第二 上通孔135HC2中的上掩埋層141P的材料的蝕刻過程。由此，第二上掩埋層123C2可以經由第二上通孔135HC2暴露出來。

參見圖6C，在形成圖4C中描述的第一上絕緣層之前，可以通過蝕刻過程來除去經由第二上通孔135HC2暴露出的第二下掩埋層(圖6B的123C2)。由此，可以開放第二下通孔121HC2。之後，可以通過蝕刻過程來除去經由第二下通孔121HC2暴露出的管道掩埋層(圖6B的109)。由此，可以開放管道溝槽PT。

耦接在管道溝槽PT的一端處的第二下通孔121HC2和第二上通孔135HC2可以被定義為源極側孔H_S，耦接在管道溝槽PT的另一端處的第二下通孔121HC2和第二上通孔135HC2可以被定義為汲極側孔H_D。

參見圖6D，可以使用圖5C相關描述的相同過程來形成記憶體層MI和通道層CH。可以在源極側孔H_S、汲極側孔H_D和管道溝槽PT中將通道層CH形成為沒有分界的一體式結構(one structure)的圖案。通道層CH可以包括填充源極側孔H_S的源極側通道層S_CH、填充管道溝槽PT的管道通道層P_CH以及填充汲極側孔H_D的汲極側通道層D_CH。記憶體層MI可以形成為沿著源極側孔H_S、汲極側孔H_D和管道溝槽PT的表面輪廓而包圍通道層。

參見圖6E，可以形成穿透第一預單元層疊結構和第二預單元層疊結構(圖6D的PST1_C2和PST2_C2)的縫隙137C2。縫隙137C2可以在佈置在源極側通道層S_CH與汲極側通道層D_CH之間。形成在基板的單元區101C2中的第一材料層至第四材料層(圖6D的111、113、131和133)的側壁可以經由縫隙137C2暴露出來。

之後，可以通過選擇性除去經由縫隙137C2暴露出來的第二材料層和第四材料層(圖6D的113和133)來形成開口PA_S和PA_D。開口PA_S和PA_D可以分離為源極側通道層S_CH周圍的源極側開口PA_S和汲極側通道層D_CH周圍的汲極側開口PA_D。

隨後，開口PA_S和PA_D中的每個可以用第五材料圖案填充。第五材料圖案可以用導電圖案的導電材料形成。由此，可以形成填充源極側開口PA_S且包圍源極側通道層S_CH的源極側導電圖案139_S。可以形成填充汲極側開口PA_D且包圍汲極側通道層D_CH的汲極側導電圖案139_D。源極側導電圖案139_S和汲極側導電圖案139_D可以由縫隙137C2來分離。源極側導電圖案139_S可以由圖2B中描述的源極側字線WL_S或源極選擇線SSL使用。汲極側導電圖案139_D可以由圖2B中描述的汲極側字線WL_D或汲極選擇線DSL使用。

在上文中，每個第五材料圖案可以包括多晶矽、金屬矽化物和金屬中的一種，或者可以由它們的組合形成。在形成第五材料圖案之前，還可以沿著開口PA_S和PA_D的表面輪廓進一步形成阻擋絕緣層。每個第五材料圖案還可以包括沿著開口PA_S和PA_D中的每個的表面形成的阻障金屬層。

根據上述過程，源極側單元層疊結構和汲極側單元層疊結構中的每個可以形成為第一單元層疊結構ST1_C2和第二單元層疊結構ST2_C2的層疊結構。第一單元層疊結構ST1_C2可以形成為以下結構，在該結構中，包括第一材料層111的層間絕緣層和包括第五材料圖案的導電圖案交替層疊。第二單元層疊結構ST2_C2可以形成為以下結構，在該結構 中，包括第三材料層131的層間絕緣層和包括第五材料圖案的導電圖案交替層疊。

參見圖6F，可以在第二單元層疊結構ST2_C2上形成圖4C中描述的第一上絕緣層145。在形成第一上絕緣層145之前，還可以執行用縫隙絕緣層143填充縫隙137C2的過程。或者，當形成第一上絕緣層145時，縫隙絕緣層143可以是第一上絕緣層145的填充縫隙137C2的部分。

隨後，可以形成穿透第一上絕緣層145且暴露出源極側通道層S_CH和汲極側通道層D_CH的第二接觸孔147HC2。

參見圖6G，可以在第二接觸孔147HC2中形成通道接觸插塞151DP1和151SP。可以在圖4D中描述的上掩埋層141P的除去過程之後形成通道接觸插塞151DP1和151SP。通道接觸插塞151DP1和151SP以及圖4E中描述的第二接觸插塞151P2可以同時形成。通道接觸插塞151DP1和151SP可以包括耦接至源極側通道層S_CH的源極接觸插塞151SP以及耦接至汲極側通道層D_CH的下汲極接觸插塞151DP1。

參見圖6H，可以形成耦接至第一上絕緣層145上的源極接觸插塞151SP的第一單元金屬導線161CSL。第一單元金屬導線161CSL可以是圖2B中描述的公用源極線CSL。第一單元金屬導線161CSL和圖4E中描述的週邊金屬導線161M1、161M2和161M3可以同時形成。單元金屬導線161CSL可以通過穿透形成在第一上絕緣層145上的第二上絕緣層171而形成。

隨後，可以在第二上絕緣層171和第一單元金屬導線161CSL上形成第三上絕緣層173。之後，可以形成通過穿透第三上絕緣層173和第 二上絕緣層171而開放下汲極接觸插塞151DP1的第三接觸孔175H。隨後，可以形成通過用導電材料填充第三接觸孔175H而耦接至下汲極接觸插塞151DP1的上汲極接觸插塞177DP2。之後，可以在上汲極接觸插塞177DP2上形成耦接至上汲極接觸插塞177DP2的第二單元金屬導線179BL。第二單元金屬導線179BL可以是圖2B中描述的位元線BL。

根據上述的本公開的實施例，佈置在圖4E中所示的基板的週邊區101P上且構成插塞結構的接觸插塞之中的最上方接觸插塞(例如，151P2)可以具有延伸到通道接觸插塞151DP或151SP的高度的上表面。此外，可以在與單元層疊結構相同的高度形成週邊層疊結構。此外，構成插塞結構的接觸插塞之間的介面(例如，第一接觸插塞123P1與第二接觸插塞151P2之間的介面)可以佈置在與單元層疊結構(例如，第一單元層疊結構ST1_C1和第二單元層疊結構ST2_C2)之間的介面相同的高度。

根據上述的本公開的實施例，構成週邊區中的插塞結構的接觸插塞中的每個可以形成得比源極側通道層S_CH或汲極側通道層D_CH的長度短。週邊區中的具有短長度的接觸插塞之中的下接觸插塞(例如，第一接觸插塞123P1)和用作單元區中的犧牲材料的第二掩埋層123C2可以同時形成。因此，本公開能通過簡化過程來形成結構穩定的插塞結構。

圖7A至圖7G是圖示根據本公開的一個實施例的半導體裝置的驅動電晶體、插塞結構和記憶體串結構的製造方法的剖視圖。圖7A至圖7G圖示單元區與週邊區重疊的示例，且可以在單元區中形成圖2A中描述的記憶體串結構。

參見圖7A，可以在基板201上形成驅動電晶體。驅動電晶 體的形成過程的示例可以詳細描述如下。

首先，可以在基板201上層疊絕緣層、和閘極導電層的至少一個層。隨後，通過將閘極導電層圖案化來形成驅動閘極205DG。當驅動閘極205DG被圖案化時，通過將絕緣層圖案化來將具有與驅動閘極205DG相同圖案的閘極絕緣層203GI保持在驅動閘極205DG之下。隨後，如圖4A中描述，可以通過在基板201上注入雜質來形成接合區(未圖示)。

在形成驅動電晶體之後，可以形成覆蓋基板201上的驅動電晶體的第一下絕緣層207。之後，可以形成通過穿透第一下絕緣層207而電耦接到驅動電晶體的下插塞結構209LP。下插塞結構209LP可以耦接到驅動電晶體的驅動閘極205DG。

隨後，可以在第一下絕緣層207上形成耦接到下插塞結構209LP的連接導線211LL。連接導線211LL的形成過程可以包括：在第一下絕緣層207上形成絕緣層(未圖示)、在絕緣層中形成溝槽、以及用導電材料填充溝槽。

參見圖7B，可以在連接導線211LL上形成第二下絕緣層213。隨後，可以通過將導電層圖案化來形成公用源極線CSL。

在形成公用源極線CSL之後，可以在第二下絕緣層213上形成具有與公用源極線CSL相同高度的第三下絕緣層215。

隨後，可以通過在第三絕緣層215上交替地層疊第一材料層221和第二材料層223來形成第一層疊結構ST1。

第一材料層221和第二材料層223可以由彼此不同的材料形成。更具體地，第一材料層221和第二材料層223可以由相對於彼此具有蝕 刻選擇性的不同絕緣材料形成。例如，第一材料層221可以由氧化物層形成，第二材料層223可以由氮化物層形成。

隨後，可以形成穿透第一層疊結構ST1、第三下絕緣層215和第二下絕緣層213中的至少一個的第一下通孔231HP和第二下通孔231HC。第一下通孔231HP可以通過穿透第一層疊結構ST1、第三下絕緣層215和第二下絕緣層213的不與驅動電晶體重疊的部分來暴露出連接導線211LL。第二下通孔231HC可以通過穿透第一層疊結構的與驅動電晶體重疊的部分來暴露出公用源極線CSL。

隨後，在形成填充第一下通孔231HP和第二下通孔231HC的導電材料之後，可以將導電材料平坦化來暴露出第一層疊結構ST1的上部。由此，第一下掩埋層233P1和第二下掩埋層233C可以由導電材料形成。形成第一下掩埋層233P1和第二下掩埋層233C的導電材料可以由相對於第一材料層221和第二材料層223以及要在後續過程中形成的第三材料層和第四材料層具有蝕刻選擇性的材料形成。更具體地，第一下掩埋層233P1和第二下掩埋層233C可以由包括矽鍺(SiGe)和碳(C)中的至少一種的導電材料形成。

第一下掩埋層233P1可以電耦接到連接導線211LL。第一下掩埋層233P1可以經由連接導線211LL和下插塞結構209LP電耦接到驅動電晶體。

參見圖7C，可以通過在第一層疊結構ST1上交替層疊第三材料層241和第四材料層243來形成第二層疊結構ST2，其中第一層疊結構ST1可以被第一下掩埋層233P1和第二下掩埋層233C穿透。第三材料層241 可以由與第一材料層221相同的絕緣層形成，且第四材料層243可以由與第二材料層223相同的材料形成。

隨後，可以形成穿透第二層疊結構ST2的第一上通孔245HP和第二上通孔245HC。之後，第一上通孔245HP可以耦接到第一下通孔231HP並暴露出第一下掩埋層233P1，且第二上通孔245HC可以耦接到第二下通孔231HC並暴露出第二下掩埋層233C。

隨後，可以在第一上通孔245HP中填充上掩埋層247P。上掩埋層247P可以形成為不填滿第二上通孔245HC。例如，在用上掩埋層247P的材料層填充第一上通孔245HP和第二上通孔245HC之後，可以通過去除填充第二上通孔245HC的材料層來暴露出第二掩埋層233C。由此，可以在第一上通孔245HP中形成上掩埋層247P，而第二下掩埋層233C可以保持暴露。

作為犧牲材料，上掩埋層247P可以由相對於第一至第四材料層221、223、241和243以及第一下掩埋層233P1和第二下掩埋層233C具有蝕刻選擇性的材料層形成。

參見圖7D，在去除第二下掩埋層(圖7C的233C)之後，可以在第二上通孔(圖7C的245HC)和第二下通孔(圖7C的231HC)中形成通道層CH。在形成通道層CH之前，還可以形成記憶體層MI。可以使用圖5C中描述的方法和材料來形成通道層CH和記憶體層MI。

參見圖7E，可以在被通道層CH和上掩埋層(圖7D的247P)穿透的第二層疊結構ST2上形成上絕緣層251。隨後，可以形成穿透上絕緣層251的第一接觸孔255HP和第二接觸孔255HC。由此，可以由第一接觸 孔255HP暴露出上掩埋層(圖7D的247P)，且可以由第二接觸孔255HC暴露出通道層CH。

隨後，可以通過去除由第一接觸孔255HP暴露出的上掩埋層247P來暴露出第一下掩埋層233P1。之後，可以通過用導電材料填充第一接觸孔255HP和第二接觸孔255HC來形成通道接觸插塞261DP和第二接觸插塞261P2。第二接觸插塞261P2可以耦接到用作第一接觸插塞的第一下掩埋層233P1。通道接觸插塞261DP可以耦接到通道層CH。

參見圖7F，可以形成穿透上絕緣層251和第一材料層至第四材料層221、223、241和243的分離溝槽265。上絕緣層251可以由分離溝槽265分離，第一材料層至第四材料層221、223、241和243可以被分離成預單元層疊結構和週邊層疊結構ST1_P和ST2_P。預單元層疊結構可以佈置在與驅動電晶體重疊的單元區中，而週邊層疊結構ST1_P和ST2_P可以佈置在與單元區分離的虛設區(圖3B的DA)中。週邊層疊結構ST1_P和ST2_P可以包括第一週邊層疊結構ST1_P和第二週邊層疊結構ST2_P。第一週邊層疊結構ST1_P可以包括第一材料層221和第二材料層223，且可以被第一下掩埋層233P1穿透。第二週邊層疊結構ST2_P可以包括第三材料層241和第四材料層243，且可以被第二接觸插塞261P2穿透。

之後，可以用層間層疊結構絕緣層275來填充分離溝槽265。

隨後，如圖5D所述，可以執行縫隙形成過程和經由縫隙用第五材料圖案271替換預單元層疊結構的第二材料層和第四材料層的過程。由此，在與驅動電晶體重疊的單元區中層疊了第一單元層疊結構ST1_C1和第二單元層疊結構ST2_C1層疊的結構材料。第一單元層疊結構ST1_C1 可以包括交替層疊的第一材料層221和第五材料圖案271，且第二單元層疊結構ST2_C1可以包括交替層疊的第三材料層241和第五材料圖案271。

參見圖7G，可以在上絕緣層251上形成耦接到第二接觸插塞261P2的週邊導線281M和耦接到通道接觸插塞261DP的位元線281BL。

圖8A至圖8C是圖示根據本公開的一個實施例的半導體裝置的驅動電晶體、插塞結構和記憶體串結構的製造方法的剖視圖。圖8A至圖8C圖示單元區和週邊區相互重疊的示例，且在單元區中形成圖2B中描述的記憶體串結構。

參見圖8A，可以在基板301上形成包括驅動閘極305DG的驅動電晶體。可以在驅動閘極305DG與基板301之間形成閘極絕緣層303GI。形成驅動電晶體的方法可以在圖7A中描述。

隨後，可以用圖7A中描述的相同方法來形成第一下絕緣層307、下插塞結構309LP和連接導線311LL。下插塞結構309LP可以通過穿透第一下絕緣層307而電耦接到驅動閘極305DG，且連接導線311LL可以電耦接到下插塞結構309LP。

隨後，可以形成第二下絕緣層313，且可以在第二下絕緣層313上形成第一導電層315A。可以形成在第一導電層315A中的用管道掩埋層319填充的管道溝槽PT。之後，可以形成覆蓋管道掩埋層319的第二導電層315B。隨後，可以通過蝕刻第一導電層315A和第二導電層315B來形成管閘極315PG。之後，可以用第三上絕緣層317來填充第一導電層315A和第二導電層315B被去除的區域。

隨後，被彼此間隔開的第一下掩埋層333P1和第二下掩埋層 333C穿透的第一層疊結構ST1可以通過圖7B描述的相同過程來形成。第一層疊結構ST1可以包括交替層疊的第一材料層321和第二材料層323。第一材料層321和第二材料層323的特性可以在圖7B中描述。

第一層疊結構ST1可以被第一下通孔331HP和第二下通孔331HC穿透。第一下通孔331HP可以穿透第二下絕緣層321和第三下絕緣層317以暴露出連接導線311LL。第一下通孔331HP可以用第一下掩埋層333P1填充。第一下掩埋層331P1可以電耦接到連接導線311LL。

第二下通孔331HC可以通過進一步穿透第二導電層315B而耦接到管道溝槽PT。第二下通孔331HC可以用下掩埋層333C填充。

隨後，可以使用圖7C中描述的過程來形成在第一層疊結構ST1(其被第一下掩埋層333P1和第二下掩埋層333C穿透)上的第二層疊結構ST2(其被第一上通孔345HP和第二上通孔345HC穿透)。第二層疊結構ST2可以包括交替層疊的第三材料層341和第四材料層343。第一上通孔345HP可以耦接到第一下通孔331HP，且第二上通孔345HC可以耦接到第二通孔331HC。

之後，可以使用圖7C中描述的過程來將上掩埋層347P填充在第一上通孔345HP中。由此，第二上通孔345HC可以使第二下掩埋層333C暴露出來。

參見圖8B，可以經由第二上通孔345HC來去除第二下掩埋層(圖8A的333C)和管道掩埋層(圖8A的319)。之後，可以通過圖5C中描述的相同過程來形成記憶體層MI和通道層CH。

隨後，可以通過圖7E中描述的相同過程來形成被第一接觸 孔355HP和第二接觸孔355HC穿透的第一上絕緣層351。之後，可以使用圖7E中描述的過程來形成穿透第一上絕緣層351和第二層疊結構ST2而耦接到第一下掩埋層333P1的第二接觸插塞361P2。此外，還可以通過圖7E中描述的相同過程來形成耦接到穿透第一上絕緣層351的通道層CH的通道接觸插塞361SP。

參見圖8C，可以形成穿透第一上絕緣層351和第一材料層至第四材料層321、323、341和343的內層疊結構絕緣層375。通過內層疊結構絕緣層375，第一材料層至第四材料層321、323、341和343可以被分離成預單元層疊結構和週邊層疊結構ST1_P和ST2_P。

隨後，可以通過執行如圖6E中描述的穿透預單元層疊結構的縫隙(未圖示)的形成過程和經由該縫隙用第五材料圖案371替換第二材料層323和第四材料層343，來形成第一單元層疊結構ST1_C2和第二單元層疊結構ST2_C2。第五材料圖案371可以是導電圖案。

之後，可以在第一上絕緣層351上形成耦接到第二接觸插塞361P2的週邊導線381M和耦接到通道接觸插塞361DP的公用源極線381CSL。

儘管圖中未示出，但是還可以形成覆蓋公用源極線381CSL的第二上絕緣層(未圖示)、耦接到穿透第一上絕緣層351和第二上絕緣層的通道層CH的汲極側接觸插塞、佈置在第二上絕緣層上且耦接到汲極側通道接觸插塞的位元線BL(未圖示)。

圖9是圖示根據本公開的一個實施例的記憶體系統的配置圖。

參見圖9，根據本公開的一個實施例的記憶體系統1100可以包括記憶體裝置1120和記憶體控制器1110。

記憶體裝置1120可以包括圖2A至圖8C中描述的實施例中所描述的結構。此外，記憶體裝置1120可以是包括多個快閃記憶體晶片的多晶片封裝體。

記憶體控制器1110可以被配置成控制記憶體裝置1120，且包括SRAM 1111、CPU 1112、主機介面1113、ECC 1114和記憶體介面1115。SRAM 1111可以用作CPU 1112的操作記憶體，且CPU 1112可以針對記憶體控制器1110的資料交換執行常規控制操作，主機介面1113可以包括耦接到記憶體系統1100的主機的資料交換協定。此外，ECC 1114可以檢測或糾正從記憶體裝置1120讀取的資料中所包括的差錯，且記憶體介面1115可以執行與記憶體裝置1120的介面。另外，記憶體控制器1110還可以包括儲存用於與主機介面的編碼資料的ROM。

這樣，記憶體系統1100可以是組合有記憶體裝置1120和控制器1110的記憶卡，或者記憶體系統1100可以是固態硬碟SSD。例如，當記憶體系統1100是SSD時，記憶體控制器1110可以經由各種介面協定(諸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE)中的一種與外部設備(例如，主機)通信。

圖10是圖示根據本公開的一個實施例的計算系統的配置圖。

參見圖10，根據本公開的實施例的計算系統1200可以包括電耦接至系統匯流排1260的CPU 1220、RAM 1230、使用者介面1240、數 據機1250和記憶體系統1210。此外，當計算系統1200是移動設備時，還可以包括向計算系統1200提供操作電壓的電池，且還可以包括應用晶片組、相機影像處理器CIS和移動D-ram。

記憶體系統1210可以包括參照圖9描述的記憶體裝置1212和記憶體控制器1211。

根據實施例，耦接到驅動電晶體的插塞結構可以形成為包括比單元串通道層的長度短的至少兩個接觸插塞的層疊結構。因此，儘管單元層疊結構的數量增加，仍然可以防止構成插塞結構的每個接觸插塞的高度過分增加。因此，可以改善插塞結構的結構穩定性。

根據實施例，可以防止構成插塞結構的每個接觸插塞的高度過分增加，且最上方插塞結構可以具有小的寬度。因此，半導體裝置的尺寸可以減小。

根據實施例，可以防止構成插塞結構的接觸插塞的高度過分增加，且最下方插塞結構可以具有大的寬度。因此，插塞結構的最下部的接觸面積可以為寬。

根據實施例，可以通過形成用於犧牲層的掩埋層以用於穿透層疊結構中的一個、以及同時在週邊區中形成用於耦接到驅動電晶體的接觸插塞的掩埋層，來簡化具有改善的結構穩定性的插塞結構的形成過程。

本文已經公開了示例性的實施例，儘管採用了特定的術語，但是它們用來和將用於在一般性和描述性的意義上解釋，而非出於限制的目的。因此，本領域技術人員將會理解，在不脫離所附申請專利範圍所闡述的本公開的精神和範圍的情況下，可以進行形式和細節上的各種改變。

JD‧‧‧汲極接合區

JS‧‧‧源極接合區

ST1_P‧‧‧第一週邊層疊結構

ST2_P‧‧‧第二週邊層疊結構

101P‧‧‧基板的週邊區

103GI‧‧‧閘極絕緣層

105DG‧‧‧驅動閘極

107‧‧‧平坦化絕緣層

111‧‧‧第一材料層

113‧‧‧第二材料層

121HP‧‧‧第一下通孔

123P1‧‧‧第一下掩埋層

131‧‧‧第三材料層

133‧‧‧第四材料層

145‧‧‧第一上絕緣層

147HP‧‧‧第一接觸孔

151P2‧‧‧第二接觸插塞

161M1‧‧‧第二接觸插塞

161M2‧‧‧第二接觸插塞

161M3‧‧‧第二接觸插塞

171‧‧‧第二上絕緣層

Claims (26)

1. 一種半導體裝置，包括：基板，包括單元區和週邊區；單元層疊結構，層疊在所述單元區中的所述基板上；一體式結構的通道層，穿透所述單元層疊結構；驅動電晶體，形成在所述週邊區中；以及插塞結構，耦接到所述驅動電晶體且包括比所述通道層短的至少兩個接觸插塞的層疊結構，其中，所述接觸插塞中的每個接觸插塞與所述單元層疊結構的一部分佈置在相同高度。
2. 根據申請專利範圍第1項所述的半導體裝置，其中，所述單元層疊結構包括：第一單元層疊結構，形成在所述基板上；以及第二單元層疊結構，形成在所述第一單元層疊結構上。
3. 根據申請專利範圍第2項所述的半導體裝置，其中，所述插塞結構包括：第一接觸插塞，延伸到所述第一單元層疊結構的高度；以及第二接觸插塞，與所述第一接觸插塞接觸且沿著所述第二單元層疊結構的層疊方向延伸。
4. 根據申請專利範圍第3項所述的半導體裝置，其中，所述第一單元層疊結構與所述第二單元層疊結構之間的介面和所述第一接觸插塞與所述第二接觸插塞之間的介面佈置在相同高度。
5. 根據申請專利範圍第1項所述的半導體裝置，還包括：通道接觸插塞，形成在所述通道層上；以及金屬導線，形成在所述通道接觸插塞上。
6. 根據申請專利範圍第5項所述的半導體裝置，其中，所述接觸插塞之中的最上方接觸插塞延伸到所述通道接觸插塞的高度。
7. 根據申請專利範圍第1項所述的半導體裝置，其中，所述單元層疊結構包括交替層疊的層間絕緣層和導電圖案。
8. 根據申請專利範圍第1項所述的半導體裝置，還包括：週邊層疊結構，形成在與所述單元層疊結構相同的高度且被所述插塞結構穿透。
9. 根據申請專利範圍第8項所述的半導體裝置，其中，所述週邊層疊結構包括交替層疊的氧化物層和氮化物層。
10. 根據申請專利範圍第9項所述的半導體裝置，其中，所述接觸插塞之中的佈置在最上方接觸插塞之下的下插塞包括相對於所述氧化物層和所述氮化物層具有蝕刻選擇性的導電材料。
11. 根據申請專利範圍第1項所述的半導體裝置，其中，所述接觸插塞之中的佈置在最上方接觸插塞之下的下插塞包括與所述最上方接觸插塞不同的導電材料。
12. 根據申請專利範圍第1項所述的半導體裝置，其中，所述接觸插塞之中的佈置在最上方接觸插塞之下的下插塞包括矽鍺(SiGe)和碳(C)中的至少一種。
13. 根據申請專利範圍第1項所述的半導體裝置，其中，當所述週邊區 與所述單元區不重疊時，所述接觸插塞之中的最下方接觸插塞延伸為與所述驅動電晶體直接接觸。
14. 根據申請專利範圍第1項所述的半導體裝置，其中，當所述週邊區與所述單元區重疊時，所述驅動電晶體佈置在所述單元層疊結構之下。
15. 根據申請專利範圍第14項所述的半導體裝置，還包括：連接導線，佈置在所述插塞結構與所述驅動電晶體之間，且包括耦接至所述插塞結構的一端，且從所述一端開始朝所述驅動電晶體延伸以與所述單元層疊結構重疊；以及下插塞結構，耦接在所述連接導線與所述驅動電晶體之間。
16. 一種製造半導體裝置的方法，所述方法包括：在其中佈置有驅動電晶體的基板上交替層疊第一材料層和第二材料層；形成穿透所述第一材料層和所述第二材料層且彼此間隔開的第一下掩埋層和第二下掩埋層；在被所述第一下掩埋層和所述第二下掩埋層穿透的所述第一材料層和所述第二材料層上交替層疊第三材料層和第四材料層；分別形成穿透所述第三材料層和所述第四材料層且暴露出所述第一下掩埋層和所述第二下掩埋層的第一上通孔和第二上通孔；以及在所述第一上通孔中形成上掩埋層以經由所述第二上通孔暴露出所述第二下掩埋層。
17. 根據申請專利範圍第16項所述的方法，還包括，在形成上掩埋層之後： 經由所述第二上通孔去除所述第二下掩埋層；以及在所述第二下掩埋層被去除的區域中以及在所述第二上通孔中形成通道層。
18. 根據申請專利範圍第17項所述的方法，還包括，在形成所述通道層之後：在包括所述通道層和所述上掩埋層的所述第三材料層和所述第四材料層上形成絕緣層；分別形成穿透所述絕緣層且暴露出所述上掩埋層和所述通道層的第一接觸孔和第二接觸孔；經由所述第一接觸孔去除所述上掩埋層以開放所述第一上通孔；以及通過用導電材料填充所述第一接觸孔、所述第二接觸孔和所述第一上通孔，來形成填充所述第一接觸孔和所述第一上通孔的接觸插塞和填充所述第二接觸孔的通道接觸插塞。
19. 根據申請專利範圍第18項所述的方法，其中，所述接觸插塞耦接到所述第一下掩埋層。
20. 根據申請專利範圍第18項所述的方法，還包括，在形成所述接觸插塞和所述通道接觸插塞之後：將所述第一材料層至所述第四材料層分離為包圍所述通道層的單元層疊結構和包圍所述第一下掩埋層和所述接觸插塞的週邊層疊結構。
21. 根據申請專利範圍第20項所述的方法，還包括，在將所述單元層疊結構與所述週邊層疊結構分離之後：用第五材料圖案替換所述單元層疊結構的所述第二材料層和所述第四 材料層。
22. 根據申請專利範圍第21項所述的方法，其中，當所述週邊層疊結構與所述驅動電晶體重疊時，所述第一下掩埋層延伸為與所述驅動電晶體直接接觸。
23. 根據申請專利範圍第21項所述的方法，還包括，當所述單元層疊結構與所述驅動電晶體重疊時：在交替層疊第一材料層和第二材料層前，形成耦接到所述驅動電晶體的下插塞結構；以及形成耦接到所述下插塞結構的上表面且朝著所述第一下掩埋層的底表面延伸的連接導線。
24. 根據申請專利範圍第17項所述的方法，還包括，在形成所述通道層之後：形成穿透所述第一材料層至所述第四材料層的縫隙；以及經由所述縫隙用第五材料圖案替換所述第二材料層和所述第四材料層，使得所述通道層被所述第五材料圖案包圍。
25. 根據申請專利範圍第16項所述的方法，其中，所述第一下掩埋層和所述第二下掩埋層由相對於所述第一材料層至所述第四材料層具有蝕刻選擇性的導電材料形成。
26. 根據申請專利範圍第16項所述的方法，其中，所述第一下掩埋層和所述第二下掩埋層由包括矽鍺(SiGe)和碳(C)中的至少一種的導電材料形成。