JP2010109183A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ビアホール下方でのスペーサ膜の閉塞を回避するとともに、ビアプラグの上方で隣接する配線層との間の余裕距離を確保することができる半導体装置を提供する。
【解決手段】シリコン基板１上に設けられた上面から下面まで貫通するコンタクトプラグ３２を有する第１の層間絶縁膜３０と、第１の層間絶縁膜３０上に形成され、コンタクトプラグ３２の形成位置に対応する位置の上面から下面まで貫通するビアホール４１を有する第２の層間絶縁膜４０と、ビアホール４１内にコンタクトプラグ３２と電気的に接触するように導電性材料が埋め込まれたビアプラグ４３と、を備え、ビアホール４１を形成する側壁は、第２の層間絶縁膜４０の上面から下面に向かって、基板面に平行な方向の断面積が徐々に減少する順テーパ状を有し、ビアホールの上端部から所定の深さまでの側壁に、第２の層間絶縁膜４０とは異なる絶縁性材料からなるスペーサ膜４２が埋め込まれている。
【選択図】 図３

Description

本発明は、半導体装置およびその製造方法に関するものである。

たとえばＮＡＮＤ型フラッシュメモリ装置においては、微細化が進められるにしたがってメモリセル領域におけるビット線の線幅や配置間隔も狭くなってきている。このため、リソグラフィ処理工程でコンタクトホールやビアホールを形成する場合に、微細な開口パターンを形成するのが厳しい状況になってきている。

そこで、従来では、ビアホールに埋め込まれるビアプラグの基板面に平行な方向の断面積を縮小（シュリンク）させるようにしてビアプラグを形成する方法が提案されている（たとえば、特許文献１参照）。この方法によるビアホールの加工工程では、まず、層間絶縁膜にリソグラフィ処理で可能な大きさのビアホールを形成して下層配線層を露出させる。その後、ビアホールの側面および底面を覆うように層間絶縁膜上に絶縁膜を形成し、エッチバックすることで、ビアホールの側面にのみスペーサ膜を形成する。そして、このスペーサ膜によって狭められたビアホール内に接続用導体を埋め込んだ後に、層間絶縁膜上に上層配線層を形成するようにしている。

しかしながら、特許文献１に記載の方法でビアホールの小径化を行う場合には、ビアホールの底までエッチバックがされずに、ビアホール下方でスペーサ膜が閉塞し、コンタクトオープン不良となる場合があった。そこで、ビアホール下方でのスペーサ膜の閉塞を回避するためにスペーサ膜を薄膜化する方法が考えられるが、この場合には、目標とするビアホール径よりも大きく仕上がってしまい、ビアホール上方の隣接する配線層との間の余裕距離が減少してしまう。余裕距離が減少すると、ビアホールに埋め込まれるビアプラグとビアプラグ上方の隣接する配線層との間で電位差が生じた場合に、リークが発生してしまう虞があった。このように、ビアホール内にスペーサ膜を設けて半導体装置を製造する方法は、ビアホールの下方での未開孔と、ビアホール上方での隣接配線とのショートとのトレードオフの関係にあり、両者を同時に解決することは困難であった。

特開平２−１７０５６１号公報

本発明は、ビアホール下方でのスペーサ膜の閉塞を回避するとともに、ビアプラグの上方で隣接する配線層との間の余裕距離を確保することができる半導体装置およびその製造方法を提供することを目的とする。

本発明の一態様によれば、電界効果型トランジスタが形成された基板上に設けられ、上面から下面まで貫通するホールを有し、第１の絶縁性材料からなる層間絶縁膜と、前記ホール内に導電性材料が埋め込み形成されたプラグとを備え、前記ホールを形成する側壁は、前記層間絶縁膜の上面から下面に向かって、基板面に平行な方向の断面積が徐々に減少する順テーパ状を有し、前記ホールの上端部から前記下面に到達しない所定の深さまでの側壁に、前記第１の絶縁性材料とは異なる第２の絶縁性材料からなるスペーサ膜が埋め込まれていることを特徴とする半導体装置が提供される。

また、本発明の一態様によれば、電界効果型トランジスタが形成された基板上に設けられ、上面から前記基板の表面まで貫通するコンタクトホールを有する第１の層間絶縁膜と、前記コンタクトホール内に導電性材料が埋め込み形成された第１のプラグと、第１の絶縁性材料からなり、前記第１の層間絶縁膜上に形成され、前記第１のプラグの形成位置に対応する位置の上面から下面まで貫通するビアホールを有する第２の層間絶縁膜と、前記ビアホール内に前記第１のプラグと電気的に接触するように導電性材料が埋め込み形成された第２のプラグと、を備える半導体装置において、前記ビアホールを形成する側壁は、前記第２の層間絶縁膜の上面から下面に向かって、基板面に平行な方向の断面積が徐々に減少する順テーパ状を有し、前記ビアホールの上端部から前記下面に到達しない所定の深さまでの側壁に、前記第１の絶縁性材料とは異なる第２の絶縁性材料からなるスペーサ膜が埋め込まれていることを特徴とする半導体装置が提供される。

さらに、本発明の一態様によれば、電界効果型トランジスタが形成された基板上に第１の絶縁性材料からなる層間絶縁膜を形成する工程と、前記層間絶縁膜の上面から、前記層間絶縁膜の下面に到達しない、前記層間絶縁膜内の所定の深さまで、開口部を形成する工程と、前記開口部の側面に前記第１の絶縁性材料とは異なる第２の絶縁性材料からなるスペーサ膜を形成する工程と、前記スペーサ膜をマスクとして、前記開口部の底面から前記層間絶縁膜の下面までエッチングして、前記層間絶縁膜の上面から下面にわたるホールを形成する工程と、前記ホール内に導電性材料を埋め込んでプラグを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。

また、本発明の一態様によれば、電界効果型トランジスタが形成された基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の上面から下面まで貫通するコンタクトホールを形成し、前記コンタクトホール内に導電性材料を埋め込んで第１のプラグを形成する形成工程と、前記第１の層間絶縁膜上および前期第１のプラグ上に、第１の絶縁性材料からなる第２の層間絶縁膜を形成する成工程と、前記第２の層間絶縁膜上に前記第１の絶縁性材料とは異なる第２の絶縁性材料からなる犠牲膜を形成する工程と、前記第１のプラグの形成位置に対応する位置の、前記犠牲膜の上面から、前記第２の層間絶縁膜の下面に到達しない、前記第２の層間絶縁膜内の所定の深さまで、開口部を形成する開口部形成工程と、前記開口部の側面と底面を被覆するように前記犠牲膜上に前記第１の絶縁性材料とは異なる第３の絶縁性材料からなる絶縁膜を形成する工程と、前記絶縁膜をエッチバックして、前記開口部の側面にのみ前記絶縁膜を残してスペーサ膜を形成する工程と、前記犠牲膜およびスペーサ膜をマスクとして、前記開口部の底面から前記第２の層間絶縁膜の下面までエッチングして、前記第２の層間絶縁膜の上面から下面にわたるビアホールを形成する工程と、前記ビアホール内に導電性材料を埋め込んで第２のプラグを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、ビアホール下方でのスペーサ膜の閉塞を回避するとともに、ビアプラグの上方で隣接する配線層との間の余裕距離を確保することができる半導体装置およびその製造方法を提供することができるという効果を奏する。

以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる図は模式的なものであり、層の厚さと平面寸法との関係や、各層の厚さの比率などは現実のものとは異なる。

以下では、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の実施の形態について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２と、これらの選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２間に直列接続された複数個（たとえば、２ⁿ乗個（ｎは正の整数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。

図１中のＸ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中のＸ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中のＸ方向に延びるソース線ＳＬに接続されている。

図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（Shallow Trench Isolation）２が図２中のＹ方向に延在して、Ｘ方向に所定の間隔で複数本形成され、これによって隣接する活性領域３が図２中のＸ方向に分離した状態に形成されている。活性領域３と直交する図２中のＸ方向に延在して、Ｙ方向に所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。

また、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ１が、隣接して並行に形成されている。２本の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢａ，ＣＢｂがそれぞれ形成されている。ビット線コンタクトＣＢａ，ＣＢｂは、隣接する活性領域３にＹ方向の位置を交互に変えて配置され、このうち、ビット線コンタクトＣＢａは、２本の選択ゲート線ＳＧＬ１の間において、一方の選択ゲート線ＳＧＬ１側に寄せて配置され、ビット線コンタクトＣＢｂは、他方の選択ゲート線ＳＧＬ１側に寄せて配置された、いわゆる千鳥状に配置された状態である。

選択ゲート線ＳＧＬ１と所定本数のワード線ＷＬを存した位置に、選択ゲート線ＳＧＬ１の場合と同様にして、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ２が並行して形成されている。そして、２本の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳａ，ＣＳｂが同じく千鳥状に配置形成されている。

ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタＴｒｍの積層ゲート構造ＭＧが、選択ゲート線ＳＧＬ１，ＳＧＬ２と交差する活性領域３上には選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２のゲート構造ＳＧが形成されている。

図３は、図２のＡ−Ａ断面図である。すなわち、ビット線コンタクトＣＢａを含む活性領域３上を切断して模式的に示したものである。この図３において、シリコン基板１上には、複数個のメモリセルトランジスタＴｒｍと、２つの選択ゲートトランジスタＴｒｓ１が示されている。

メモリセルトランジスタＴｒｍは、シリコン基板１上にゲート絶縁膜１２、電荷蓄積層１３、電極間絶縁膜１４および制御ゲート電極１５が順に積層された積層ゲート構造ＭＧを有し、この積層ゲート構造ＭＧの下のチャネル領域を挟んだシリコン基板１表面の両側にソース／ドレイン領域１６が形成される。このソース／ドレイン領域１６は、隣接するメモリセルトランジスタＴｒｍ間で共有されて、メモリセルトランジスタＴｒｍは、Ｙ方向（ビット線方向）に直列に接続される構造となる。

選択ゲートトランジスタＴｒｓ１は、直列接続されたメモリセルトランジスタＴｒｍ列の端部に配置され、ゲート絶縁膜１３、第１のゲート電極２３、電極間絶縁膜２４および第２のゲート電極２５が順に積層されたゲート構造ＳＧを有し、このゲート構造ＳＧの下のチャネル領域を挟んだシリコン基板１表面の両側にソース／ドレイン領域２６が形成される。なお、選択ゲートトランジスタＴｒｓ１のゲート構造ＳＧの電極間絶縁膜２４には、第１のゲート電極２３と第２のゲート電極２５を導通するための開口が形成され、この開口内に第２のゲート電極２５が埋め込まれている。このソース／ドレイン領域２６のうちの一方は、同じＮＡＮＤセルユニットＳｕ内の隣接するメモリセルトランジスタＴｒｍのソース／ドレイン領域１６と共有され、他方は、隣接する選択ゲートトランジスタＴｒｓ１のソース／ドレイン領域２６と共有される。なお、選択ゲートトランジスタＴｒｓ２も選択ゲートトランジスタＴｒｓ１と同様の構造を有している。

これらのメモリセルトランジスタＴｒｍおよび選択ゲートトランジスタＴｒｓ１（Ｔｒｓ２）が形成されたシリコン基板１上には、シリコン酸化膜などからなる第１の層間絶縁膜３０が形成される。第１の層間絶縁膜３０の、隣接する選択ゲートトランジスタＴｒｓ１間のソース／ドレイン領域２６に対応する位置には、第１の層間絶縁膜３０を貫通するコンタクトホール３１が形成されている。このコンタクトホール３１は、上端部から下端部にかけて基板面に平行な方向の断面積が減少するように、すなわち、その側面が順テーパ状となるように形成されている。そして、このコンタクトホール３１内には、窒化チタン（ＴｉＮ）膜などのバリアメタル膜３３を介してタングステン（Ｗ）などの導電性材料３４が埋め込まれ、コンタクトプラグ３２が形成されている。

第１の層間絶縁膜３０上には、シリコン酸化膜などからなる第２の層間絶縁膜４０が形成される。第２の層間絶縁膜４０の、コンタクトプラグ３２に対応する位置には、第２の層間絶縁膜４０を貫通して形成されたビアホール４１が形成されている。このビアホール４１も、上端部から下端部にかけて基板面に平行な方向の断面積が減少するように、その側面が順テーパ状となるように形成されている。このビアホール４１内には、窒化チタンなどのバリアメタル膜４４を介してタングステンなどの導電性材料４５が埋め込まれ、ビアプラグ４３が形成されている。なお、第１および第２の層間絶縁膜３０，４０を貫通して形成されるコンタクトプラグ３２とビアプラグ４３が、ビット線コンタクトＣＢａに対応する。

そして、第２の層間絶縁膜４０上には、第２の層間絶縁膜４０に形成したビアプラグ４３の形成位置を含むようにＹ方向に延在するようにパターニングされた配線層であるビット線ＢＬが形成される。なお、図３には、ビット線コンタクトＣＢａについてしか示されていないが、ビット線コンタクトＣＢｂも同様にして形成される。この場合には、コンタクトプラグ３２とビアプラグ４３の位置が、左側の選択ゲートトランジスタＴｒｓ１のゲート構造ＳＧ側に寄った構造となる。また、ソース線コンタクトＣＳａ，ＣＳｂは、隣接する選択ゲートトランジスタＴｒｓ２間のソース／ドレイン領域２６と第１の層間絶縁膜３０上に形成されるソース線ＳＬとの間を接続するコンタクトプラグによって形成されるが、このコンタクトプラグは、上記したビット線コンタクトＣＢａを構成するコンタクトプラグ３２と同様の構造を有している。

ここで、第２の層間絶縁膜４０に形成されるビアホール４１において、その上端部から第２の層間絶縁膜４０の下端部まで到達しない所定の深さの範囲の側面に、開口面積を縮小させるためのスペーサ膜４２が形成されている。このスペーサ膜４２は、後述するように、ビアホール４１を形成する際のＲＩＥ（Reactive Ion Etching）処理において、第２の層間絶縁膜４０に比してエッチングされ難い材料であればよい。たとえば、第２の層間絶縁膜４０がシリコン酸化膜で構成される場合には、シリコン窒化膜（ＳｉＮ膜）などを用いることができる。

このスペーサ膜４２の下端部の位置は、ビアプラグ４３の形成工程において、形成したビアホール４１の側面および底面にスペーサ膜４２を形成した後、エッチバックによってビアホール４１の底面に形成されたスペーサ膜４２を完全に除去することが可能な位置で、第２の層間絶縁膜４０の下面よりも浅い位置に設けられればよい。また、このビアホール４１を構成する側面は、上部においてはスペーサ膜４２で形成され、下部では第２の層間絶縁膜４０で形成されているが、これらの膜の境界部分は連続的に構成され、段差などはほとんどない。つまり、ビアホール４１の側面は、上端部から下端部に向かって面一で、滑らかな面を形成している。

このようにスペーサ膜４２を、ビアホール４１の上端部から所定の深さの範囲に形成するようにしたので、ビアプラグ４３の上面において、基板面に平行な方向の断面積を縮小することができ、ビアプラグ４３とこのビアプラグ４３の上方でＸ方向に隣接するビット線ＢＬ（配線層）との間の余裕距離を長く取ることができる。その結果、両者の間に電位差が生じたときのリークに対する耐性を高めることができる。

また、ビアホール４１において、第２の層間絶縁膜４０の上端部から第２の層間絶縁膜４０の下端部に到達しない深さまでスペーサ膜４２を形成するようにしたので、ビアホール４１の底部がスペーサ膜４２で閉塞されることがなく、ビアプラグ４３とコンタクトプラグ３２とが電気的に接続不良となることなく、良好な状態で接触させることができる。

つぎに、このような半導体装置の製造方法について説明する。図４−１〜図４−４は、この実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図である。まず、シリコン基板１にゲート絶縁膜１２，２２、およびメモリセルトランジスタＴｒｍの電荷蓄積層１３と選択ゲートトランジスタＴｒｓ１（Ｔｒｓ２）の第１のゲート電極２３の基となる多結晶シリコン膜、シリコン窒化膜などを積層形成した状態で、ＳＴＩ２を形成するためのトレンチをＲＩＥ処理によって形成する。そして、トレンチ内部にＳＯＧ（Spin On Glass）膜または埋め込み性の良好なシリコン酸化膜を埋め込み、ＳＴＩ２を形成する。その後、前述のシリコン窒化膜を剥離し、電極間絶縁膜１４，２４、およびメモリセルトランジスタＴｒｍの制御ゲート電極１５と選択ゲートトランジスタＴｒｓ１（Ｔｒｓ２）の第２のゲート電極２５の基となるシリコン多結晶膜、シリコン酸化膜などを、シリコン基板１上の全面に積層形成する。続いて、ＲＩＥ処理によって、ワード線ＷＬや選択ゲート線ＳＧＬ１，ＳＧＬ２などの形状にエッチングを行うことによって、各トランジスタの形成領域には、積層ゲート構造ＭＧとゲート構造ＳＧのパターンが形成される。そして、形成した積層ゲート構造ＭＧとゲート構造ＳＧをマスクとして、所定の導電型の不純物元素を活性領域３にイオン注入して活性化させることによって、各トランジスタの形成領域には、ソース／ドレイン領域１６，２６が形成される。以上によって、メモリセルトランジスタＴｒｍと選択ゲートトランジスタＴｒｓ１（Ｔｒｓ２）が形成される。

この後、メモリセルトランジスタＴｒｍや選択ゲートトランジスタＴｒｓ１（Ｔｒｓ２）などが形成されたシリコン基板１上に、シリコン酸化膜などからなる第１の層間絶縁膜３０を、各素子間または各配線間に埋め込むとともに、各素子および各配線上を覆うように形成する。ついで、隣接して設けられる２つの選択ゲート線ＳＧＬ１（ＳＧＬ２）間のソース／ドレイン領域２６に対応してコンタクトホール３１を形成する。コンタクトホール３１は、上端部の開口部から下端部にいくにしたがって断面積がやや縮小する順テーパ形状を有するが、ほぼ垂直に近い側面が形成されている。このコンタクトホール３１内に窒化チタンなどのバリアメタル膜３３およびタングステンなどの導電性材料３４を埋め込むように成膜する。この後、第１の層間絶縁膜３０の上面に堆積したバリアメタル膜３３と導電性材料３４をＣＭＰ（Chemical Mechanical Polishing）処理などで除去すると共に、第１の層間絶縁膜３０を研削して除去することでコンタクトプラグ３２を形成する（図４−１（ａ））。

ついで、第１の層間絶縁膜３０の上面にシリコン酸化膜からなる第２の層間絶縁膜４０と、後の工程でのビアホール形成位置における第２の層間絶縁膜４０をエッチングする際の犠牲膜５１と、を順に成膜する。この犠牲膜５１として、たとえばシリコン窒化膜を用いることができる。その後、犠牲膜５１上にレジスト５２を塗布し、フォトリソグラフィ処理によってコンタクトプラグ３２に対応する位置にビアホールを形成するための開口５３を設けるように、パターニングを行う（図４−１（ｂ））。

その後、開口５３を形成したレジスト５２をマスクとして、ＲＩＥ処理により犠牲膜５１と第２の層間絶縁膜４０をエッチングして、第２の層間絶縁膜４０の下端よりも浅い所定の位置で止めた開口部５４を形成する（図４−２（ａ））。なお、この開口部５４は、後にビアホールとなる部分である。また、この開口部５４の深さは、後の工程のスペーサ膜のエッチバック時に、開口部５４の底部付近がスペーサ膜で閉塞されないような深さ、つまり、開口部５４の底部付近のスペーサ膜が完全に除去される深さ、であればよい。

所定の深さの開口部５４を形成した後、レジスト５２を有機溶媒などで除去する（図４−２（ｂ））。ついで、開口部５４内と犠牲膜５１上に、スペーサ膜となる絶縁膜４２Ａを形成する（図４−３（ａ））。この絶縁膜４２Ａを開口部５４の側面と底面を覆うように形成することができれば、どのような成膜技術を用いてもよい。ここでは、ＣＶＤ（Chemical Vapor Deposition）法を用いて、絶縁膜４２Ａとしてシリコン窒化膜を形成するものとする。

その後、ＲＩＥ法によって、開口部５４の底面に形成された絶縁膜４２Ａを除去するように、絶縁膜４２Ａをエッチバックする（図４−３（ｂ））。これによって、犠牲膜５１上の絶縁膜４２Ａと開口部５４の底面上の絶縁膜４２Ａが除去され、開口部５４の上端部から第２の層間絶縁膜４０の下端部まで到達しない所定の深さまでの側面にのみ絶縁膜４２Ａが残り、スペーサ膜４２が形成される。

ついで、ＲＩＥ法によって、犠牲膜５１およびスペーサ膜４２をマスクとして、コンタクトプラグ３２の上面が露出するまで、第２の層間絶縁膜４０のエッチングを行う（図４−４（ａ））。これによって、第２の層間絶縁膜４０を貫通するビアホール４１が形成される。

その後、第２の層間絶縁膜４０上に形成された犠牲膜５１および犠牲膜５１の側面に形成されたスペーサ膜４２を除去し、ビアホール４１に窒化チタンなどのバリアメタル膜４４と、タングステンなどの導電性材料４５を埋め込むように形成し、第２の層間絶縁膜４０の上面に堆積したバリアメタル膜４４と導電性材料４５をＣＭＰ処理などで除去することでビアプラグ４３を形成する（図４−４（ｂ））。このとき、第２の層間絶縁膜４０の上部を研削して除去してもよい。なお、このＣＭＰ処理では、ビアホール４１の内周壁の形状が順テーパ状となる角度に形成されているので、研削量を多くすると（第２の層間絶縁膜４０の厚さを薄くすると）、ビアホール４１の上面開口の径寸法が小さくなる。そのため、研削量を調整することによって、上面開口の径寸法を調整することができる。その結果、Ｘ方向に隣接する上層配線（ビット線ＢＬ）との余裕距離を多くとることが可能となる。そして、第２の層間絶縁膜４０上にビット線ＢＬを形成することによって、図３に示される半導体装置が得られる。

この実施の形態によれば、ビアホール４１の上端部から第２の層間絶縁膜４０の下端部よりも浅い位置に達する側面にスペーサ膜４２を形成するとともに、スペーサ膜４２とその下部の第２の層間絶縁膜４０との境界を滑らかに接続するようにしたので、ビアホール４１下方でのスペーサ膜４２を形成するために堆積した絶縁膜４２Ａがエッチバックされずに残ることによって生じる閉塞を回避するとともに、ビアプラグ４３の上方で隣接する配線層との間の余裕距離を確保することができるという効果を有する。

また、ビアホール４１の形成時に、最初に、第２の層間絶縁膜４０の上端部から第２の層間絶縁膜４０の厚さよりも浅い所定の位置まで開口部５４を形成し、そこに絶縁膜４２Ａを形成し、エッチバックして開口部５４の側面にスペーサ膜４２を形成してから、開口部５４の下の第２の層間絶縁膜４０をエッチングするようにした。その結果、開口部５４の底部に形成される絶縁膜４２Ａが、エッチバック時に除去されずに残ってしまうという状態を回避することができ、完全に開口部５４底部の絶縁膜４２Ａを除去することができる。そして、この状態で第２の層間絶縁膜４０の下部までエッチングして、ビアプラグ４３を形成するようにしたので、下層のコンタクトプラグ３２との接触不良を抑制することができるという効果を有する。

さらに、ビアプラグ４３の上端部では、リソグラフィ処理で形成可能な最小の径で形成した開口部５４の周縁部にスペーサ膜４２が形成されているので、ビアホール４１の径に比して、ビアプラグ４３の径が小さくなっている。その結果、上方で隣接する配線層とビアプラグ４３との間に電位差が生じたときでも、リークを起こさない余裕距離を確保することができるという効果も有する。

なお、ここでは、ビット線コンタクト付近における断面図を用いて説明を行ったが、ソース線コンタクトや他の位置で形成するコンタクトも同様にして形成される。

また、この例では、層間絶縁膜が２層積層された場合を示しているが、これに限られず、層間絶縁膜が３層以上積層された場合に対しても、上記した実施の形態のビアプラグの構造および製造方法を適用することができる。また、ビアプラグを省略して、コンタクトに上述した構造および製造方法を適用することもできる。

さらに、上述した説明では、ＮＡＮＤ型フラッシュメモリ装置を例に挙げて説明したが、これに限られるものではなく、ＮＯＲ型フラッシュメモリ装置や他のコンタクトプラグおよびビアプラグを有する構成の半導体装置全般にこの実施の形態を適用することができる。また、上述した説明では、半導体基板上に層間絶縁膜を形成する場合を例に挙げたが、ガラス基板などの他の基板上に電界効果型トランジスタを形成し、その上に層間絶縁膜を形成するような場合に対しても適用することが可能である。

ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。 メモリセル領域の一部のレイアウトパターンを示す平面図である。 図２のＡ−Ａ断面図である。 この実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図である（その１）。 この実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図である（その２）。 この実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図である（その３）。 この実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図である（その４）。

符号の説明

１…シリコン基板、３…活性領域、１２…ゲート絶縁膜、１３…電荷蓄積層、１４，２４…電極間絶縁膜、１５…制御ゲート電極、１６，２６…ソース／ドレイン領域、２３…第１のゲート電極、２５…第２のゲート電極、３０…第１の層間絶縁膜、３１…コンタクトホール、３２…コンタクトプラグ、４０…第２の層間絶縁膜、４１…ビアホール、４２…スペーサ膜、４２Ａ…絶縁膜、４３…ビアプラグ、５１…犠牲膜、５２…レジスト、５３…開口、５４…開口部、ＢＬ…ビット線、ＣＢ，ＣＢａ，ＣＢｂ…ビット線コンタクト、ＣＳａ，ＣＳｂ…ソース線コンタクト、ＭＧ…積層ゲート構造、ＳＧ…ゲート構造、Ｔｒｍ…メモリセルトランジスタ、Ｔｒｓ１，Ｔｒｓ２…選択ゲートトランジスタ。

Claims (5)

1. 電界効果型トランジスタが形成された基板上に設けられ、上面から下面まで貫通するホールを有し、第１の絶縁性材料からなる層間絶縁膜と、
   前記ホール内に導電性材料が埋め込み形成されたプラグとを備え、
   前記ホールを形成する側壁は、前記層間絶縁膜の上面から下面に向かって、基板面に平行な方向の断面積が徐々に減少する順テーパ状を有し、前記ホールの上端部から前記下面に到達しない所定の深さまでの側壁に、前記第１の絶縁性材料とは異なる第２の絶縁性材料からなるスペーサ膜が埋め込まれていることを特徴とする半導体装置。
2. 電界効果型トランジスタが形成された基板上に設けられ、上面から前記基板の表面まで貫通するコンタクトホールを有する第１の層間絶縁膜と、
   前記コンタクトホール内に導電性材料が埋め込み形成された第１のプラグと、
   第１の絶縁性材料からなり、前記第１の層間絶縁膜上に形成され、前記第１のプラグの形成位置に対応する位置の上面から下面まで貫通するビアホールを有する第２の層間絶縁膜と、
   前記ビアホール内に前記第１のプラグと電気的に接触するように導電性材料が埋め込み形成された第２のプラグと、
   を備える半導体装置において、
   前記ビアホールを形成する側壁は、前記第２の層間絶縁膜の上面から下面に向かって、基板面に平行な方向の断面積が徐々に減少する順テーパ状を有し、前記ビアホールの上端部から前記下面に到達しない所定の深さまでの側壁に、前記第１の絶縁性材料とは異なる第２の絶縁性材料からなるスペーサ膜が埋め込まれていることを特徴とする半導体装置。
3. 前記第２の層間絶縁膜はシリコン酸化膜からなり、前記スペーサ膜はシリコン窒化膜からなることを特徴とする請求項２に記載の半導体装置。
4. 電界効果型トランジスタが形成された基板上に第１の絶縁性材料からなる層間絶縁膜を形成する工程と、
   前記層間絶縁膜の上面から、前記層間絶縁膜の下面に到達しない、前記層間絶縁膜内の所定の深さまで、開口部を形成する工程と、
   前記開口部の側面に前記第１の絶縁性材料とは異なる第２の絶縁性材料からなるスペーサ膜を形成する工程と、
   前記スペーサ膜をマスクとして、前記開口部の底面から前記層間絶縁膜の下面までエッチングして、前記層間絶縁膜の上面から下面にわたるホールを形成する工程と、
   前記ホール内に導電性材料を埋め込んでプラグを形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 電界効果型トランジスタが形成された基板上に第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜の上面から下面まで貫通するコンタクトホールを形成し、前記コンタクトホール内に導電性材料を埋め込んで第１のプラグを形成する形成工程と、
   前記第１の層間絶縁膜上および前期第１のプラグ上に、第１の絶縁性材料からなる第２の層間絶縁膜を形成する成工程と、
   前記第２の層間絶縁膜上に前記第１の絶縁性材料とは異なる第２の絶縁性材料からなる犠牲膜を形成する工程と、
   前記第１のプラグの形成位置に対応する位置の、前記犠牲膜の上面から、前記第２の層間絶縁膜の下面に到達しない、前記第２の層間絶縁膜内の所定の深さまで、開口部を形成する開口部形成工程と、
   前記開口部の側面と底面を被覆するように前記犠牲膜上に前記第１の絶縁性材料とは異なる第３の絶縁性材料からなる絶縁膜を形成する工程と、
   前記絶縁膜をエッチバックして、前記開口部の側面にのみ前記絶縁膜を残してスペーサ膜を形成する工程と、
   前記犠牲膜およびスペーサ膜をマスクとして、前記開口部の底面から前記第２の層間絶縁膜の下面までエッチングして、前記第２の層間絶縁膜の上面から下面にわたるビアホールを形成する工程と、
   前記ビアホール内に導電性材料を埋め込んで第２のプラグを形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。

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