JP2010040538A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ドレインコンタクトを自己整合的に形成できるようにする。
【解決手段】シリコン基板１上にゲート絶縁膜４を形成し、ゲート電極ＭＧとして、多結晶シリコン膜５、ＯＮＯ膜６、多結晶シリコン膜７、タングステンシリコン膜８を形成すると共に、シリコン窒化膜９を積層形成する。ゲート電極ＭＧを覆うようにシリコン酸化膜１０、シリコン窒化膜１１を形成し、ゲート電極ＭＧ間にシリコン酸化膜１２を埋め込み形成する。コンタクトホール形成の工程では、シリコン酸化膜１２をエッチングする際に、シリコン酸化膜１０がスリット状に落ち込むので、その部分にシリコン窒化膜１５ｃを埋め込み、その後、シリコン基板１上のシリコン窒化膜１１をエッチングして形成する。これにより、ショート不良の発生を防止できる。
【選択図】図３

Description

本発明は、ゲート電極を有するトランジスタを備えた半導体装置に自己整合的にコンタクト形成を行うようにした半導体装置の製造方法に関する。

半導体装置においては、設計ルールの微細化が進むにしたがって各部の加工寸法の設計マージンが少なくなる。このため、例えば不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ装置などにおいては、隣接する各トランジスタのドレインコンタクトを形成する部分で、自己整合（ＳＡＣ：self align contact）的に形成することが有効な手段となってくる。

ＮＯＲ型フラッシュメモリ装置においては、ゲート電極の構成として、ゲート絶縁膜が形成されたシリコン基板上に、浮遊ゲート電極用の多結晶シリコン膜、ゲート間絶縁膜、制御ゲート電極用の多結晶シリコン膜、シリサイド層を積層して構成されている。また、ゲート電極の上面にはゲート電極加工用のハードマスクとしてシリコン酸化膜あるいはシリコン窒化膜が形成される。ゲート電極を分離加工した後に、ゲート電極を保護するために上面および側壁にシリコン酸化膜を形成し、さらにコンタクトバリアとなるシリコン窒化膜を形成している。

ＮＯＲ型フラッシュメモリ装置のドレインコンタクトをＳＡＣ技術により形成しようとする場合には、コンタクトホールのパターンをゲート電極の上面に差し掛かるように形成する。このため、ゲート電極間の埋め込み形成されたシリコン酸化膜をエッチングする際に、選択比が大きく取れないとゲート電極上面のコンタクトバリアのシリコン窒化膜もエッチングされることがある。シリコン窒化膜がなくなると、ゲート電極保護用のシリコン酸化膜もエッチングされ、さらにゲート電極の側壁部分のシリコン酸化膜も上部に露出した端面部からエッチングされ、コンタクトバリアのシリコン窒化膜との間が抜けてスリット状の落ち込みができてしまうことになる。この状態のままコンタクト用の電極材を埋め込むと、スリット状の落ち込み部分にも電極材が埋め込まれるので、ゲート電極とコンタクトとの短絡不良が発生する恐れがある。

特許文献１には、そのような不具合を回避して自己整合的にドレインコンタクトの形成を可能にする製造方法が開示されている。しかしながら、特許文献１に示される構成では、自己整合的にドレインコンタクトを形成する部分についてゲート電極を覆うシリコン酸化膜を一旦除去した上でコンタクトバリアとなるシリコン窒化膜をゲート電極に直接形成する構成としているので、スリット状の落ち込みの形成は回避できるが、ゲート絶縁膜とコンタクトバリア用のシリコン窒化膜とが部分的に直接接触する構成となるため、素子の特性上で好ましくない構造となる。
特開２００２−５７２３０号公報

本発明は、ゲート電極の側壁にシリコン酸化膜を形成する構成としながら自己整合的にコンタクトを形成することができるようにした半導体装置の製造方法を提供することを目的とする。

本発明の半導体装置の製造方法の第１の態様は、半導体基板の上面に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１の電極膜、第２のゲート絶縁膜、第２の電極膜、第１のシリコン窒化膜を積層してなる複数のゲート電極を形成する工程と、前記複数のゲート電極の側壁に第１のシリコン酸化膜および第２のシリコン窒化膜を積層形成する工程と、前記第２のシリコン窒化膜を形成した前記ゲート電極間に第２のシリコン酸化膜を埋め込み形成する工程と、ゲート電極間の半導体基板の表面と電気的に接触するように前記第２のシリコン酸化膜の上面から貫通するコンタクトを形成する工程とを備え、
前記コンタクトの形成工程では、前記コンタクト形成の対象領域の前記第２のシリコン酸化膜をシリコン窒化膜に対して選択性を有する条件でエッチングしてコンタクトホール上部を形成する第１の工程と、前記第１の工程で形成したコンタクトホール上部の内壁面に第３のシリコン窒化膜を形成する第２の工程と、前記第３および第２のシリコン窒化膜、第１のシリコン酸化膜をエッチングして前記半導体基板の上面に達するコンタクトホール下部を形成する第３の工程と、前記コンタクトホール上部および下部内に導体を埋め込み前記コンタクトを形成する第４の工程とを順次実行するところに特徴を有する。

また、本発明の半導体装置の製造方法の第２の態様は、半導体基板の上面に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１の電極膜、第２のゲート絶縁膜、第２の電極膜、第１のシリコン窒化膜を積層してなる複数のゲート電極を形成する工程と、前記複数のゲート電極の側壁に第１のシリコン酸化膜および第２のシリコン窒化膜を積層形成する工程と、前記第２のシリコン窒化膜を形成した前記ゲート電極間に第２のシリコン酸化膜を埋め込み形成する工程と、ゲート電極間の半導体基板の表面と電気的に接触するように前記第２のシリコン酸化膜の上面から貫通するコンタクトを形成する工程とを備え、
前記コンタクトの形成工程では、前記コンタクト形成の対象領域を含み且つ前記ゲート電極の上面にかかる開口パターンで前記第２のシリコン酸化膜をシリコン窒化膜に対して選択性を有する条件でエッチングしてコンタクトホール上部を形成する第１の工程と、前記第１の工程で形成したコンタクトホール上部のエッチング面を覆うように第３のシリコン窒化膜を形成する第２の工程と、前記第３および第２のシリコン窒化膜、第１のシリコン酸化膜をエッチングして前記半導体基板の上面に達するコンタクトホール下部を形成する第３の工程と、前記コンタクトホール上部および下部内に導体を埋め込み前記コンタクトを形成する第４の工程とを順次実行するところに特徴を有する。

本発明によれば、ゲート電極の側壁にシリコン酸化膜を形成する構成としながら自己整合的にコンタクトを形成することができる。

以下、本発明をＮＯＲ型フラッシュメモリ装置に適用した場合の一実施形態について図１〜図１１を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。ただし図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

先ず、本実施形態のＮＯＲ型フラッシュメモリ装置の構成を説明する。
図１は、フローティングゲート型のＮＯＲ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。図２は、図１のＮＯＲ型フラッシュメモリ装置のセルアレイの一部を取り出してレイアウトの一例を示している。

図１および図２に示すＮＯＲ型フラッシュメモリ装置のセルアレイは、半導体基板としてのシリコン基板１の表層部に形成されたウェル領域上にメモリセルトランジスタＴｒｍが行列状（行方向：Ｘ方向、列方向：Ｙ方向）に配列されて構成されている。各メモリセルトランジスタＴｒｍは、ウェル領域に形成された活性領域（ソース・ドレイン用の拡散層およびチャネル領域）２を有し、ウェル領域上にゲート絶縁膜を介して二層ゲート構造（フローティングゲートの上にゲート間絶縁膜を介してコントロールゲートが形成された構造）を有するゲート電極ＭＧを備えている。

上記ＮＯＲ型のセルアレイでは、隣り合う２個で１組をなすメモリセルトランジスタＴｒｍがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルトランジスタＴｒｍがそれぞれのソース領域を共有し、メモリセルトランジスタＴｒｍのＹ方向に並んだ各列の間がトレンチ型の素子分離領域であるＳＴＩ（shallow trench isolation）領域３で分離されている。

そして、セルアレイ上で同一行のメモリセルトランジスタＴｒｍのコントロール電極に共通に連なるように複数のワード線ＷＬがＸ方向（行方向）に配設され、同一行のメモリセルの各ソース領域Ｓに共通に接続された金属配線からなる共通ソース線としての複数のローカルソース線ＬＳがＸ方向（行方向）に配設されている。このローカルソース線ＬＳは、図２にも示しているように、上端部が幅広に形成されており、隣接するゲート電極ＭＧの上面の一部を覆うように形成されている。

また、セルアレイ上で同一列のメモリセルトランジスタＴｒｍのドレイン領域に共通にコンタクトするように金属配線からなる複数のビット線ＢＬがＹ方向（列方向）に配設され、複数のローカルソース線ＬＳに共通にコンタクトする金属配線からなる複数のソース線（メインソース線）ＭＳＬがビット線ＢＬ配列内で間欠的にＹ方向（列方向）に配設されている。

上記したように隣り合う２個のメモリセルトランジスタＴｒｍで共有するドレインは、ドレインコンタクトＤＣを介して低抵抗のビット線ＢＬに繋がっている。また、隣り合う２個のメモリセルトランジスタＴｒｍで共有するソースは、ワード線ＷＬ間でワード線ＷＬと平行して存在するローカルソース線ＬＳに繋がっており、このローカルソース線ＬＳはソース線コンタクトを介して低抵抗のメインソース線ＭＳＬに繋がり、セルアレイ外部から電位が与えられる。

上記構成のＮＯＲ型フラッシュメモリは、メモリセルトランジスタにデータを書き込むためにチャネルホットエレクトロン注入を用いて浮遊ゲート電極へ電子注入を行う時、メモリセルトランジスタＴｒｍのソースとウェル領域には接地電位を与える。そして、制御ゲートとドレインに対してはホットエレクトロンの発生効率が最大となるような所望の電位を、それぞれ対応してワード線ＷＬとビット線ＢＬを介して外部回路から与える。

図３は図２中Ａ−Ａ線で示す部分の縦断面を示すもので、活性領域２の長手方向に沿った部分のゲート電極ＭＧ、ドレインコンタクトＤＣが形成された状態を示しており、ローカルソース線ＬＳの形成前の状態である。シリコン基板１の表面にはゲート絶縁膜としてのシリコン酸化膜４を介してゲート電極ＭＧが所定間隔で形成されている。ゲート電極ＭＧは、下層から第１の電極膜としての浮遊ゲート電極用の多結晶シリコン膜５、第２のゲート絶縁膜としてのＯＮＯ（Oxide-Nitride-Oxide）膜６、第２の電極膜としての制御ゲート電極用の多結晶シリコン膜７、ＷＳｉ（タングステンシリサイド）膜８、第１の絶縁膜としてのシリコン酸化膜９が順次積層された構成である。

シリコン基板１の表層には、ドレイン領域に対応して不純物拡散領域１ａが形成され、ソース領域に対応して不純物拡散領域１ｂが形成されている。ゲート電極ＭＧの上面、側面およびゲート電極ＭＧ間のシリコン基板１の表面を覆うようにＴＥＯＳ酸化膜などからなる第１のシリコン酸化膜１０および第２のシリコン窒化膜１１が積層形成されている。ゲート電極ＭＧ間の不純物拡散領域１ａ（ドレイン領域）に対応する部分には、底部からゲート電極ＭＧの上面部までシリコン酸化膜１２が埋め込み形成されている。シリコン酸化膜１２の上面は、ゲート電極ＭＧ上のシリコン窒化膜１１の上面と同じ高さに形成されており、その上部に層間絶縁膜としてのシリコン酸化膜１３が積層形成されている。

ゲート電極ＭＧ間のシリコン基板１の不純物拡散領域１ａに対応する部分に、シリコン酸化膜１３、１２、シリコン窒化膜１１、シリコン酸化膜１０を貫通して不純物拡散領域１ａに接触するように上方からコンタクトホール１４が形成されている。この図では、左側のコンタクトホール１４のみを示しているが、実際には右側の不純物拡散領域１ａにも対応するコンタクトホール１４が形成されている。

コンタクトホール１４は、両端部が隣接するゲート電極ＭＧの上面にかかるように広い開口で形成されたコンタクトホール上部１４ａと、自己整合的に形成された狭い開口のコンタクトホール下部１４ｂとからなる。コンタクトホール上部１４ａは、下端部がゲート電極ＭＧの上部に形成されたシリコン窒化膜９を上から一定深さまで削り取るようにして形成され、その側壁には上面から所定深さまで第３のシリコン窒化膜１５ａが形成されている。コンタクトホール下部１４ｂは、シリコン窒化膜１１の内側に形成されており、シリコン基板１の表面の不純物拡散領域１ａの上面を露出するように開口されている。このコンタクトホール下部１４ｂの側壁面には、シリコン基板１の上面から所定高さの位置まで第３のシリコン窒化膜１５ｂが形成されている。また、コンタクトホール下部１４ｂの上部開口部において、ゲート電極ＭＧとシリコン窒化膜１１との間のシリコン酸化膜１０が上面からＷＳｉ膜８の下面くらいの範囲で除去されており、この部分に第３のシリコン窒化膜１５ｃが埋め込み形成されている。

コンタクトホール上部１４ａ、コンタクトホール下部１４ｂからなるコンタクトホール１４内に、ドレインコンタクトＤＣであるコンタクトプラグ１６が埋め込み形成されている。この図３では、左側のコンタクトプラグ１４のみを示している。コンタクトプラグ１４は、バリアメタルとしてのチタン（Ｔｉ）膜をコンタクトホール内壁面に形成されると共に、その内側にコンタクトプラグとしての金属膜が埋め込み形成されたものである。

また、図示はしていないが、ゲート電極ＭＧ間の不純物拡散領域１ｂに対応する部分に、ローカルソース線ＬＳが埋め込み形成されている。ローカルソース線ＬＳは、ゲート電極ＭＧ間のシリコン酸化膜１２を除去すると共に、シリコン窒化膜１１、シリコン酸化膜１０を貫通してソース領域である不純物拡散領域１ｂの表面に接触するように形成された溝内に形成されている。

上記構成においては、ＮＯＲ型フラッシュメモリ装置のドレインコンタクトＤＣであるコンタクトプラグ１６が自己整合的（ＳＡＣ：self aligned contact）に形成できる構成を採用しているので、ゲート電極ＭＧ間の寸法を必要最小限に狭めた設計とすることができる。この場合でも、ドレインコンタクトＤＣを自己整合的に形成するための構成を特別に設ける必要がないので、コストの低減も図ることができる。

上記の場合、ＮＯＲ型フラッシュメモリ装置においては、ＮＡＮＤ型フラッシュメモリ装置におけるビット線コンタクトと異なり、ドレインコンタクトＤＣは各セル毎に形成する必要がある。このため、自己整合的にドレインコンタクトＤＣを形成する場合に、従来技術では、全てのメモリセルトランジスタについてゲート電極ＭＧの側壁を保護するシリコン酸化膜を予め除去する必要があったのに対して、そのような微細なパターンを形成する工程を必要としないので、製造工程上においてもコストの低減を図ることができる。

次に、上記構成の製造工程について説明する。図４ないし図１１は、ＮＯＲ型フラッシュメモリ装置の製造工程を概略的に示すもので、図２中、活性領域２の方向（Ｙ方向）に沿った断面を示している。また、以下の説明においては、ドレインコンタクトＤＣの形成工程を中心として説明し、その他の工程については簡単に説明する。

図４は、シリコン基板１の活性領域３の上面に、ゲート絶縁膜４、第１の電極膜である多結晶シリコン膜５、第２のゲート絶縁膜であるＯＮＯ（oxide-nitride-oxide）膜６、第２の電極膜である多結晶シリコン膜７およびタングステンシリサイド（ＷＳｉ）膜８、第１のシリコン窒化膜９が積層された構成が示されている。

上記構成は、まず、シリコン基板１に、ゲート絶縁膜４、多結晶シリコン膜５および図示しないハードマスクなどを形成した状態で、トレンチを形成するエッチング工程を実施し、そのトレンチ内に絶縁膜を埋め込んで素子分離領域であるＳＴＩ領域３を形成する。続いて、ハードマスクを剥離した後に、上記したゲート電極ＭＧの残りの層構造として、ＯＮＯ膜６、多結晶シリコン膜７、タングステンシリサイド膜８およびシリコン酸化膜９を形成したものである。

次に、図５に示すように、フォトリソグラフィ処理でレジストをパターンニングしてこれをマスクとし、ＲＩＥ（reactive ion etching）処理により、シリコン酸化膜９、タングステンシリサイド膜８、多結晶シリコン膜７、ＯＮＯ膜６、多結晶シリコン膜５を除去してゲート電極ＭＧを分離形成する。次に、シリコン基板１の表層でゲート電極ＭＧ間のソース領域およびドレイン領域に対応する部分にイオン注入により不純物を導入して不純物拡散領域１ａ、１ｂを形成する。なお、上記ＲＩＥ処理では、ゲート絶縁膜４までエッチングしてシリコン基板１の表面を露出させることもできる。

次に、図６に示すように、分離形成されたゲート電極ＭＧの上面、側面およびシリコン基板１の不純物拡散領域１ａ、１ｂのそれぞれを覆うように全面にシリコン酸化膜１０およびシリコン窒化膜１１を形成する。シリコン酸化膜１０は、ゲート電極ＭＧの信頼性を向上させるためのもので、たとえばＴＥＯＳ（tetraethyl orthosilicate）酸化膜を用いている。シリコン窒化膜１１は、エッチングストッパとして機能する他、ＣＭＰのストッパとしても機能する。

次に、図７に示すように、ゲート電極ＭＧ間に埋め込み用絶縁膜としてのシリコン酸化膜１２を埋め込む。まず、上記構成の上面にＢＰＳＧ膜などのシリコン酸化膜１２を全面に形成する。シリコン酸化膜１２の膜厚は、ゲート電極ＭＧ間を埋め込むことができる程度以上である。この後、ＣＭＰ（chemical mechanical polishing）法によりゲート電極ＭＧ上に残っているシリコン酸化膜１２を研磨し、シリコン窒化膜１２をストッパとして平坦化する。これにより、図７に示しているように、ゲート電極ＭＧ間がシリコン酸化膜１２で充填された状態となる。この後、さらに、図８に示すように、上記構成の上面に層間絶縁膜であるシリコン酸化膜１３を形成する。

続いて、図９に示すように、フォトリソグラフィ技術によりドレインコンタクトＤＳのコンタクトホール形成のためのエッチングを行う。まず、ドレインコンタクトＤＳの形成部分をレジストにてパターンニングする。このとき、開口部はゲート電極ＭＧの間よりも広く、ゲート電極ＭＧの上面に一部が差し掛かるように形成される。

次に、パターンニングしたレジストをマスクとしてＲＩＥ（reactive ion etching）法によりシリコン酸化膜１３、１２を選択的にエッチングしてコンタクトホール１４の上部１４ａ、下部１４ｂの上部分を形成する。コンタクトホール１４の下部１４ｂは、シリコン基板１の表面まで貫通した状態であるが、ここではストッパとなるシリコン窒化膜１１の上面部分までとなる。

上述のエッチング処理では、シリコン酸化膜１３、１２のエッチング量が多いので、シリコン酸化膜のシリコン窒化膜に対するエッチングの選択比が高く設定されていてもゲート電極ＭＧの上面部分のシリコン窒化膜１１が一定のエッチングレートでエッチングされる。シリコン窒化膜１１がエッチングで除去されると、露出したシリコン酸化膜１０はシリコン酸化膜のエッチング条件であることからエッチング除去される。さらに、エッチング処理が進められると、シリコン窒化膜９の一部がエッチングされるため、図示のように、ゲート電極ＭＧの肩の部分が一部除去された状態となる。

そして、このとき、ゲート電極ＭＧの側壁に形成されていたシリコン酸化膜１０は、シリコン窒化膜１１により保護されていたのが、エッチング可能な状態に端部が露出することで、内部にエッチングが進行するようになり、たとえば図示のように多結晶シリコン膜７の上面付近までエッチングされることになる。この結果、ゲート電極ＭＧの側壁部は、シリコン窒化膜９と１１との間において、シリコン酸化膜１０が上から一定深さまで抜けた間隙部１４ｃが形成された状態となる。

次に、図１０に示すように、上記構成の上面全面にわたってシリコン窒化膜１５を形成する。このシリコン窒化膜１５は、シリコン酸化膜１３の上面、コンタクトホール１４の上部１４ａおよび下部１４ｂの表面に形成されると共に、間隙部１４ｃの内部にも埋め込まれた状態に形成される。

次に、図１１に示すように、シリコン窒化膜１５をＲＩＥ法によりスペーサ加工を行うと共に、その後シリコン窒化膜１１をエッチングし、さらにシリコン酸化膜１０をエッチングしてコンタクトホール１４の下部１４ｂを貫通形成し、シリコン基板１の表面を露出させる。これにより、シリコン酸化膜１３上のシリコン窒化膜１５、コンタクトホール１４の上部１４ａの上面のシリコン窒化膜１５が除去され、ゲート電極ＭＧのシリコン窒化膜９もさらにエッチングされて掘り下げられる。

この結果、コンタクトホール１４の上部１４ａには、内周壁に下端部を残してシリコン窒化膜１５ａが残った状態となり、同じく下部１４ｂには、シリコン窒化膜１５ｂが残った状態となる。また、ゲート電極ＭＧの側壁部分とシリコン窒化膜１１との間の間隙部１４ｃにはシリコン窒化膜１５ｃが埋め込まれた状態となる。

この後、図３に示すように、電極材料となる金属膜を形成し、ＣＭＰ処理を行ってコンタクトホール１４内に金属膜を埋め込んだ状態としてコンタクトプラグ１６を形成する。このとき、コンタクトプラグ１６用の金属膜をたとえばタングステン（Ｗ）とし、タングステンを埋め込む前にチタン（Ｔｉ）膜や窒化チタン（ＴｉＮ）膜などのバリアメタルを形成した構成とすることができる。

なお、実際の半導体装置は、この後種々の周知な製造工程を経てＮＯＲ型フラッシュメモリ装置のチップとして形成されるものである。
このような本実施形態によれば、ゲート電極ＭＧ間に形成するドレインコンタクトＤＣを自己整合的に形成する場合において、コンタクトホール形成時にゲート電極ＭＧとコンタクトバリア用のシリコン窒化膜１１との間にできるシリコン酸化膜１０がエッチング除去されてできるスリット状の落ち込みを、続く工程でシリコン窒化膜１５ｃを埋め込み形成するので、コンタクトプラグ１６を形成する際に、ゲート電極ＭＧとのショート不良の発生を防止することができる。

この結果、ドレインコンタクトＤＣの形成を自己整合的に行なえることから、パターンの微細化を促進できると共に、工程能力の向上も図ることができる。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。

ドレインコンタクトＤＣの形成と同様に、ローカルソース線ＬＳの形成工程にも適用することもできる。また、ドレインコンタクトＤＣのコンタクトホール１４とローカルソース線ＬＳの溝を形成した状態でコンタクトプラグ１６用の金属膜を埋め込み形成することで、同時に形成することができる。

実施形態においては、ドレインコンタクトＤＣの形成領域のゲート電極ＭＧの間隔に対して、ローカルソース線ＬＳの形成領域のゲート電極ＭＧの間隔を広く設定した構成としているが、同じ間隔に設定しても良い。

ゲート電極ＭＧの上部に設けるタングステンシリサイド膜８に代えて、コバルトシリサイド膜やニッケルシリサイド膜などのシリサイド膜を用いることができる。
ＮＡＮＤ型フラッシュメモリ装置のコンタクトプラグの形成工程にも適用することができる。

本発明の一実施形態を示すセルアレイの電気的等価回路図 セルアレイ部分の模式的な平面図 図２中Ａ−Ａ線に沿って切断した模式的な縦断面図 図３相当部分の製造工程の一段階における模式的な縦断面図（その１） 図３相当部分の製造工程の一段階における模式的な縦断面図（その２） 図３相当部分の製造工程の一段階における模式的な縦断面図（その３） 図３相当部分の製造工程の一段階における模式的な縦断面図（その４） 図３相当部分の製造工程の一段階における模式的な縦断面図（その５） 図３相当部分の製造工程の一段階における模式的な縦断面図（その６） 図３相当部分の製造工程の一段階における模式的な縦断面図（その７） 図３相当部分の製造工程の一段階における模式的な縦断面図（その８）

符号の説明

図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域、４はゲート絶縁膜（第１のゲート絶縁膜）、５は多結晶シリコン膜（第１の電極膜）、６はＯＮＯ膜（第２のゲート絶縁膜）、７は多結晶シリコン膜（第２の電極膜）、９は第１のシリコン窒化膜、１０は第１のシリコン酸化膜、１１は第２のシリコン窒化膜、１２は第２のシリコン酸化膜、１４はコンタクトホール、１５は第３のシリコン窒化膜、１６はコンタクトプラグである。

Claims (5)

1. 半導体基板の上面に第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜上に第１の電極膜、第２のゲート絶縁膜、第２の電極膜、第１のシリコン窒化膜を積層してなる複数のゲート電極を形成する工程と、
   前記複数のゲート電極の側壁に第１のシリコン酸化膜および第２のシリコン窒化膜を積層形成する工程と、
   前記第２のシリコン窒化膜を形成した前記ゲート電極間に第２のシリコン酸化膜を埋め込み形成する工程と、
   ゲート電極間の半導体基板の表面と電気的に接触するように前記第２のシリコン酸化膜の上面から貫通するコンタクトを形成する工程とを備え、
   前記コンタクトの形成工程では、
   前記コンタクト形成の対象領域の前記第２のシリコン酸化膜をシリコン窒化膜に対して選択性を有する条件でエッチングしてコンタクトホール上部を形成する第１の工程と、
   前記第１の工程で形成したコンタクトホール上部の内壁面に第３のシリコン窒化膜を形成する第２の工程と、
   前記第３および第２のシリコン窒化膜、第１のシリコン酸化膜をエッチングして前記半導体基板の上面に達するコンタクトホール下部を形成する第３の工程と、
   前記コンタクトホール上部および下部内に導体を埋め込み前記コンタクトを形成する第４の工程と
   を順次実行することを特徴とする半導体装置の製造方法。
2. 半導体基板の上面に第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜上に第１の電極膜、第２のゲート絶縁膜、第２の電極膜、第１のシリコン窒化膜を積層してなる複数のゲート電極を形成する工程と、
   前記複数のゲート電極の側壁に第１のシリコン酸化膜および第２のシリコン窒化膜を積層形成する工程と、
   前記第２のシリコン窒化膜を形成した前記ゲート電極間に第２のシリコン酸化膜を埋め込み形成する工程と、
   ゲート電極間の半導体基板の表面と電気的に接触するように前記第２のシリコン酸化膜の上面から貫通するコンタクトを形成する工程とを備え、
   前記コンタクトの形成工程では、
   前記コンタクト形成の対象領域を含み且つ前記ゲート電極の上面にかかる開口パターンで前記第２のシリコン酸化膜をシリコン窒化膜に対して選択性を有する条件でエッチングしてコンタクトホール上部を形成する第１の工程と、
   前記第１の工程で形成したコンタクトホール上部のエッチング面を覆うように第３のシリコン窒化膜を形成する第２の工程と、
   前記第３および第２のシリコン窒化膜、第１のシリコン酸化膜をエッチングして前記半導体基板の上面に達するコンタクトホール下部を形成する第３の工程と、
   前記コンタクトホール上部および下部内に導体を埋め込み前記コンタクトを形成する第４の工程と
   を順次実行することを特徴とする半導体装置の製造方法。
3. 請求項１または２に記載の半導体装置の製造方法において、
   前記第３のシリコン窒化膜の形成工程では、前記ゲート電極の側壁の第１のシリコン酸化膜がエッチングにより除去された部分に埋め込むように前記第３のシリコン窒化膜を形成することを特徴とする半導体装置の製造方法。
4. 請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
   前記コンタクトは、前記半導体基板の前記ゲート電極の間の表層に不純物を導入して形成した複数個のドレイン領域とコンタクトをとるためのドレインコンタクトであることを特徴とする半導体装置の製造方法。
5. 請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
   前記コンタクトは、前記半導体基板の前記ゲート電極の間の表層に不純物を導入して形成したソース領域を共通に接続するコンタクト溝に形成する溝配線であることを特徴とする半導体装置の製造方法。

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