JP5352084B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、より詳細には、コンタクトプラグと半導体基板との接触を抑制するための技術に関する。
近年、電源を切ってもデータ保持が可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（Oxide Nitride Oxide）膜中の電荷蓄積層に電荷を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造のフラッシュメモリ（従来例１）がある。
図１（ａ）は従来例１に係るフラッシュメモリの上面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ間の断面図である。なお、図１（ａ）において、層間絶縁膜２４や保護膜４４等を透視して、半導体基板１０、ビットライン１２、ワードライン２２およびコンタクトプラグ２８を図示している。図１（ａ）および図１（ｂ）を参照に、半導体基板１０内を延伸するようにビットライン１２が設けられている。半導体基板１０上にトンネル絶縁膜１４、電荷蓄積層１６、トップ絶縁膜１８からなるＯＮＯ膜２０が設けられている。ＯＮＯ膜２０上にビットライン１２に交差して延伸するようにワードライン２２が設けられている。ワードライン２２を覆うように層間絶縁膜２４が設けられている。ビットライン１２上に層間絶縁膜２４等を貫通するコンタクトホール２６が設けられ、コンタクトホール２６に埋め込まれるように、ビットライン１２に接続するコンタクトプラグ２８が設けられている。層間絶縁膜２４上に配線層４２と保護膜４４とが設けられている。
従来例１に係るフラッシュメモリにおいて、ビットライン１２は拡散領域で形成されるため、高抵抗である。このため、ビットライン１２が複数のワードライン２２を超えるごとに、ビットライン１２と配線層４２とを電気的に接続させるために、コンタクトプラグ２８を設けている。
特許文献１には、コンタクトプラグ２８とビットライン１２とを確実に接続させる技術について開示されている。
特開２００３−２９７９５７号公報
近年、メモリセルの微細化、高集積化の要求が大きくなっている。メモリセルの微細化が進むと、ビットライン１２の幅は狭くなる。ここで、コンタクトプラグ２８の直径は、抵抗が上昇するため小さくすることは難しい。このため、コンタクトホール２６の形成の際に許容される位置ずれマージンが小さくなる。
コンタクトホール２６の位置がずれて形成され、コンタクトプラグ２８とビットライン１２が形成された領域以外の領域の半導体基板１０（以下、半導体基板１０と省略する）とが接触すると、ビットライン１２と半導体基板１０とはコンタクトプラグ２８を介して短絡するため、フラッシュメモリは動作不良を起こす。
本発明は、上記課題に鑑みなされたものであり、コンタクトホールの位置がずれて形成された場合でも、コンタクトプラグと半導体基板との接触を抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。
本発明は、半導体基板内を延伸して設けられたビットラインと、前記半導体基板上に設けられた電荷蓄積層と、前記電荷蓄積層上方に設けられ、前記ビットラインに交差して延伸するワードラインと、前記ワードライン下であって、前記ビットライン間の前記電荷蓄積層上に設けられたゲート電極と、前記ビットライン上に設けられ、前記ビットライン延伸方向に延伸する第１絶縁膜と、前記第１絶縁膜の側面に接して設けられ、前記第１絶縁膜と異なる材料からなる第２絶縁膜と、前記第１絶縁膜および前記第２絶縁膜上に設けられ、前記第２絶縁膜と異なる材料からなる層間絶縁膜と、前記第１絶縁膜および前記層間絶縁膜を貫通し、前記第２絶縁膜に挟まれて設けられ、前記ビットラインに接続するコンタクトプラグと、を具備することを特徴とする半導体装置である。本発明によれば、コンタクトホールの位置がずれて形成された場合でも、コンタクトプラグと半導体基板との接触を抑制することができる。
上記構成において、前記第２絶縁膜は、前記ビットライン上に前記ビットライン延伸方向に延伸して設けられている構成とすることができる。また、上記構成において、前記第２絶縁膜はＵ字型の断面形状をしており、前記第１絶縁膜は、前記Ｕ字型の断面形状をした第２絶縁膜に埋め込まれるように設けられ、前記コンタクトプラグは、前記Ｕ字型の断面形状をした第２絶縁膜の底面を貫通するように設けられている構成とすることができる。
上記構成において、前記第２絶縁膜は、前記ワードライン間であって、且つ前記第１絶縁膜間である前記電荷蓄積層上に設けられている構成とすることができる。この構成によれば、コンタクトホールの位置がより大きくずれて形成された場合でも、コンタクトプラグと半導体基板との接触を抑制することができる。
上記構成において、前記第２絶縁膜の側面は、前記ビットラインの側面の上方に配置されている構成とすることができる。
上記構成において、前記第２絶縁膜は、前記ワードライン間であって、且つ前記第１絶縁膜間である前記電荷蓄積層上に設けられた第３絶縁膜と、前記ビットライン上に前記ビットライン延伸方向に延伸して設けられ、前記第３絶縁膜の側面に接する第４絶縁膜と、からなる構成とすることができる。この構成によれば、コンタクトホールの位置がずれて形成された場合でも、コンタクトプラグと半導体基板とが接触することをより抑制することができる。
上記構成において、前記第４絶縁膜はＵ字型の断面形状をしており、前記第１絶縁膜は、前記Ｕ字型の断面形状をした第４絶縁膜に埋め込まれるように設けられ、前記コンタクトプラグは、前記Ｕ字型の断面形状をした第４絶縁膜の底面を貫通するように設けられている構成とすることができる。この構成によれば、コンタクトホールの位置がずれて形成された場合でも、コンタクトプラグと半導体基板とが接触することをより抑制することができる。
上記構成において、前記第３絶縁膜と前記第４絶縁膜とが接する面は、前記ビットラインの側面の上方に配置されている構成とすることができる。また、上記構成において、前記ゲート電極の上面と前記第１絶縁膜の上面と前記第２絶縁膜の上面とは平坦である構成とすることができる。さらに、上記構成において、前記第１絶縁膜および前記層間絶縁膜は酸化シリコン膜からなり、前記第２絶縁膜は窒化シリコン膜からなる構成とすることができる。
本発明は、半導体基板上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に延伸する第１導電層を形成する工程と、前記第１導電層をマスクに、前記半導体基板内にビットラインを形成する工程と、前記第１導電層間に埋め込まれるように第１絶縁膜を形成する工程と、前記第１導電層および前記第１絶縁膜上に第２導電層を形成する工程と、前記第２導電層上に形成された、前記ビットラインに交差して延伸するマスク層をマスクに、前記第２導電層をエッチングしてワードラインを形成する工程と、前記マスク層をマスクに、前記第１導電層をエッチングしてゲート電極を形成する工程と、前記第１絶縁膜の側面に接するように前記第１絶縁膜と異なる材料からなる第２絶縁膜を形成する工程と、前記第１絶縁膜および前記第２絶縁膜上に、前記第２絶縁膜と異なる材料からなる層間絶縁膜を形成する工程と、前記層間絶縁膜および前記第１絶縁膜を貫通し、前記第２絶縁膜に挟まれたコンタクトホールを形成する工程と、前記コンタクトホールに埋め込まれるように、前記ビットラインに接続するコンタクトプラグを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、コンタクトホールの位置がずれて形成された場合でも、コンタクトプラグと半導体基板との接触を抑制することができる。
上記構成において、前記第２絶縁膜は、前記コンタクトホールを形成する工程において、前記第１絶縁膜および前記層間絶縁膜よりエッチングがされ難い材料である構成とすることができる。
上記構成において、前記第２絶縁膜を形成する工程は、前記第１絶縁膜を形成する工程の前に、前記第１導電層の側面に前記第２絶縁膜を形成する工程を含む構成とすることができる。この構成によれば、ビットライン上をビットライン延伸方向に延伸し、第１絶縁膜の側面に接する第２絶縁膜を形成することができる。
上記構成において、前記第２絶縁膜を形成する工程は、前記第１導電層間に沿うように、前記第２絶縁膜を形成する工程を含み、前記コンタクトホールを形成する工程は、前記第２絶縁膜を貫通するように、前記コンタクトホールを形成する工程を含む構成とすることができる。この構成によれば、Ｕ字型の断面形状をした第２絶縁膜を形成することができる。
上記構成において、前記ビットラインを形成する工程は、前記第２絶縁膜を形成する工程の後に行う構成とすることができる。この構成によれば、ビットラインの低抵抗化、製造工程数の削減、チャネル長の拡大を図ることができる。
上記構成において、前記第２絶縁膜を形成する工程は、前記第１導電層および前記第２導電層をエッチングした後、前記ワードライン間であって、且つ前記第１絶縁膜間である前記電荷蓄積層上に、前記第２絶縁膜を形成する工程を含む構成とすることができる。この構成によれば、コンタクトホールの位置が大きくずれて形成された場合でも、コンタクトプラグと半導体基板との接触を抑制することができる。
上記構成において、前記第２絶縁膜を形成する工程は、前記第１絶縁膜を形成する工程の前に、前記第１導電層の側面に第４絶縁膜を形成する工程と、前記第１導電層および前記第２導電層をエッチングした後、前記ワードライン間であって、且つ前記第１絶縁膜間である前記電荷蓄積層上に、前記第４絶縁膜の側面に接するように第３絶縁膜を形成する工程と、を含む構成とすることができる。この構成によれば、コンタクトホールの位置がずれて形成された場合でも、コンタクトプラグと半導体基板との接触をより抑制することができる。
上記構成において、前記第４絶縁膜を形成する工程は、前記第１導電層間に沿うように、前記第４絶縁膜を形成する工程を含み、前記コンタクトホールを形成する工程は、前記第４絶縁膜を貫通するように、前記コンタクトホールを形成する工程を含む構成とすることができる。この構成によれば、コンタクトホールの位置がずれて形成された場合でも、コンタクトプラグと半導体基板との接触をより抑制することができる。
上記構成において、前記ビットラインを形成する工程は、前記第４絶縁膜を形成する工程の後に行う構成とすることができる。この構成によれば、ビットラインの低抵抗化、製造工程数の削減、チャネル長の拡大を図ることができる。
上記構成において、前記第１絶縁膜および前記層間絶縁膜は酸化シリコン膜からなり、前記第２絶縁膜は窒化シリコン膜からなる構成とすることができる。
本発明によれば、コンタクトホールの位置がずれて形成された場合でも、コンタクトプラグと半導体基板との接触を抑制することができる。
以下、図面を参照に本発明の実施例について説明する。
図２（ａ）は実施例１に係るフラッシュメモリの上面図であり、図２（ｂ）から図２（ｅ）はそれぞれ、図２（ａ）のＢ−ＢからＥ−Ｅ間の断面図である。なお、図２（ａ）において、層間絶縁膜２４や保護膜４４等を透視して、半導体基板１０、ビットライン１２、ワードライン２２およびコンタクトプラグ２８を図示（以下、図７（ａ）、図１１（ａ）、および図１４（ａ）において同じ）している。
図２（ａ）から図２（ｅ）を参照に、Ｐ型シリコン基板である半導体基板１０内を延伸するようにＮ型拡散領域からなるビットライン１２が設けられている。ビットライン１２の幅は２００ｎｍ程度であり、ビットライン１２の間隔Ｈ１は２００ｎｍ程度である。半導体基板１０上に、酸化シリコン膜からなるトンネル絶縁膜１４、窒化シリコン膜からなる電荷蓄積層１６、酸化シリコン膜からなるトップ絶縁膜１８が順次設けられ、ＯＮＯ膜２０を構成している。ＯＮＯ膜２０上方に、ビットライン１２に交差して延伸する、ポリシリコンからなるワードライン２２が設けられている。コンタクトプラグ２８が形成される領域におけるワードライン２２の間隔Ｈ２は５００ｎｍ程度であり、それ以外の領域のワードライン２２の間隔Ｈ３は１００ｎｍ程度である。
図２（ｃ）を参照に、ビットライン１２上にトンネル絶縁膜１４を介してＵ型の断面形状をした窒化シリコン膜からなる第２絶縁膜３０が、ビットライン１２延伸方向に延伸して設けられている。第２絶縁膜３０の幅Ｔ１は５０ｎｍ程度である。また、第２絶縁膜３０の側面は、ビットライン１２の側面の上方に配置されている。Ｕ型の断面形状をした第２絶縁膜３０に埋め込まれるように、酸化シリコン膜からなる第１絶縁膜３２が設けられている。
図２（ｃ）および図２（ｅ）を参照に、ワードライン２２下であって、ビットライン１２間のＯＮＯ膜２０上にポリシリコンからなるゲート電極３４が設けられている。ゲート電極３４の上面と第１絶縁膜３２の上面と第２絶縁膜３０の上面とは平坦になっている。
図２（ｂ）から図２（ｅ）を参照に、ワードライン２２、ゲート電極３４、第１絶縁膜３２および第２絶縁膜３０を覆うように酸化シリコン膜からなる層間絶縁膜２４が設けられている。図２（ｂ）を参照に、ワードライン２２間であって、ビットライン１２上に、層間絶縁膜２４、第１絶縁膜３２、第２絶縁膜３０の底面およびトンネル絶縁膜１４を貫通し、第２絶縁膜３０に挟まれるように、コンタクトプラグ２８が設けられている。コンタクトプラグ２８の幅Ｔ２は１００ｎｍ程度である。図２（ｂ）から図２（ｅ）を参照に、層間絶縁膜２４上に、ビットライン１２延伸方向に延伸する配線層４２が設けられている。配線層４２上に保護膜４４が設けられている。ビットライン１２は、コンタクトプラグ２８を介して、配線層４２に電気的に接続している。
次に、図３（ａ）から図７（ｅ）を用い、実施例１に係るフラッシュメモリの製造方法を説明する。図３（ａ）および図３（ｂ）を参照に、Ｐ型シリコン基板である半導体基板１０上に酸化シリコン膜からなるトンネル絶縁膜１４、窒化シリコン膜からなる電荷蓄積層１６、酸化シリコン膜からなるトップ絶縁膜１８を順次形成し、ＯＮＯ膜２０を形成する。トンネル絶縁膜１４およびトップ絶縁膜１８は、熱酸化法およびＣＶＤ（化学気相成長）法を用いて形成することができ、電荷蓄積層１６は、ＣＶＤ法を用いて形成することができる。ＯＮＯ膜２０上にポリシリコンからなる第１導電層３６を形成する。第１導電層３６は、ＣＶＤ法を用いて形成することができる。第１導電層３６上にストライプ状に延伸するように形成されたフォトレジスト（不図示）をマスクに、ＲＩＥ（反応性イオンエッチング）法を用いて、第１導電層３６、トップ絶縁膜１８および電荷蓄積層１６をエッチングする。これにより、第１導電層３６は、ＯＮＯ膜２０上を延伸するように、ストライプ状に形成される。
図４（ａ）および図４（ｂ）を参照に、第１導電層３６をマスクに、半導体基板１０内に砒素をイオン注入する。これにより、半導体基板１０内を延伸するＮ型拡散領域からなるビットライン１２が形成される。ストライプ状に形成された第１導電層３６を覆うように、窒化シリコン膜からなる第２絶縁膜３０を、ＣＶＤ法を用いて形成する。これにより、第２絶縁膜３０は、第１導電層３６間を沿うように形成される。
図５（ａ）および図５（ｂ）を参照に、第１導電層３６間に埋め込まれるように酸化シリコン膜からなる第１絶縁膜３２を、高密度プラズマＣＶＤ法を用いて形成する。その後、ＣＭＰ（化学機械研磨）法を用いて、第１導電層３６の表面が露出するよう、第１絶縁膜３２および第２絶縁膜３０を研磨する。これにより、第１導電層３６の上面と第１絶縁膜３２の上面と第２絶縁膜３０の上面とは平坦になる。また、第２絶縁膜３０は、Ｕ型の断面形状をしてビットライン１２上をビットライン１２延伸方向に延伸する。第１絶縁膜３２は、Ｕ型の断面形状をした第２絶縁膜３０に埋め込まれるように形成され、ビットライン１２上をビットライン１２延伸方向に延伸する。さらに、第２絶縁膜３０の側面はビットライン１２の側面の上方に配置される。第１導電層３６および第１絶縁膜３２上に、ポリシリコンからなる第２導電層３８を、ＣＶＤ法を用いて形成する。
図６（ａ）から図６（ｅ）を参照に、第２導電層３８上にビットライン１２に交差して延伸するパターンを有するマスク層４０を形成する。マスク層４０をマスクに、第２導電層３８および第１導電層３６を、ＲＩＥ法を用いてエッチングする。これにより、ビットライン１２に交差して延伸する、第２導電層３８からなるワードライン２２が形成される。ワードライン２２下であって、ビットライン１２間のＯＮＯ膜２０上に、第１導電層３６からなるゲート電極３４が形成される。
図７（ａ）から図７（ｅ）を参照に、マスク層４０を除去した後、ワードライン２２、ゲート電極３４、第１絶縁膜３２および第２絶縁膜３０を覆うように、酸化シリコン膜からなる層間絶縁膜２４を形成する。ワードライン２２間であって、且つビットライン１２上に、層間絶縁膜２４、第１絶縁膜３２、第２絶縁膜３０の底面およびトンネル絶縁膜１４を貫通し、第２絶縁膜３０で挟まれるようなコンタクトホール２６を、ＲＩＥ法を用いて形成する。コンタクトホール２６にＷ（タングステン）を埋め込んで、コンタクトプラグ２８を形成する。これにより、コンタクトプラグ２８はビットライン１２に電気的に接続する。層間絶縁膜２４上にコンタクトプラグ２８に電気的に接続し、ビットライン１２延伸方向に延伸する配線層４２を形成する。配線層４２を覆うように保護膜４４を形成する。以上により、実施例１に係るフラッシュメモリが完成する。
実施例１によれば、図４（ａ）および図４（ｂ）に示すように、ストライプ状に形成された第１導電層３６間に沿うように第２絶縁膜３０を形成した後、図５（ａ）および図５（ｂ）に示すように、第１導電層３６間に埋め込まれるように第１絶縁膜３２を形成する。これにより、第２絶縁膜３０は、Ｕ型の断面形状をしてビットライン１２上をビットライン１２延伸方向に延伸し、第１絶縁膜３２は、Ｕ型の断面形状をした第２絶縁膜３０に埋め込まれるように形成される。第１絶縁膜３２と層間絶縁膜２４とは酸化シリコン膜からなり、第２絶縁膜３０は窒化シリコン膜からなる。よって、図７（ａ）から図７（ｅ）に示す、第１絶縁膜３２および層間絶縁膜２４をエッチングしてコンタクトホール２６を形成する工程において、第１絶縁膜３２および層間絶縁膜２４よりもエッチングされ難い第２絶縁膜３０が第１絶縁膜３２の側面に接して形成されている。このため、コンタクトホール２６の位置がずれて形成された場合でも、第２絶縁膜３０が形成されていることで、図８に示すように、コンタクトホール２６に埋め込んで形成されるコンタクトプラグ２８と半導体基板１０とが、ビットライン１２の側方（領域Ｘ）で接触することを抑制することができる。これにより、半導体装置の動作不良の発生を抑制することが可能となる。
また、実施例１によれば、図３（ａ）および図３（ｂ）に示すように、ＯＮＯ膜２０上に延伸する第１導電層３６を形成し、図４（ａ）および図４（ｂ）に示すように、第１導電層３６をマスクに、半導体基板１０内を延伸するビットライン１２を形成する。そして、図５（ａ）および図５（ｂ）に示すように、第１導電層３６および第１絶縁膜３２上に第２導電層３８を形成する。図６（ａ）から図６（ｅ）に示すように、第２導電層３８上にビットライン１２に交差して延伸するように形成されたマスク層４０をマスクに、第２導電層３８および第１導電層３６をエッチングし、第２導電層３８からなるワードライン２２と第１導電層３６からなるゲート電極３４を形成する。これにより、ゲート電極３４をビットライン１２に自己整合的に形成することができる。
実施例１において、第１絶縁膜３２および層間絶縁膜２４は酸化シリコン膜からなり、第２絶縁膜３０は窒化シリコン膜からなる場合を例に示したがこれに限られない。コンタクトホール２６を形成する工程において、第２絶縁膜３０は、第１絶縁膜３２および層間絶縁膜２４よりエッチングされ難いような、第１絶縁膜３２および層間絶縁膜２４と異なる材料からなる場合でもよい。この場合でも、コンタクトホール２６の位置がずれて形成された際に、コンタクトプラグ２８と半導体基板１０との接触を抑制することができる。
また、実施例１において、第２絶縁膜３０は、ビットライン１２上をビットライン１２延伸方向に延伸し、Ｕ字型の断面形状をしている場合を例に示したがこれに限られない。例えば、図９（ａ）および図９（ｂ）に示す、実施例１の変形例１のように、第２絶縁膜３０は、ビットライン１２上をビットライン１２延伸方向に延伸して、第１絶縁膜３２の側面に設けられている場合でもよい。この場合でも、コンタクトホール２６の位置がずれて形成された際に、コンタクトプラグ２８と半導体基板１０との接触を抑制することができる。また、図９（ａ）および図９（ｂ）に示す第２絶縁膜３０は、図４（ａ）および図４（ｂ）に示す、第１導電層３６を覆うように第２絶縁膜３０を形成した後、第２絶縁膜３０をエッチバックして形成することができる。
実施例２は、第１導電層３６間に沿うように第２絶縁膜３０を形成した後、第１導電層３６をマスクに、ビットライン１２を形成する場合の例である。図１０（ａ）および図１０（ｂ）を参照に、実施例１の図３（ａ）および図３（ｂ）で説明した工程を行い、延伸する第１導電層３６を形成した後に、第１導電層３６を覆うように第２絶縁膜３０を形成する。第１導電層３６をマスクに、半導体基板１０内にビットライン１２を形成する。その後、実施例１の図５（ａ）から図７（ｂ）の工程を行う。
実施例２によれば、図１０（ａ）および図１０（ｂ）に示すように、第１導電層３６を覆うように第２絶縁膜３０を形成した後、ビットライン１２の形成を行っている。この製造方法によれば、第１導電層３６の側面に形成された第２絶縁膜３０により、半導体基板１０内に不純物（砒素）をイオン注入して形成する注入領域を狭くすることができる。このため、高エネルギーで半導体基板１０内に不純物のイオン注入を行っても、注入領域が熱によりビットライン１２幅方向に拡散されることを抑制することができる。よって、半導体基板１０内への不純物のイオン注入を高エネルギーで行うことが可能となり、拡散領域の不純物濃度を高くすることができる。これにより、拡散領域であるビットライン１２の抵抗を下げることができる。また、第１導電層３６への不純物のイオン注入は高エネルギーで行われるため、通常、半導体基板１０内への不純物のイオン注入と別々に行っている。これは、半導体基板１０内に形成された注入領域が、熱によりビットライン１２幅方向に拡散されることを懸念しているためである。しかしながら、実施例２によれば、注入領域が熱によりビットライン１２幅方向に拡散することを抑制できる。このため、第１導電層３６への不純物のイオン注入と半導体基板１０内への不純物のイオン注入とを同時に行うことが可能となり、製造工程数の削減が図れる。さらに、実施例２によれば、実施例１に比べてビットライン１２の幅Ｔ３を細くすることができ、ビットライン１２の間隔であるチャネル長Ｌを長くすることができる。
実施例３はワードライン２２間であって、且つ第１絶縁膜３２間に第２絶縁膜３０が形成されている場合の例である。図１１（ａ）は実施例３に係るフラッシュメモリの上面図であり、図１１（ｂ）から図１１（ｅ）はそれぞれ、図１１（ａ）のＢ−ＢからＥ−Ｅ間の断面図である。
図１１（ｂ）および図１１（ｅ）を参照に、第２絶縁膜３０は、ワードライン２２間であって、且つ第１絶縁膜３２間であるＯＮＯ膜２０上に設けられている。図１１（ｂ）および図１１（ｃ）を参照に、第１絶縁膜３２はビットライン１２上にトンネル絶縁膜１４を介して設けられており、第１絶縁膜３２の側面と第２絶縁膜３０の側面とは接している。また、第２絶縁膜３０の側面は、ビットライン１２側面の上方に配置されている。その他の構成については、実施例１と同じであり、図２（ａ）から図２（ｅ）に示しているので説明を省略する。
次に、図１２（ａ）から図１３（ｅ）を用いて実施例３に係るフラッシュメモリの製造方法を説明する。図１２（ａ）および図１２（ｂ）を参照に、実施例１の図３（ａ）および図３（ｂ）で説明した工程を行い、延伸する第１導電層３６を形成した後、第１導電層３６をマスクに半導体基板１０内に砒素をイオン注入する。これにより、半導体基板１０内を延伸するＮ型拡散領域からなるビットライン１２が形成される。
図１３（ａ）から図１３（ｅ）を参照に、第１導電層３６間に埋め込まれるように酸化シリコン膜からなる第１絶縁膜３２を形成する。第１絶縁膜３２上と第１導電層３６上とに第２導電層３８を形成する。第２導電層３８上に形成されたマスク層４０をマスクに、エッチングを行い、第２導電層３８からなるワードライン２２と、ワードライン２２下に、第１導電層３６からなるゲート電極３４を形成する。マスク層４０を除去した後、ワードライン２２間に形成された第１絶縁膜３２を覆うように、窒化シリコン膜からなる第２絶縁膜３０を、ＣＶＤ法を用いて形成する。この時の第２絶縁膜３０の膜厚は、１００〜２００ｎｍ程度にすることが好ましい。その後、第２絶縁膜３０にエッチバックを施し、第１絶縁膜３２の上面を露出させる。これにより、ワードライン２２間であって、且つ第１絶縁膜３２間のＯＮＯ膜２０上に、第１絶縁膜３２およびゲート電極３４と同じ高さの第２絶縁膜３０が形成される。また、第２絶縁膜３０の側面はビットライン１２の側面の上方に配置される。その後、層間絶縁膜２４、コンタクトプラグ２８、配線層４２、保護膜４４の形成を行い、実施例３に係るフラッシュメモリが完成する。
実施例３によれば、図１３（ａ）から図１３（ｅ）に示すように、第１導電層３６および第２導電層３８をエッチングして、ゲート電極３４およびワードライン２２を形成した後、ワードライン２２間であって、且つ第１絶縁膜３２間のＯＮＯ膜２０上に第２絶縁膜３０を形成している。これにより、第２絶縁膜３０は、第１絶縁膜３２の側面に接して形成される。また、第２絶縁膜３０の側面はビットライン１２の側面の上方に配置される。このため、コンタクトホール２６の位置がずれて形成された場合でも、コンタクトプラグ２８と半導体基板１０との接触を抑制することができる。
特に、実施例１では、第２絶縁膜３０はビットライン１２上に形成されているため、コンタクトホール２６がビットライン１２からはみ出すほど大きくずれて形成された場合は、コンタクトプラグ２８と半導体基板１０とが接触してしまう場合がある。しかしながら、実施例３によれば、第２絶縁膜３０は、第１絶縁膜３２間に設けられている、つまりビットライン１２間に設けられている。このため、コンタクトホール２６がビットライン１２からはみ出すほど大きくずれて形成された場合でも、コンタクトプラグ２８と半導体基板１０との接触を抑制することができる。
実施例４は、第２絶縁膜３０が、ワードライン２２間であって、且つ第１絶縁膜３２間であるＯＮＯ膜２０上に設けられた第３絶縁膜と、ビットライン１２上にＵ字型の断面形状をして設けられた第４絶縁膜と、からなる場合の例である。図１４（ａ）は実施例４に係るフラッシュメモリの上面図であり、図１４（ｂ）から図１４（ｅ）はそれぞれ、図１４（ａ）のＢ−ＢからＥ−Ｅ間の断面図である。
図１４（ｂ）および図１４（ｅ）を参照に、ワードライン２２間であって、且つ第１絶縁膜３２間のＯＮＯ膜２０上に窒化シリコン膜からなる第３絶縁膜４６が設けられている。図１４（ｂ）および図１４（ｃ）を参照に、ビットライン１２上にトンネル絶縁膜１４を介して、Ｕ字型の断面形状をした窒化シリコン膜からなる第４絶縁膜４８が、ビットライン１２延伸方向に延伸して設けられている。第３絶縁膜４６と第４絶縁膜４８とは互いに接しており、第３絶縁膜４６と第４絶縁膜４８とが接する面は、ビットライン１２の側面の上方に配置されている。第３絶縁膜４６および第４絶縁膜４８から第２絶縁膜３０が形成される。その他の構成については実施例１と同じであり、図２（ａ）から図２（ｅ）に示しているので説明を省略する。
実施例４に係るフラッシュメモリの製造方法は、まず、実施例１の図３（ａ）から図６（ｅ）で説明した工程と同様の工程を行い、Ｕ型の断面形状をして、ビットライン１２上をビットライン１２延伸方向に延伸する、第４絶縁膜４８を形成する。その後、実施例３の図１３（ａ）から図１３（ｅ）で説明した工程と同様の工程を行い、ワードライン２２間であって、且つ第１絶縁膜３２間のＯＮＯ膜２０上に第３絶縁膜４６を形成する。その後、層間絶縁膜２４、コンタクトプラグ２８、配線層４２、保護膜４４の形成を行い、実施例４に係るフラッシュメモリが完成する。
実施例４によれば、図１４（ｂ）および図１４（ｃ）に示すように、ワードライン２２間であって、且つ第１絶縁膜３２間のＯＮＯ膜２０上に第３絶縁膜４６が設けられ、且つ、ビットライン１２上にビットライン１２延伸方向に延伸するＵ字型の断面形状をした第４絶縁膜４８が設けられている。そして、第１絶縁膜３２はＵ字型の断面形状をした第４絶縁膜４８に埋め込まれるように設けられている。これにより、コンタクトホール２６の位置がずれて形成された場合でも、コンタクトプラグ２８と半導体基板１０との接触を抑制することができる。
特に、実施例３によれば、第１絶縁膜３２間に形成された第２絶縁膜３０は、第２絶縁膜３０の側面がビットライン１２の側面の上方に配置されている。このため、コンタクトホール２６の位置がずれて形成された場合、ビットライン１２の側方（図１１（ｂ）の領域Ｘ）で、コンタクトプラグ２８と半導体基板１０とが接触する場合が考えられる。しかしながら、実施例４によれば、第１絶縁膜３２間に第３絶縁膜４６が設けられ、ビットライン１２上に第４絶縁膜４８が設けられ、第３絶縁膜４６と第４絶縁膜４８とは互いに接し、互いに接する面はビットライン１２の側面の上方に配置されている。このため、コンタクトホール２６の位置がずれて形成された場合でも、ビットライン１２の側方で、コンタクトプラグ２８と半導体基板１０とが接触することを抑制することができる。
実施例４において、第３絶縁膜４６は、ワードライン２２間であって、第１絶縁膜３２間のＯＮＯ膜２０上全面に設けられ、第４絶縁膜４８は、ビットライン１２上にＵ字型の断面形状をして設けられている場合を例に示したがこれに限られない。例えば、図１５（ａ）および図１５（ｂ）に示す、実施例４の変形例１のように、第３絶縁膜４６は、ワードライン２２間であって、第１絶縁膜３２間のＯＮＯ膜２０上全面に設けられ、第４絶縁膜４８は、ビットライン１２上をビットライン１２延伸方向に延伸して、第３絶縁膜４６の側面に設けられている場合でもよい。また、例えば、図１６（ａ）および図１６（ｂ）に示す、実施例４の変形例２のように、第４絶縁膜４８は、Ｕ字型の断面形状をして、ビットライン１２上にビットライン１２延伸方向に延伸して設けられ、第３絶縁膜４６は、ワードライン２２間であって、第１絶縁膜３２間のＯＮＯ膜２０上で、第４絶縁膜４８の側面に設けられている場合でもよい。これらの場合でも、コンタクトホール２６の位置がずれて形成されても、ビットライン１２の側方で、コンタクトプラグ２８と半導体基板１０とが接触することを抑制することができる。
また、実施例４においても、実施例２と同様に、第１導電層３６間を沿うように第４絶縁膜４８を形成した後に、ビットライン１２を形成することで、ビットライン１２の低抵抗化、製造工程数の削減、チャネル長の拡大を図ることができる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図１（ａ）は従来例１に係るフラッシュメモリの上面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ間の断面図である。 図２（ａ）は実施例１に係るフラッシュメモリの上面図であり、図２（ｂ）から図２（ｅ）は図２（ａ）のＢ−ＢからＥ−Ｅ間の断面図である。 図３（ａ）および図３（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図（その１）であり、図３（ａ）は上面図、図３（ｂ）は図３（ａ）のＢ−Ｂ間の断面図である。 図４（ａ）および図４（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図（その２）であり、図４（ａ）は上面図、図４（ｂ）は図４（ａ）のＢ−Ｂ間の断面図である。 図５（ａ）および図５（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図（その３）であり、図５（ａ）は上面図、図５（ｂ）は図５（ａ）のＢ−Ｂ間の断面図である。 図６（ａ）から図６（ｅ）は実施例１に係るフラッシュメモリの製造工程を示す図（その４）であり、図６（ａ）は上面図、図６（ｂ）から図６（ｅ）は図６（ａ）のＢ−ＢからＥ−Ｅ間の断面図である。 図７（ａ）から図７（ｅ）は実施例１に係るフラッシュメモリの製造工程を示す図（その５）であり、図７（ａ）は上面図、図７（ｂ）から図７（ｅ）は図７（ａ）のＢ−ＢからＥ−Ｅ間の断面図である。 図８は実施例１に係るフラッシュメモリの効果を説明するための、図２（ａ）のＢ−Ｂ間に相当する断面図である。 図９（ａ）および図９（ｂ）は実施例１の変形例１に係るフラッシュメモリを示す図であり、図９（ａ）は図２（ａ）のＢ−Ｂ間の相当する断面図であり、図９（ｂ）は図９（ａ）のＣ−Ｃ間に相当する断面図である。 図１０（ａ）および図１０（ｂ）は実施例２に係るフラッシュメモリの製造工程を示す図であり、図１０（ａ）は上面図、図１０（ｂ）は図１０（ａ）のＢ−Ｂ間の断面図である。 図１１（ａ）は実施例３に係るフラッシュメモリの上面図であり、図１１（ｂ）から図１１（ｅ）は図１１（ａ）のＢ−ＢからＥ−Ｅ間の断面図である。 図１２（ａ）および図１２（ｂ）は実施例３に係るフラッシュメモリの製造工程を示す図（その１）であり、図１２（ａ）は上面図、図１２（ｂ）は図１２（ａ）のＢ−Ｂ間の断面図である。 図１３（ａ）から図１３（ｅ）は実施例３に係るフラッシュメモリの製造工程を示す図（その２）であり、図１３（ａ）は上面図であり、図１３（ｂ）から図１３（ｅ）は図１３（ａ）のＢ−ＢからＥ−Ｅ間の断面図である。 図１４（ａ）は実施例４に係るフラッシュメモリの上面図であり、図１４（ｂ）から図１４（ｅ）は図１４（ａ）のＢ−ＢからＥ−Ｅ間の断面図である。 図１５（ａ）および図１５（ｂ）は実施例４の変形例１に係るフラッシュメモリを示す図であり、図１５（ａ）は図１４（ａ）のＢ−Ｂ間に相当する断面図であり、図１５（ｂ）は図１４（ａ）のＣ−Ｃ間に相当する断面図である。 図１６（ａ）および図１６（ｂ）は実施例４の変形例２に係るフラッシュメモリを示す図であり、図１６（ａ）は図１４（ａ）のＢ−Ｂ間に相当する断面図であり、図１６（ｂ）は図１４（ａ）のＣ−Ｃ間に相当する断面図である。
符号の説明
１０ 半導体基板
１２ ビットライン
１４ トンネル絶縁膜
１６ 電荷蓄積層
１８ トップ絶縁膜
２０ ＯＮＯ膜
２２ ワードライン
２４ 層間絶縁膜
２６ コンタクトホール
２８ コンタクトプラグ
３０ 第２絶縁膜
３２ 第１絶縁膜
３４ ゲート電極
３６ 第１導電層
３８ 第２導電層
４０ マスク層
４２ 配線層
４４ 保護膜
４６ 第３絶縁膜
４８ 第４絶縁膜

Claims (11)

  1. 半導体基板内を延伸して設けられたビットラインと、
    前記半導体基板上に設けられた電荷蓄積層と、
    前記電荷蓄積層上方に設けられ、前記ビットラインに交差して延伸するワードラインと、
    前記ワードライン下であって、前記ビットライン間の前記電荷蓄積層上に設けられたゲート電極と、
    前記ビットライン上に設けられ、前記ビットライン延伸方向に延伸する第１絶縁膜と、
    前記第１絶縁膜の側面に接して設けられ、前記第１絶縁膜と異なる材料からなる第２絶縁膜と、
    前記第１絶縁膜および前記第２絶縁膜上に設けられ、前記第２絶縁膜と異なる材料からなる層間絶縁膜と、
    前記第１絶縁膜および前記層間絶縁膜を貫通し、前記第２絶縁膜に挟まれて設けられ、前記ビットラインに接続するコンタクトプラグと、を具備し、
    前記第２絶縁膜は、前記ビットライン上に前記ビットライン延伸方向に延伸して設けられていることを特徴とする半導体装置。
  2. 前記第２絶縁膜はＵ字型の断面形状をしており、
    前記第１絶縁膜は、前記Ｕ字型の断面形状をした第２絶縁膜に埋め込まれるように設けられ、
    前記コンタクトプラグは、前記Ｕ字型の断面形状をした第２絶縁膜の底面を貫通するように設けられていることを特徴とする請求項１記載の半導体装置。
  3. 前記第２絶縁膜の側面は、前記ビットラインの側面の上方に配置されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ゲート電極の上面と前記第１絶縁膜の上面と前記第２絶縁膜の上面とは平坦であることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
  5. 前記第１絶縁膜および前記層間絶縁膜は酸化シリコン膜からなり、前記第２絶縁膜は窒化シリコン膜からなることを特徴とする請求項１から４のいずれか一項記載の半導体装置。
  6. 半導体基板上に電荷蓄積層を形成する工程と、
    前記電荷蓄積層上に延伸する第１導電層を形成する工程と、
    前記第１導電層をマスクに、前記半導体基板内にビットラインを形成する工程と、
    前記第１導電層間に埋め込まれるように第１絶縁膜を形成する工程と、
    前記第１導電層および前記第１絶縁膜上に第２導電層を形成する工程と、
    前記第２導電層上に形成された、前記ビットラインに交差して延伸するマスク層をマスクに、前記第２導電層をエッチングしてワードラインを形成する工程と、
    前記マスク層をマスクに、前記第１導電層をエッチングしてゲート電極を形成する工程と、
    前記第１絶縁膜の側面に接するように、前記第１絶縁膜と異なる材料からなる第２絶縁膜を形成する工程と、
    前記第１絶縁膜および前記第２絶縁膜上に、前記第２絶縁膜と異なる材料からなる層間絶縁膜を形成する工程と、
    前記層間絶縁膜および前記第１絶縁膜を貫通し、前記第２絶縁膜に挟まれたコンタクトホールを形成する工程と、
    前記コンタクトホールに埋め込まれるように、前記ビットラインに接続するコンタクトプラグを形成する工程とを有し、
    前記第２絶縁膜は、前記ビットライン上に前記ビットライン延伸方向に延伸して設けられていることを特徴とする半導体装置の製造方法。
  7. 前記第２絶縁膜は、前記コンタクトホールを形成する工程において、前記第１絶縁膜および前記層間絶縁膜よりエッチングがされ難い材料であることを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記第２絶縁膜を形成する工程は、前記第１絶縁膜を形成する工程の前に、前記第１導電層の側面に前記第２絶縁膜を形成する工程を含むことを特徴とする請求項６または７記載の半導体装置の製造方法。
  9. 前記第２絶縁膜を形成する工程は、前記第１導電層間に沿うように、前記第２絶縁膜を形成する工程を含み、
    前記コンタクトホールを形成する工程は、前記第２絶縁膜を貫通するように、前記コンタクトホールを形成する工程を含むことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記ビットラインを形成する工程は、前記第２絶縁膜を形成する工程の後に行うことを特徴とする請求項８または９記載の半導体装置の製造方法。
  11. 前記第１絶縁膜および前記層間絶縁膜は酸化シリコン膜からなり、前記第２絶縁膜は窒化シリコン膜からなることを特徴とする請求項６から１０のいずれか一項記載の半導体装置の製造方法。
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