JP2003332469A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 絶縁層よりなる電荷蓄積層に電荷を蓄積する
ことにより情報を記憶する不揮発性半導体記憶装置にお
いて、実効的なチャネル長が短くてもソース−ドレイン
間の耐圧を確保しうる不揮発性半導体記憶装置及びその
製造方法を提供する。 【解決手段】 表面に溝１６が形成された半導体基板１
０と、溝１６が形成された領域以外の半導体基板１０の
表面部分に形成された不純物拡散領域２４と、溝１６の
底部の半導体基板１０内に形成され、溝１６よりも幅が
狭い不純物拡散領域２６と、少なくとも溝１６の内面に
沿って形成された絶縁層よりなる電荷蓄積層２８と、不
純物拡散領域２４と不純物拡散領域２６との間の電荷蓄
積層２８上に形成された導電層３６とを有する。
ことにより情報を記憶する不揮発性半導体記憶装置にお
いて、実効的なチャネル長が短くてもソース−ドレイン
間の耐圧を確保しうる不揮発性半導体記憶装置及びその
製造方法を提供する。 【解決手段】 表面に溝１６が形成された半導体基板１
０と、溝１６が形成された領域以外の半導体基板１０の
表面部分に形成された不純物拡散領域２４と、溝１６の
底部の半導体基板１０内に形成され、溝１６よりも幅が
狭い不純物拡散領域２６と、少なくとも溝１６の内面に
沿って形成された絶縁層よりなる電荷蓄積層２８と、不
純物拡散領域２４と不純物拡散領域２６との間の電荷蓄
積層２８上に形成された導電層３６とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係り、特に、絶縁層よりなる電荷蓄積層に電荷
を蓄積することにより情報を記憶する不揮発性半導体記
憶装置及びその製造方法に関する。
憶装置に係り、特に、絶縁層よりなる電荷蓄積層に電荷
を蓄積することにより情報を記憶する不揮発性半導体記
憶装置及びその製造方法に関する。
【０００２】
【従来の技術】書き換え可能な不揮発性半導体記憶装置
としては、フローティングゲートに電荷を蓄積すること
により情報を記憶する、ＥＥＰＲＯＭやフラッシュＥＥ
ＰＲＯＭなどの半導体記憶装置が一般に知られている。
これら半導体記憶装置では、ワード線として機能するコ
ントロールゲートの他に、情報を記憶するフローティン
グゲートを必要とするため、メモリセルトランジスタを
構成するためには２層の導電層が必要とされる。
としては、フローティングゲートに電荷を蓄積すること
により情報を記憶する、ＥＥＰＲＯＭやフラッシュＥＥ
ＰＲＯＭなどの半導体記憶装置が一般に知られている。
これら半導体記憶装置では、ワード線として機能するコ
ントロールゲートの他に、情報を記憶するフローティン
グゲートを必要とするため、メモリセルトランジスタを
構成するためには２層の導電層が必要とされる。
【０００３】一方、より簡単な構造で且つ高集積化が容
易な不揮発性半導体記憶装置として、絶縁膜を電荷蓄積
層に用いて単層ゲートによりメモリセルトランジスタを
構成する不揮発性半導体記憶装置が提案されている。
易な不揮発性半導体記憶装置として、絶縁膜を電荷蓄積
層に用いて単層ゲートによりメモリセルトランジスタを
構成する不揮発性半導体記憶装置が提案されている。
【０００４】単層ゲートにより構成される従来の不揮発
性半導体記憶装置について図６２乃至図６５を用いて説
明する。図６２は従来の不揮発性半導体記憶装置を示す
概略断面図、図６３は従来の不揮発性半導体記憶装置に
おける情報の書き込み方法を示す図、図６４は従来の不
揮発性半導体記憶装置における情報の読み出し方法を示
す図、図６５は従来の不揮発性半導体記憶装置における
情報の消去方法を示す図である。
性半導体記憶装置について図６２乃至図６５を用いて説
明する。図６２は従来の不揮発性半導体記憶装置を示す
概略断面図、図６３は従来の不揮発性半導体記憶装置に
おける情報の書き込み方法を示す図、図６４は従来の不
揮発性半導体記憶装置における情報の読み出し方法を示
す図、図６５は従来の不揮発性半導体記憶装置における
情報の消去方法を示す図である。
【０００５】シリコン基板１００内には、ビット線拡散
層１０２及び１０４が形成されている。ビット線拡散層
１０２，１０４が形成されたシリコン基板１００上に
は、ＯＮＯ膜よりなる電荷蓄積層１０６が形成されてい
る。電荷蓄積層１０６上には、ワード線１０８が形成さ
れている。
層１０２及び１０４が形成されている。ビット線拡散層
１０２，１０４が形成されたシリコン基板１００上に
は、ＯＮＯ膜よりなる電荷蓄積層１０６が形成されてい
る。電荷蓄積層１０６上には、ワード線１０８が形成さ
れている。
【０００６】図６２に示す従来の不揮発性半導体記憶装
置において、情報の書き込みは、電荷蓄積層１０６への
電荷の注入により行う。例えばチャネルホットエレクト
ロン注入やアバランシュホットエレクトロン注入により
電子を電荷蓄積層２８中に注入すると、この電子は電荷
蓄積層１０６のシリコン窒化膜中或いはシリコン窒化膜
とシリコン酸化膜との界面にトラップされる（図６
３）。電荷蓄積層１０６に電荷がトラップされた状態
を、例えば情報が書き込まれた状態と定義することがで
きる。なお、ホットエレクトロン注入を用いた書き込み
では、一方のビット線拡散層１０４に例えば＋５Ｖの電
圧を、ワード線１０８に例えば＋１０Ｖの電圧を、それ
ぞれ印加し、他方のビット線拡散層１０２及びシリコン
基板１００の電圧を例えば０Ｖとする。
置において、情報の書き込みは、電荷蓄積層１０６への
電荷の注入により行う。例えばチャネルホットエレクト
ロン注入やアバランシュホットエレクトロン注入により
電子を電荷蓄積層２８中に注入すると、この電子は電荷
蓄積層１０６のシリコン窒化膜中或いはシリコン窒化膜
とシリコン酸化膜との界面にトラップされる（図６
３）。電荷蓄積層１０６に電荷がトラップされた状態
を、例えば情報が書き込まれた状態と定義することがで
きる。なお、ホットエレクトロン注入を用いた書き込み
では、一方のビット線拡散層１０４に例えば＋５Ｖの電
圧を、ワード線１０８に例えば＋１０Ｖの電圧を、それ
ぞれ印加し、他方のビット線拡散層１０２及びシリコン
基板１００の電圧を例えば０Ｖとする。
【０００７】情報の読み出しは、ワード線１０８、ビッ
ト線拡散層１０２，１０４に所定の電圧を印加した際
に、ビット線拡散層１０２，１０４間に電流が流れるか
否かにより、書き込まれている情報を判断する。電荷蓄
積層１０６に電荷がトラップされていない場合、通常の
ＭＯＳトランジスタと同様に、ワード線１０８及びビッ
ト線拡散層１０２，１０４の一方に電圧を印加すること
により、ビット線拡散層１０２，１０４間のシリコン基
板１００表面側にチャネルが形成され、電流が流れる
（データ”１”）（図６４（ａ））。しかしながら、電
荷蓄積層１０６に電荷がトラップされていると、電荷の
トラップ領域近傍でチャネルが切断され、ビット線拡散
層１０２，１０４間に電流が流れなくなる（データ”
０”）（図６４（ｂ））。したがって、ビット線拡散層
１０２，１０４間に電流が流れるか否かを検査すること
により、書き込まれている情報を読み出すことができ
る。
ト線拡散層１０２，１０４に所定の電圧を印加した際
に、ビット線拡散層１０２，１０４間に電流が流れるか
否かにより、書き込まれている情報を判断する。電荷蓄
積層１０６に電荷がトラップされていない場合、通常の
ＭＯＳトランジスタと同様に、ワード線１０８及びビッ
ト線拡散層１０２，１０４の一方に電圧を印加すること
により、ビット線拡散層１０２，１０４間のシリコン基
板１００表面側にチャネルが形成され、電流が流れる
（データ”１”）（図６４（ａ））。しかしながら、電
荷蓄積層１０６に電荷がトラップされていると、電荷の
トラップ領域近傍でチャネルが切断され、ビット線拡散
層１０２，１０４間に電流が流れなくなる（データ”
０”）（図６４（ｂ））。したがって、ビット線拡散層
１０２，１０４間に電流が流れるか否かを検査すること
により、書き込まれている情報を読み出すことができ
る。
【０００８】情報の消去は、バンド間トンネリングによ
るホール注入により、電荷蓄積層１０６にホールを注入
することにより行う。具体的には、ビット線拡散層１０
２，１０４とワード線１０８との間に所定の電圧を印加
し、ビット線拡散層１０２，１０４から電荷蓄積層１０
６にホールを注入することにより、電荷蓄積層１０６に
トラップされていた電子による負電荷をホールによる正
電荷によって打ち消す（図６５）。例えば、ビット線拡
散層１０４に＋７Ｖの電圧を、ワード線１０８に−７Ｖ
の電圧を、それぞれ印加することにより、ホールがビッ
ト線拡散層１０４から電荷蓄積層１０６に注入され、記
憶されている情報が消去することができる。
るホール注入により、電荷蓄積層１０６にホールを注入
することにより行う。具体的には、ビット線拡散層１０
２，１０４とワード線１０８との間に所定の電圧を印加
し、ビット線拡散層１０２，１０４から電荷蓄積層１０
６にホールを注入することにより、電荷蓄積層１０６に
トラップされていた電子による負電荷をホールによる正
電荷によって打ち消す（図６５）。例えば、ビット線拡
散層１０４に＋７Ｖの電圧を、ワード線１０８に−７Ｖ
の電圧を、それぞれ印加することにより、ホールがビッ
ト線拡散層１０４から電荷蓄積層１０６に注入され、記
憶されている情報が消去することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、チャネ
ルホットキャリア注入により情報の書き込みを行う上記
従来の不揮発性半導体記憶装置では、スケーリングが進
みビット線拡散層１０２−ビット線拡散層１０４間の間
隔が狭くなると、パンチスルーにより十分な耐圧を確保
することができなかった。このため、図６２に示す構造
では、ビット線拡散層１０２とビット線拡散層１０４と
の間隔は０．１〜０．０７μｍが限界であるといわれて
おり、素子の更なる微細化を図ることが困難であった。
ルホットキャリア注入により情報の書き込みを行う上記
従来の不揮発性半導体記憶装置では、スケーリングが進
みビット線拡散層１０２−ビット線拡散層１０４間の間
隔が狭くなると、パンチスルーにより十分な耐圧を確保
することができなかった。このため、図６２に示す構造
では、ビット線拡散層１０２とビット線拡散層１０４と
の間隔は０．１〜０．０７μｍが限界であるといわれて
おり、素子の更なる微細化を図ることが困難であった。
【００１０】一方、特開２００１−７７２１９号公報に
は、図６６に示すように、シリコン基板１００にトレン
チ１１０を設け、トレンチ１１０間のシリコン基板１０
０の表面側に一方のビット線拡散層１０２を、トレンチ
１１０の底部に他方のビット線拡散層１０４を、それぞ
れ形成した不揮発性半導体記憶装置が開示されている。
この不揮発性半導体記憶装置ではトレンチ１１０の側壁
部分にチャネルを形成するため、平面的にチャネルを形
成する図６２に示す不揮発性半導体記憶装置と比較して
高集積化が容易である。しかしながら、トレンチ１１０
を深くしてチャネル長を確保する場合、アスペクト比の
高いトレンチ１１０を形成する必要性が生じる。また、
アスペクト比の大きいトレンチ１１０では、トレンチ１
１０内へのワード線１０８の埋め込みやパターニングが
困難である。このため、製造が困難になることが想定さ
れる。
は、図６６に示すように、シリコン基板１００にトレン
チ１１０を設け、トレンチ１１０間のシリコン基板１０
０の表面側に一方のビット線拡散層１０２を、トレンチ
１１０の底部に他方のビット線拡散層１０４を、それぞ
れ形成した不揮発性半導体記憶装置が開示されている。
この不揮発性半導体記憶装置ではトレンチ１１０の側壁
部分にチャネルを形成するため、平面的にチャネルを形
成する図６２に示す不揮発性半導体記憶装置と比較して
高集積化が容易である。しかしながら、トレンチ１１０
を深くしてチャネル長を確保する場合、アスペクト比の
高いトレンチ１１０を形成する必要性が生じる。また、
アスペクト比の大きいトレンチ１１０では、トレンチ１
１０内へのワード線１０８の埋め込みやパターニングが
困難である。このため、製造が困難になることが想定さ
れる。
【００１１】本発明の目的は、絶縁層よりなる電荷蓄積
層に電荷を蓄積することにより情報を記憶する不揮発性
半導体記憶装置において、実効的なチャネル長が短くて
もビット線拡散層（ソース−ドレイン）間の耐圧を確保
しうる不揮発性半導体記憶装置及びその製造方法を提供
することにある。
層に電荷を蓄積することにより情報を記憶する不揮発性
半導体記憶装置において、実効的なチャネル長が短くて
もビット線拡散層（ソース−ドレイン）間の耐圧を確保
しうる不揮発性半導体記憶装置及びその製造方法を提供
することにある。
【００１２】
【課題を解決するための手段】上記目的は、表面に溝が
形成された第１導電型の半導体基板と、前記溝が形成さ
れた領域以外の前記半導体基板の表面部分に形成された
第２導電型の第１の不純物拡散領域と、前記溝の底部の
前記半導体基板内に形成され、前記溝よりも幅が狭い前
記第２導電型の第２の不純物拡散領域と、少なくとも前
記溝の内面に沿って形成された絶縁層よりなる電荷蓄積
層と、前記第１の不純物拡散領域と前記第２の不純物拡
散領域との間の前記電荷蓄積層上に形成された導電層と
を有することを特徴とする不揮発性半導体記憶装置によ
って達成される。
形成された第１導電型の半導体基板と、前記溝が形成さ
れた領域以外の前記半導体基板の表面部分に形成された
第２導電型の第１の不純物拡散領域と、前記溝の底部の
前記半導体基板内に形成され、前記溝よりも幅が狭い前
記第２導電型の第２の不純物拡散領域と、少なくとも前
記溝の内面に沿って形成された絶縁層よりなる電荷蓄積
層と、前記第１の不純物拡散領域と前記第２の不純物拡
散領域との間の前記電荷蓄積層上に形成された導電層と
を有することを特徴とする不揮発性半導体記憶装置によ
って達成される。
【００１３】また、上記目的は、第１導電型の半導体基
板に溝を形成する工程と、前記溝が形成された前記半導
体基板に第２導電型の不純物を導入し、前記溝が形成さ
れた領域以外の前記半導体基板の表面部分に第２導電型
の第１の不純物拡散領域を、前記溝の底部の前記半導体
基板内に前記溝よりも幅が狭い前記第２導電型の第２の
不純物拡散領域をそれぞれ独立して形成する工程と、少
なくとも前記溝の内面に沿うように絶縁層よりなる電荷
蓄積層を形成する工程と、前記第１の不純物拡散領域と
前記第２の不純物拡散領域との間の前記電荷蓄積層上に
導電層を形成する工程とを有することを特徴とする不揮
発性半導体記憶装置の製造方法によっても達成される。
板に溝を形成する工程と、前記溝が形成された前記半導
体基板に第２導電型の不純物を導入し、前記溝が形成さ
れた領域以外の前記半導体基板の表面部分に第２導電型
の第１の不純物拡散領域を、前記溝の底部の前記半導体
基板内に前記溝よりも幅が狭い前記第２導電型の第２の
不純物拡散領域をそれぞれ独立して形成する工程と、少
なくとも前記溝の内面に沿うように絶縁層よりなる電荷
蓄積層を形成する工程と、前記第１の不純物拡散領域と
前記第２の不純物拡散領域との間の前記電荷蓄積層上に
導電層を形成する工程とを有することを特徴とする不揮
発性半導体記憶装置の製造方法によっても達成される。
【００１４】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による不揮発性半導体記憶装置及びその製造方法
について図１乃至図２３を用いて説明する。
施形態による不揮発性半導体記憶装置及びその製造方法
について図１乃至図２３を用いて説明する。
【００１５】図１は本実施形態による不揮発性半導体記
憶装置の構造を示す平面図、図２は本実施形態による不
揮発性半導体記憶装置の構造を示す概略断面図、図３は
本実施形態による不揮発性半導体記憶装置の構造を示す
回路図、図４及び図５は本実施形態による不揮発性半導
体記憶装置について書き込み時の電界強度分布をＴＣＡ
Ｄによりシミュレートした結果を示す図、図６及び図７
は本実施形態による不揮発性半導体記憶装置について書
き込み時に衝突イオン化により発生したキャリアの分布
をＴＣＡＤによりシミュレートした結果を示す図、図
８，図１０，図１２，図１４，図１６，図１９及び図２
２は本実施形態による不揮発性半導体記憶装置の製造方
法を示す平面図、図９，図１１，図１３，図１５，図１
７，図１８，図２０，図２１及び図２３は本実施形態に
よる不揮発性半導体記憶装置の製造方法を示す工程断面
図である。
憶装置の構造を示す平面図、図２は本実施形態による不
揮発性半導体記憶装置の構造を示す概略断面図、図３は
本実施形態による不揮発性半導体記憶装置の構造を示す
回路図、図４及び図５は本実施形態による不揮発性半導
体記憶装置について書き込み時の電界強度分布をＴＣＡ
Ｄによりシミュレートした結果を示す図、図６及び図７
は本実施形態による不揮発性半導体記憶装置について書
き込み時に衝突イオン化により発生したキャリアの分布
をＴＣＡＤによりシミュレートした結果を示す図、図
８，図１０，図１２，図１４，図１６，図１９及び図２
２は本実施形態による不揮発性半導体記憶装置の製造方
法を示す平面図、図９，図１１，図１３，図１５，図１
７，図１８，図２０，図２１及び図２３は本実施形態に
よる不揮発性半導体記憶装置の製造方法を示す工程断面
図である。
【００１６】はじめに、本実施形態による不揮発性半導
体記憶装置の構造について図１乃至３を用いて説明す
る。なお、図２（ａ）は図１のＡ−Ａ′線断面に沿った
概略断面図を、図２（ｂ）は図１のＢ−Ｂ′線断面に沿
った概略断面図を、それぞれ示している。
体記憶装置の構造について図１乃至３を用いて説明す
る。なお、図２（ａ）は図１のＡ−Ａ′線断面に沿った
概略断面図を、図２（ｂ）は図１のＢ−Ｂ′線断面に沿
った概略断面図を、それぞれ示している。
【００１７】シリコン基板１０には、複数のトレンチ１
６が形成されている。トレンチ１６は、図１に示すよう
に、一方向に延在するストライプ状に形成されている。
隣接するトレンチ１６間の領域のシリコン基板１０表面
には、ビット線拡散層２４が形成されている。トレンチ
１６の底には、角部から所定距離だけオフセットして設
けられたビット線拡散層２６が形成されている。すなわ
ち、ビット線拡散層２６の幅は、オフセット分だけトレ
ンチ１６の幅よりも狭くなっている。
６が形成されている。トレンチ１６は、図１に示すよう
に、一方向に延在するストライプ状に形成されている。
隣接するトレンチ１６間の領域のシリコン基板１０表面
には、ビット線拡散層２４が形成されている。トレンチ
１６の底には、角部から所定距離だけオフセットして設
けられたビット線拡散層２６が形成されている。すなわ
ち、ビット線拡散層２６の幅は、オフセット分だけトレ
ンチ１６の幅よりも狭くなっている。
【００１８】トレンチ１６が形成されたシリコン基板１
０の表面には、ＯＮＯ膜よりなる電荷蓄積層２８が形成
されている。電荷蓄積層２８上には、トレンチ１６の延
在方向と交差する方向に延在するワード線３６が形成さ
れている。
０の表面には、ＯＮＯ膜よりなる電荷蓄積層２８が形成
されている。電荷蓄積層２８上には、トレンチ１６の延
在方向と交差する方向に延在するワード線３６が形成さ
れている。
【００１９】ワード線３６間の領域のビット線拡散層２
４とビット線拡散層２６との間には、図２（ｂ）に示す
ように、この領域にチャネルが形成されるのを防止する
ためのチャネルカット拡散層４０が形成されている。ま
た、ワード線３６間の領域のトレンチ１６の側壁部分に
は、側壁絶縁膜４２が形成されている。
４とビット線拡散層２６との間には、図２（ｂ）に示す
ように、この領域にチャネルが形成されるのを防止する
ためのチャネルカット拡散層４０が形成されている。ま
た、ワード線３６間の領域のトレンチ１６の側壁部分に
は、側壁絶縁膜４２が形成されている。
【００２０】こうして、シリコン基板１０上には、ビッ
ト線拡散層２４、２６のいずれか一方をソース拡散層、
他方をドレイン拡散層とし、ワード線３６をゲート電極
とする複数のメモリセルトランジスタが形成されてい
る。
ト線拡散層２４、２６のいずれか一方をソース拡散層、
他方をドレイン拡散層とし、ワード線３６をゲート電極
とする複数のメモリセルトランジスタが形成されてい
る。
【００２１】図１及び図２に示す不揮発性半導体記憶装
置の回路図を描くと図３に示すようになる。すなわち、
複数のビット線ＢＬ及びワード線ＷＬが互いに交差する
ように配され、ワード線ＷＬにゲート電極Ｇが、ソース
電極Ｓ及びドレイン電極Ｄがビット線ＢＬにそれぞれ接
続された複数のメモリセルトランジスタＭＣを有するＮ
ＯＲ型のメモリセルアレイが構成されている。
置の回路図を描くと図３に示すようになる。すなわち、
複数のビット線ＢＬ及びワード線ＷＬが互いに交差する
ように配され、ワード線ＷＬにゲート電極Ｇが、ソース
電極Ｓ及びドレイン電極Ｄがビット線ＢＬにそれぞれ接
続された複数のメモリセルトランジスタＭＣを有するＮ
ＯＲ型のメモリセルアレイが構成されている。
【００２２】次に、本実施形態による不揮発性半導体記
憶装置の動作について図１乃至図７を用いて説明する。
憶装置の動作について図１乃至図７を用いて説明する。
【００２３】情報の書き込みは、電荷蓄積層２８への電
荷の注入により行う。例えばチャネルホットエレクトロ
ン注入やアバランシュホットエレクトロン注入により電
子を電荷蓄積層２８中に注入すると、この電子は電荷蓄
積層２８のシリコン窒化膜中或いはシリコン窒化膜とシ
リコン酸化膜との界面にトラップされる。電荷蓄積層２
８に電荷がトラップされた状態を、例えば情報が書き込
まれた状態と定義することができる。なお、ホットエレ
クトロン注入を用いた書き込みでは、一方のビット線拡
散層に例えば＋５Ｖの電圧を、ワード線に例えば＋１０
Ｖの電圧を、それぞれ印加し、他方のビット線拡散層及
び基板（ウェル）の電圧を例えば０Ｖとする。
荷の注入により行う。例えばチャネルホットエレクトロ
ン注入やアバランシュホットエレクトロン注入により電
子を電荷蓄積層２８中に注入すると、この電子は電荷蓄
積層２８のシリコン窒化膜中或いはシリコン窒化膜とシ
リコン酸化膜との界面にトラップされる。電荷蓄積層２
８に電荷がトラップされた状態を、例えば情報が書き込
まれた状態と定義することができる。なお、ホットエレ
クトロン注入を用いた書き込みでは、一方のビット線拡
散層に例えば＋５Ｖの電圧を、ワード線に例えば＋１０
Ｖの電圧を、それぞれ印加し、他方のビット線拡散層及
び基板（ウェル）の電圧を例えば０Ｖとする。
【００２４】図４及び図５は、本実施形態による不揮発
性半導体記憶装置について、書き込み状態における電界
強度分布をＴＣＡＤによりシミュレートした結果を示し
ている。図４は基板表面側のビット線拡散層に電圧を印
加した場合、図５はトレンチ底側のビット線拡散層に電
圧を印加した場合である。各図において、（ａ）はメモ
リセル領域にウェルを形成しない場合を、（ｂ）はメモ
リセル領域にウェルを形成した場合を、それぞれ示して
いる。
性半導体記憶装置について、書き込み状態における電界
強度分布をＴＣＡＤによりシミュレートした結果を示し
ている。図４は基板表面側のビット線拡散層に電圧を印
加した場合、図５はトレンチ底側のビット線拡散層に電
圧を印加した場合である。各図において、（ａ）はメモ
リセル領域にウェルを形成しない場合を、（ｂ）はメモ
リセル領域にウェルを形成した場合を、それぞれ示して
いる。
【００２５】図示するように、ビット線拡散層を基板表
面側及びトレンチ底側に設け、トレンチ底側のビット線
拡散層をトレンチの角部からオフセットさせることによ
り、ビット線拡散層間の電界分布にワード線からの電界
を強く影響させることができる（図中、丸印を付した領
域）。すなわち、トレンチの角部において電界強度が高
くなり、ドレイン（基板表面側のビット線拡散層）から
の空乏層の延びを抑制することができる。この結果、ビ
ット線拡散層間のパンチスルーを抑制することができ
る。ビット線拡散層間のパンチスルーを抑制するうえ
で、トレンチ底側のビット線拡散層をトレンチの角部か
らオフセットさせることは極めて効果的である。
面側及びトレンチ底側に設け、トレンチ底側のビット線
拡散層をトレンチの角部からオフセットさせることによ
り、ビット線拡散層間の電界分布にワード線からの電界
を強く影響させることができる（図中、丸印を付した領
域）。すなわち、トレンチの角部において電界強度が高
くなり、ドレイン（基板表面側のビット線拡散層）から
の空乏層の延びを抑制することができる。この結果、ビ
ット線拡散層間のパンチスルーを抑制することができ
る。ビット線拡散層間のパンチスルーを抑制するうえ
で、トレンチ底側のビット線拡散層をトレンチの角部か
らオフセットさせることは極めて効果的である。
【００２６】ウェルを形成する場合としない場合とを比
較すると、濃度差が大きい分ウェルを形成する場合の方
が電界強度が強くなるが、電界分布にはいずれも同様の
傾向が見られる。
較すると、濃度差が大きい分ウェルを形成する場合の方
が電界強度が強くなるが、電界分布にはいずれも同様の
傾向が見られる。
【００２７】図６及び図７は、本実施形態による不揮発
性半導体記憶装置について、書き込み状態における衝突
イオン化により発生したキャリアの分布をＴＣＡＤによ
りシミュレートした結果を示している。図６は基板表面
側のビット線拡散層に電圧を印加した場合、図７はトレ
ンチ底側のビット線拡散層に電圧を印加した場合であ
る。各図において、（ａ）はメモリセル領域にウェルを
形成しない場合を、（ｂ）はメモリセル領域にウェルを
形成した場合を、それぞれ示している。
性半導体記憶装置について、書き込み状態における衝突
イオン化により発生したキャリアの分布をＴＣＡＤによ
りシミュレートした結果を示している。図６は基板表面
側のビット線拡散層に電圧を印加した場合、図７はトレ
ンチ底側のビット線拡散層に電圧を印加した場合であ
る。各図において、（ａ）はメモリセル領域にウェルを
形成しない場合を、（ｂ）はメモリセル領域にウェルを
形成した場合を、それぞれ示している。
【００２８】基板表面側のビット線拡散層に電圧を印加
した場合、図６に示すように、衝突イオン化は、基板表
面側のビット線拡散層近傍のチャネル領域端部において
多く発生する（図中、丸印を付した領域）。すなわち、
この領域において書き込み効率が最も高くなる。ウェル
を形成する場合としない場合とを比較すると、ウェルを
形成した場合の方が衝突イオン化の発生率の高い領域が
狭くなっており、ウェルを形成した場合の方が分布を狭
くできるものと考えられる。
した場合、図６に示すように、衝突イオン化は、基板表
面側のビット線拡散層近傍のチャネル領域端部において
多く発生する（図中、丸印を付した領域）。すなわち、
この領域において書き込み効率が最も高くなる。ウェル
を形成する場合としない場合とを比較すると、ウェルを
形成した場合の方が衝突イオン化の発生率の高い領域が
狭くなっており、ウェルを形成した場合の方が分布を狭
くできるものと考えられる。
【００２９】一方、トレンチ底側のビット線拡散層に電
圧を印加した場合、図７に示すように、衝突イオン化
は、トレンチ底側のビット線拡散層近傍のチャネル領域
端部において多く発生する。すなわち、この領域におい
て書き込み効率が最も高くなる。ウェルを形成する場合
としない場合とを比較すると、ウェルを形成した場合の
方が衝突イオン化の発生率の高い領域が狭くなってお
り、ウェルを形成した場合の方が分布を狭くできるもの
と考えられる。
圧を印加した場合、図７に示すように、衝突イオン化
は、トレンチ底側のビット線拡散層近傍のチャネル領域
端部において多く発生する。すなわち、この領域におい
て書き込み効率が最も高くなる。ウェルを形成する場合
としない場合とを比較すると、ウェルを形成した場合の
方が衝突イオン化の発生率の高い領域が狭くなってお
り、ウェルを形成した場合の方が分布を狭くできるもの
と考えられる。
【００３０】このように、本実施形態による不揮発性半
導体記憶装置によれば、ビット線拡散層間のパンチスル
ーを効果的に防止することができ、書き込みを効率よく
行うことができる。また、基板表面側のビット線拡散層
に電圧を印加した場合とトレンチ底側のビット線拡散層
に電圧を印加した場合とで、電荷蓄積層の異なる領域に
電荷を注入することができ、１つのトランジスタで構成
される１つのメモリセル毎に２ビットの情報を記憶する
ことができる。
導体記憶装置によれば、ビット線拡散層間のパンチスル
ーを効果的に防止することができ、書き込みを効率よく
行うことができる。また、基板表面側のビット線拡散層
に電圧を印加した場合とトレンチ底側のビット線拡散層
に電圧を印加した場合とで、電荷蓄積層の異なる領域に
電荷を注入することができ、１つのトランジスタで構成
される１つのメモリセル毎に２ビットの情報を記憶する
ことができる。
【００３１】情報の読み出しは、ワード線３６、ビット
線拡散層２４，２６に所定の電圧を印加した際に、ビッ
ト線拡散層２４，２６間に電流が流れるか否かにより、
書き込まれている情報を判断する。
線拡散層２４，２６に所定の電圧を印加した際に、ビッ
ト線拡散層２４，２６間に電流が流れるか否かにより、
書き込まれている情報を判断する。
【００３２】電荷蓄積層２８に電荷がトラップされてい
ない場合、通常のＭＯＳトランジスタと同様に、ワード
線３６及びビット線拡散層２４，２６の一方に電圧を印
加することにより、ビット線拡散層２４，２６間のシリ
コン基板１０表面側にチャネルが形成され、電流が流れ
る（データ”１”）。しかしながら、電荷蓄積層２８に
電荷がトラップされていると、電荷のトラップ領域近傍
でチャネルが切断され、ビット線拡散層２４，２６間に
電流が流れなくなる（データ”０”）。したがって、ビ
ット線拡散層２４，２６間に電流が流れるか否かを検査
することにより、書き込まれている情報を読み出すこと
ができる。
ない場合、通常のＭＯＳトランジスタと同様に、ワード
線３６及びビット線拡散層２４，２６の一方に電圧を印
加することにより、ビット線拡散層２４，２６間のシリ
コン基板１０表面側にチャネルが形成され、電流が流れ
る（データ”１”）。しかしながら、電荷蓄積層２８に
電荷がトラップされていると、電荷のトラップ領域近傍
でチャネルが切断され、ビット線拡散層２４，２６間に
電流が流れなくなる（データ”０”）。したがって、ビ
ット線拡散層２４，２６間に電流が流れるか否かを検査
することにより、書き込まれている情報を読み出すこと
ができる。
【００３３】情報の消去は、バンド間トンネリングによ
るホール注入により、電荷蓄積層にホールを注入するこ
とにより行う。具体的には、電荷が蓄積されている側の
ビット線拡散層とワード線との間に所定の電圧を印加
し、ビット線拡散層から電荷蓄積層にホールを注入する
ことにより、電荷蓄積層にトラップされていた電子によ
る負電荷をホールによる正電荷によって打ち消す。例え
ば、ビット線拡散層に＋７Ｖの電圧を、ワード線に−７
Ｖの電圧を、それぞれ印加することにより、ホールがビ
ット線拡散層から電荷蓄積層に注入され、記憶されてい
る情報が消去される。
るホール注入により、電荷蓄積層にホールを注入するこ
とにより行う。具体的には、電荷が蓄積されている側の
ビット線拡散層とワード線との間に所定の電圧を印加
し、ビット線拡散層から電荷蓄積層にホールを注入する
ことにより、電荷蓄積層にトラップされていた電子によ
る負電荷をホールによる正電荷によって打ち消す。例え
ば、ビット線拡散層に＋７Ｖの電圧を、ワード線に−７
Ｖの電圧を、それぞれ印加することにより、ホールがビ
ット線拡散層から電荷蓄積層に注入され、記憶されてい
る情報が消去される。
【００３４】なお、ビット線拡散層２４，２６に同時に
電圧を印加することにより、ビット線拡散層２４側の電
荷蓄積層に蓄えられていた情報及びビット線拡散層２６
側の電荷蓄積層に蓄えられていた情報を一括消去するよ
うにしてもよい。また、消去には、アバランシュホット
ホール注入やＦＮトンネリングによる消去法を用いるこ
ともできる。
電圧を印加することにより、ビット線拡散層２４側の電
荷蓄積層に蓄えられていた情報及びビット線拡散層２６
側の電荷蓄積層に蓄えられていた情報を一括消去するよ
うにしてもよい。また、消去には、アバランシュホット
ホール注入やＦＮトンネリングによる消去法を用いるこ
ともできる。
【００３５】次に、本実施形態による不揮発性半導体記
憶装置の製造方法について図８乃至図２３を用いて説明
する。
憶装置の製造方法について図８乃至図２３を用いて説明
する。
【００３６】まず、Ｐ型のシリコン基板１０上に、例え
ば９００〜９５０℃の熱酸化により、膜厚１０〜２０ｎ
ｍのシリコン酸化膜１２を形成する。
ば９００〜９５０℃の熱酸化により、膜厚１０〜２０ｎ
ｍのシリコン酸化膜１２を形成する。
【００３７】次いでシリコン酸化膜１２上に、例えばＣ
ＶＤ法により、例えば膜厚１００〜１５０ｎｍのシリコ
ン窒化膜１４を堆積する。
ＶＤ法により、例えば膜厚１００〜１５０ｎｍのシリコ
ン窒化膜１４を堆積する。
【００３８】次いで、フォトリソグラフィー及び異方性
エッチングにより、シリコン窒化膜１４、シリコン酸化
膜１２及びシリコン基板１０をエッチングし、シリコン
窒化膜１４及びシリコン酸化膜１２をパターニングする
とともに、シリコン基板１０内に深さが例えば５０〜３
００ｎｍ程度のトレンチ１６を形成する（図９（ａ），
（ｂ））。トレンチ１６は、図８に示すように、紙面縦
方向に伸びるストライプ状に形成する。
エッチングにより、シリコン窒化膜１４、シリコン酸化
膜１２及びシリコン基板１０をエッチングし、シリコン
窒化膜１４及びシリコン酸化膜１２をパターニングする
とともに、シリコン基板１０内に深さが例えば５０〜３
００ｎｍ程度のトレンチ１６を形成する（図９（ａ），
（ｂ））。トレンチ１６は、図８に示すように、紙面縦
方向に伸びるストライプ状に形成する。
【００３９】この際、シリコン基板１０のエッチングに
は、例えばＨＢｒ／Ｃｌ2／ＣＦ4／Ｏ2の混合ガスを用
い、エッチングの完了前にＨＢｒとＣｌ2の流量を下げ
てＯ2流量を上げるようにすることが望ましい。このよ
うにすることで、トレンチ１６底の角部に丸みを付ける
ことができ、角部における電界集中を緩和することがで
きる。
は、例えばＨＢｒ／Ｃｌ2／ＣＦ4／Ｏ2の混合ガスを用
い、エッチングの完了前にＨＢｒとＣｌ2の流量を下げ
てＯ2流量を上げるようにすることが望ましい。このよ
うにすることで、トレンチ１６底の角部に丸みを付ける
ことができ、角部における電界集中を緩和することがで
きる。
【００４０】なお、トレンチ１６は、周辺回路の素子分
離のためのトレンチ（図示せず）と同時に形成するよう
にしてもよい。周辺回路のトレンチとトレンチ１６との
深さを変えるときには、例えばアスペクトの差を利用す
ることができる。リソグラフィー及び異方性エッチング
を繰り返し行い、トレンチ１６と、周辺回路のトレンチ
とを別々に形成するようにしてもよい。但し、トレンチ
１６を先に形成する場合には素子分離用のトレンチを埋
め込むための絶縁膜がトレンチ１６内にも堆積されるた
め、この絶縁膜を除去する必要がある。
離のためのトレンチ（図示せず）と同時に形成するよう
にしてもよい。周辺回路のトレンチとトレンチ１６との
深さを変えるときには、例えばアスペクトの差を利用す
ることができる。リソグラフィー及び異方性エッチング
を繰り返し行い、トレンチ１６と、周辺回路のトレンチ
とを別々に形成するようにしてもよい。但し、トレンチ
１６を先に形成する場合には素子分離用のトレンチを埋
め込むための絶縁膜がトレンチ１６内にも堆積されるた
め、この絶縁膜を除去する必要がある。
【００４１】また、シリコン基板１０中にＰウェルを形
成し、その中にトレンチ１６等を形成するようにしても
よい。Ｐウェルを形成することにより、トレンチ底部の
Ｎ+拡散層とのジャンクションプロファイルを適正化す
ることができる。Ｐウェルは、例えば、加速エネルギー
７０〜１５０ｋｅＶ、ドーズ量１×１０13〜３×１０ 13
ｃｍ-2としてボロンイオンをイオン注入することにより
形成することができる。
成し、その中にトレンチ１６等を形成するようにしても
よい。Ｐウェルを形成することにより、トレンチ底部の
Ｎ+拡散層とのジャンクションプロファイルを適正化す
ることができる。Ｐウェルは、例えば、加速エネルギー
７０〜１５０ｋｅＶ、ドーズ量１×１０13〜３×１０ 13
ｃｍ-2としてボロンイオンをイオン注入することにより
形成することができる。
【００４２】次いで、例えば８００〜９００℃の熱酸化
により、トレンチ１６内に、例えば膜厚５〜２０ｎｍの
シリコン酸化膜１８を形成する。
により、トレンチ１６内に、例えば膜厚５〜２０ｎｍの
シリコン酸化膜１８を形成する。
【００４３】次いで、例えばボイルしたリン酸を用いた
ウェットエッチングにより、シリコン窒化膜１４を除去
する。
ウェットエッチングにより、シリコン窒化膜１４を除去
する。
【００４４】次いで、全面に、例えばＣＶＤ法により例
えば膜厚５０〜１５０ｎｍのシリコン窒化膜を堆積し、
異方性エッチングによりこのシリコン窒化膜をエッチバ
ックし、トレンチ１６の側壁部分にシリコン窒化膜より
なる側壁絶縁膜２０を形成する（図１０、図１１
（ａ），（ｂ））。
えば膜厚５０〜１５０ｎｍのシリコン窒化膜を堆積し、
異方性エッチングによりこのシリコン窒化膜をエッチバ
ックし、トレンチ１６の側壁部分にシリコン窒化膜より
なる側壁絶縁膜２０を形成する（図１０、図１１
（ａ），（ｂ））。
【００４５】なお、シリコン窒化膜１４及びシリコン酸
化膜１２を除去した後に、シリコン酸化膜１８を形成す
るようにしてもよい。このようにすることで、トレンチ
１６底部のシリコン酸化膜の厚さと、シリコン基板１０
の表面上のシリコン酸化膜の厚さとを等しくすることが
できる。
化膜１２を除去した後に、シリコン酸化膜１８を形成す
るようにしてもよい。このようにすることで、トレンチ
１６底部のシリコン酸化膜の厚さと、シリコン基板１０
の表面上のシリコン酸化膜の厚さとを等しくすることが
できる。
【００４６】次いで、フォトリソグラフィーにより、メ
モリセル領域を露出するフォトレジスト膜２２を形成す
る。
モリセル領域を露出するフォトレジスト膜２２を形成す
る。
【００４７】次いで、フォトレジスト膜２２をマスクと
して、例えば砒素イオン（Ａｓ+）を、加速エネルギー
を３０〜８０ｋｅＶ、基板法線方向に対する傾斜角（チ
ルト角）を０度、ドーズ量を１×１０15〜３×１０15ｃ
ｍ-2としてイオン注入し、隣接するトレンチ１６間の領
域のシリコン基板１０の表面にビット線拡散層２４を、
トレンチ１６の底部に角部から側壁絶縁膜２０の厚さ分
だけオフセットされたビット線拡散層２６を、それぞれ
形成する（図１２、図１３（ａ），（ｂ））。
して、例えば砒素イオン（Ａｓ+）を、加速エネルギー
を３０〜８０ｋｅＶ、基板法線方向に対する傾斜角（チ
ルト角）を０度、ドーズ量を１×１０15〜３×１０15ｃ
ｍ-2としてイオン注入し、隣接するトレンチ１６間の領
域のシリコン基板１０の表面にビット線拡散層２４を、
トレンチ１６の底部に角部から側壁絶縁膜２０の厚さ分
だけオフセットされたビット線拡散層２６を、それぞれ
形成する（図１２、図１３（ａ），（ｂ））。
【００４８】次いで、例えばボイルしたリン酸を用いた
ウェットエッチングにより、シリコン窒化膜よりなる側
壁絶縁膜２０を除去する。
ウェットエッチングにより、シリコン窒化膜よりなる側
壁絶縁膜２０を除去する。
【００４９】次いで、例えば弗酸水溶液を用いたウェッ
トエッチングにより、シリコン酸化膜１８を除去する。
トエッチングにより、シリコン酸化膜１８を除去する。
【００５０】次いで、例えば８００〜１１００℃の熱酸
化法或いは７００〜８００℃のＣＶＤ法により、膜厚３
〜１０ｎｍのシリコン酸化膜を、例えば６００〜８００
℃のＣＶＤ法により、膜厚８〜１６ｎｍのシリコン窒化
膜を、例えば９００〜１１００℃のウェット酸化法によ
り、シリコン窒化膜上に膜厚４〜１０ｎｍのシリコン酸
化膜を、順次形成する。こうして、ＯＮＯ（ＳｉＯ−Ｓ
ｉＮ−ＳｉＯ）膜構造の電荷蓄積層２８を形成する（図
１４、図１５（ａ），（ｂ））。
化法或いは７００〜８００℃のＣＶＤ法により、膜厚３
〜１０ｎｍのシリコン酸化膜を、例えば６００〜８００
℃のＣＶＤ法により、膜厚８〜１６ｎｍのシリコン窒化
膜を、例えば９００〜１１００℃のウェット酸化法によ
り、シリコン窒化膜上に膜厚４〜１０ｎｍのシリコン酸
化膜を、順次形成する。こうして、ＯＮＯ（ＳｉＯ−Ｓ
ｉＮ−ＳｉＯ）膜構造の電荷蓄積層２８を形成する（図
１４、図１５（ａ），（ｂ））。
【００５１】なお、シリコン窒化膜を５〜１０ｎｍと
し、最上層のシリコン酸化膜をＣＶＤ法により形成する
ようにしてもよい。
し、最上層のシリコン酸化膜をＣＶＤ法により形成する
ようにしてもよい。
【００５２】次いで、フォトリソグラフィーにより、メ
モリセル領域を覆うフォトレジスト膜（図示せず）を形
成した後、このフォトレジスト膜をマスクとして電荷蓄
積層２８をエッチングする。これにより、周辺回路領域
の電荷蓄積層２８を除去する。
モリセル領域を覆うフォトレジスト膜（図示せず）を形
成した後、このフォトレジスト膜をマスクとして電荷蓄
積層２８をエッチングする。これにより、周辺回路領域
の電荷蓄積層２８を除去する。
【００５３】次いで、例えば８００〜１１００℃の熱酸
化により、膜厚５〜１５ｎｍのシリコン酸化膜を形成す
る。こうして、周辺回路トランジスタのゲート絶縁膜３
０を形成する（図１８（ｃ）参照）。
化により、膜厚５〜１５ｎｍのシリコン酸化膜を形成す
る。こうして、周辺回路トランジスタのゲート絶縁膜３
０を形成する（図１８（ｃ）参照）。
【００５４】次いで、全面に、例えばＣＶＤ法により、
例えばリンが２×１０20〜３×１０ 21ｃｍ-3の濃度でド
ープされた、例えば膜厚１００〜２０ｎｍのアモルファ
スシリコン膜３２と、例えば膜厚１００〜１８０ｎｍの
タングステンシリサイド膜３４とを堆積する。
例えばリンが２×１０20〜３×１０ 21ｃｍ-3の濃度でド
ープされた、例えば膜厚１００〜２０ｎｍのアモルファ
スシリコン膜３２と、例えば膜厚１００〜１８０ｎｍの
タングステンシリサイド膜３４とを堆積する。
【００５５】次いで、フォトリソグラフィー及び異方性
エッチングにより、タングステンシリサイド膜３４及び
アモルファスシリコン膜３２をパターニングし、アモル
ファスシリコン膜３２とタングステンシリサイド膜３４
との積層膜よりなるワード線３６及び周辺回路トランジ
スタのゲート電極３８を形成する（図１６、図１７
（ｃ）、図１８（ａ）〜（ｃ））。
エッチングにより、タングステンシリサイド膜３４及び
アモルファスシリコン膜３２をパターニングし、アモル
ファスシリコン膜３２とタングステンシリサイド膜３４
との積層膜よりなるワード線３６及び周辺回路トランジ
スタのゲート電極３８を形成する（図１６、図１７
（ｃ）、図１８（ａ）〜（ｃ））。
【００５６】次いで、例えばボロンイオン（Ｂ+）を、
ツイスト角をビット線拡散層２４，２６の延在する方向
に対して１３５℃及び３１５℃又は４５度及び２２５度
の２方向とし、加速エネルギーを２０〜４０ｋｅＶ、チ
ルト角を１５〜３０度、ドーズ量を１方向につき５×１
０12〜１×１０13ｃｍ-2としてイオン注入を行う。
ツイスト角をビット線拡散層２４，２６の延在する方向
に対して１３５℃及び３１５℃又は４５度及び２２５度
の２方向とし、加速エネルギーを２０〜４０ｋｅＶ、チ
ルト角を１５〜３０度、ドーズ量を１方向につき５×１
０12〜１×１０13ｃｍ-2としてイオン注入を行う。
【００５７】このような２方向からイオン注入を行うこ
とによりボロンイオンはトレンチ１６の両側壁部分にイ
オン注入され、ワード線３６間の領域のビット線拡散層
２４とビット線拡散層２６との間には、この領域にチャ
ネルが形成されるのを防止するためのチャネルカット拡
散層４０が形成される（図１６、図１７（ａ），
（ｂ））。
とによりボロンイオンはトレンチ１６の両側壁部分にイ
オン注入され、ワード線３６間の領域のビット線拡散層
２４とビット線拡散層２６との間には、この領域にチャ
ネルが形成されるのを防止するためのチャネルカット拡
散層４０が形成される（図１６、図１７（ａ），
（ｂ））。
【００５８】次いで、必要に応じ、メモリセル領域を覆
うフォトレジスト膜を形成した後、ゲート電極３８をマ
スクとして例えば砒素イオンをイオン注入し、ゲート電
極３８の両側のシリコン基板１０内に、ＬＤＤ構造の低
濃度不純物領域或いはエクステンションＳ／Ｄ構造のエ
クステンション領域となる不純物拡散領域４４を形成す
る。
うフォトレジスト膜を形成した後、ゲート電極３８をマ
スクとして例えば砒素イオンをイオン注入し、ゲート電
極３８の両側のシリコン基板１０内に、ＬＤＤ構造の低
濃度不純物領域或いはエクステンションＳ／Ｄ構造のエ
クステンション領域となる不純物拡散領域４４を形成す
る。
【００５９】次いで、全面に、例えばＣＶＤ法により例
えば膜厚５０〜１５０ｎｍのシリコン窒化膜を堆積し、
異方性エッチングによりこのシリコン窒化膜をエッチバ
ックし、トレンチ１６、ワード線３６及びゲート電極３
８の側壁部分にシリコン窒化膜よりなる側壁絶縁膜４２
を形成する（図１９、図２０（ａ），（ｂ）、図２１
（ａ），（ｂ））。
えば膜厚５０〜１５０ｎｍのシリコン窒化膜を堆積し、
異方性エッチングによりこのシリコン窒化膜をエッチバ
ックし、トレンチ１６、ワード線３６及びゲート電極３
８の側壁部分にシリコン窒化膜よりなる側壁絶縁膜４２
を形成する（図１９、図２０（ａ），（ｂ）、図２１
（ａ），（ｂ））。
【００６０】次いで、メモリセル領域を覆うフォトレジ
スト膜を形成した後、ゲート電極３８及び側壁絶縁膜４
２をマスクとして例えば砒素イオンをイオン注入し、ゲ
ート電極３８の両側のシリコン基板１０内に、不純物拡
散領域４６を形成する。こうして、不純物拡散領域４
４，４６よりなるソース／ドレイン拡散層４８を形成す
る（図２１（ｃ））。
スト膜を形成した後、ゲート電極３８及び側壁絶縁膜４
２をマスクとして例えば砒素イオンをイオン注入し、ゲ
ート電極３８の両側のシリコン基板１０内に、不純物拡
散領域４６を形成する。こうして、不純物拡散領域４
４，４６よりなるソース／ドレイン拡散層４８を形成す
る（図２１（ｃ））。
【００６１】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚５００〜１０００ｎｍのシリコン酸化膜を堆
積し、その表面を例えばＣＭＰ法により研磨し、シリコ
ン酸化膜よりなる層間絶縁膜５０を形成する。
例えば膜厚５００〜１０００ｎｍのシリコン酸化膜を堆
積し、その表面を例えばＣＭＰ法により研磨し、シリコ
ン酸化膜よりなる層間絶縁膜５０を形成する。
【００６２】次いで、リソグラフィー及び異方性エッチ
ングにより、層間絶縁膜５０に、ビット線拡散層２４に
達するコンタクトホール５２と、ビット線拡散層２６に
達するコンタクトホール５４と、ソース／ドレイン拡散
層４８に達するコンタクトホール５６とを形成する。こ
の際、側壁絶縁膜４２に自己整合してコンタクトホール
５４，５６を開口することができる。
ングにより、層間絶縁膜５０に、ビット線拡散層２４に
達するコンタクトホール５２と、ビット線拡散層２６に
達するコンタクトホール５４と、ソース／ドレイン拡散
層４８に達するコンタクトホール５６とを形成する。こ
の際、側壁絶縁膜４２に自己整合してコンタクトホール
５４，５６を開口することができる。
【００６３】次いで、例えばＣＶＤ法或いはスパッタ法
により、膜厚１０ｎｍのチタン膜と、膜厚２０ｎｍの窒
化チタン膜と、膜厚３００ｎｍのタングステン膜とを順
次堆積し、ＣＭＰ法或いはエッチバック法により層間絶
縁膜５０の表面が露出するまでこれら膜を除去し、コン
タクトホール５２，５４，５６内に選択的に残存させ
る。こうして、コンタクトホール５２内に埋め込まれた
プラグ５８と、コンタクトホール５４内に埋め込まれた
プラグ６０と、コンタクトホール５６内に埋め込まれた
プラグ６２とを形成する。
により、膜厚１０ｎｍのチタン膜と、膜厚２０ｎｍの窒
化チタン膜と、膜厚３００ｎｍのタングステン膜とを順
次堆積し、ＣＭＰ法或いはエッチバック法により層間絶
縁膜５０の表面が露出するまでこれら膜を除去し、コン
タクトホール５２，５４，５６内に選択的に残存させ
る。こうして、コンタクトホール５２内に埋め込まれた
プラグ５８と、コンタクトホール５４内に埋め込まれた
プラグ６０と、コンタクトホール５６内に埋め込まれた
プラグ６２とを形成する。
【００６４】こうして、本実施形態による不揮発性半導
体記憶装置を製造することができる。
体記憶装置を製造することができる。
【００６５】このように、本実施形態によれば、トレン
チ底側のビット線拡散層をトレンチの角部からオフセッ
トして形成するので、ビット線拡散層間のパンチスルー
を効果的に防止することができ、書き込みを効率よく行
うことができる。
チ底側のビット線拡散層をトレンチの角部からオフセッ
トして形成するので、ビット線拡散層間のパンチスルー
を効果的に防止することができ、書き込みを効率よく行
うことができる。
【００６６】［第２実施形態］本発明の第２実施形態に
よる不揮発性半導体記憶装置及びその製造方法について
図２４乃至図２７を用いて説明する。なお、図１乃至図
２３に示す第１実施形態による不揮発性半導体記憶装置
及びその製造方法と同様の構成要素には同一の符号を付
し説明を省略し或いは簡略にする。
よる不揮発性半導体記憶装置及びその製造方法について
図２４乃至図２７を用いて説明する。なお、図１乃至図
２３に示す第１実施形態による不揮発性半導体記憶装置
及びその製造方法と同様の構成要素には同一の符号を付
し説明を省略し或いは簡略にする。
【００６７】図２４は本実施形態による不揮発性半導体
記憶装置の構造を示す概略断面図、図２５乃至図２７は
本実施形態による不揮発性半導体記憶装置の製造方法を
示す工程断面図である。
記憶装置の構造を示す概略断面図、図２５乃至図２７は
本実施形態による不揮発性半導体記憶装置の製造方法を
示す工程断面図である。
【００６８】はじめに、本実施形態による不揮発性半導
体記憶装置の構造について図２４を用いて説明する。な
お、図２４（ａ）は図１のＡ−Ａ′線断面に相当する領
域の概略断面図を、図２４（ｂ）は図１のＢ−Ｂ′線断
面に相当する領域の断面図を、それぞれ示している。
体記憶装置の構造について図２４を用いて説明する。な
お、図２４（ａ）は図１のＡ−Ａ′線断面に相当する領
域の概略断面図を、図２４（ｂ）は図１のＢ−Ｂ′線断
面に相当する領域の断面図を、それぞれ示している。
【００６９】本実施形態による不揮発性半導体記憶装置
は、図２４に示すように、基本的な構成は図１乃至図３
に示す第１実施形態による不揮発性半導体記憶装置と同
様である。本実施形態による不揮発性半導体記憶装置の
主たる特徴は、ビット線拡散層２４，２６を囲うように
設けられたＰ型の不純物拡散層６４を更に有することに
特徴がある。このようにしてビット線拡散層２４とビッ
ト線拡散層２６との間にＰ型の不純物拡散層６４を設け
ることにより、ビット線拡散層２４−ビット線拡散層２
６間での空乏層の延びを更に抑制することができ、パン
チスルー耐性を更に高めることができる。
は、図２４に示すように、基本的な構成は図１乃至図３
に示す第１実施形態による不揮発性半導体記憶装置と同
様である。本実施形態による不揮発性半導体記憶装置の
主たる特徴は、ビット線拡散層２４，２６を囲うように
設けられたＰ型の不純物拡散層６４を更に有することに
特徴がある。このようにしてビット線拡散層２４とビッ
ト線拡散層２６との間にＰ型の不純物拡散層６４を設け
ることにより、ビット線拡散層２４−ビット線拡散層２
６間での空乏層の延びを更に抑制することができ、パン
チスルー耐性を更に高めることができる。
【００７０】次に、本実施形態による不揮発性半導体記
憶装置の製造方法について図２５乃至図２７を用いて説
明する。なお、図２５乃至図２７において、各図（ａ）
は図１９のＡ−Ａ′線断面に相当する領域の断面図を、
各図（ｂ）は図１９のＢ−Ｂ′線断面に相当する領域の
断面図を、図２７（ｃ）は図１９のＣ−Ｃ′線断面に相
当する領域の断面図を、それぞれ表している。
憶装置の製造方法について図２５乃至図２７を用いて説
明する。なお、図２５乃至図２７において、各図（ａ）
は図１９のＡ−Ａ′線断面に相当する領域の断面図を、
各図（ｂ）は図１９のＢ−Ｂ′線断面に相当する領域の
断面図を、図２７（ｃ）は図１９のＣ−Ｃ′線断面に相
当する領域の断面図を、それぞれ表している。
【００７１】まず、例えば図８及び図９（ａ），（ｂ）
に示す第１実施形態による不揮発性半導体記憶装置の製
造方法と同様にして、シリコン基板１０に、トレンチ１
６を形成する。
に示す第１実施形態による不揮発性半導体記憶装置の製
造方法と同様にして、シリコン基板１０に、トレンチ１
６を形成する。
【００７２】次いで、例えば８００〜９００℃の熱酸化
により、トレンチ１６内に、例えば膜厚５〜２０ｎｍの
シリコン酸化膜１８を形成する。
により、トレンチ１６内に、例えば膜厚５〜２０ｎｍの
シリコン酸化膜１８を形成する。
【００７３】次いで、フォトリソグラフィーにより、周
辺回路領域を覆いメモリセル領域を露出するフォトレジ
スト膜（図示せず）を形成する。
辺回路領域を覆いメモリセル領域を露出するフォトレジ
スト膜（図示せず）を形成する。
【００７４】次いで、フォトレジスト膜をマスクとし
て、例えばボロンイオンを、加速エネルギーを２０〜４
０ｋｅＶ、チルト角を０度、ドーズ量を１×１０13〜５
×１０ 13ｃｍ-2としてイオン注入し、トレンチ１６間の
領域のシリコン基板１０の表面及びトレンチ１６の底部
のシリコン基板に、不純物拡散層６４を形成する（図２
５（ａ）、図２５（ｂ））。なお、このようにして形成
した不純物拡散層６４は、その幅がトレンチ１６の幅と
実質的にほぼ等しいと考えることができる。
て、例えばボロンイオンを、加速エネルギーを２０〜４
０ｋｅＶ、チルト角を０度、ドーズ量を１×１０13〜５
×１０ 13ｃｍ-2としてイオン注入し、トレンチ１６間の
領域のシリコン基板１０の表面及びトレンチ１６の底部
のシリコン基板に、不純物拡散層６４を形成する（図２
５（ａ）、図２５（ｂ））。なお、このようにして形成
した不純物拡散層６４は、その幅がトレンチ１６の幅と
実質的にほぼ等しいと考えることができる。
【００７５】次いで、例えば図１０乃至図１３に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、トレンチ１６の側壁部分にシリコン窒化膜
よりなる側壁絶縁膜２０及びメモリセル領域を露出する
フォトレジスト膜２２を形成した後、側壁絶縁膜２０及
びフォトレジスト膜２２をマスクとして砒素イオンをイ
オン注入し、隣接するトレンチ１６間の領域のシリコン
基板１０の表面にビット線拡散層２４を、トレンチ１６
の底部に角部から側壁絶縁膜２０の厚さ分だけオフセッ
トされたビット線拡散層２６を、それぞれ形成する（図
２６（ａ），（ｂ））。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、トレンチ１６の側壁部分にシリコン窒化膜
よりなる側壁絶縁膜２０及びメモリセル領域を露出する
フォトレジスト膜２２を形成した後、側壁絶縁膜２０及
びフォトレジスト膜２２をマスクとして砒素イオンをイ
オン注入し、隣接するトレンチ１６間の領域のシリコン
基板１０の表面にビット線拡散層２４を、トレンチ１６
の底部に角部から側壁絶縁膜２０の厚さ分だけオフセッ
トされたビット線拡散層２６を、それぞれ形成する（図
２６（ａ），（ｂ））。
【００７６】次いで、例えば図１４乃至図１８に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、電荷蓄積層２８及びワード線３６を形成し
た後、ビット線拡散層２４，２６の延在する方向に対し
て１３５℃及び３１５℃又は４５度及び２２５度の２方
向のツイスト角でボロンイオンをイオン注入し、ワード
線３６間の領域のビット線拡散層２４とビット線拡散層
２６との間にチャネルカット拡散層４０を形成する（図
２７（ａ）〜（ｃ））。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、電荷蓄積層２８及びワード線３６を形成し
た後、ビット線拡散層２４，２６の延在する方向に対し
て１３５℃及び３１５℃又は４５度及び２２５度の２方
向のツイスト角でボロンイオンをイオン注入し、ワード
線３６間の領域のビット線拡散層２４とビット線拡散層
２６との間にチャネルカット拡散層４０を形成する（図
２７（ａ）〜（ｃ））。
【００７７】次いで、例えば図１９乃至図２３に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、側壁絶縁膜４２、層間絶縁膜５０、プラグ
５８，６２等を形成する。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、側壁絶縁膜４２、層間絶縁膜５０、プラグ
５８，６２等を形成する。
【００７８】こうして、本実施形態による不揮発性半導
体記憶装置を製造することができる。
体記憶装置を製造することができる。
【００７９】このように、本実施形態によれば、トレン
チ底側のビット線拡散層をトレンチの角部からオフセッ
トして形成するので、ビット線拡散層間のパンチスルー
を効果的に防止することができ、書き込みを効率よく行
うことができる。また、ビット線拡散層を囲うようにビ
ット線拡散層と反対導電型の不純物拡散領域を設けるの
で、ビット線拡散層間の空乏層の延びが更に抑制され、
パンチスルー耐性を更に高めることができる。
チ底側のビット線拡散層をトレンチの角部からオフセッ
トして形成するので、ビット線拡散層間のパンチスルー
を効果的に防止することができ、書き込みを効率よく行
うことができる。また、ビット線拡散層を囲うようにビ
ット線拡散層と反対導電型の不純物拡散領域を設けるの
で、ビット線拡散層間の空乏層の延びが更に抑制され、
パンチスルー耐性を更に高めることができる。
【００８０】［第３実施形態］本発明の第３実施形態に
よる不揮発性半導体記憶装置及びその製造方法について
図２８乃至図３２を用いて説明する。なお、図１乃至図
２７に示す第１及び第２実施形態による不揮発性半導体
記憶装置及びその製造方法と同様の構成要素には同一の
符号を付し説明を省略し或いは簡略にする。
よる不揮発性半導体記憶装置及びその製造方法について
図２８乃至図３２を用いて説明する。なお、図１乃至図
２７に示す第１及び第２実施形態による不揮発性半導体
記憶装置及びその製造方法と同様の構成要素には同一の
符号を付し説明を省略し或いは簡略にする。
【００８１】図２８は本実施形態による不揮発性半導体
記憶装置の構造を示す概略断面図、図２９乃至図３２は
本実施形態による不揮発性半導体記憶装置の製造方法を
示す工程断面図である。
記憶装置の構造を示す概略断面図、図２９乃至図３２は
本実施形態による不揮発性半導体記憶装置の製造方法を
示す工程断面図である。
【００８２】はじめに、本実施形態による不揮発性半導
体記憶装置の構造について図２８を用いて説明する。な
お、図２８（ａ）は図１のＡ−Ａ′線断面に相当する領
域の断面図を、図２８（ｂ）は図１のＢ−Ｂ′線断面に
相当する領域の断面図を、それぞれ示している。
体記憶装置の構造について図２８を用いて説明する。な
お、図２８（ａ）は図１のＡ−Ａ′線断面に相当する領
域の断面図を、図２８（ｂ）は図１のＢ−Ｂ′線断面に
相当する領域の断面図を、それぞれ示している。
【００８３】本実施形態による不揮発性半導体記憶装置
は、図２８に示すように、基本的な構成は図１乃至図３
に示す第１実施形態による不揮発性半導体記憶装置と同
様である。本実施形態による不揮発性半導体記憶装置の
主たる特徴は、トレンチ１６の側壁部分が階段状に形成
されていることに主たる特徴がある。
は、図２８に示すように、基本的な構成は図１乃至図３
に示す第１実施形態による不揮発性半導体記憶装置と同
様である。本実施形態による不揮発性半導体記憶装置の
主たる特徴は、トレンチ１６の側壁部分が階段状に形成
されていることに主たる特徴がある。
【００８４】第１実施形態による不揮発性半導体記憶装
置では、トレンチ１６底側のビット線拡散層２６をトレ
ンチ１６の角部からオフセットさせることにより、ビッ
ト線拡散層２６，２８間のパンチスルーを抑制してい
る。これに対し、本実施形態による不揮発性半導体記憶
装置では、トレンチ１６底側のビット線拡散層２６をト
レンチ１６の角部からオフセットして設ける代わりに、
トレンチ１６の側壁部分を階段状に形成している。トレ
ンチ１６の側壁部分を階段状に形成する場合において
も、トレンチ１６の幅の広い領域から見れば、ビット線
拡散層２６の端部はトレンチ１６の角部からオフセット
されていると考えることができる。したがって、トレン
チ１６の側壁部分を階段状に形成することによっても、
トレンチ底側のビット線拡散層をトレンチの角部からオ
フセットさせる場合と同様に、ビット線拡散層間のパン
チスルーを抑制するうえで極めて効果的である。
置では、トレンチ１６底側のビット線拡散層２６をトレ
ンチ１６の角部からオフセットさせることにより、ビッ
ト線拡散層２６，２８間のパンチスルーを抑制してい
る。これに対し、本実施形態による不揮発性半導体記憶
装置では、トレンチ１６底側のビット線拡散層２６をト
レンチ１６の角部からオフセットして設ける代わりに、
トレンチ１６の側壁部分を階段状に形成している。トレ
ンチ１６の側壁部分を階段状に形成する場合において
も、トレンチ１６の幅の広い領域から見れば、ビット線
拡散層２６の端部はトレンチ１６の角部からオフセット
されていると考えることができる。したがって、トレン
チ１６の側壁部分を階段状に形成することによっても、
トレンチ底側のビット線拡散層をトレンチの角部からオ
フセットさせる場合と同様に、ビット線拡散層間のパン
チスルーを抑制するうえで極めて効果的である。
【００８５】なお、トレンチ１６の側壁部分を階段状に
形成するとともに、トレンチ底側のビット線拡散層をト
レンチの角部からオフセットするようにしてもよい。
形成するとともに、トレンチ底側のビット線拡散層をト
レンチの角部からオフセットするようにしてもよい。
【００８６】次に、本実施形態による不揮発性半導体記
憶装置の製造方法について図２９乃至図３２を用いて説
明する。なお、図２９乃至図３２において、図２９
（ａ）〜（ｄ），図３０（ａ），図３１（ａ）及び図３
２（ａ）は図１９のＡ−Ａ′線断面に相当する領域の断
面図を、図３０（ｂ），図３１（ｂ）は図１９のＣ−
Ｃ′線断面に相当する領域の断面図を、図３２（ｂ）は
図２２のＦ−Ｆ′線断面に相当する領域の断面図を、そ
れぞれ表している。
憶装置の製造方法について図２９乃至図３２を用いて説
明する。なお、図２９乃至図３２において、図２９
（ａ）〜（ｄ），図３０（ａ），図３１（ａ）及び図３
２（ａ）は図１９のＡ−Ａ′線断面に相当する領域の断
面図を、図３０（ｂ），図３１（ｂ）は図１９のＣ−
Ｃ′線断面に相当する領域の断面図を、図３２（ｂ）は
図２２のＦ−Ｆ′線断面に相当する領域の断面図を、そ
れぞれ表している。
【００８７】まず、Ｐ型のシリコン基板１０上に、例え
ば９００〜９５０℃の熱酸化により、膜厚１０〜２０ｎ
ｍのシリコン酸化膜１２を形成する。
ば９００〜９５０℃の熱酸化により、膜厚１０〜２０ｎ
ｍのシリコン酸化膜１２を形成する。
【００８８】次いでシリコン酸化膜１２上に、例えばＣ
ＶＤ法により、例えば膜厚３０〜１００ｎｍのシリコン
窒化膜１４を堆積する。
ＶＤ法により、例えば膜厚３０〜１００ｎｍのシリコン
窒化膜１４を堆積する。
【００８９】次いで、フォトリソグラフィー及び異方性
エッチングにより、シリコン窒化膜１４、シリコン酸化
膜１２及びシリコン基板１０をエッチングし、シリコン
窒化膜１４及びシリコン酸化膜１２をパターニングする
とともに、シリコン基板１０内に深さが２５〜１５０ｎ
ｍのトレンチ６６を形成する（図２９（ａ））。
エッチングにより、シリコン窒化膜１４、シリコン酸化
膜１２及びシリコン基板１０をエッチングし、シリコン
窒化膜１４及びシリコン酸化膜１２をパターニングする
とともに、シリコン基板１０内に深さが２５〜１５０ｎ
ｍのトレンチ６６を形成する（図２９（ａ））。
【００９０】次いで、全面に、例えばＣＶＤ法により例
えば膜厚５０〜１５０ｎｍのシリコン酸化膜を堆積し、
異方性エッチングによりこのシリコン酸化膜をエッチバ
ックし、トレンチ６６の側壁部分にシリコン酸化膜より
なる側壁絶縁膜６８を形成する。なお、側壁絶縁膜６８
は、シリコン窒化膜により形成してもよい。
えば膜厚５０〜１５０ｎｍのシリコン酸化膜を堆積し、
異方性エッチングによりこのシリコン酸化膜をエッチバ
ックし、トレンチ６６の側壁部分にシリコン酸化膜より
なる側壁絶縁膜６８を形成する。なお、側壁絶縁膜６８
は、シリコン窒化膜により形成してもよい。
【００９１】次いで、シリコン窒化膜１４及び側壁絶縁
膜６８をマスクとしてシリコン基板１０を異方性エッチ
ングし、トレンチ６６の底部に、深さが２５〜１５０ｎ
ｍのトレンチ１６を形成する（図２９（ｂ））。この
際、トレンチ６６の側壁部分には側壁絶縁膜６８が形成
されているため、トレンチ１６の幅はトレンチ６６の幅
よりも側壁絶縁膜６８の厚さ分だけ狭くなる。これによ
り、シリコン基板１０に形成されるトレンチは側壁部分
が階段状となる。なお、便宜上、以下の説明では、側壁
部分が階段状に形成されたトレンチ（トレンチ６６及び
トレンチ１６）を、一括してトレンチ１６と呼ぶことに
する。
膜６８をマスクとしてシリコン基板１０を異方性エッチ
ングし、トレンチ６６の底部に、深さが２５〜１５０ｎ
ｍのトレンチ１６を形成する（図２９（ｂ））。この
際、トレンチ６６の側壁部分には側壁絶縁膜６８が形成
されているため、トレンチ１６の幅はトレンチ６６の幅
よりも側壁絶縁膜６８の厚さ分だけ狭くなる。これによ
り、シリコン基板１０に形成されるトレンチは側壁部分
が階段状となる。なお、便宜上、以下の説明では、側壁
部分が階段状に形成されたトレンチ（トレンチ６６及び
トレンチ１６）を、一括してトレンチ１６と呼ぶことに
する。
【００９２】次いで、例えば８００〜９００℃の熱酸化
により、トレンチ１６内に、例えば膜厚５〜２０ｎｍの
シリコン酸化膜１８を形成する。
により、トレンチ１６内に、例えば膜厚５〜２０ｎｍの
シリコン酸化膜１８を形成する。
【００９３】次いで、例えばボイルしたリン酸を用いた
ウェットエッチングにより、シリコン窒化膜１４を除去
する。
ウェットエッチングにより、シリコン窒化膜１４を除去
する。
【００９４】次いで、フォトリソグラフィーにより、メ
モリセル領域を露出するフォトレジスト膜（図示せず）
を形成する。なお、このフォトレジスト膜は、図１２及
び図１３（ｂ）のフォトレジスト膜２２に相当する。
モリセル領域を露出するフォトレジスト膜（図示せず）
を形成する。なお、このフォトレジスト膜は、図１２及
び図１３（ｂ）のフォトレジスト膜２２に相当する。
【００９５】次いで、フォトレジスト膜をマスクとし
て、例えば砒素イオンを、加速エネルギーを３０〜８０
ｋｅＶ、チルト角を０度、ドーズ量を１×１０15〜３×
１０15ｃｍ-2としてイオン注入し、隣接するトレンチ１
６間の領域のシリコン基板１０の表面にビット線拡散層
２４を、トレンチ１６の底部にビット線拡散層２６を、
それぞれ形成する（図２９（ｃ））。なお、このように
して形成したビット線拡散層２６は、その幅がトレンチ
１６の底部の幅と実質的にほぼ等しいと考えることがで
きる。
て、例えば砒素イオンを、加速エネルギーを３０〜８０
ｋｅＶ、チルト角を０度、ドーズ量を１×１０15〜３×
１０15ｃｍ-2としてイオン注入し、隣接するトレンチ１
６間の領域のシリコン基板１０の表面にビット線拡散層
２４を、トレンチ１６の底部にビット線拡散層２６を、
それぞれ形成する（図２９（ｃ））。なお、このように
して形成したビット線拡散層２６は、その幅がトレンチ
１６の底部の幅と実質的にほぼ等しいと考えることがで
きる。
【００９６】次いで、例えば弗酸水溶液を用いたウェッ
トエッチングにより、シリコン酸化膜１２，１８、側壁
絶縁膜６８を除去する。
トエッチングにより、シリコン酸化膜１２，１８、側壁
絶縁膜６８を除去する。
【００９７】次いで、全面に、例えば第１実施形態によ
る不揮発性半導体記憶装置の製造方法と同様にして、Ｏ
ＮＯ膜よりなる電荷蓄積層２８を形成する（図２９
（ｄ））。
る不揮発性半導体記憶装置の製造方法と同様にして、Ｏ
ＮＯ膜よりなる電荷蓄積層２８を形成する（図２９
（ｄ））。
【００９８】次いで、例えば図１４乃至図１８に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、ワード線３６を形成した後、ビット線拡散
層２４，２６の延在する方向に対して１３５℃及び３１
５℃又は４５度及び２２５度の２方向のツイスト角でボ
ロンイオンをイオン注入し、ワード線３６間の領域のビ
ット線拡散層２４とビット線拡散層２６との間にチャネ
ルカット拡散層４０を形成する（図３０（ａ），
（ｂ））。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、ワード線３６を形成した後、ビット線拡散
層２４，２６の延在する方向に対して１３５℃及び３１
５℃又は４５度及び２２５度の２方向のツイスト角でボ
ロンイオンをイオン注入し、ワード線３６間の領域のビ
ット線拡散層２４とビット線拡散層２６との間にチャネ
ルカット拡散層４０を形成する（図３０（ａ），
（ｂ））。
【００９９】次いで、例えば図１９乃至図２１に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、トレンチ１６の側壁部分に、シリコン窒化
膜よりなる側壁絶縁膜４２を形成する（図３１（ａ），
（ｂ））。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、トレンチ１６の側壁部分に、シリコン窒化
膜よりなる側壁絶縁膜４２を形成する（図３１（ａ），
（ｂ））。
【０１００】次いで、例えば図２２及び図２３に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、層間絶縁膜５０、プラグ５８，６２等を形
成する（図３２（ａ），（ｂ））。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、層間絶縁膜５０、プラグ５８，６２等を形
成する（図３２（ａ），（ｂ））。
【０１０１】こうして、本実施形態による不揮発性半導
体記憶装置を製造することができる。
体記憶装置を製造することができる。
【０１０２】このように、本実施形態によれば、トレン
チの側壁部分を階段状に形成し、トレンチ底側のビット
線拡散層をトレンチの角部からオフセットして形成する
ので、ビット線拡散層間のパンチスルーを効果的に防止
することができ、書き込みを効率よく行うことができ
る。また、ビット線拡散層を囲うようにビット線拡散層
と反対導電型の不純物拡散領域を設けるので、ビット線
拡散層間の空乏層の延びが更に抑制され、パンチスルー
耐性を更に高めることができる。
チの側壁部分を階段状に形成し、トレンチ底側のビット
線拡散層をトレンチの角部からオフセットして形成する
ので、ビット線拡散層間のパンチスルーを効果的に防止
することができ、書き込みを効率よく行うことができ
る。また、ビット線拡散層を囲うようにビット線拡散層
と反対導電型の不純物拡散領域を設けるので、ビット線
拡散層間の空乏層の延びが更に抑制され、パンチスルー
耐性を更に高めることができる。
【０１０３】［第４実施形態］本発明の第４実施形態に
よる不揮発性半導体記憶装置及びその製造方法について
図３３乃至図３８を用いて説明する。なお、図１乃至図
３２に示す第１乃至第３実施形態による不揮発性半導体
記憶装置及びその製造方法と同様の構成要素には同一の
符号を付し説明を省略し或いは簡略にする。
よる不揮発性半導体記憶装置及びその製造方法について
図３３乃至図３８を用いて説明する。なお、図１乃至図
３２に示す第１乃至第３実施形態による不揮発性半導体
記憶装置及びその製造方法と同様の構成要素には同一の
符号を付し説明を省略し或いは簡略にする。
【０１０４】図３３は本実施形態による不揮発性半導体
記憶装置の構造を示す概略断面図、図３４乃至図３８は
本実施形態による不揮発性半導体記憶装置の製造方法を
示す工程断面図である。
記憶装置の構造を示す概略断面図、図３４乃至図３８は
本実施形態による不揮発性半導体記憶装置の製造方法を
示す工程断面図である。
【０１０５】はじめに、本実施形態による不揮発性半導
体記憶装置の構造について図３３を用いて説明する。な
お、図３３（ａ）は図１のＡ−Ａ′線断面に相当する領
域の断面図を、図３３（ｂ）は図１のＢ−Ｂ′線断面に
相当する領域の断面図を、それぞれ示している。
体記憶装置の構造について図３３を用いて説明する。な
お、図３３（ａ）は図１のＡ−Ａ′線断面に相当する領
域の断面図を、図３３（ｂ）は図１のＢ−Ｂ′線断面に
相当する領域の断面図を、それぞれ示している。
【０１０６】本実施形態による不揮発性半導体記憶装置
は、図３３に示すように、基本的には図２４に示す第２
実施形態による不揮発性半導体記憶装置の構造と同様で
ある。本実施形態による不揮発性半導体記憶装置の主た
る特徴は、ワード線３６が、電荷蓄積層２８が形成され
たトレンチ１６の側壁部分に形成されたアモルファスシ
リコン膜よりなる側壁導電膜７０と、アモルファスシリ
コン膜３２と、タングステンシリサイド膜３４とにより
構成されていることに主たる特徴がある。このようにし
て不揮発性半導体記憶装置を構成することにより、ビッ
ト線拡散層２６をトレンチ１６の角部からオフセットさ
せる際に用いる側壁膜（側壁導電膜７０）を除去する必
要がないので、製造工程を簡略にすることができる。
は、図３３に示すように、基本的には図２４に示す第２
実施形態による不揮発性半導体記憶装置の構造と同様で
ある。本実施形態による不揮発性半導体記憶装置の主た
る特徴は、ワード線３６が、電荷蓄積層２８が形成され
たトレンチ１６の側壁部分に形成されたアモルファスシ
リコン膜よりなる側壁導電膜７０と、アモルファスシリ
コン膜３２と、タングステンシリサイド膜３４とにより
構成されていることに主たる特徴がある。このようにし
て不揮発性半導体記憶装置を構成することにより、ビッ
ト線拡散層２６をトレンチ１６の角部からオフセットさ
せる際に用いる側壁膜（側壁導電膜７０）を除去する必
要がないので、製造工程を簡略にすることができる。
【０１０７】次に、本実施形態による不揮発性半導体記
憶装置の製造方法について図３４乃至図３８を用いて説
明する。なお、図３４乃至図３８において、各図（ａ）
は図１９のＡ−Ａ′線断面に相当する領域の断面図を、
各図（ｂ）は図１９のＢ−Ｂ′線断面に相当する領域の
断面図を、図３７（ｃ）は図２２のＣ−Ｃ′線断面に相
当する領域の断面図を、それぞれ表している。
憶装置の製造方法について図３４乃至図３８を用いて説
明する。なお、図３４乃至図３８において、各図（ａ）
は図１９のＡ−Ａ′線断面に相当する領域の断面図を、
各図（ｂ）は図１９のＢ−Ｂ′線断面に相当する領域の
断面図を、図３７（ｃ）は図２２のＣ−Ｃ′線断面に相
当する領域の断面図を、それぞれ表している。
【０１０８】まず、例えば図８及び図９（ａ），（ｂ）
に示す第１実施形態による不揮発性半導体記憶装置の製
造方法と同様にして、シリコン基板１０に、トレンチ１
６を形成する。
に示す第１実施形態による不揮発性半導体記憶装置の製
造方法と同様にして、シリコン基板１０に、トレンチ１
６を形成する。
【０１０９】次いで、例えば図２５に示す第２実施形態
による不揮発性半導体記憶装置の製造方法と同様にし
て、シリコン酸化膜１８と、不純物拡散層６４とを形成
する（図３４（ａ），（ｂ））。
による不揮発性半導体記憶装置の製造方法と同様にし
て、シリコン酸化膜１８と、不純物拡散層６４とを形成
する（図３４（ａ），（ｂ））。
【０１１０】次いで、全面に、例えば第１実施形態によ
る不揮発性半導体記憶装置の製造方法と同様にして、Ｏ
ＮＯ膜よりなる電荷蓄積層２８を形成する。なお、電荷
蓄積層２８は、不純物拡散層６４の形成前に形成しても
よい。
る不揮発性半導体記憶装置の製造方法と同様にして、Ｏ
ＮＯ膜よりなる電荷蓄積層２８を形成する。なお、電荷
蓄積層２８は、不純物拡散層６４の形成前に形成しても
よい。
【０１１１】次いで、例えばＣＶＤ法により例えばリン
が２×１０20〜３×１０21ｃｍ-3の濃度でドープされた
膜厚５０〜１５０ｎｍのアモルファスシリコン膜を堆積
し、異方性エッチングによりこのアモルファスシリコン
膜をエッチバックし、電荷蓄積層２８が形成されたトレ
ンチ１６の側壁部分にアモルファスシリコン膜よりなる
側壁導電膜７０を形成する（図３５（ａ），（ｂ））。
が２×１０20〜３×１０21ｃｍ-3の濃度でドープされた
膜厚５０〜１５０ｎｍのアモルファスシリコン膜を堆積
し、異方性エッチングによりこのアモルファスシリコン
膜をエッチバックし、電荷蓄積層２８が形成されたトレ
ンチ１６の側壁部分にアモルファスシリコン膜よりなる
側壁導電膜７０を形成する（図３５（ａ），（ｂ））。
【０１１２】次いで、フォトリソグラフィーにより、周
辺回路領域を覆いメモリセル領域を露出するフォトレジ
スト膜２２を形成する。
辺回路領域を覆いメモリセル領域を露出するフォトレジ
スト膜２２を形成する。
【０１１３】次いで、フォトレジスト膜２２をマスクと
して、例えば砒素イオンを、加速エネルギーを３０〜８
０ｋｅＶ、チルト角を０度、ドーズ量を１×１０15〜３
×１０15ｃｍ-2としてイオン注入し、隣接するトレンチ
１６間の領域のシリコン基板１０の表面にビット線拡散
層２４を、トレンチ１６の底部に角部から側壁導電膜７
０の厚さ分だけオフセットされたビット線拡散層２６
を、それぞれ形成する（図３６（ａ），（ｂ））。
して、例えば砒素イオンを、加速エネルギーを３０〜８
０ｋｅＶ、チルト角を０度、ドーズ量を１×１０15〜３
×１０15ｃｍ-2としてイオン注入し、隣接するトレンチ
１６間の領域のシリコン基板１０の表面にビット線拡散
層２４を、トレンチ１６の底部に角部から側壁導電膜７
０の厚さ分だけオフセットされたビット線拡散層２６
を、それぞれ形成する（図３６（ａ），（ｂ））。
【０１１４】次いで、例えば図１６乃至図１８に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、ワード線３６及びチャネルカット拡散層４
０を形成する。この際、アモルファスシリコン膜よりな
る側壁導電膜７０は、アモルファスシリコン膜３２及び
タングステンシリサイド膜３４とともにワード線３６の
一部を構成する（図３７（ａ），（ｂ））。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、ワード線３６及びチャネルカット拡散層４
０を形成する。この際、アモルファスシリコン膜よりな
る側壁導電膜７０は、アモルファスシリコン膜３２及び
タングステンシリサイド膜３４とともにワード線３６の
一部を構成する（図３７（ａ），（ｂ））。
【０１１５】次いで、例えば図１９乃至図２１に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、トレンチ１６の側壁部分に、シリコン窒化
膜よりなる側壁絶縁膜４２を形成する（図３７（ａ），
（ｂ））。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、トレンチ１６の側壁部分に、シリコン窒化
膜よりなる側壁絶縁膜４２を形成する（図３７（ａ），
（ｂ））。
【０１１６】次いで、例えば図２２及び図２３に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、層間絶縁膜５０、プラグ５８，６２等を形
成する。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、層間絶縁膜５０、プラグ５８，６２等を形
成する。
【０１１７】こうして、本実施形態による不揮発性半導
体記憶装置を製造することができる。
体記憶装置を製造することができる。
【０１１８】このように、本実施形態によれば、トレン
チ底側のビット線拡散層をトレンチの角部からオフセッ
トして形成するので、ビット線拡散層間のパンチスルー
を効果的に防止することができ、書き込みを効率よく行
うことができる。また、ビット線拡散層を囲うようにビ
ット線拡散層と反対導電型の不純物拡散領域を設けるの
で、ビット線拡散層間の空乏層の延びが更に抑制され、
パンチスルー耐性を更に高めることができる。また、ビ
ット線拡散層を形成する際に用いる側壁膜をワード線の
一部に利用するので、製造工程を簡略にすることができ
る。
チ底側のビット線拡散層をトレンチの角部からオフセッ
トして形成するので、ビット線拡散層間のパンチスルー
を効果的に防止することができ、書き込みを効率よく行
うことができる。また、ビット線拡散層を囲うようにビ
ット線拡散層と反対導電型の不純物拡散領域を設けるの
で、ビット線拡散層間の空乏層の延びが更に抑制され、
パンチスルー耐性を更に高めることができる。また、ビ
ット線拡散層を形成する際に用いる側壁膜をワード線の
一部に利用するので、製造工程を簡略にすることができ
る。
【０１１９】［第５実施形態］本発明の第５実施形態に
よる不揮発性半導体記憶装置及びその製造方法について
図３９乃至図５７を用いて説明する。なお、図１乃至図
３８に示す第１乃至第４実施形態による不揮発性半導体
記憶装置及びその製造方法と同様の構成要素には同一の
符号を付し説明を省略し或いは簡略にする。
よる不揮発性半導体記憶装置及びその製造方法について
図３９乃至図５７を用いて説明する。なお、図１乃至図
３８に示す第１乃至第４実施形態による不揮発性半導体
記憶装置及びその製造方法と同様の構成要素には同一の
符号を付し説明を省略し或いは簡略にする。
【０１２０】図３９は本実施形態による不揮発性半導体
記憶装置の構造を示す概略断面図、図４０，４２，４
４，４６，４８，５０，５３，５６は本実施形態による
不揮発性半導体記憶装置の製造方法を示す平面図、図４
１，４３，４５，４７，４９，５１，５２，５４，５
５，５７は本実施形態による不揮発性半導体記憶装置の
製造方法を示す工程断面図である。
記憶装置の構造を示す概略断面図、図４０，４２，４
４，４６，４８，５０，５３，５６は本実施形態による
不揮発性半導体記憶装置の製造方法を示す平面図、図４
１，４３，４５，４７，４９，５１，５２，５４，５
５，５７は本実施形態による不揮発性半導体記憶装置の
製造方法を示す工程断面図である。
【０１２１】はじめに、本実施形態による不揮発性半導
体記憶装置の構造について図３９を用いて説明する。な
お、図３９（ａ）は図１のＡ−Ａ′線断面に相当する領
域の断面図を、図３９（ｂ）は図１のＢ−Ｂ′線断面に
相当する領域の断面図を、それぞれ示している。
体記憶装置の構造について図３９を用いて説明する。な
お、図３９（ａ）は図１のＡ−Ａ′線断面に相当する領
域の断面図を、図３９（ｂ）は図１のＢ−Ｂ′線断面に
相当する領域の断面図を、それぞれ示している。
【０１２２】本実施形態による不揮発性半導体記憶装置
は、図３９に示すように、基本的には図２４に示す第２
実施形態による不揮発性半導体記憶装置の構造と同様で
ある。本実施形態による不揮発性半導体記憶装置の主た
る特徴は、製造工程にサリサイドプロセスを用いたこと
にあり、ビット線拡散層２４，２６上に選択的にコバル
トシリサイド層７２が形成されている点にある。また、
ワード線３６は、アモルファスシリコン膜３２とコバル
トシリサイド層７２との積層膜よりなるポリサイド構造
を有している。サリサイドプロセスを適用することによ
り、ビット線拡散層２４，２６の抵抗が大幅に低減さ
れ、高速動作に貢献する。
は、図３９に示すように、基本的には図２４に示す第２
実施形態による不揮発性半導体記憶装置の構造と同様で
ある。本実施形態による不揮発性半導体記憶装置の主た
る特徴は、製造工程にサリサイドプロセスを用いたこと
にあり、ビット線拡散層２４，２６上に選択的にコバル
トシリサイド層７２が形成されている点にある。また、
ワード線３６は、アモルファスシリコン膜３２とコバル
トシリサイド層７２との積層膜よりなるポリサイド構造
を有している。サリサイドプロセスを適用することによ
り、ビット線拡散層２４，２６の抵抗が大幅に低減さ
れ、高速動作に貢献する。
【０１２３】次に、本実施形態による不揮発性半導体記
憶装置の製造方法について図４０乃至図５７を用いて説
明する。
憶装置の製造方法について図４０乃至図５７を用いて説
明する。
【０１２４】まず、Ｐ型シリコン基板１０に、例えばＳ
ＴＩ法により、トレンチ７４に埋め込まれた素子分離膜
７６を形成する（図４０、図４１）。例えば、９００〜
９５０℃の熱酸化により膜厚１０〜２０ｎｍのシリコン
酸化膜（図示せず）を形成し、ＣＶＤ法により膜厚１０
０〜１５０ｎｍのシリコン窒化膜（図示せず）を形成す
る。次いで、フォトリソグラフィー及び異方性エッチン
グにより、シリコン窒化膜、シリコン酸化膜及びシリコ
ン基板１０をエッチングし、シリコン窒化膜及びシリコ
ン酸化膜をパターニングするとともに、シリコン基板１
０内に深さが例えば２００〜４００ｎｍ程度のトレンチ
７４を形成する。次いで、例えばＣＶＤ法により膜厚５
００ｎｍのシリコン酸化膜を堆積した後、シリコン窒化
膜の表面が露出するまでＣＭＰ法によりこのシリコン酸
化膜を平坦に除去し、トレンチ７４内に埋め込まれた素
子分離膜７６を形成する。
ＴＩ法により、トレンチ７４に埋め込まれた素子分離膜
７６を形成する（図４０、図４１）。例えば、９００〜
９５０℃の熱酸化により膜厚１０〜２０ｎｍのシリコン
酸化膜（図示せず）を形成し、ＣＶＤ法により膜厚１０
０〜１５０ｎｍのシリコン窒化膜（図示せず）を形成す
る。次いで、フォトリソグラフィー及び異方性エッチン
グにより、シリコン窒化膜、シリコン酸化膜及びシリコ
ン基板１０をエッチングし、シリコン窒化膜及びシリコ
ン酸化膜をパターニングするとともに、シリコン基板１
０内に深さが例えば２００〜４００ｎｍ程度のトレンチ
７４を形成する。次いで、例えばＣＶＤ法により膜厚５
００ｎｍのシリコン酸化膜を堆積した後、シリコン窒化
膜の表面が露出するまでＣＭＰ法によりこのシリコン酸
化膜を平坦に除去し、トレンチ７４内に埋め込まれた素
子分離膜７６を形成する。
【０１２５】なお、メモリセル領域の素子分離膜７６
は、図４０に示すように、少なくともメモリセル領域の
上端部及び下端部に帯状に形成する。これは、ビット線
拡散層２４上にコバルトシリサイド層７２を形成した際
に隣接するビット線拡散層２４がコバルトシリサイド層
７２によって短絡されることを防止するためである。素
子分離膜７６は、周辺回路領域の素子分離膜（図示せ
ず）と同時に形成するようにしてもよい。
は、図４０に示すように、少なくともメモリセル領域の
上端部及び下端部に帯状に形成する。これは、ビット線
拡散層２４上にコバルトシリサイド層７２を形成した際
に隣接するビット線拡散層２４がコバルトシリサイド層
７２によって短絡されることを防止するためである。素
子分離膜７６は、周辺回路領域の素子分離膜（図示せ
ず）と同時に形成するようにしてもよい。
【０１２６】次いで、素子分離膜７６が形成されたシリ
コン基板１０上に、例えば９００〜９５０℃の熱酸化に
より、膜厚１０〜２０ｎｍのシリコン酸化膜１２を形成
する。
コン基板１０上に、例えば９００〜９５０℃の熱酸化に
より、膜厚１０〜２０ｎｍのシリコン酸化膜１２を形成
する。
【０１２７】次いでシリコン酸化膜１２上に、例えばＣ
ＶＤ法により、例えば膜厚１００〜１５０ｎｍのシリコ
ン窒化膜１４を堆積する。
ＶＤ法により、例えば膜厚１００〜１５０ｎｍのシリコ
ン窒化膜１４を堆積する。
【０１２８】次いで、フォトリソグラフィー及び異方性
エッチングにより、シリコン窒化膜１４及びシリコン酸
化膜１２をパターニングする。この際、シリコン窒化膜
１４及びシリコン酸化膜１２は、図４２に示すように、
上端部及び下端部が素子分離膜７６上に位置するストラ
イプ状の開口部を有するようにパターニングする。
エッチングにより、シリコン窒化膜１４及びシリコン酸
化膜１２をパターニングする。この際、シリコン窒化膜
１４及びシリコン酸化膜１２は、図４２に示すように、
上端部及び下端部が素子分離膜７６上に位置するストラ
イプ状の開口部を有するようにパターニングする。
【０１２９】次いで、シリコン窒化膜１４及び素子分離
膜７６をマスクとしてシリコン基板１０を異方性エッチ
ングし、シリコン基板１０内に深さが例えば５０〜３０
０ｎｍ程度のトレンチ１６を形成する（図４２、図４３
（ａ），（ｂ）） 次いで、例えば図２５に示す第２実施形態による不揮発
性半導体記憶装置の製造方法と同様にして、トレンチ１
６間の領域のシリコン基板１０の表面及びトレンチ１６
の底部のシリコン基板１０に、不純物拡散層６４を形成
する。
膜７６をマスクとしてシリコン基板１０を異方性エッチ
ングし、シリコン基板１０内に深さが例えば５０〜３０
０ｎｍ程度のトレンチ１６を形成する（図４２、図４３
（ａ），（ｂ）） 次いで、例えば図２５に示す第２実施形態による不揮発
性半導体記憶装置の製造方法と同様にして、トレンチ１
６間の領域のシリコン基板１０の表面及びトレンチ１６
の底部のシリコン基板１０に、不純物拡散層６４を形成
する。
【０１３０】次いで、例えば図１０及び図１１に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、シリコン基板１０表面に形成されたシリコ
ン酸化膜１８と、トレンチ１６の側壁部分に形成された
シリコン窒化膜よりなる側壁絶縁膜２０を形成する（図
４４、図４５（ａ），（ｂ））。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、シリコン基板１０表面に形成されたシリコ
ン酸化膜１８と、トレンチ１６の側壁部分に形成された
シリコン窒化膜よりなる側壁絶縁膜２０を形成する（図
４４、図４５（ａ），（ｂ））。
【０１３１】次いで、フォトリソグラフィーにより、メ
モリセル領域を露出するフォトレジスト膜（図示せず）
を形成する。
モリセル領域を露出するフォトレジスト膜（図示せず）
を形成する。
【０１３２】次いで、フォトレジスト膜をマスクとし
て、例えば砒素イオンを、加速エネルギーを３０〜８０
ｋｅＶ、チルト角を０度、ドーズ量を１×１０15〜３×
１０15ｃｍ-2としてイオン注入し、隣接するトレンチ１
６間の領域のシリコン基板１０の表面にビット線拡散層
２４を、トレンチ１６の底部に角部から側壁絶縁膜２０
の厚さ分だけオフセットされたビット線拡散層２６を、
それぞれ形成する（図４６、図４７（ａ），（ｂ））。
て、例えば砒素イオンを、加速エネルギーを３０〜８０
ｋｅＶ、チルト角を０度、ドーズ量を１×１０15〜３×
１０15ｃｍ-2としてイオン注入し、隣接するトレンチ１
６間の領域のシリコン基板１０の表面にビット線拡散層
２４を、トレンチ１６の底部に角部から側壁絶縁膜２０
の厚さ分だけオフセットされたビット線拡散層２６を、
それぞれ形成する（図４６、図４７（ａ），（ｂ））。
【０１３３】次いで、例えば図１４及び図１５に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、側壁絶縁膜２０及びシリコン酸化膜１８を
除去した後、ＯＮＯ膜よりなる電荷蓄積層２８を形成す
る（図４８、図４９（ａ），（ｂ））。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、側壁絶縁膜２０及びシリコン酸化膜１８を
除去した後、ＯＮＯ膜よりなる電荷蓄積層２８を形成す
る（図４８、図４９（ａ），（ｂ））。
【０１３４】次いで、全面に、例えばＣＶＤ法により、
例えばリンが２×１０20〜３×１０ 21ｃｍ-3の濃度でド
ープされた、例えば膜厚１００〜２０ｎｍのアモルファ
スシリコン膜３２と、例えば膜厚２０〜３０ｎｍのシリ
コン酸化膜７８とを堆積する。
例えばリンが２×１０20〜３×１０ 21ｃｍ-3の濃度でド
ープされた、例えば膜厚１００〜２０ｎｍのアモルファ
スシリコン膜３２と、例えば膜厚２０〜３０ｎｍのシリ
コン酸化膜７８とを堆積する。
【０１３５】次いで、フォトリソグラフィー及び異方性
エッチングにより、シリコン酸化膜７８及びアモルファ
スシリコン膜３２をパターニングし、アモルファスシリ
コン膜３２よりなり上面がシリコン酸化膜７８で覆われ
たワード線３６及び周辺回路トランジスタのゲート電極
３８を形成する（図５０、図５１（ｃ）、図５２（ａ）
〜（ｃ））。
エッチングにより、シリコン酸化膜７８及びアモルファ
スシリコン膜３２をパターニングし、アモルファスシリ
コン膜３２よりなり上面がシリコン酸化膜７８で覆われ
たワード線３６及び周辺回路トランジスタのゲート電極
３８を形成する（図５０、図５１（ｃ）、図５２（ａ）
〜（ｃ））。
【０１３６】次いで、例えば図１７（ａ），（ｂ）に示
す第１実施形態による不揮発性半導体記憶装置の製造方
法と同様にして、ビット線拡散層２４，２６の延在する
方向に対して１３５℃及び３１５℃又は４５度及び２２
５度の２方向のツイスト角でボロンイオンをイオン注入
し、ワード線３６間の領域のビット線拡散層２４とビッ
ト線拡散層２６との間にチャネルカット拡散層４０を形
成する（図５１（ａ），（ｂ））。
す第１実施形態による不揮発性半導体記憶装置の製造方
法と同様にして、ビット線拡散層２４，２６の延在する
方向に対して１３５℃及び３１５℃又は４５度及び２２
５度の２方向のツイスト角でボロンイオンをイオン注入
し、ワード線３６間の領域のビット線拡散層２４とビッ
ト線拡散層２６との間にチャネルカット拡散層４０を形
成する（図５１（ａ），（ｂ））。
【０１３７】次いで、全面に、例えばＣＶＤ法により例
えば膜厚５０〜１５０ｎｍのシリコン窒化膜を堆積し、
異方性エッチングによりこのシリコン窒化膜をエッチバ
ックし、トレンチ１６、ワード線３６及びゲート電極３
８の側壁部分にシリコン窒化膜よりなる側壁絶縁膜４２
を形成する。
えば膜厚５０〜１５０ｎｍのシリコン窒化膜を堆積し、
異方性エッチングによりこのシリコン窒化膜をエッチバ
ックし、トレンチ１６、ワード線３６及びゲート電極３
８の側壁部分にシリコン窒化膜よりなる側壁絶縁膜４２
を形成する。
【０１３８】次いで、例えば弗酸系水溶液を用いたウェ
ットエッチングにより、ワード線３６上及びゲート電極
３８上に形成されたシリコン酸化膜７８、ビット線拡散
層２４，２６上、ソース／ドレイン拡散層４８上に形成
されたシリコン酸化膜（図示せず）を除去する。
ットエッチングにより、ワード線３６上及びゲート電極
３８上に形成されたシリコン酸化膜７８、ビット線拡散
層２４，２６上、ソース／ドレイン拡散層４８上に形成
されたシリコン酸化膜（図示せず）を除去する。
【０１３９】次いで、サリサイドプロセスにより、ビッ
ト線拡散層２４，２６上、ワード線３６上、ゲート電極
３８上、ソース／ドレイン拡散層４８上に、選択的にコ
バルトシリサイド膜７２を形成する（図５３〜図５
５）。例えば、まず、スパッタ法により、膜厚５〜１０
ｎｍのコバルト（Ｃｏ）膜と、膜厚２０〜５０ｎｍの窒
化チタン（ＴｉＮ）膜とを堆積する。次いで、例えば４
５０〜５５０℃の短時間アニール（ＲＴＡ）を行い、下
地にシリコンが露出した領域でこのシリコンとコバルト
膜とを反応させ、この領域にコバルトシリサイド膜７２
を形成する。次いで、窒化チタン膜及び未反応で残存す
るコバルト膜を除去する。こうして、ビット線拡散層２
４，２６上、ワード線３６上、ゲート電極３８上、ソー
ス／ドレイン拡散層４８上に、コバルトシリサイド膜７
２を選択的に残存させる。
ト線拡散層２４，２６上、ワード線３６上、ゲート電極
３８上、ソース／ドレイン拡散層４８上に、選択的にコ
バルトシリサイド膜７２を形成する（図５３〜図５
５）。例えば、まず、スパッタ法により、膜厚５〜１０
ｎｍのコバルト（Ｃｏ）膜と、膜厚２０〜５０ｎｍの窒
化チタン（ＴｉＮ）膜とを堆積する。次いで、例えば４
５０〜５５０℃の短時間アニール（ＲＴＡ）を行い、下
地にシリコンが露出した領域でこのシリコンとコバルト
膜とを反応させ、この領域にコバルトシリサイド膜７２
を形成する。次いで、窒化チタン膜及び未反応で残存す
るコバルト膜を除去する。こうして、ビット線拡散層２
４，２６上、ワード線３６上、ゲート電極３８上、ソー
ス／ドレイン拡散層４８上に、コバルトシリサイド膜７
２を選択的に残存させる。
【０１４０】これにより、ワード線３６及びゲート電極
３８は、アモルファスシリコン膜３２とコバルトシリサ
イド膜７２との積層膜よりなるポリサイドゲート構造と
なる（図５４（ｃ）、図５５（ａ）〜（ｃ））。
３８は、アモルファスシリコン膜３２とコバルトシリサ
イド膜７２との積層膜よりなるポリサイドゲート構造と
なる（図５４（ｃ）、図５５（ａ）〜（ｃ））。
【０１４１】次いで、例えば図２２及び図２３に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、層間絶縁膜５０、プラグ５８，６２，６４
等を形成する（図５６，図５７（ａ）〜（ｃ））。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、層間絶縁膜５０、プラグ５８，６２，６４
等を形成する（図５６，図５７（ａ）〜（ｃ））。
【０１４２】こうして、本実施形態による不揮発性半導
体記憶装置を製造することができる。
体記憶装置を製造することができる。
【０１４３】このように、本実施形態によれば、トレン
チ底側のビット線拡散層をトレンチの角部からオフセッ
トして形成するので、ビット線拡散層間のパンチスルー
を効果的に防止することができ、書き込みを効率よく行
うことができる。また、ビット線拡散層を囲うようにビ
ット線拡散層と反対導電型の不純物拡散領域を設けるの
で、ビット線拡散層間の空乏層の延びが更に抑制され、
パンチスルー耐性を更に高めることができる。また、サ
リサイドプロセスを用いてビット線拡散層上に選択的に
シリサイド層を形成するので、ビット線拡散層抵抗を大
幅に低減することができる。
チ底側のビット線拡散層をトレンチの角部からオフセッ
トして形成するので、ビット線拡散層間のパンチスルー
を効果的に防止することができ、書き込みを効率よく行
うことができる。また、ビット線拡散層を囲うようにビ
ット線拡散層と反対導電型の不純物拡散領域を設けるの
で、ビット線拡散層間の空乏層の延びが更に抑制され、
パンチスルー耐性を更に高めることができる。また、サ
リサイドプロセスを用いてビット線拡散層上に選択的に
シリサイド層を形成するので、ビット線拡散層抵抗を大
幅に低減することができる。
【０１４４】［第６実施形態］本発明の第６実施形態に
よる不揮発性半導体記憶装置及びその製造方法について
図５８乃至図６０を用いて説明する。なお、図１乃至図
５７に示す第１乃至第５実施形態による不揮発性半導体
記憶装置及びその製造方法と同様の構成要素には同一の
符号を付し説明を省略し或いは簡略にする。
よる不揮発性半導体記憶装置及びその製造方法について
図５８乃至図６０を用いて説明する。なお、図１乃至図
５７に示す第１乃至第５実施形態による不揮発性半導体
記憶装置及びその製造方法と同様の構成要素には同一の
符号を付し説明を省略し或いは簡略にする。
【０１４５】図５８は本実施形態による不揮発性半導体
記憶装置の構造を示す概略断面図、図５９及び図６０は
本実施形態による不揮発性半導体記憶装置の製造方法を
示す工程断面図である。
記憶装置の構造を示す概略断面図、図５９及び図６０は
本実施形態による不揮発性半導体記憶装置の製造方法を
示す工程断面図である。
【０１４６】はじめに、本実施形態による不揮発性半導
体記憶装置の構造について図５８を用いて説明する。な
お、図５８（ａ）は図１のＡ−Ａ′線断面に相当する領
域の断面図を、図５８（ｂ）は図１のＢ−Ｂ′線断面に
相当する領域の断面図を、それぞれ示している。
体記憶装置の構造について図５８を用いて説明する。な
お、図５８（ａ）は図１のＡ−Ａ′線断面に相当する領
域の断面図を、図５８（ｂ）は図１のＢ−Ｂ′線断面に
相当する領域の断面図を、それぞれ示している。
【０１４７】本実施形態による不揮発性半導体記憶装置
は、図５８に示すように、基本的には図２４に示す第２
実施形態による不揮発性半導体記憶装置の構造と同様で
ある。本実施形態による不揮発性半導体記憶装置の主た
る特徴は、ビット線拡散層２４，２６上に自己整合的に
チタンシリサイド膜８０が形成されていることにある。
このようにして不揮発性半導体記憶装置を構成すること
により、第５実施形態の場合と同様に、ビット線拡散層
２４，２６の抵抗が大幅に低減され、高速動作に貢献す
る。
は、図５８に示すように、基本的には図２４に示す第２
実施形態による不揮発性半導体記憶装置の構造と同様で
ある。本実施形態による不揮発性半導体記憶装置の主た
る特徴は、ビット線拡散層２４，２６上に自己整合的に
チタンシリサイド膜８０が形成されていることにある。
このようにして不揮発性半導体記憶装置を構成すること
により、第５実施形態の場合と同様に、ビット線拡散層
２４，２６の抵抗が大幅に低減され、高速動作に貢献す
る。
【０１４８】次に、本実施形態による不揮発性半導体記
憶装置の製造方法について図５９及び図６０を用いて説
明する。なお、各図（ａ）は図５０のＡ−Ａ′線断面に
相当する領域の断面図、各図（ｂ）は図５０のＣ−Ｃ′
線断面に相当する領域の断面図、各図（ｃ）は周辺回路
用トランジスタの断面図を、それぞれ表している。
憶装置の製造方法について図５９及び図６０を用いて説
明する。なお、各図（ａ）は図５０のＡ−Ａ′線断面に
相当する領域の断面図、各図（ｂ）は図５０のＣ−Ｃ′
線断面に相当する領域の断面図、各図（ｃ）は周辺回路
用トランジスタの断面図を、それぞれ表している。
【０１４９】まず、例えば図４０乃至図４９に示す第５
実施形態による不揮発性半導体記憶装置の製造方法と同
様にして、シリコン基板１０に、トレンチ１６、ビット
線拡散層２４，２６、電荷蓄積層２８、不純物拡散層６
４等を形成する。
実施形態による不揮発性半導体記憶装置の製造方法と同
様にして、シリコン基板１０に、トレンチ１６、ビット
線拡散層２４，２６、電荷蓄積層２８、不純物拡散層６
４等を形成する。
【０１５０】次いで、例えば図１４乃至図１８に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、ワード線３６を形成した後、ビット線拡散
層２４，２６の延在する方向に対して１３５℃及び３１
５℃又は４５度及び２２５度の２方向のツイスト角でボ
ロンイオンをイオン注入し、ワード線３６間の領域のビ
ット線拡散層２４とビット線拡散層２６との間にチャネ
ルカット拡散層４０を形成する（図５９（ａ），
（ｂ））。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、ワード線３６を形成した後、ビット線拡散
層２４，２６の延在する方向に対して１３５℃及び３１
５℃又は４５度及び２２５度の２方向のツイスト角でボ
ロンイオンをイオン注入し、ワード線３６間の領域のビ
ット線拡散層２４とビット線拡散層２６との間にチャネ
ルカット拡散層４０を形成する（図５９（ａ），
（ｂ））。
【０１５１】なお、周辺回路用トランジスタのゲート電
極３８についても、ワード線３６と同様に、アモルファ
スシリコン膜３２とタングステンシリサイド膜３４との
積層膜よりなるポリサイドゲート構造とする（図５９
（ｃ））。
極３８についても、ワード線３６と同様に、アモルファ
スシリコン膜３２とタングステンシリサイド膜３４との
積層膜よりなるポリサイドゲート構造とする（図５９
（ｃ））。
【０１５２】次いで、全面に、例えばＣＶＤ法により例
えば膜厚５０〜１５０ｎｍのシリコン窒化膜を堆積し、
異方性エッチングによりこのシリコン窒化膜をエッチバ
ックし、トレンチ１６、ワード線３６及びゲート電極３
８の側壁部分にシリコン窒化膜よりなる側壁絶縁膜４２
を形成する。
えば膜厚５０〜１５０ｎｍのシリコン窒化膜を堆積し、
異方性エッチングによりこのシリコン窒化膜をエッチバ
ックし、トレンチ１６、ワード線３６及びゲート電極３
８の側壁部分にシリコン窒化膜よりなる側壁絶縁膜４２
を形成する。
【０１５３】次いで、例えば弗酸系水溶液を用いたウェ
ットエッチングにより、ビット線拡散層２４，２６上、
ソース／ドレイン拡散層４８上に形成されたシリコン酸
化膜（図示せず）を除去する。
ットエッチングにより、ビット線拡散層２４，２６上、
ソース／ドレイン拡散層４８上に形成されたシリコン酸
化膜（図示せず）を除去する。
【０１５４】次いで、シリサイドプロセスにより、ビッ
ト線拡散層２４，２６上及びソース／ドレイン拡散層４
８上に、選択的にチタンシリサイド膜８０を形成する
（図６０（ａ）〜（ｃ））。例えば、まず、スパッタ法
により、膜厚２０〜５０ｎｍのチタン（Ｔｉ）膜を堆積
する。次いで、例えば６５０〜７５０℃の短時間アニー
ルを行い、下地にシリコンが露出した領域でこのシリコ
ンとチタン膜とを反応させ、この領域にチタンシリサイ
ド膜８０を形成する。次いで、未反応で残存するチタン
膜を除去する。こうして、ビット線拡散層２４，２６上
及びソース／ドレイン拡散層４８上に、チタンシリサイ
ド膜８０を選択的に残存させる。
ト線拡散層２４，２６上及びソース／ドレイン拡散層４
８上に、選択的にチタンシリサイド膜８０を形成する
（図６０（ａ）〜（ｃ））。例えば、まず、スパッタ法
により、膜厚２０〜５０ｎｍのチタン（Ｔｉ）膜を堆積
する。次いで、例えば６５０〜７５０℃の短時間アニー
ルを行い、下地にシリコンが露出した領域でこのシリコ
ンとチタン膜とを反応させ、この領域にチタンシリサイ
ド膜８０を形成する。次いで、未反応で残存するチタン
膜を除去する。こうして、ビット線拡散層２４，２６上
及びソース／ドレイン拡散層４８上に、チタンシリサイ
ド膜８０を選択的に残存させる。
【０１５５】次いで、例えば図２２及び図２３に示す第
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、層間絶縁膜５０、プラグ５８，６２，６４
等を形成する。
１実施形態による不揮発性半導体記憶装置の製造方法と
同様にして、層間絶縁膜５０、プラグ５８，６２，６４
等を形成する。
【０１５６】こうして、本実施形態による不揮発性半導
体記憶装置を製造することができる。
体記憶装置を製造することができる。
【０１５７】このように、本実施形態によれば、トレン
チ底側のビット線拡散層をトレンチの角部からオフセッ
トして形成するので、ビット線拡散層間のパンチスルー
を効果的に防止することができ、書き込みを効率よく行
うことができる。また、ビット線拡散層を囲うようにビ
ット線拡散層と反対導電型の不純物拡散領域を設けるの
で、ビット線拡散層間の空乏層の延びが更に抑制され、
パンチスルー耐性を更に高めることができる。また、サ
リサイドプロセスを用いてビット線拡散層上に選択的に
シリサイド層を形成するので、ビット線拡散層抵抗を大
幅に低減することができる。
チ底側のビット線拡散層をトレンチの角部からオフセッ
トして形成するので、ビット線拡散層間のパンチスルー
を効果的に防止することができ、書き込みを効率よく行
うことができる。また、ビット線拡散層を囲うようにビ
ット線拡散層と反対導電型の不純物拡散領域を設けるの
で、ビット線拡散層間の空乏層の延びが更に抑制され、
パンチスルー耐性を更に高めることができる。また、サ
リサイドプロセスを用いてビット線拡散層上に選択的に
シリサイド層を形成するので、ビット線拡散層抵抗を大
幅に低減することができる。
【０１５８】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【０１５９】例えば、上記第１乃至第６実施形態ではバ
ルクのシリコン基板１０を用いて不揮発性半導体記憶装
置を形成したが、ＳＯＩ基板上に不揮発性半導体記憶装
置を形成するようにしてもよい。ＳＯＩ基板を用いるこ
とにより寄生容量を大幅に低減することができ、高速動
作に貢献する。
ルクのシリコン基板１０を用いて不揮発性半導体記憶装
置を形成したが、ＳＯＩ基板上に不揮発性半導体記憶装
置を形成するようにしてもよい。ＳＯＩ基板を用いるこ
とにより寄生容量を大幅に低減することができ、高速動
作に貢献する。
【０１６０】例えば図６１に示すように、第２実施形態
による不揮発性半導体記憶装置において、ＳＯＩ基板８
８の埋め込み絶縁層８４の上面にビット線拡散層２６の
下面が接するように不揮発性半導体記憶装置を構成す
る。これにより、ビット線拡散層２６と基板領域（ＳＯ
Ｉ層８６）との間の接合容量を大幅に低減することがで
きる。第１及び第３乃至第６実施形態による不揮発性半
導体記憶装置に関しても、同様にしてＳＯＩ基板を用い
ることができる。
による不揮発性半導体記憶装置において、ＳＯＩ基板８
８の埋め込み絶縁層８４の上面にビット線拡散層２６の
下面が接するように不揮発性半導体記憶装置を構成す
る。これにより、ビット線拡散層２６と基板領域（ＳＯ
Ｉ層８６）との間の接合容量を大幅に低減することがで
きる。第１及び第３乃至第６実施形態による不揮発性半
導体記憶装置に関しても、同様にしてＳＯＩ基板を用い
ることができる。
【０１６１】また、上記第１、第２、第５及び第６実施
形態では、ビット線拡散層２６をトレンチ１６の角部か
らオフセットを設けて形成するに際し、側壁絶縁膜２０
を用いたが、上記第４実施形態のように、後にワード線
３６の一部をなす側壁導電膜７０を用いるようにしても
よい。
形態では、ビット線拡散層２６をトレンチ１６の角部か
らオフセットを設けて形成するに際し、側壁絶縁膜２０
を用いたが、上記第４実施形態のように、後にワード線
３６の一部をなす側壁導電膜７０を用いるようにしても
よい。
【０１６２】また、上記第５実施形態では、ビット線拡
散層２４，２６上、ワード線３６上、ゲート電極３８上
及びソース／ドレイン拡散層４８上に選択的にコバルト
シリサイド膜７２を形成する方法を、上記第６実施形態
では、ビット線拡散層２４，２６上及びソース／ドレイ
ン拡散層４８上に選択的にチタンシリサイド膜８０を形
成する方法を、第２実施形態による不揮発性半導体記憶
装置に適用する場合をそれぞれ示したが、第１、第３、
第４実施形態による不揮発性半導体記憶装置についても
同様に適用することができる。
散層２４，２６上、ワード線３６上、ゲート電極３８上
及びソース／ドレイン拡散層４８上に選択的にコバルト
シリサイド膜７２を形成する方法を、上記第６実施形態
では、ビット線拡散層２４，２６上及びソース／ドレイ
ン拡散層４８上に選択的にチタンシリサイド膜８０を形
成する方法を、第２実施形態による不揮発性半導体記憶
装置に適用する場合をそれぞれ示したが、第１、第３、
第４実施形態による不揮発性半導体記憶装置についても
同様に適用することができる。
【０１６３】以上詳述したように、本発明の特徴をまと
めると以下の通りとなる。
めると以下の通りとなる。
【０１６４】（付記１） 表面に溝が形成された第１導
電型の半導体基板と、前記溝が形成された領域以外の前
記半導体基板の表面部分に形成された第２導電型の第１
の不純物拡散領域と、前記溝の底部の前記半導体基板内
に形成され、前記溝よりも幅が狭い前記第２導電型の第
２の不純物拡散領域と、少なくとも前記溝の内面に沿っ
て形成された絶縁層よりなる電荷蓄積層と、前記第１の
不純物拡散領域と前記第２の不純物拡散領域との間の前
記電荷蓄積層上に形成された導電層とを有することを特
徴とする不揮発性半導体記憶装置。
電型の半導体基板と、前記溝が形成された領域以外の前
記半導体基板の表面部分に形成された第２導電型の第１
の不純物拡散領域と、前記溝の底部の前記半導体基板内
に形成され、前記溝よりも幅が狭い前記第２導電型の第
２の不純物拡散領域と、少なくとも前記溝の内面に沿っ
て形成された絶縁層よりなる電荷蓄積層と、前記第１の
不純物拡散領域と前記第２の不純物拡散領域との間の前
記電荷蓄積層上に形成された導電層とを有することを特
徴とする不揮発性半導体記憶装置。
【０１６５】（付記２） 表面に複数の溝が第１の方向
に並列して形成された第１導電型の半導体基板と、前記
溝が形成された領域以外の前記半導体基板の表面部分
に、前記第１の方向に延在するように形成された複数の
第２導電型の第１の不純物拡散領域と、前記溝の底部の
前記半導体基板内に前記第１の方向に延在するように形
成され、前記溝よりも幅が狭い複数の前記第２導電型の
第２の不純物拡散領域と、少なくとも前記溝の内面に沿
って形成された絶縁層よりなる電荷蓄積層と、前記電荷
蓄積層上に、前記第１の方向と交差する第２の方向に並
列して形成された複数の導電層とを有することを特徴と
する不揮発性半導体記憶装置。
に並列して形成された第１導電型の半導体基板と、前記
溝が形成された領域以外の前記半導体基板の表面部分
に、前記第１の方向に延在するように形成された複数の
第２導電型の第１の不純物拡散領域と、前記溝の底部の
前記半導体基板内に前記第１の方向に延在するように形
成され、前記溝よりも幅が狭い複数の前記第２導電型の
第２の不純物拡散領域と、少なくとも前記溝の内面に沿
って形成された絶縁層よりなる電荷蓄積層と、前記電荷
蓄積層上に、前記第１の方向と交差する第２の方向に並
列して形成された複数の導電層とを有することを特徴と
する不揮発性半導体記憶装置。
【０１６６】（付記３） 請求項２記載の不揮発性半導
体記憶装置において、前記複数の導電層間の領域の前記
溝の側壁部分に形成された前記第１導電型の第３の不純
物拡散領域を更に有することを特徴とする不揮発性半導
体記憶装置。
体記憶装置において、前記複数の導電層間の領域の前記
溝の側壁部分に形成された前記第１導電型の第３の不純
物拡散領域を更に有することを特徴とする不揮発性半導
体記憶装置。
【０１６７】（付記４） 請求項１乃至３のいずれか１
項に記載の不揮発性半導体記憶装置において、前記第１
の不純物領域下の前記半導体基板内に、前記第１の不純
物領域に接して設けられた前記第１導電型の第４の不純
物拡散領域と、前記溝の底部の前記半導体基板内に、前
記第２の不純物拡散領域を囲うように設けられ、前記溝
の幅と実質的にほぼ等しい幅を有する前記第１導電型の
第５の不純物拡散領域とを更に有することを特徴とする
不揮発性半導体記憶装置。
項に記載の不揮発性半導体記憶装置において、前記第１
の不純物領域下の前記半導体基板内に、前記第１の不純
物領域に接して設けられた前記第１導電型の第４の不純
物拡散領域と、前記溝の底部の前記半導体基板内に、前
記第２の不純物拡散領域を囲うように設けられ、前記溝
の幅と実質的にほぼ等しい幅を有する前記第１導電型の
第５の不純物拡散領域とを更に有することを特徴とする
不揮発性半導体記憶装置。
【０１６８】（付記５） 請求項１乃至４のいずれか１
項に記載の不揮発性半導体記憶装置において、前記溝
は、内側面が階段状に形成され、前記表面側で第１の幅
を、前記底部側で前記第１の幅よりも狭い第２の幅を有
し、前記第２の不純物拡散領域は、前記第２の幅と実質
的にほぼ等しい幅を有することを特徴とする不揮発性半
導体記憶装置。
項に記載の不揮発性半導体記憶装置において、前記溝
は、内側面が階段状に形成され、前記表面側で第１の幅
を、前記底部側で前記第１の幅よりも狭い第２の幅を有
し、前記第２の不純物拡散領域は、前記第２の幅と実質
的にほぼ等しい幅を有することを特徴とする不揮発性半
導体記憶装置。
【０１６９】（付記６） 請求項１乃至５のいずれか１
項に記載の不揮発性半導体記憶装置において、前記第１
の不純物拡散層上及び前記第２の不純物拡散層上に、選
択的に形成された金属シリサイド層を更に有することを
特徴とする不揮発性半導体記憶装置。
項に記載の不揮発性半導体記憶装置において、前記第１
の不純物拡散層上及び前記第２の不純物拡散層上に、選
択的に形成された金属シリサイド層を更に有することを
特徴とする不揮発性半導体記憶装置。
【０１７０】（付記７） 請求項６記載の不揮発性半導
体記憶装置において、前記導電層は、前記金属シリサイ
ド層と同一材料の金属シリサイド層を含むことを特徴と
する不揮発性半導体記憶装置。
体記憶装置において、前記導電層は、前記金属シリサイ
ド層と同一材料の金属シリサイド層を含むことを特徴と
する不揮発性半導体記憶装置。
【０１７１】（付記８） 請求項６記載の不揮発性半導
体記憶装置において、前記導電層は、前記金属シリサイ
ド層と異なる材料の金属シリサイド層を含むことを特徴
とする不揮発性半導体記憶装置。
体記憶装置において、前記導電層は、前記金属シリサイ
ド層と異なる材料の金属シリサイド層を含むことを特徴
とする不揮発性半導体記憶装置。
【０１７２】（付記９） 請求項１乃至８のいずれか１
項に記載の不揮発性半導体記憶装置において、前記半導
体基板は、基板と、前記基板上に形成された埋め込み絶
縁層と、前記埋め込み絶縁層上に形成された半導体層を
有するＳＯＩ基板であり、前記第２の不純物拡散領域
は、底面部が前記埋め込み絶縁層に接していることを特
徴とする不揮発性半導体記憶装置。
項に記載の不揮発性半導体記憶装置において、前記半導
体基板は、基板と、前記基板上に形成された埋め込み絶
縁層と、前記埋め込み絶縁層上に形成された半導体層を
有するＳＯＩ基板であり、前記第２の不純物拡散領域
は、底面部が前記埋め込み絶縁層に接していることを特
徴とする不揮発性半導体記憶装置。
【０１７３】（付記１０） 第１導電型の半導体基板に
溝を形成する工程と、前記溝が形成された前記半導体基
板に第２導電型の不純物を導入し、前記溝が形成された
領域以外の前記半導体基板の表面部分に第２導電型の第
１の不純物拡散領域を、前記溝の底部の前記半導体基板
内に前記溝よりも幅が狭い前記第２導電型の第２の不純
物拡散領域をそれぞれ独立して形成する工程と、少なく
とも前記溝の内面に沿うように絶縁層よりなる電荷蓄積
層を形成する工程と、前記第１の不純物拡散領域と前記
第２の不純物拡散領域との間の前記電荷蓄積層上に導電
層を形成する工程とを有することを特徴とする不揮発性
半導体記憶装置の製造方法。
溝を形成する工程と、前記溝が形成された前記半導体基
板に第２導電型の不純物を導入し、前記溝が形成された
領域以外の前記半導体基板の表面部分に第２導電型の第
１の不純物拡散領域を、前記溝の底部の前記半導体基板
内に前記溝よりも幅が狭い前記第２導電型の第２の不純
物拡散領域をそれぞれ独立して形成する工程と、少なく
とも前記溝の内面に沿うように絶縁層よりなる電荷蓄積
層を形成する工程と、前記第１の不純物拡散領域と前記
第２の不純物拡散領域との間の前記電荷蓄積層上に導電
層を形成する工程とを有することを特徴とする不揮発性
半導体記憶装置の製造方法。
【０１７４】（付記１１） 請求項１０記載の不揮発性
半導体記憶装置の製造方法において、前記溝を形成する
工程では、第１の方向に並列して形成された複数の前記
溝を形成し、前記導電層を形成する工程では、前記第１
の方向と交差する第２の方向に並列して形成された複数
の前記導電層を形成することを特徴とする不揮発性半導
体記憶装置の製造方法。
半導体記憶装置の製造方法において、前記溝を形成する
工程では、第１の方向に並列して形成された複数の前記
溝を形成し、前記導電層を形成する工程では、前記第１
の方向と交差する第２の方向に並列して形成された複数
の前記導電層を形成することを特徴とする不揮発性半導
体記憶装置の製造方法。
【０１７５】（付記１２） 請求項１１記載の不揮発性
半導体記憶装置の製造方法において、前記導電層を形成
する工程の後に、前記半導体基板に前記第１導電型の不
純物を導入し、前記複数の導電層間の領域の前記溝の側
壁部分に前記第１導電型の第３の不純物拡散領域を形成
する工程を更に有することを特徴とする不揮発性半導体
記憶装置の製造方法。
半導体記憶装置の製造方法において、前記導電層を形成
する工程の後に、前記半導体基板に前記第１導電型の不
純物を導入し、前記複数の導電層間の領域の前記溝の側
壁部分に前記第１導電型の第３の不純物拡散領域を形成
する工程を更に有することを特徴とする不揮発性半導体
記憶装置の製造方法。
【０１７６】（付記１３） 請求項１０乃至１２のいず
れか１項に記載の不揮発性半導体記憶装置の製造方法に
おいて、前記半導体基板に前記第１導電型の不純物を導
入し、前記第１の不純物領域下の前記半導体基板内に、
前記第１の不純物領域に接して設けられた前記第１導電
型の第４の不純物拡散領域を、前記溝の底部の前記半導
体基板内に、前記第２の不純物拡散領域を囲うように設
けられ、前記溝の幅と実質的にほぼ等しい幅を有する前
記第１導電型の第５の不純物拡散領域を、それぞれ形成
する工程を更に有することを特徴とする不揮発性半導体
記憶装置の製造方法。
れか１項に記載の不揮発性半導体記憶装置の製造方法に
おいて、前記半導体基板に前記第１導電型の不純物を導
入し、前記第１の不純物領域下の前記半導体基板内に、
前記第１の不純物領域に接して設けられた前記第１導電
型の第４の不純物拡散領域を、前記溝の底部の前記半導
体基板内に、前記第２の不純物拡散領域を囲うように設
けられ、前記溝の幅と実質的にほぼ等しい幅を有する前
記第１導電型の第５の不純物拡散領域を、それぞれ形成
する工程を更に有することを特徴とする不揮発性半導体
記憶装置の製造方法。
【０１７７】（付記１４） 請求項１０乃至１３のいず
れか１項に記載の不揮発性半導体記憶装置の製造方法に
おいて、前記溝を形成する工程よりも後に、前記溝の側
壁部分を選択的に覆うように側壁膜を形成する工程を更
に有し、前記第１の不純物拡散領域及び前記第２の不純
物拡散領域を形成する工程では、前記側壁膜をマスクと
して前記不純物を導入することにより、前記溝よりも幅
が狭い前記第２の不純物拡散領域を形成することを特徴
とする不揮発性半導体記憶装置の製造方法。
れか１項に記載の不揮発性半導体記憶装置の製造方法に
おいて、前記溝を形成する工程よりも後に、前記溝の側
壁部分を選択的に覆うように側壁膜を形成する工程を更
に有し、前記第１の不純物拡散領域及び前記第２の不純
物拡散領域を形成する工程では、前記側壁膜をマスクと
して前記不純物を導入することにより、前記溝よりも幅
が狭い前記第２の不純物拡散領域を形成することを特徴
とする不揮発性半導体記憶装置の製造方法。
【０１７８】（付記１５） 請求項１４記載の不揮発性
半導体記憶装置の製造方法において、前記側壁膜を形成
する工程と前記第１の不純物拡散領域及び前記第２の不
純物拡散領域を形成する工程との間に、前記側壁膜をマ
スクとして前記半導体基板を異方性エッチングすること
により前記溝を更に掘り下げ、内側面が階段状に形成さ
れ、前記表面側で第１の幅を、前記底部側で前記第１の
幅よりも狭い第２の幅を有する前記溝を形成する工程を
更に有し、前記第１の不純物拡散領域及び前記第２の不
純物拡散領域を形成する工程では、前記第２の幅と実質
的にほぼ等しい幅を有する前記第２の不純物拡散領域を
形成することを特徴とする不揮発性半導体記憶装置の製
造方法。
半導体記憶装置の製造方法において、前記側壁膜を形成
する工程と前記第１の不純物拡散領域及び前記第２の不
純物拡散領域を形成する工程との間に、前記側壁膜をマ
スクとして前記半導体基板を異方性エッチングすること
により前記溝を更に掘り下げ、内側面が階段状に形成さ
れ、前記表面側で第１の幅を、前記底部側で前記第１の
幅よりも狭い第２の幅を有する前記溝を形成する工程を
更に有し、前記第１の不純物拡散領域及び前記第２の不
純物拡散領域を形成する工程では、前記第２の幅と実質
的にほぼ等しい幅を有する前記第２の不純物拡散領域を
形成することを特徴とする不揮発性半導体記憶装置の製
造方法。
【０１７９】（付記１６） 請求項１４記載の不揮発性
半導体記憶装置の製造方法において、前記側壁膜を形成
する工程は、前記電荷蓄積層を形成する工程の後に行
い、前記側壁膜を形成する工程では、前記電荷蓄積層が
形成された前記溝の側壁部分に導電膜よりなる前記側壁
膜を形成し、前記導電層を形成する工程では、前記側壁
膜を一部に含む前記導電層を形成することを特徴とする
不揮発性半導体記憶装置の製造方法。
半導体記憶装置の製造方法において、前記側壁膜を形成
する工程は、前記電荷蓄積層を形成する工程の後に行
い、前記側壁膜を形成する工程では、前記電荷蓄積層が
形成された前記溝の側壁部分に導電膜よりなる前記側壁
膜を形成し、前記導電層を形成する工程では、前記側壁
膜を一部に含む前記導電層を形成することを特徴とする
不揮発性半導体記憶装置の製造方法。
【０１８０】（付記１７） 請求項１０乃至１６のいず
れか１項に記載の不揮発性半導体記憶装置の製造方法に
おいて、前記導電層を形成する工程の後に、前記第１の
不純物領域及び前記第２の不純物拡散領域上に金属シリ
サイド層を選択的に形成する工程を更に有することを特
徴とする不揮発性半導体記憶装置の製造方法。
れか１項に記載の不揮発性半導体記憶装置の製造方法に
おいて、前記導電層を形成する工程の後に、前記第１の
不純物領域及び前記第２の不純物拡散領域上に金属シリ
サイド層を選択的に形成する工程を更に有することを特
徴とする不揮発性半導体記憶装置の製造方法。
【０１８１】（付記１８） 請求項１７記載の不揮発性
半導体記憶装置の製造方法において、前記金属シリサイ
ド層を形成する工程では、前記導電層上に前記金属シリ
サイド層を同時に形成することを特徴とする不揮発性半
導体記憶装置の製造方法。
半導体記憶装置の製造方法において、前記金属シリサイ
ド層を形成する工程では、前記導電層上に前記金属シリ
サイド層を同時に形成することを特徴とする不揮発性半
導体記憶装置の製造方法。
【０１８２】
【発明の効果】以上の通り、本発明によれば、絶縁層よ
りなる電荷蓄積層に電荷を蓄積することにより情報を記
憶する不揮発性半導体記憶装置において、トレンチを形
成した半導体基板の表面側とトレンチの底部にビット線
拡散層を形成し、トレンチ底側のビット線拡散層をトレ
ンチの角部からオフセットして形成するので、ビット線
拡散層間のパンチスルーを効果的に防止することがで
き、書き込みを効率よく行うことができる。また、ビッ
ト線拡散層を囲うようにビット線拡散層と反対導電型の
不純物拡散領域を設けることにより、ビット線拡散層間
の空乏層の延びが更に抑制され、パンチスルー耐性を更
に高めることができる。
りなる電荷蓄積層に電荷を蓄積することにより情報を記
憶する不揮発性半導体記憶装置において、トレンチを形
成した半導体基板の表面側とトレンチの底部にビット線
拡散層を形成し、トレンチ底側のビット線拡散層をトレ
ンチの角部からオフセットして形成するので、ビット線
拡散層間のパンチスルーを効果的に防止することがで
き、書き込みを効率よく行うことができる。また、ビッ
ト線拡散層を囲うようにビット線拡散層と反対導電型の
不純物拡散領域を設けることにより、ビット線拡散層間
の空乏層の延びが更に抑制され、パンチスルー耐性を更
に高めることができる。
【図１】本発明の第１実施形態による不揮発性半導体記
憶装置の構造を示す平面図である。
憶装置の構造を示す平面図である。
【図２】本発明の第１実施形態による不揮発性半導体記
憶装置の構造を示す概略断面図である。
憶装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による不揮発性半導体記
憶装置の構造を示す回路図である。
憶装置の構造を示す回路図である。
【図４】本発明の第１実施形態による不揮発性半導体記
憶装置において書き込み時の電界強度分布をＴＣＡＤに
よりシミュレートした結果を示す図（その１）である。
憶装置において書き込み時の電界強度分布をＴＣＡＤに
よりシミュレートした結果を示す図（その１）である。
【図５】本発明の第１実施形態による不揮発性半導体記
憶装置において書き込み時の電界強度分布をＴＣＡＤに
よりシミュレートした結果を示す図（その２）である。
憶装置において書き込み時の電界強度分布をＴＣＡＤに
よりシミュレートした結果を示す図（その２）である。
【図６】本発明の第１実施形態による不揮発性半導体記
憶装置について書き込み時に衝突イオン化により発生し
たキャリアの分布をＴＣＡＤによりシミュレートした結
果を示す図（その１）である。
憶装置について書き込み時に衝突イオン化により発生し
たキャリアの分布をＴＣＡＤによりシミュレートした結
果を示す図（その１）である。
【図７】本発明の第１実施形態による不揮発性半導体記
憶装置について書き込み時に衝突イオン化により発生し
たキャリアの分布をＴＣＡＤによりシミュレートした結
果を示す図（その２）である。
憶装置について書き込み時に衝突イオン化により発生し
たキャリアの分布をＴＣＡＤによりシミュレートした結
果を示す図（その２）である。
【図８】本発明の第１実施形態による不揮発性半導体記
憶装置の製造方法を示す平面図（その１）である。
憶装置の製造方法を示す平面図（その１）である。
【図９】本発明の第１実施形態による不揮発性半導体記
憶装置の製造方法を示す工程断面図（その１）である。
憶装置の製造方法を示す工程断面図（その１）である。
【図１０】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その２）である。
記憶装置の製造方法を示す平面図（その２）である。
【図１１】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その２）であ
る。
記憶装置の製造方法を示す工程断面図（その２）であ
る。
【図１２】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その３）である。
記憶装置の製造方法を示す平面図（その３）である。
【図１３】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その３）であ
る。
記憶装置の製造方法を示す工程断面図（その３）であ
る。
【図１４】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その４）である。
記憶装置の製造方法を示す平面図（その４）である。
【図１５】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その４）であ
る。
記憶装置の製造方法を示す工程断面図（その４）であ
る。
【図１６】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その５）である。
記憶装置の製造方法を示す平面図（その５）である。
【図１７】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その５）であ
る。
記憶装置の製造方法を示す工程断面図（その５）であ
る。
【図１８】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その６）であ
る。
記憶装置の製造方法を示す工程断面図（その６）であ
る。
【図１９】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その６）である。
記憶装置の製造方法を示す平面図（その６）である。
【図２０】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その７）であ
る。
記憶装置の製造方法を示す工程断面図（その７）であ
る。
【図２１】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その８）であ
る。
記憶装置の製造方法を示す工程断面図（その８）であ
る。
【図２２】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その７）である。
記憶装置の製造方法を示す平面図（その７）である。
【図２３】本発明の第１実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その９）であ
る。
記憶装置の製造方法を示す工程断面図（その９）であ
る。
【図２４】本発明の第２実施形態による不揮発性半導体
記憶装置の構造を示す概略断面図である。
記憶装置の構造を示す概略断面図である。
【図２５】本発明の第２実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その１）であ
る。
記憶装置の製造方法を示す工程断面図（その１）であ
る。
【図２６】本発明の第２実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その２）であ
る。
記憶装置の製造方法を示す工程断面図（その２）であ
る。
【図２７】本発明の第２実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その３）であ
る。
記憶装置の製造方法を示す工程断面図（その３）であ
る。
【図２８】本発明の第３実施形態による不揮発性半導体
記憶装置の構造を示す概略断面図である。
記憶装置の構造を示す概略断面図である。
【図２９】本発明の第３実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その１）であ
る。
記憶装置の製造方法を示す工程断面図（その１）であ
る。
【図３０】本発明の第３実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その２）であ
る。
記憶装置の製造方法を示す工程断面図（その２）であ
る。
【図３１】本発明の第３実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その３）であ
る。
記憶装置の製造方法を示す工程断面図（その３）であ
る。
【図３２】本発明の第３実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その４）であ
る。
記憶装置の製造方法を示す工程断面図（その４）であ
る。
【図３３】本発明の第４実施形態による不揮発性半導体
記憶装置の構造を示す概略断面図である。
記憶装置の構造を示す概略断面図である。
【図３４】本発明の第４実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その１）であ
る。
記憶装置の製造方法を示す工程断面図（その１）であ
る。
【図３５】本発明の第４実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その２）であ
る。
記憶装置の製造方法を示す工程断面図（その２）であ
る。
【図３６】本発明の第４実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その３）であ
る。
記憶装置の製造方法を示す工程断面図（その３）であ
る。
【図３７】本発明の第４実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その４）であ
る。
記憶装置の製造方法を示す工程断面図（その４）であ
る。
【図３８】本発明の第４実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その５）であ
る。
記憶装置の製造方法を示す工程断面図（その５）であ
る。
【図３９】本発明の第５実施形態による不揮発性半導体
記憶装置の構造を示す概略断面図である。
記憶装置の構造を示す概略断面図である。
【図４０】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その１）である。
記憶装置の製造方法を示す平面図（その１）である。
【図４１】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その１）であ
る。
記憶装置の製造方法を示す工程断面図（その１）であ
る。
【図４２】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その２）である。
記憶装置の製造方法を示す平面図（その２）である。
【図４３】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その２）であ
る。
記憶装置の製造方法を示す工程断面図（その２）であ
る。
【図４４】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その３）である。
記憶装置の製造方法を示す平面図（その３）である。
【図４５】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その３）であ
る。
記憶装置の製造方法を示す工程断面図（その３）であ
る。
【図４６】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その４）である。
記憶装置の製造方法を示す平面図（その４）である。
【図４７】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その４）であ
る。
記憶装置の製造方法を示す工程断面図（その４）であ
る。
【図４８】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その５）である。
記憶装置の製造方法を示す平面図（その５）である。
【図４９】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その５）であ
る。
記憶装置の製造方法を示す工程断面図（その５）であ
る。
【図５０】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その６）である。
記憶装置の製造方法を示す平面図（その６）である。
【図５１】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その６）であ
る。
記憶装置の製造方法を示す工程断面図（その６）であ
る。
【図５２】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その７）であ
る。
記憶装置の製造方法を示す工程断面図（その７）であ
る。
【図５３】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その７）である。
記憶装置の製造方法を示す平面図（その７）である。
【図５４】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その８）であ
る。
記憶装置の製造方法を示す工程断面図（その８）であ
る。
【図５５】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その９）であ
る。
記憶装置の製造方法を示す工程断面図（その９）であ
る。
【図５６】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す平面図（その８）である。
記憶装置の製造方法を示す平面図（その８）である。
【図５７】本発明の第５実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その１０）であ
る。
記憶装置の製造方法を示す工程断面図（その１０）であ
る。
【図５８】本発明の第６実施形態による不揮発性半導体
記憶装置の構造を示す概略断面図である。
記憶装置の構造を示す概略断面図である。
【図５９】本発明の第６実施形態による不揮発性半導体
記憶装置の製造方法を示す概略断面図（その１）であ
る。
記憶装置の製造方法を示す概略断面図（その１）であ
る。
【図６０】本発明の第６実施形態による不揮発性半導体
記憶装置の製造方法を示す概略断面図（その２）であ
る。
記憶装置の製造方法を示す概略断面図（その２）であ
る。
【図６１】本発明の実施形態の変形例による不揮発性半
導体記憶装置の構造を示す概略断面図である。
導体記憶装置の構造を示す概略断面図である。
【図６２】従来の不揮発性半導体記憶装置の構造を示す
概略断面図である。
概略断面図である。
【図６３】図６２の不揮発性半導体記憶装置における情
報の書き込み方法を示す図である。
報の書き込み方法を示す図である。
【図６４】図６２の不揮発性半導体記憶装置における情
報の読み出し方法を示す図である。
報の読み出し方法を示す図である。
【図６５】図６２の不揮発性半導体記憶装置における情
報の消去方法を示す図である。
報の消去方法を示す図である。
【図６６】従来の他の不揮発性半導体記憶装置の構造を
示す概略断面図である。
示す概略断面図である。
１０…シリコン基板
１２，１８…シリコン酸化膜
１４…シリコン窒化膜
１６…トレンチ
２０…側壁絶縁膜
２２…フォトレジスト膜
２４，２６…ビット線拡散層
２８…電荷蓄積層
３０…ゲート絶縁膜
３２…アモルファスシリコン膜
３４…タングステンシリサイド膜
３６…ワード線
３８…ゲート電極
４０…チャネルカット拡散層
４４，４６…不純物拡散領域
４８…ソース／ドレイン拡散層
５０…層間絶縁膜
５２，５４，５６…コンタクトホール
５８，６０，６２…プラグ
６４…不純物拡散層
６６…トレンチ
６８…側壁絶縁膜
７０…側壁導電膜
７２…コバルトシリサイド層
７４…トレンチ
７６…素子分離膜
７８…シリコン酸化膜
８０…チタンシリサイド層
８２…基板
８４…埋め込み絶縁層
８６…ＳＯＩ層
８８…ＳＯＩ基板
１００…シリコン基板
１０２，１０４…ビット線拡散層
１０６…電荷蓄積層
１０８…ワード線
１１０…トレンチ
フロントページの続き
Ｆターム(参考） 5F083 EP18 EP24 EP64 ER02 ER04
ER11 ER14 ER22 ER29 GA09
GA24 HA02 JA33 JA35 JA39
JA53 MA06 MA19 NA01 PR09
PR37 PR40 ZA21
5F101 BA45 BB04 BC04 BC11 BC13
BD16 BD30 BE02 BE05 BE07
BF05 BH09
Claims (10)
- 【請求項１】 表面に溝が形成された第１導電型の半導
体基板と、 前記溝が形成された領域以外の前記半導体基板の表面部
分に形成された第２導電型の第１の不純物拡散領域と、 前記溝の底部の前記半導体基板内に形成され、前記溝よ
りも幅が狭い前記第２導電型の第２の不純物拡散領域
と、 少なくとも前記溝の内面に沿って形成された絶縁層より
なる電荷蓄積層と、 前記第１の不純物拡散領域と前記第２の不純物拡散領域
との間の前記電荷蓄積層上に形成された導電層とを有す
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 表面に複数の溝が第１の方向に並列して
形成された第１導電型の半導体基板と、 前記溝が形成された領域以外の前記半導体基板の表面部
分に、前記第１の方向に延在するように形成された複数
の第２導電型の第１の不純物拡散領域と、 前記溝の底部の前記半導体基板内に前記第１の方向に延
在するように形成され、前記溝よりも幅が狭い複数の前
記第２導電型の第２の不純物拡散領域と、 少なくとも前記溝の内面に沿って形成された絶縁層より
なる電荷蓄積層と、 前記電荷蓄積層上に、前記第１の方向と交差する第２の
方向に並列して形成された複数の導電層とを有すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項２記載の不揮発性半導体記憶装置
において、 前記複数の導電層間の領域の前記溝の側壁部分に形成さ
れた前記第１導電型の第３の不純物拡散領域を更に有す
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
不揮発性半導体記憶装置において、 前記第１の不純物領域下の前記半導体基板内に、前記第
１の不純物領域に接して設けられた前記第１導電型の第
４の不純物拡散領域と、 前記溝の底部の前記半導体基板内に、前記第２の不純物
拡散領域を囲うように設けられ、前記溝の幅と実質的に
ほぼ等しい幅を有する前記第１導電型の第５の不純物拡
散領域とを更に有することを特徴とする不揮発性半導体
記憶装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
不揮発性半導体記憶装置において、 前記溝は、内側面が階段状に形成され、前記表面側で第
１の幅を、前記底部側で前記第１の幅よりも狭い第２の
幅を有し、 前記第２の不純物拡散領域は、前記第２の幅と実質的に
ほぼ等しい幅を有することを特徴とする不揮発性半導体
記憶装置。 - 【請求項６】 第１導電型の半導体基板に溝を形成する
工程と、 前記溝が形成された前記半導体基板に第２導電型の不純
物を導入し、前記溝が形成された領域以外の前記半導体
基板の表面部分に第２導電型の第１の不純物拡散領域
を、前記溝の底部の前記半導体基板内に前記溝よりも幅
が狭い前記第２導電型の第２の不純物拡散領域をそれぞ
れ独立して形成する工程と、 少なくとも前記溝の内面に沿うように絶縁層よりなる電
荷蓄積層を形成する工程と、 前記第１の不純物拡散領域と前記第２の不純物拡散領域
との間の前記電荷蓄積層上に導電層を形成する工程とを
有することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項７】 請求項６記載の不揮発性半導体記憶装置
の製造方法において、 前記溝を形成する工程では、第１の方向に並列して形成
された複数の前記溝を形成し、 前記導電層を形成する工程では、前記第１の方向と交差
する第２の方向に並列して形成された複数の前記導電層
を形成することを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項８】 請求項６又は７記載の不揮発性半導体記
憶装置の製造方法において、 前記溝を形成する工程よりも後に、前記溝の側壁部分を
選択的に覆うように側壁膜を形成する工程を更に有し、 前記第１の不純物拡散領域及び前記第２の不純物拡散領
域を形成する工程では、前記側壁膜をマスクとして前記
不純物を導入することにより、前記溝よりも幅が狭い前
記第２の不純物拡散領域を形成することを特徴とする不
揮発性半導体記憶装置の製造方法。 - 【請求項９】 請求項８記載の不揮発性半導体記憶装置
の製造方法において、 前記側壁膜を形成する工程と前記第１の不純物拡散領域
及び前記第２の不純物拡散領域を形成する工程との間
に、前記側壁膜をマスクとして前記半導体基板を異方性
エッチングすることにより前記溝を更に掘り下げ、内側
面が階段状に形成され、前記表面側で第１の幅を、前記
底部側で前記第１の幅よりも狭い第２の幅を有する前記
溝を形成する工程を更に有し、 前記第１の不純物拡散領域及び前記第２の不純物拡散領
域を形成する工程では、前記第２の幅と実質的にほぼ等
しい幅を有する前記第２の不純物拡散領域を形成するこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１０】 請求項８記載の不揮発性半導体記憶装
置の製造方法において、 前記側壁膜を形成する工程は、前記電荷蓄積層を形成す
る工程の後に行い、 前記側壁膜を形成する工程では、前記電荷蓄積層が形成
された前記溝の側壁部分に導電膜よりなる前記側壁膜を
形成し、 前記導電層を形成する工程では、前記側壁膜を一部に含
む前記導電層を形成することを特徴とする不揮発性半導
体記憶装置の製造方法。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080163A (ja) * | 2004-09-07 | 2006-03-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2007150317A (ja) * | 2005-11-28 | 2007-06-14 | Internatl Business Mach Corp <Ibm> | 半導体構造およびその製造方法（垂直ｓｏｉトレンチｓｏｎｏｓセル） |
| JP2009147237A (ja) * | 2007-12-17 | 2009-07-02 | Spansion Llc | 半導体装置およびその製造方法 |
| JP2009152413A (ja) * | 2007-12-20 | 2009-07-09 | Spansion Llc | 半導体装置およびその製造方法 |
| US7602005B2 (en) | 2006-06-28 | 2009-10-13 | Samsung Electronics Co., Ltd. | Memory devices including spacer-shaped electrodes on pedestals and methods of manufacturing the same |
| US8049269B2 (en) | 2006-09-12 | 2011-11-01 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of manufacturing the same |
| US8148757B2 (en) | 2006-10-25 | 2012-04-03 | Renesas Electronics Corporation | Semiconductor device, and its manufacturing method |
| JP2014160712A (ja) * | 2013-02-19 | 2014-09-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| US9997526B2 (en) | 2016-01-21 | 2018-06-12 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| DE10324052B4 (de) * | 2003-05-27 | 2007-06-28 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterspeichers mit Charge-Trapping-Speicherzellen |
| US7075146B2 (en) * | 2004-02-24 | 2006-07-11 | Micron Technology, Inc. | 4F2 EEPROM NROM memory arrays with vertical devices |
| JP2005277171A (ja) * | 2004-03-25 | 2005-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| TWI270199B (en) * | 2005-01-31 | 2007-01-01 | Powerchip Semiconductor Corp | Non-volatile memory and manufacturing method and operating method thereof |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US7804126B2 (en) | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US20070057318A1 (en) * | 2005-09-15 | 2007-03-15 | Lars Bach | Semiconductor memory device and method of production |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US20070246765A1 (en) * | 2006-03-30 | 2007-10-25 | Lars Bach | Semiconductor memory device and method for production |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| KR100871983B1 (ko) * | 2007-07-24 | 2008-12-03 | 주식회사 동부하이텍 | 반도체 메모리 소자 및 그 제조 방법 |
| KR20100071200A (ko) * | 2008-12-19 | 2010-06-29 | 삼성전자주식회사 | 멀티플렉서 및 이의 제조 방법 |
| KR102152272B1 (ko) * | 2013-11-29 | 2020-09-04 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| CN108269763B (zh) * | 2016-12-30 | 2020-01-21 | 联华电子股份有限公司 | 半导体元件的制作方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017977A (en) * | 1985-03-26 | 1991-05-21 | Texas Instruments Incorporated | Dual EPROM cells on trench walls with virtual ground buried bit lines |
| US5135879A (en) * | 1985-03-26 | 1992-08-04 | Texas Instruments Incorporated | Method of fabricating a high density EPROM cell on a trench wall |
| DE4300986C2 (de) * | 1992-01-17 | 1999-08-26 | Mitsubishi Electric Corp | Halbleitervorrichtung zur Elementisolierung und Herstellungsverfahren derselben |
| JP3403877B2 (ja) * | 1995-10-25 | 2003-05-06 | 三菱電機株式会社 | 半導体記憶装置とその製造方法 |
| JP3679970B2 (ja) * | 2000-03-28 | 2005-08-03 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| DE10041749A1 (de) * | 2000-08-27 | 2002-03-14 | Infineon Technologies Ag | Vertikale nichtflüchtige Halbleiter-Speicherzelle sowie Verfahren zu deren Herstellung |
-
2002
- 2002-05-10 JP JP2002135688A patent/JP2003332469A/ja active Pending
-
2003
- 2003-05-12 US US10/435,373 patent/US20030209767A1/en not_active Abandoned
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080163A (ja) * | 2004-09-07 | 2006-03-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2007150317A (ja) * | 2005-11-28 | 2007-06-14 | Internatl Business Mach Corp <Ibm> | 半導体構造およびその製造方法（垂直ｓｏｉトレンチｓｏｎｏｓセル） |
| US7602005B2 (en) | 2006-06-28 | 2009-10-13 | Samsung Electronics Co., Ltd. | Memory devices including spacer-shaped electrodes on pedestals and methods of manufacturing the same |
| US8049269B2 (en) | 2006-09-12 | 2011-11-01 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of manufacturing the same |
| US8148757B2 (en) | 2006-10-25 | 2012-04-03 | Renesas Electronics Corporation | Semiconductor device, and its manufacturing method |
| JP2009147237A (ja) * | 2007-12-17 | 2009-07-02 | Spansion Llc | 半導体装置およびその製造方法 |
| JP2009152413A (ja) * | 2007-12-20 | 2009-07-09 | Spansion Llc | 半導体装置およびその製造方法 |
| JP2014160712A (ja) * | 2013-02-19 | 2014-09-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| US9997526B2 (en) | 2016-01-21 | 2018-06-12 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
Also Published As
| Publication number | Publication date |
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