DE4300986C2 - Halbleitervorrichtung zur Elementisolierung und Herstellungsverfahren derselben - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor­ richtung zur Elementisolierung und ein Herstellungsverfahren derselben.

In bisherigen Halbleitervorrichtungen wurde aufgrund der größeren Nachfrage nach höherer Integration von Elementen eine miniaturi­ sierte oder feine Isolierung von Elementen gewünscht. Das LOCOS(Local Oxidation of Silicon)-Verfahren ist als Verfahren zur Elementisolierung weithin gebräuchlich. Jedoch werden bei der Elementisolierung durch das LOCOS-Verfahren Vogelschnäbel ausgebildet, welche das Vorsehen einer kleinen Isolationsweite verhindern.

Daraus folgend hat eine sogenannte Grabenisolierungstechnik, die einen tiefen und engen Graben verwendet, als ein Verfahren zur Elementisolierung, das feine Elementisolierung ermöglicht, Auf­ merksamkeit erregt. Ein Beispiel der Grabenisolierungstechnik ist in der Japanischen Offenlegungsschrift Nr. 63-170937 offenbart. Die in dieser Druckschrift offenbarte Elementisolierungsstruktur wird unter Bezugnahme auf die Fig. 70 beschrieben.

In der Struktur zur Isolierung einer Halbleitervorrichtung ist ein Graben 31 von der Oberfläche eines p-Typ-Halbleitersubstrates 30 bis zu einer Tiefe von ungefähr 1-2 µm ausgebildet. Eine Sei­ tenoberfläche des Grabens 31 ist mit einer Oxidschicht 34 bedeckt und eine p⁺-Typ-Halbleiterschicht 35 mit einer Konzentration von 10²⁰-10²² cm³ ist mit der Oxidschicht 34 dazwischen ausgebildet. In dem p-Typ-Halbleitersubstrat 30 ist im Kontakt mit der Boden­ fläche des Grabens 31 eine p⁺-Typ-Diffusionsschicht 36 mit einer Konzentration von 10²⁰-10²² cm³ zur Verhinderung der Bildung einer Inversionsschicht in der Oberfläche des p-Typ-Halbleiter­ substrates 30 ausgebildet, die als Kanalstopper dient. Die p⁺-Typ- Diffusionsschicht 36 dient außerdem dazu das Auftreten eines Durchschlages zu verhindern. Auf der oberen Oberfläche der p⁺-Typ- Halbleiterschicht 35 ist eine Oxidschicht 38 mit einer Dicke von ungefähr 100-200 nm (1000-2000 Å) ausgebildet. Eine Gateoxidschicht 39 ist auf der Oberfläche des p-Typ-Halbleitersubstrates 30, ausgenommen der Bereich in dem die Oxidschicht 38 ausgebildet ist, ausgebildet.

Eine Struktur eines MOS-Transistors, bei dem diese Isolierungs­ struktur angewendet wurde, wird im folgenden beschrieben.

Eine Gateelektrode 40 ist auf der Gateoxidschicht 39 der oben be­ schriebenen Isolierungsstruktur ausgebildet. Aus n⁺-Typ-Stör­ stellenbereichen bestehende Source/Drain-Bereiche 41 sind bis zu einer vorbestimmten Tiefe auf beiden Seiten der Gateelektrode 40 ausgebildet.

Die Gateelektrode 40 ist mit einer Zwischenschicht-Isolierschicht 42 bedeckt. Eine metallische Verbindung 43, die elektrisch mit der Gateelektrode 40 verbunden ist und sich über dem Graben 31 bis unter die Zwischenschicht-Isolierschicht 42 erstreckt, ist aus­ gebildet.

Ein Verfahren zur Herstellung der Isolierungsstruktur wird im folgenden unter Bezugnahme auf die Fig. 71 bis 75 beschrieben.

Wie Fig. 71 zeigt wird eine dünne thermische Oxidschicht 32 mit einer Dicke von ungefähr 30 nm (300 Å) auf dem p-Typ-Halbleitersubstrat 30 ausgebildet. Eine Nitridschicht 33 wird durch ein CVD-Verfahren aufgewachsen und Bereiche der Nitridschicht 33, der Oxidschicht 32 und des Halbleitersubstrates 30, welche Bereiche zur Isolierung sein sollen, werden bis zu einer Tiefe von ungefähr 1-2 µm zur Ausbildung eines Grabens 31 geätzt.

Wie Fig. 72 zeigt wird, nachdem eine relativ dicke thermische Oxidschicht 34 im Seitenwandbereich des Grabens 31 ausgebildet ist, die thermische Oxidschicht 34 im Bodenbereich des Grabens 31 durch anisotropes Ätzen weggeätzt um das Halbleitersubstrat 30 freizulegen. Da der Transistorbildungsbereich mit der Nitrid­ schicht 33, welche als Maske dient, bedeckt ist, wird das Ätzen dieses Bereiches verhindert. Danach wird polykristallines Silizium 35 bis zu 1-2 µm auf der gesamten Oberfläche des Substrates inklusive des Grabens 31 aufgewachsen.

Wie Fig. 73 zeigt werden Störstellen des p-Leitungstyps, welcher derselbe wie der des Substrates ist, mit hoher Konzentration durch Ionenimplantation oder Gasphasendotierung in das polykristalline Silizium 35 eingebracht, und durch Wärmebehandlung so tief ein­ diffundiert, daß sie das Halbleitersubstrat 30 erreichen und so mit dem polykristallinen Silizium 35 im Bodenflächenbereich des Grabens 31 kontaktieren. Dann wird eine p⁺-Typ-Diffusionsschicht 36 im Halbleitersubstrat 30 unter dem Bodenbereich des Grabens 31 als Kanalstopper ausgebildet. Da der Transistorbildungsbereich mit der Nitridschicht 33 bedeckt ist werden keine Störstellen in diesen Bereich eindiffundiert. Genauso werden, da die Seiten­ oberfläche des Grabens 31 mit der thermischen Oxidschicht 34 bedeckt ist, keine Störstellen dorthin eindiffundiert. Eine Photoresistschicht 37 wird ausgebildet um die Oberfläche des polykristallinen Siliziums 35 zu glätten.

Die Photoresistschicht 37 und das polykristalline Silizium 35 mit den eindiffundierten Störstellen werden durch anisotropes Ätzen weggeätzt bis die Oberfläche der Nitridschicht 33 freigelegt ist. Wie Fig. 74 zeigt ist damit eine Struktur, in der polykristallines Silizium 35 den Graben 31 füllt, ausgebildet. Danach wird das Halbleitersubstrat 30 thermisch oxidiert und eine relativ dünne Oxidschicht 38 mit einer Dicke von ungefähr 100-200 nm (1000 Å-2000 Å) wird auf der Oberfläche des im Graben 31 eingebetteten polykristallinen Siliziums 35 ausgebildet. Die Nitridschicht 33 und die thermische Oxidschicht 32 werden entfernt und eine Gateoxidschicht 39 ausgebildet (Fig. 75). Die Isolierungsstruktur ist damit ausgebildet.

Nachdem die in Fig. 75 gezeigte Isolierungsstruktur ausgebildet ist, wird eine Gateelektrode 40 mit einer vorbestimmten Form strukturiert und Source/Drain-Bereiche 41 werden ausgebildet. Eine Zwischenschicht-Isolierschicht 42 wird aufgewachsen, in einer vorbestimmten Position wird ein Kontaktloch geöffnet und eine metallische Verbindung 43 wird ausgebildet. Danach ist der in Fig. 70 gezeigte MOS-Transistor fertig.

Ein Herstellungsverfahren für einen CMOS-Transistor mit der Isolierungsstruktur für Halbleitervorrichtungen wird unter Bezug­ nahme auf die Fig. 76 bis 87 im folgenden beschrieben.

Wie Fig. 76 zeigt wird, nachdem die rechte Hälfte der Oberfläche eines p-Typ-Halbleitersubstrates 51 mit einer Resistschicht 52 bedeckt ist, Phosphor (P) bis zu einer vorbestimmten Tiefe in den linken Bereich des p-Typ-Halbleitersubstrates 51 bei Bedingungen von 500 keV-1,5 MeV und 1 × 10¹²-1 × 10¹⁵ cm^-2 implantiert. Um einen n-Typ-Störstellendiffusionsbereich 53 auszubilden wird für 20 Minuten bis 10 Stunden eine Wärmebehandlung bei einer Temperatur von 800-1200°C angewendet.

Wie Fig. 77 zeigt wird, nachdem die Resistschicht 52 entfernt ist, die Oberfläche des n⁺-Störstellendiffusionsbereiches 53 des p-Typ- Halbleitersubstrates 51 mit einer Resistschicht 54 bedeckt. Bor (B) wird bei Bedingungen von 200 keV-1 MeV und 1 × 10¹²-1 × 10¹⁵ cm^-2 in den rechten Halbbereich des p-Typ-Halbleitersub­ strates 51 implantiert. Zur Ausbildung eines p-Typ-Störstellen­ diffusionsbereiches 55 wird für 20 Minuten bis 10 Stunden eine Wärmebehandlung bei einer Temperatur von 800 bis 1200°C ausgeführt.

Wie Fig. 78 zeigt wird, nachdem die Resistschicht 54 entfernt ist, eine dünne thermische Oxidschicht 56 mit einer Dicke von ungefähr 30 nm (300 Å) auf den Oberflächen des n-Typ-Störstellenbereiches 53 und p- Typ-Störstellenbereiches 55 ausgebildet und eine Nitridschicht 57 wird durch ein CVD-Verfahren auf der Oxidschicht 56 aufgewachsen. Danach wird eine Resistschicht 58 auf der Nitridschicht 57 ausge­ bildet und gemustert. Unter Benutzung der Resistschicht 58 als Maske werden Bereiche der Nitridschicht 57, der Oxidschicht 56, des n-Typ-Störstellendiffusionsbereiches 53 und des p-Typ-Stör­ stellendiffusionsbereiches 55, welche ein Isolierungsbereich sein sollen, bis zu einer Tiefe von ungefähr 1-2 µm geätzt, so daß Gräben 59, 60, wie in Fig. 79 gezeigt, ausgebildet werden.

Wie Fig. 80 zeigt werden, nachdem die Resistschicht 58 entfernt ist, thermische Oxidschichten 61, 62 relativ dick in den Gräben 59, 60 ausgebildet. Um das Halbleitersubstrat 51 freizulegen werden die thermischen Oxidschichten 61, 62 auf den Bodenober­ flächen der Gräben 59, 60 entfernt. Dabei werden der n-Typ-Stör­ stellendiffusionsbereich 53 und der p-Typ-Störstellendiffusions­ bereich 55 nicht geätzt, da sie durch die Nitridschicht 57, welche als Maske dient, bedeckt sind. Danach wird, wie Fig. 81 zeigt, polykristallines Silizium 70 bis ungefähr 1-2 µm stark auf der gesamten Oberfläche des Halbleitersubstrates 51 inklusive der Gräben 59, 60 aufgewachsen.

Wie Fig. 82 zeigt wird die Oberfläche des polykristallinen Sili­ ziums 70 über dem p-Typ-Störstellendiffusionsbereich 55 mit einer Resistschicht 63 bedeckt und Phosphor (P) bei Bedingungen von 100 keV und 1 × 10¹²-1 × 10¹⁶ cm^-2 in das polykristalline Silizium 70 über dem n-Typ-Störstellendiffusionsbereich 53 implantiert.

Nachdem die Resistschicht 63 entfernt ist wird, wie Fig. 83 zeigt, eine Resistschicht 64 auf dem n⁺-Typ-Störstellendiffusionsbereich 70a hoher Konzentration ausgebildet. Bor (B) wird in das poly­ kristalline Silizium 70 über dem p-Typ-Störstellendiffusionsbe­ reich 55 bei Bedingungen von 50 keV und 1 × 10¹²-1 × 10¹⁶ cm^-2 in der gleichen Art und Weise wie oben beschrieben implantiert.

Nachdem die Resistschicht 64 entfernt ist wird, wie in Fig. 84 gezeigt, auf den Oberflächen des n⁺-Typ-Störstellendiffusions­ bereiches 70a und des p⁺-Typ-Störstellendiffusionsbereiches 70b eine Photoresistschicht 65 vorgesehen um diese Oberflächen zu glätten. Wie Fig. 85 zeigt werden die Photoresistschicht 65, der n⁺-Typ-Störstellendiffusionsbereich 70a und der p⁺-Typ-Stör­ stellendiffusionsbereich 70b zurückgeätzt und die Nitridschicht 57 freigelegt. Eine Wärmebehandlung wird bei Temperaturbedingungen von 800°C-1200°C und einer Zeit von 20 Minuten - 10 Stunden durchgeführt. Störstellen des n⁺-Typ-Störstellendiffusionsbe­ reiches 70a bzw. des p⁺-Typ-Störstellendiffusionsbereiches 70b werden von den Bodenbereichen der Gräben 59, 60 in das Substrat 51 diffundiert. Als Ergebnis wird eine Struktur ausgebildet, in der ein n⁺-Typ-Störstellendiffusionsbereich 70a bzw. ein p⁺-Typ- Störstellendiffusionsbereich 70b in Gräben 59 bzw. 60 eingebettet sind und eine n⁺-Diffusionsschicht 53a und eine p⁺-Diffusions­ schicht 55a, die als Kanalstopper dienen, in den Bodenbereichen dieser Gräben ausgebildet sind.

Wie Fig. 86 zeigt wird das Halbleitersubstrat 51 thermisch oxi­ diert und relativ dünne Oxidschichten 66, 67 (ca. 100-200 nm = 1000-2000 Å) werden auf den Oberflächen des n⁺-Typ-Störstellendiffusionsbe­ reiches 70a und des p⁺-Typ-Störstellendiffusionsbereiches 70b, die den in den Gräben 59, 60 eingebettet sind, ausgebildet. Danach werden die Nitridschicht 57 und die thermische Oxidschicht 56 entfernt und eine Gateoxidschicht 68 wird ausgebildet.

Eine für CMOS benutzte Isolierungsstruktur ist damit ausgebildet.

Danach wird eine Gateoxidschicht 80 abgeschieden und eine Gate­ elektrode 81 wird ausgebildet. Die Gateelektrode 81 wird unter Benutzung von Photolithographie zu einer vorbestimmten Form geätzt. Source/Drain-Bereiche 82, 83 werden jeweils in dem Substrat ausgebildet. Eine Zwischenschicht-Oxidschicht 84 wird auf der gesamten Oberfläche des Substrates abgeschieden. Unter Benutzung von Photolithographie werden Kontaktlöcher 85, die die Source/Drain-Bereiche 82, 83 erreichen, geöffnet. Aluminium 86 wird durch Sputtern abgeschieden und das Aluminium 86 wird unter Benutzung von Photolithographie geätzt. Ein in Fig. 87 gezeigter CMOS-Transistor ist damit fertig.

Jedoch hat die oben beschriebene Halbleiterstruktur zur Element­ isolierung das folgende Problem.

Bezugnehmend auf Fig. 88 wird zuerst ein erstes Problem beschrie­ ben. Die p⁺-Halbleiterschicht 35 hat eine Störstellenkonzentration im Bereich von 1 × 10²⁰-1 × 10²² cm³. Darum wird, wenn wie in der Figur gezeigt die Gateelektrode auf der Oxidschicht 38 ausge­ bildet wird, ein Kondensator C₁ mit einer großen parasitären Kapazität durch die Gateelektrode 40, die Oxidschicht 38 und die p⁺-Halbleiterschicht 35 gebildet.

In Fig. 89 ist die Existenz des Kondensators C₁ in einem Ersatz­ schaltbild dargestellt. Da der Kondensator C₁ existiert, wird der Kondensator C₁ auf der Ausgabeseite (Aus) der Schaltung geladen/entladen, was eine Verzögerung der Signale verursacht. Darum wird, wie in dem Graph aus Fig. 90 gezeigt, die Geschwin­ digkeit der Vorrichtung geringer.

Wenn die Störstellenkonzentration der Halbleiterschicht 35 verringert wird, um das oben beschriebene Problem zu lösen, kommt die Beschaffenheit der Halbleiterschicht 35 nahe an die eines Isolators. Daraus folgt, wie in Fig. 91 gezeigt, daß das elek­ trische Feld E der Gateelektrode 4 die Seitenwände des Grabens 31 direkt invertiert, was eine Verminderung der Isolierung verursacht.

Zweitens werden, wie Fig. 92 zeigt, da die Störstellenkonzentra­ tion mit 10²⁰-10²² cm^-3 so hoch ist, während der Wärmebehandlung, die zur Ausbildung eines Kanalstopperbereiches im Bodenbereich eines Grabens notwendig ist, Störstellen weit in das Substrat eindiffundiert, so daß die Störstellenkonzentration in der Umgebung der Oberfläche des Substrates ansteigt, wodurch die Schwellspannung erhöht wird. Falls die Isolationsweite klein ist, überlappen sich, wie in den Fig. 93(a) und 93(b) gezeigt, die Störstellendiffusionsbereiche beider Isolierungsbereiche und die Konzentration neigt dazu weiter zu steigen. Dieses Phänomen tritt in einem engen Kanal stärker in Erscheinung. Da die Atomradien von Silizium und Bor sich unterscheiden, werden leicht Defekte im Substrat verursacht, was in der Erzeugung von Leckströmen resultiert.

Drittens wird, wenn die oben beschriebene Struktur einer Halblei­ tervorrichtung für eine CMOS-Struktur benutzt wird, die Anzahl der Herstellungsschritte extrem groß und in jedem Schritt muß die Zuverlässigkeit gesichert werden. Darum werden die Verbesserung der Zuverlässigkeit von Produkten, die Reduzierung der Kosten und die Erhöhung des Ertrages behindert.

Aus der JP 64-31434 (A) ist eine Halbleitervorrichtung bekannt, bei der auf einem Substrat eine p-Typ-Halbleiterschicht mit hoher Kon­ zentration, eine p-Typ-Halbleiterschicht mit niedriger Konzentra­ tion und eine n-Typ-Halbleiterschicht mit niedriger Konzentration ausgebildet sind. Ein Graben ist bis in die n-Typ-Halbleiterschicht ausgebildet, dessen Seitenwände mit Oxidschichten bedeckt sind. Im Bodenbereich des Grabens ist in Kontakt mit der p-Typ-Halbleiter­ schicht hoher Konzentration eine p-Typ-Halbleiterschicht und dar­ über eine n-Typ-Halbleiterschicht ausgebildet.

Aus EL-KAREH, B., GHATALIA, A. K.: FIELD-SHIELDED TRENCH FILL in US- Z.: IBM Technical Disclosure Bulletin, Vol. 27, No. 8, January 1985, Seiten 4851-4854 ist eine feldabschirmende Grabenfüllung bekannt, bei der ein Graben in einem Si-Substrat ausgebildet ist. In dem Graben ist auf den Seitenwänden eine Oxidschicht ausgebil­ det. Auf den Seitenwänden der Oxidschichten und auf der Bodenober­ fläche des Grabens ist eine dotierte Polysiliziumschicht ausgebil­ det, die der Grabenform angepaßt ist, so daß der Graben mit Oxid oder Polyimid aufgefüllt werden kann.

Aus MALAVIYA, S. D.: DEEP TRENCH ISOLATION FOR BIPOLAR PROCESSES in US-Z.: IBM Technical Disclosure Bulletin, Vol. 24, No. 11A, April 1982, Seiten 5578-5580 ist ein Graben in einem p-Typ-Halbleiter­ substrat bekannt, der in einen dotierten Bereich hineinreicht. Auf den Seitenwänden des Grabens ist eine Oxidschicht ausgebildet. Auf den Seitenwänden der Oxidschicht und der Bodenoberfläche des Gra­ bens ist eine den Graben füllende dotierte Polysiliziumschicht ausgebildet.

Aus BEYER, K. D., PLISKIN, W. A.: BOROSILICATE GLASS TRENCH FILL in US-Z.: IBM Technical Disclosure Bulletin, Vol. 27, No. 2, July 1984, Seiten 1245-1247 ist eine Borsilikatglas-Grabenfüllung be­ kannt, bei der eine SiO₂/Si₃N₄-Schicht auf den Seitenwänden eines Grabens ausgebildet ist. Auf den Seitenwänden dieser Schicht und auf der Bodenoberfläche des Grabens ist eine dotierte Polysili­ ziumschicht ausgebildet. Der Graben ist mit Borsilikatglas aufge­ füllt.

Aus der US 4 520 552 ist eine Halbleitervorrichtung bekannt, bei der eine Isolierschicht seitlich zwischen einer Grabenfüllung aus Polysilizium und den Grabenwänden und auf der Grabenfüllung ausge­ bildet ist, wobei die untere Oberfläche der Isolierschicht tiefer als die Hauptoberfläche des Substrates liegt.

Aus der US 4 729 964 ist ein Verfahren zur Herstellung einer Halb­ leitervorrichtung bekannt, bei dem ein Graben in einem Halbleiter­ substrat und dann ein Isoliermaterial in dem Graben ausgebildet wird. Dann wird Dotierstoff in das Halbleitersubstrat bis zu einer vorbestimmten Tiefe implantiert, wobei eine niedrigere Konzentra­ tion nahe der Oberfläche als in einem parallel zu der Oberfläche des Halbleitersubstrates verlaufenden Band vorhanden ist. Der Gra­ ben erstreckt sich durch das Band hindurch.

Aus der JP 1-319969 (A) ist ein Verfahren zur Herstellung einer Halbleitervorrichtung bekannt, bei dem eine n-Typ-Epitaxieschicht auf einem p-Typ-Halbleitersubstrat angeordnet und in der Epitaxie­ schicht und dem Substrat ein Graben ausgebildet ist, wobei in dem Graben Polysilizium ausgebildet wird. In das Polysilizium wird dann p-Typ-Dotierstoff implantiert und bei einer nachfolgenden Wärmebe­ handlung ein p-Typ-Diffusionsbereich um den Graben ausgebildet.

Aus JAMBOTKAR, C. G.: IMPROVED POLYSILICON-FILLED TRENCH ISOLATION in US-Z.: IBM Technical Disclosure Bulletin, Vol. 27, No. 3, August 1984, Seiten 1481-1482 ist ein Verfahren zur Herstellung einer Polysilizium-Grabenfüllung bekannt. Bei dem Verfahren wird in einem Substrat ein Graben ausgebildet, dessen Seitenwände mit einer Iso­ lierschicht bedeckt werden, bevor der Graben mit Polysilizium ge­ füllt wird. Danach wird die Oberfläche der Polysiliziumfüllung 0,3 µm unter die Oberfläche des Substrates rückgeätzt und dann mit einer SiO₂-Schicht bedeckt.

Die DE 41 43 209 A1 offenbart eine Halbleitervorrichtung zur Elementisolierung mit
einem Halbleitersubstrat mit einem ersten Leitungstyp und einer ersten Störstellenkonzentration,
einer Halbleiterschicht, die auf dem Halbleitersubstrat ausge­ bildet ist und einen zweiten Leitungstyp aufweist,
einem Graben, der durch die Halbleiterschicht in das Halblei­ tersubstrat bis zu einer vorbestimmten Tiefe ausgebildet ist,
einem Störstellen enthaltenden Bereich des ersten Leitungstyps, der mit einem Abstand von einer inneren Seitenwand des Grabens in dem Graben vorgesehen ist, bei dem nur sein Bodenabschnitt mit dem Halbleitersubstrat des ersten Leitungstyps verbunden ist, und
einer Oxidschicht, die den Raum zwischen der inneren Seitenwand des Grabens und dem Störstellen enthaltenden Bereich füllt und eine obere Oberfläche des Störstellen enthaltenden Bereiches und eine Oberfläche der Halbleiterschicht bedeckt.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrich­ tung zur Elementisolierung, die in der Elementisolierung überlegen ist und eine höchst zuverlässige Elementisolierungsstruktur auf­ weist, und ein Verfahren zur Herstellung derselben zu ermöglichen.

Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder 6 oder 9 oder ein Verfahren nach Anspruch 11 oder 17 oder 20.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.

Die vorliegende Erfindung ermöglicht eine Halbleitervorrichtung zur Elementisolierung mit einer Isolierungsstruktur in Form eines Gra­ bens ohne die Notwendigkeit eines Kanalstopperbereiches und ein Verfahren zur Herstellung einer Halbleitervorrichtung zur Element­ isolierung, bei dem Störstellen so in ein Substrat implantiert und eindiffundiert werden, daß ein Band mit maximaler Störstellenkon­ zentration in einer vorbestimmten Tiefe des Substrates positioniert wird.

Bei einer Halbleitervorrichtung zur Elementisolierung nach einer Ausführungsform werden zuerst Oxidschichten auf den Seitenwandbereichen des Grabens als in dem Graben vorgesehenes Isolierungsmaterial ausgebildet. Eine Halb­ leiterschicht wird innerhalb der auf den Seitenwänden des Grabens vorgesehenen Oxidschichten ausgebildet. Dadurch kann die Differenz des thermischen Ausdehnungskoeffizienten des Isoliermaterials und des Halbleitersubstrates freigegeben werden. Das verhindert die Erzeugung von Rissen im Isoliermaterial und daher kann die Erzeu­ gung von Leckströmen vermieden werden. Weiter wird, da ein p⁺- Störstellenbereich hoher Konzentration im wesentlichen ungefähr gleichförmig im Bodenbereich des Isolierbereiches ausgebildet wird, der Isolationsschwellwert nicht berührt. Zusätzlich er­ strecken sich die Verarmungsschichten der Source/Drain-Bereiche aufgrund des p⁺-Störstellenbereiches hoher Konzentration mit Blick auf die Isolierungsdurchbruchsspannung nicht gleichförmig, was Durchschlagsimmunität bedeutet, und daher kann die Erzeugung von Durchschlägen effektiv unterdrückt werden.

Ein Herstellungsverfahren für eine Halbleitervorrichtung zur Ele­ mentisolierung nach einer Ausführungsform der vorliegenden Erfin­ dung weist zum Erreichen der oben beschriebenen Aufgabe die Schritte
Ausbilden eines Grabens mit einer vorbestimmten Tiefe in einem Halbleitersubstrat;
Ausbilden einer Oxidschicht auf der inneren Oberfläche, ausgenom­ men der Bodenoberfläche, des Grabens;
Abscheiden einer Halbleiterschicht in dem Graben;
Implantieren und Eindiffundieren von Verunreinigungen eines ersten Leitfähigkeittyps in das Halbleitersubstrat und die Halbleiter­ schicht, so daß die Störstellenkonzentration in der Tiefenrichtung in der Tiefe des Bodens des Grabens das Maximum erreicht auf.

Entsprechend dem Herstellungsverfahren kann die Anzahl der Schritte zur Störstellenimplantation verringert werden, wodurch die Anzahl der Schritte zur Ausbildung von Resistschichten eben­ falls verringert wird. Daher kann der Herstellungsprozeß einer Halbleitervorrichtung verkürzt werden.

Entsprechend der Halbleitervorrichtung zur Elementisolierung und dem Herstellungsverfahren derselben gemäß Ausführungsformen der vorliegenden Erfindung wird ein Paar von leitenden Schichten in Kontakt mit den inneren Oberflächen der Seitenwand-Isolierschichten und im Kontakt mit der unteren Oberfläche der oberen Isolierschicht, nahe den Seitenbereichen der begrabenen Schicht und mit einer höheren Störstellenkonzentration als der der begrabenen Schicht vorgesehen. Dementsprechend kann die Störstellenkonzentration der begrabenen Schicht als ganzes niedriger gesetzt werden, was den Anstieg einer parasitären Kapazität unterdrückt. Da eine leitende Schicht für das elektrische Feld der Gateelektrode vorgesehen ist kann die Ausbildung einer invertierten Schicht in den Seitenwand­ bereichen des Grabens mit der Unterdrückung des elektrischen Feldes durch die leitende Schicht unterbunden werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Schnittbild, das die Struktur einer Halbleitervorrichtung zur Elementisolierung in Übereinstimmung mit einer ersten Ausführungs­ form der vorliegenden Erfindung zeigt;

Fig. 2 ein Schnittbild, das eine andere Struktur einer Halbleitervorrichtung zur Elementisolierung in Übereinstimmung mit der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 3(a) eine schematische Darstellung des Abstands­ schwellwertes und Fig. 3(b) die Beziehung zwischen Spannung und Stromstärke;

Fig. 4(a) eine schematische Darstellung der Abstands­ durchbruchsspannung, und Fig. 4(b) die Beziehung zwischen der Spannung und der Stromstärke;

Fig. 5 ein Diagramm zum Vergleich des Abstandschwell­ wertes bei (a) einer LOCOS-Struktur, (b) einer konventionellen Struktur und (c) der vorlie­ genden Ausführungsform;

Fig. 6 eine Darstellung zum Vergleich der Abstands­ durchbruchsspannung bei (a) einer LOCOS-Struk­ tur, (b) einer konventionellen Struktur und (c) der vorliegenden Ausführungsform;

Fig. 7 einen Graph zum Erhalt eines Mischungsverhält­ nisses das die Ätzrate für Silizium gleich der Ätzrate für Resist setzt;

Fig. 8 bis 18 Schnittbilder, die den ersten bis elften Schritt der Herstellung in Übereinstim­ mung mit der ersten Ausführungsform der vor­ liegenden Erfindung zeigen;

Fig. 19 eine Konzentrationsverteilung im Substrat, wenn Bor mit einer vorgeschriebenen Energie und einer vorgeschriebenen Konzentration in das Substrat implantiert wird;

Fig. 20 bis 34 Schnittansichten, die den ersten und fünf­ zehnten Schritt der Herstellung eines CMOS-Transistors einer Ausführungsform zeigen;

Fig. 35 eine Schnittansicht, die die Struktur einer Halbleitervorrichtung in Übereinstimmung mit einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 36 eine schematische Darstellung, die das Betriebsprinzip der in Fig. 35 gezeigten Struktur zeigt;

Fig. 37 die Beziehung zwischen Zeit und Spannung, die den durch die Struktur aus Fig. 35 ermöglich­ ten Effekt zeigt;

Fig. 38 eine schematische Darstellung, die einen anderen durch die in Fig. 35 gezeigte Struktur ermöglichten Effekt zeigt;

Fig. 39 die Beziehung zwischen Gatespannung und Drain­ strom, die den durch die in Fig. 35 gezeigte Struktur ermöglichten Effekt zeigt;

Fig. 40 bis 50 Schnittbilder, die den ersten bis elften Schritt der Herstellung in Überein­ stimmung mit der zweiten Ausführungsform der vorliegenden Erfindung zeigen;

Fig. 51 eine Schnittansicht, die eine Struktur einer Halbleitervorrichtung in Übereinstimmung mit einer dritten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 52 bis 59 Schnittbilder, die den ersten bis achten Schritt der Herstellung in Übereinstimmung mit der dritten Ausführungsform der vorliegenden Erfindung zeigen;

Fig. 60 eine Schnittansicht, die eine andere Struktur der Halbleitervorrichtung in Übereinstimmung mit der dritten Ausführungsform der vorlie­ genden Erfindung zeigt;

Fig. 61 eine Schnittansicht, die eine Struktur einer Halbleitervorrichtung in Übereinstimmung mit einer vierten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 62 bis 69 Schnittbilder, die den ersten bis achten Schritt der Herstellung in Übereinstim­ mung mit der vierten Ausführungsform der vorliegenden Erfindung zeigen;

Fig. 70 eine Schnittansicht zur Erläuterung einer Halbleitervorrichtung;

Fig. 71 bis 75 Schnittansichten, die den ersten bis fünften Schritt der Herstellung der Halbleitervorrichtung aus Fig. 70 zeigen;

Fig. 76 bis 87 den ersten bis zwölften Schritt der Herstellung eines CMOS-Transistors;

Fig. 88 eine Schnittansicht einer Halbleitervorrichtung;

Fig. 89 ein Ersatzschaltbild, das Probleme einer Elementisolierungsstruktur zeigt;

Fig. 90 die Beziehung zwischen Zeit und Spannung bei der Struktur aus Fig. 89;

Fig. 91 eine erste schematische Darstellung, die ein Problem einer Elementisolierungsstruktur zeigt;

Fig. 92 eine schematische Darstellung, die die Stör­ stellendiffusion während thermischer Bearbei­ tung in einer Halbleiter­ vorrichtungsstruktur zeigt;

Fig. 93(a) eine schematische Darstellung, die die Stör­ stellendiffusion zeigt, falls der Kanal in der Struktur einer Halbleitervor­ richtung weit ist, und

Fig. 93(b) eine schematische Darstellung, die den Anstieg der Konzentration aufgrund von überlappenden Verunreinigungen zeigt, falls der Kanal in der Struktur der Halbleitervorrich­ tung eng ist.

Eine Halbleitervorrichtung und ein Herstellungsverfahren entspre­ chend einer ersten Ausführungsform der vorliegenden Erfindung werden unter Bezugnahme auf die Fig. 1 bis 18 im folgenden be­ schrieben.

Fig. 1 zeigt eine Struktur der Halbleitervorrichtung, die ein Halbleitersubstrat 1 mit einem Störstellenbereich 1a eines ersten Leitfähigkeittyps, z. B. des p-Typs, dessen Störstellenkonzentra­ tion ein Maximum in einer vorbestimmten Tiefe von der Oberfläche aus erreicht, und einen Graben 6, der von einer Oberfläche des Halbleitersubstrates 1 bis zu einer vorbestimmten Tiefe in dem p- Typ-Störstellenbereich 1a reicht, aufweist. Ein p-Typ-Störstel­ lendiffusionsbereich 8 ist mit einem Abstand von der inneren Seitenwand vorgesehen, wobei nur seine Bodenoberfläche mit dem Halbleitersubstrat 1 in Kontakt ist und er beinahe dieselbe Konzentration wie der Störstellenbereich 1a aufweist. Eine Oxidschicht 11 zum Füllen des Raumes zwischen der inneren Sei­ tenwand des Grabens 6 und dem p-Typ-Störstellendiffusionsbereich 8 und zum Bedecken der oberen Oberfläche des Störstellendiffusions­ bereiches 8 und der Oberfläche des Halbleitersubstrates 1 wird ausgebildet.

Bezugnehmend auf Fig. 2 wird eine andere Struktur beschrieben. In dieser Struktur ist das Innere des Grabens 6 vollständig durch eine Oxidschicht gefüllt. Jedoch werden in dieser Struktur während des Schrittes der thermischen Bearbeitung Risse in der Oxidschicht erzeugt, da die Differenz der thermischen Ausdehnungskoeffizienten zwischen dem Halbleitersubstrat 1 und der Oxidschicht 11 groß ist. Falls ein Riß in der Oxidschicht entsteht, wird ein Leckstrom in dem Halbleitersubstrat erzeugt, was die Fähigkeit zur Elementisolierung herabsetzt. Darum wird eine Struktur, die die Differenz der thermischen Ausdehnungskoeffizienten durch Vorsehen der Halbleiterschicht in dem Graben, wie in Fig. 1 gezeigt, entspannt, bevorzugt. Die in Fig. 1 gezeigte Struktur wird im folgenden beschrieben.

In einem Transistorbildungsbereich wird eine Gateelektrode 7 auf einer oberen Oberfläche der Oxidschicht 11 und n⁺-Typ-Störstel­ lenbereiche werden als Source/Drain-Bereiche 9, 10 bis zu einer vorbestimmten Tiefe in dem Störstellenbereich 1a auf beiden Seiten der Gateelektrode 7 ausgebildet.

Die Isolierungsfähigkeit wird im folgenden beschrieben. Für die Isolierungsfähigkeit sollten beide - "ein Isolierschwellwert" und "eine Isolierdurchbruchsspannung" - betrachtet werden.

Bezüglich der Fig. 3(a) und 3(b) meint "ein Isolierschwellwert" einen Wert der Gatespannung V_g bei dem die linken und rechten Source/Drain-Bereiche 100, 101 leitend werden.

Bezüglich Fig. 4(ä) ist eine Isolierdurchbruchsspannung" eine am einen der beiden Source/Drain-Bereiche 100, 101 angelegte Span­ nung, bei der die Source/Drain-Bereiche 100, 101 leitend werden oder ein Verbindungsdurchbruch auftritt. Fig. 4(b) zeigt die Beziehung zwischen der Spannung Vd und der Stromstärke Id.

Isolierschwellwerte und Isolierdurchbruchsspannungen einer LOCOS- Struktur, einer konventionellen Struktur und der Struktur der vorliegenden Ausführungsform werden bezüglich der Isolierfähigkeit verglichen.

Wenn, bezugnehmend auf Fig. 5(a), 5(b) und 5(c), entsprechende Isolierschwellwerte verglichen werden, ist bei der LOCOS-Struktur der Pfad L zwischen den Elementen 100, 101 kurz und daher die Möglichkeit der Inversion in den X markierten Bereichen des Pfades L gegeben und daher, wie man sieht, wird dieser leicht leitend.

Bei der konventionellen Struktur ist der Pfad zwischen den Ele­ menten 100, 101 lang und in den mit X markierten Bereichen des Seitenwandbereiches des Grabens tritt keine Inversion auf, weswe­ gen er nicht leicht leitend wird.

Bei der Struktur der vorliegenden Ausführungsform ist der Pfad zwischen den Elementen 100, 101 wie bei der konventionellen Struktur lang, Inversion in den X markierten Bereichen des Sei­ tenwandbereiches des Grabens tritt nicht auf, weswegen er nicht leicht leitend wird. Da die p⁺-Schicht 103 hoher Konzentration im Bodenbereich des Grabens vorgesehen ist, ist es außerdem, selbst wenn eine Inversionsschicht ausgebildet wird, unmöglich, daß der Pfad L leitend wird und daher kann die Isolierfähigkeit sehr stark gesteigert werden.

Wenn, bezugnehmend auf die Fig. 6(a), 6(b) und 6(c), die Iso­ lierdurchbruchsspannungen verglichen werden tritt das Durch­ bruchsphänomen bei der LOCOS-Struktur, da der Pfad L zwischen den Elementen 100, 101 wie oben beschrieben kurz ist, leicht auf.

Da bei der konventionellen Struktur nur eine Schicht 102 hoher Konzentration vorgesehen ist wird eine Verarmungsschicht in einem tiefen Bereich des Substrates leitend, was in der Möglichkeit des Auftretens des Durchbruchsphänomens resultiert.

Bei der Struktur der vorliegenden Ausführungsform jedoch wird durch Auswahl der Störstellenimplantierungsenergie die maximale Störstellenkonzentration im Bodenbereich des Grabens erreicht, wodurch die p⁺-Schicht 103 im wesentlichen im Bodenbereich des Substrates ausgebildet wird. Als Ergebnis davon kann, da die Verarmungsschichten der Source/Drain-Bereiche aufgrund der Existenz der p⁺-Schicht 103 nicht verbunden werden können, das Durchbruchsphänomen effektiv unterdrückt werden.

Durch Verwendung der obigen Struktur in einem NMOS-Transistor kann die Isolierung ohne Vorsehen eines Kanalstopperbereiches im Bodenbereich des Isolierbereiches erreicht werden.

Beim Herstellungsverfahren für die Halbleitervorrichtung mit der obigen Struktur wird, bezugnehmend auf Fig. 8, eine erste Oxid­ schicht 2 aus SiO₂ mit einer Dicke von ungefähr 30 nm (300 Å) auf der Oberfläche eines Halbleitersubstrates 1 durch ein thermisches Oxidationsverfahren ausgebildet. Eine erste Halbleiterschicht 3 aus Polysilizium mit einer Dicke von ungefähr 50-200 nm (500-2000 Å) wird auf der Oberfläche der ersten Oxidschicht 2 durch ein CVD-Ver­ fahren und danach eine zweite Oxidschicht 4 aus SiO₂ mit einer Dicke von ungefähr 30 nm (300 Å) auf der Oberfläche der ersten Halblei­ terschicht 3 mit einem thermischen Oxidationsverfahren ausge­ bildet.

Wie Fig. 9 zeigt wird eine Resistschicht 5 mit einem vorbe­ stimmten Muster auf der Oberfläche der zweiten Oxidschicht 4 ausgebildet. Wie Fig. 10 zeigt wird ein Graben 6 mit einer Tiefe von ungefähr 0,3-1,0 µm unter Benutzung der Resistschicht 5 als Maske durch anisotropes Ätzen ausgebildet.

Nachdem der Graben 6 ausgebildet ist wird, wie Fig. 11 zeigt, die Resistschicht 5 entfernt und eine Oxidschicht auf einer inneren Oberfläche des Grabens 6 durch ein thermisches Oxidationsverfahren ausgebildet. Dabei wird die erste Halbleiterschicht 3 weiter oxi­ diert und die zweite Oxidschicht 4 wird dicker. In einem seitli­ chen Oberflächenbereich des Grabens 6 werden die zweite Oxid­ schicht 4 und die erste Oxidschicht 2 vereinigt. Die dadurch ge­ bildete Oxidschicht wird im folgenden als Oxidschicht 11 be­ zeichnet.

Wie Fig. 12 zeigt wird die Oxidschicht 11 in einem Bodenbereich des Grabens 6 durch anisotropes Ätzen weggeätzt, so daß das Halb­ leitersubstrat 1 freigelegt wird.

Wie Fig. 13 zeigt wird im Graben 6 und auf einer Oberfläche der Oxidschicht 11 eine zweite Halbleiterschicht 8 mit einer Wachs­ tumsrate von 0,2-1,4 µm/min und bei einer Wachstumstemperatur in einem Bereich von ungefähr 700°C bis 1200°C unter Benutzung eines Gases, wie SiCl₄, SiHCl₃, SiH₂Cl₂, SiH₄ epitaktisch auf­ gewachsen.

Wie die Fig. 14 und 15 zeigen wird zum Glätten der Oberfläche der Halbleiterschicht 8 eine Resistschicht 91 glatt auf der Oberfläche der Halbleiterschicht 8 ausgebildet und bis zu einer vorbestimmten Tiefe rückgeätzt. Bei diesem Ätzen wird, wie in Fig. 7 gezeigt, CCl₄ und O₂ so gemixt, daß die Ätzrate für Silizium und die Ätzrate für Resist gleich sind.

Wie Fig. 16 zeigt wird die Halbleiterschicht 8 tiefer als die Oberfläche des Halbleitersubstrates 1 thermisch oxidiert und eine Oxidschicht 12 gebildet.

Die Oxidschicht 11 und die Oxidschicht 12 werden geätzt bis die Oberfläche der Halbleiterschicht 3 freigelegt ist. Fig. 17 zeigt, daß nur die freigelegte Halbleiterschicht 3 weggeätzt wird.

Wie Fig. 18 zeigt, werden Störstellen eines ersten Leitfähig­ keitstyps, z. B. Bor (B), simultan in das Halbleitersubstrat 1 und die zweite Halbleiterschicht 8 bei einem konstanten Energiewert in einem Bereich von 200 keV-1 MeV und einer konstanten Implanta­ tionsmenge in einem Bereich von 1 × 10¹²-1 × 10¹⁵ cm^-2 implan­ tiert und aktiviert. Wenn z. B. Bor bei Bedingungen einer Implan­ tationsmenge von 2 × 10¹³ cm^-2 und Energien von 1 MeV, 2 MeV, bzw. 3 MeV in das Substrat implantiert wird, erreicht die Störstellen­ konzentration das Maximum bei Tiefen von ungefähr 1,7 (µm), 2,8 (µm) bzw. 4,0 (µm), wie in Fig. 19 gezeigt. Als Ergebnis ist es möglich die Störstellenkonzentration im Bodenbereich des Substra­ tes zu maximieren. Die Halbleiterschicht 8 bildet einen Störstel­ lendiffusionsbereich 8a. Der Isolierbereich der Halbleitervor­ richtung dieser Ausführungsform ist damit fertig.

Die Anzahl der Implantierungsschritte für Störstellenbereiche ist durch den Einsatz der Isolierstruktur ohne Kanalstopper, wie oben beschrieben, vermindert. Daher kann die Anzahl der Schritte zur Ausbildung von Resistschichten verringert und damit der Herstel­ lungsprozeß verkürzt werden.

Ein Herstellungsverfahren für einen CMOS-Transistor mit den Iso­ lierbereichen wird unter Bezugnahme auf die Fig. 20 bis 34 beschrieben. Wie Fig. 20 zeigt wird eine erste Oxidschicht 14 aus SiO₂ mit einer Dicke von ungefähr 3 bzw. 30 nm (30 Å bzw. 300 Å) auf einer Oberfläche eines Halbleitersubstrates 13 durch ein thermisches Oxidationsverfahren ausgebildet. Eine erste Halbleiterschicht 15 aus Polysilizium mit einer Dicke von ungefähr 50-200 nm (500-2000 Å) wird auf einer Oberfläche der ersten Oxidschicht 14 durch ein CVD- Verfahren ausgebildet. Danach wird eine zweite Oxidschicht 16 aus SiO₂ mit einer Dicke von ungefähr 30 nm (300 Å) auf einer Oberfläche der ersten Halbleiterschicht 15 ausgebildet.

Wie Fig. 21 zeigt wird eine Resistschicht 17 mit einem Muster zur Bildung eines Isoliergrabens auf einer Oberfläche der zweiten Oxidschicht 16 ausgebildet. Wie Fig. 22 zeigt werden Gräben 18, 19 mit einer Tiefe von ungefähr 0,3-1,0 µm unter Benutzung der Resistschicht 17 als Maske durch anisotropes Ätzen ausgebildet.

Wie die Fig. 23 und 24 zeigen wird danach die Resistschicht 17 entfernt und Oxidschichten werden auf den inneren Oberflächen der Gräben 18, 19 ausgebildet. Dabei wird die erste Halbleiterschicht 15 weiter oxidiert und die zweite Oxidschicht 16 dicker. In seitlichen Oberflächenbereichen der Gräben 18, 19 werden die zweite Oxidschicht 16 und die erste Oxidschicht 14 vereinigt. Die so gebildete Oxidschicht wird im folgenden als Oxidschicht 20 bezeichnet.

Wie Fig. 25 zeigt wird die Oxidschicht 20 in Bodenflächenberei­ chen der Gräben 18, 19 durch anisotropes Ätzen geätzt und das Halbleitersubstrat 13 freigelegt. Wie Fig. 26 zeigt wird eine zweite Halbleiterschicht 21 mit einer Dicke von ungefähr 0,1 µm in den Gräben 18, 19 und auf einer Oberfläche der Oxidschicht 20 unter Benutzung eines Gases wie SiCl₄, SiHCl₃, SiH₂Cl₂ und SiH₄ mit einer Wachstumsrate von ungefähr 0,2-1,5 µm/min und bei Wachstumstemperaturen in einem Bereich von 700°C bis 1200°C durch epitaxiales Wachstum ausgebildet.

Um die Oberfläche der Halbleiterschicht 21 zu glätten wird, wie die Fig. 27 und 28 zeigen, eine Resistschicht 22 glatt auf der Oberfläche der Halbleiterschicht 21 ausgebildet und bis zu einer vorbestimmten Tiefe rückgeätzt. Bei diesem Ätzen wird CCl₄ zum Ätzen der Halbleiterschicht 21 mit O₂ zum Ätzen der Resistschicht 22 so gemischt, daß beide Ätzraten gleich sind. Fig. 29 zeigt, daß Störstellen, tiefer als die Lage der Oberfläche des Halblei­ tersubstrates in die Halbleiterschicht 21 thermisch eindiffundiert werden und eine Oxidschicht 23 gebildet wird.

Die Oxidschicht 20 und die Oxidschicht 23 werden geätzt bis die Oberfläche der Halbleiterschicht 15 freigelegt ist. Wie Fig. 30 zeigt wird nur die freigelegte Halbleiterschicht 15 weggeätzt.

Wie Fig. 31 zeigt wird eine Resistschicht 25 auf der rechten Hälfte der Oberfläche der Oxidschicht 20 ausgebildet. Unter Be­ nutzung der Resistschicht 25 als Maske wird Phosphor (P) mit konstanten Energiewerten in einem Bereich von 500 keV-1,5 MeV und mit einer konstanten Implantationsmenge in einem Bereich von 1 × 10¹²-1 × 10¹⁵ cm^-2 implantiert. Thermische Diffusion wird einer Temperatur von 800-1200°C für 20 Minuten - 10 Stunden zur Ausbildung eines n-Typ-Störstellendiffusionsbereiches 26, dessen Störstellenkonzentration das Maximum im Bodenbereich des Substra­ tes erreicht, ausgeführt. Dabei wird gleichzeitig Phosphor (P) in die in dem Graben 18 ausgebildete zweite Halbleiterschicht 21 im­ plantiert und diffundiert und eine n-Typ-Störstellendiffusions­ schicht 21a ausgebildet.

Wie Fig. 32 zeigt wird eine Resistschicht 27 nach Entfernung der Resistschicht 25 in derselben Weise wie oben beschrieben auf der linken Hälfte der Oberfläche der Oxidschicht 20 ausgebildet. Unter Benutzung der Resistschicht 27 als Maske wird Bor (B) bis zu einer vorbestimmten Tiefe in die rechte Hälfte des Halbleitersubstrates 13 implantiert und eindiffundiert und ein p-Typ-Störstellendif­ fusionsbereich 28 ausgebildet. Gleichzeitig wird Bor (B) auch in eine im Graben 19 ausgebildete zweite Halbleiterschicht 21 bei Bedingungen von entsprechenden konstanten Werten in einem Bereich von 200 keV-1 MeV und 1 × 10¹²-1 × 10¹⁵ cm^-2 implantiert. Thermische Diffusion wird bei der Temperatur von 800-1200°C für 20 Minuten - 10 Stunden ausgeführt und eine p-Typ-Störstellendif­ fusionsschicht 21b, deren Störstellenkonzentration das Maximum im Bodenbereich des Substrates erreicht, wird dann ausgebildet.

Die Resistschicht 27 wird entfernt, so daß ein für CMOS-Transi­ storen benutzter Isolierbereich, wie in Fig. 33 gezeigt, fertig ist.

Danach wird eine Gateoxidschicht 11 abgeschieden und eine Gate­ elektrode 7 ausgebildet. Die Gateelektrode 7 wird unter Benutzung von Photolithographie zu einer vorbestimmten Form geätzt. Source/Drain-Bereiche 9, 10 werden in entsprechenden Wannen ausgebildet. Eine Zwischenschicht-Isolierschicht 24 wird auf der ganzen Oberfläche des Substrates aufgebracht. Kontaktlöcher 24a, die die Source/Drain-Bereiche 9, 10 erreichen, werden unter Be­ nutzung von Photolithographie geöffnet. Aluminium 29 wird durch Sputtern abgeschieden und mit Photolithographie geätzt. Ein CMOS- Transistor, wie in Fig. 34 gezeigt, ist damit fertig.

Obwohl in der obigen Ausführungsform eine Epitaxie-Schicht zur Ausbildung des p-Typ-Störstellendiffusionsbereiches in der in dem Graben ausgebildeten zweiten Halbleiterschicht ausgebildet wurde kann anstatt dessen metallisches Material aus Wolfram (W) abge­ schieden werden. In diesem Fall wird ein gemischtes Gas aus WF₆ und SiH₄, oder WF₆ und H₂ bei Temperaturen im Bereich von ungefähr 400-1000°C in einem CVD-Verfahren verwendet. Wenn die zweite Halbleiterschicht aus Wolfram (W) gebildet wird, werden Störstel­ len nicht in die Schicht, sondern nur in das Halbleitersubstrat eindiffundiert.

Für den CMOS-Transistor mit der Isolierstruktur ohne einen Kanal­ stopper, wie oben beschrieben, wird die Anzahl der Implantie­ rungsschritte von Störstellen vermindert, die Anzahl der Schritte der Ausbildung von Resistschichten wird auf die Hälfte vermindert, so daß die Anzahl der Herstellungsschritte vermindert werden kann.

In den Ausführungsformen entsprechend der vorliegenden Erfindung ist es möglich, da kein im konventionellen Fall benötigter Kanal­ stopperbereich im Bodenbereich eines Grabens, im konventionellen Fall vorgesehen, wird, den Herstellungsprozeß zu verkürzen. Spe­ ziell für den Fall das eine Halbleitervorrichtung mit der Struktur entsprechend der vorliegenden Ausführungsform bei einem CMOS- Transistor verwendet wird ist es möglich den Herstellungsprozeß bedeutend zu verkürzen, die Zuverlässigkeit der Produkte zu er­ höhen und die Kosten zu reduzieren.

Eine zweite Ausführungsform der vorliegenden Erfindung wird im folgenden beschrieben. Die Elementisolierungsstruktur dieser Ausführungsform wird unter Bezugnahme auf Fig. 35 beschrieben.

Ein Graben 506 mit einer Tiefe von ungefähr 1-2 µm ab der Hauptoberfläche eines p-Typ-Halbleitersubstrates 501 wird ausge­ bildet. Ein Paar von Seitenwand-Isolierschichten 562 aus Oxid­ schichten werden auf den Seitenwänden des Grabens 506 ausgebildet. In den Graben 506 wird eine begrabene Schicht 510 mit einer Stör­ stellenkonzentration im Bereich von 1 × 10¹⁴-1 × 10¹⁷ cm^-3 umgeben von dem Paar von Seitenwand-Isolierschichten 562 ausge­ bildet. In dieser Ausführungsform hat die begrabene Schicht 510 eine Zwei-Schicht-Struktur mit einer unteren begrabenen Schicht 510a und einer oberen begrabenen Schicht 510b. Der obere Öff­ nungsbereich des Grabens 506 ist durch eine obere Isolierschicht 503 aus einer Oxidschicht bedeckt. In dem Bereich der begrabenen Schicht 510 ist ein Paar von, leitenden Schichten 520 mit einer Störstellenkonzentration von ungefähr 1 × 10¹⁸-1 × 10²¹ cm^-3 in Kontakt mit der unteren Oberfläche der oberen Isolierschicht 503 und den inneren Oberflächen der Seitenwand-Isolierschichten 562 und nahe der Seitenbereiche der begrabenen Schicht vorgesehen.

Ein Fall, bei dem eine Gateelektrode 530 auf der oben beschrie­ benen Elementisolierstruktur vorgesehen ist, wird unter Bezugnahme auf Fig. 36 beschrieben.

Bei der Struktur der obigen Ausführungsform wird, da die begrabene Schicht 510 mit einer niedrigen Störstellenkonzentration an der unteren Oberfläche der oberen Isolierschicht 503 positioniert ist, die Verarmungsschicht 540 über den ganzen oberen Bereich der be­ grabenen Schicht 510 ausgebildet. Darum kann die parasitäre Kapa­ zität des Kondensators, der durch die Gateelektrode 530, die obere Isolierschicht 503 und die begrabene Schicht 510 gebildet wird, reduziert werden. Daraus folgt, daß die Betriebsgeschwindigkeit der mit dieser Elementisolierstruktur isolierten Vorrichtung, wie in Fig. 37 gezeigt, verbessert werden kann. Bezüglich des elektri­ schen Feldes E der Gateelektrode 530 kann zusätzlich das elek­ trische Feld E durch die leitenden Schichten 520, wie in Fig. 38 gezeigt, abgeschirmt werden. Darum verhindert die leitende Schicht 520 die Inversion des Halbleitersubstrates 501 im Eckbereich des Grabens 506. Dadurch wird die parasitäre Komponente des Transi­ stors beschnitten, und ein Phänomen, in welchem der Kanal nicht vollständig ausgeschaltet wird, kann, wie in Fig. 39 gezeigt, verhindert werden, was eine Reduzierung des Leistungsverbrauches ermöglicht.

Das Verfahren zur Herstellung der oben beschriebenen Elementiso­ lierung wird unter Bezugnahme auf die Fig. 40 bis 50 beschrie­ ben. Die Fig. 40 bis 50 sind Schnittbilder entsprechend der Schnittansicht der in Fig. 35 gezeigten Struktur.

Wie Fig. 40 zeigt wird eine erste Oxidschicht 551 aus SiO₂ mit einer Dicke von ungefähr 30 nm (300 Å) durch thermische Oxidation auf der Oberfläche des Halbleitersubstrates 501 gebildet. Eine Silizium­ nitridschicht 552 mit einer Dicke von ungefähr 200 nm (2000 Å) wird durch das CVD-Verfahren auf der Oberfläche der ersten Oxidschicht 551 gebildet. Danach wird eine zweite Oxidschicht 553 aus SiO₂ mit einer Dicke von ungefähr 200 nm (2000 Å) durch thermische Oxidation auf der Siliziumnitridschicht 552 ausgebildet.

Danach wird eine Resistschicht mit einem vorgeschriebenen Muster (nicht gezeigt) auf der zweiten Oxidschicht 553 gebildet. Danach wird unter Benutzung der Resistschicht als Maske ein Graben 506 mit einer Tiefe von ungefähr 0,3-1,0 µm durch anisotropes Ätzen ausgebildet.

Wie Fig. 41 zeigt wird dann die Resistschicht entfernt und eine Oxidschicht 562 mit einer Dicke von ungefähr 30 nm (300 Å) auf der inneren Oberfläche des Grabens 506 durch thermische Oxidation ausgebildet. Wie Fig. 42 zeigt wird dann nur die auf dem Bodenbereich des Grabens 506 ausgebildete Oxidschicht 562 durch anistropes Ätzen entfernt.

Danach wird, wie Fig. 43 zeigt, Polysilizium mit der niedrigen Störstellenkonzentration von ungefähr 1 × 10¹⁴ cm^-3 durch das CVD- Verfahren auf der gesamten Oberfläche des Substrates abgeschieden. Wie Fig. 44 zeigt wird dann die Polysiliziumschicht 554 rückge­ ätzt, so daß sie nur in einem vorgeschriebenen Bereich des Bodens des Grabens 506 verbleibt und so die untere begrabene Schicht 510a bildet.

Wie Fig. 45 zeigt wird dann Polysilizium 512 hoher Konzentration mit einer Störstellenkonzentration von 1 × 10¹⁸ cm^-3 oder mehr auf der gesamten Oberfläche des Substrates durch ein CVD-Verfahren bis zu einer Dicke von ungefähr 20-300 nm (200-3000 Å) abgeschieden. Die Poly­ siliziumschicht 512 hoher Konzentration hat die gleiche Leitfä­ higkeit wie das Substrat und in dieser Ausführungsform hat sie p-Typ-Leitfähigkeit.

Wie Fig. 46 zeigt wird dann die auf dem oberen Bereich der unte­ ren begrabenen Schicht 510a gebildete Polysiliziumschicht 512 durch anistropes Ätzen entfernt. Danach wird, wie in Fig. 47 gezeigt, Polysilizium 522 auf der gesamten Oberfläche des Sub­ strates abgeschieden.

Wie Fig. 48 zeigt wird dann die Polysiliziumschicht 522 rückge­ ätzt. So wird eine obere begrabene Schicht 510b in dem Graben 506 ausgebildet.

Wie Fig. 49 zeigt wird dann die zweite Oxidschicht 553 durch Ätzen entfernt. Danach wird, wie in Fig. 50 gezeigt, eine obere Isolierschicht 503 unter Benutzung der Siliziumnitridschicht 552 als Maske durch ein dem konventionellen LOCOS-Verfahren ähnliches Verfahren durch thermische Oxidation ausgebildet. Danach wird die Siliziumnitridschicht 552 durch Naßätzen unter Benutzung von Phosphorsäure entfernt und die in Fig. 35 gezeigte Elementiso­ lierstruktur ist damit komplettiert.

Wie oben beschrieben sind bei dieser Ausführungsform ein Paar von leitenden Schichten mit einer höheren Störstellenkonzentration als die begrabene Schicht nahe den Seitenbereichen der begrabenen Schicht und in Kontakt mit der unteren Oberfläche der oberen Isolierschicht und in Kontakt mit den inneren Oberflächen der Seitenwand-Isolierschichten vorgesehen. Dadurch kann die Stör­ stellenkonzentration der begrabenen Schicht als Ganzes niedriger gesetzt werden, was parasitäre Widerstände unterdrückt. Bezüglich des elektrischen Feldes der Gateelektrode kann zusätzlich das elektrische Feld durch die leitenden Schichten unterdrückt werden und so die Bildung von Inversionschichten in den Seitenwandbe­ reichen des Grabens verhindert werden.

Eine dritte Ausführungsform der vorliegenden Erfindung wird be­ schrieben.

Bezugnehmend auf Fig. 51 wird die Elementisolierungsstruktur dieser Ausführungsform beschrieben.

Die Elementisolierstruktur der dritten Ausführungsform unter­ scheidet sich von der Struktur der zweiten Ausführungsform in den folgenden Punkten.

Die leitenden Schichten 520 sind bis zum Boden des Grabens 506 ausgebildet. Am Boden des Grabens 506 ist eine leitende Boden­ schicht 520 ausgebildet. Die begrabene Schicht 510 wird vollstän­ dig von einer Polysiliziumschicht mit niedriger Störstellenkon­ zentration gebildet.

Bezüglich der Störstellenkonzentration der begrabenen Schicht 510 als Ganzes ist zu sagen, daß sie in Anbetracht der parasitären Kapazität bevorzugter Weise niedrig sein sollte. Darum sollte der Anteil der leitenden Schicht 510, der durch die leitende Schicht 520 besetzt wird so klein wie möglich sein. In der Struktur der zweiten Ausführungsform tritt während der Herstellungsschritte unter Umständen eine zwischen dem Halbleitersubstrat 501 und der unteren begrabenen Schicht 510b und zwischen der unteren begra­ benen Schicht 510b und der oberen begrabenen Schicht 510a gebil­ dete natürliche Oxidschicht 555 auf. Aufgrund dieser natürlichen Oxidschicht 555 kann die Leitfähigkeit zwischen der begrabenen Schicht 510 und dem Halbleitersubstrat 501 nicht gesichert werden, was eine Potentialdifferenz zwischen der begrabenen Schicht 510 und dem Halbleitersubstrat 501 verursacht.

Die dritte Ausführungsform ist zur Lösung des oben beschriebenen Problems der zweiten Ausführungsform gemacht.

Wie in Fig. 51 gezeigt kann durch Vorsehen der leitenden Boden­ bereichschicht 520 am Boden des Grabens 506 die Leitfähigkeit zwischen dem Halbleitersubstrat 501 und der begrabenen Schicht 510 gesichert werden und daher können die Potentiale des Halbleiter­ substrates 501 und der begrabenen Schicht 510 gesichert auf dem gleichen Potential gehalten werden.

Die Herstellungsschritte der oben beschriebenen Elementisolie­ rungsstruktur werden unter Bezugnahme auf die Fig. 52 bis 59 beschrieben. Die Fig. 52 bis 59 sind Schnittbilder in Über­ einstimmung mit der in Fig. 51 gezeigten Schnittbildstruktur.

Fig. 52 zeigt eine erste Oxidschicht 551 aus SiO₂ mit einer Dicke von 30 nm (300 Å), die durch thermische Oxidation auf der Oberfläche des Halbleitersubstrates 501 ausgebildet wird. Eine Siliziumnitrid­ schicht 552 mit einer Dicke von ungefähr 200 nm (2000 Å) wird auf der Oberfläche der ersten Oxidschicht 551 ausgebildet. Weiter wird eine zweite Oxidschicht 553 mit einer Dicke von bis zu 200 nm (2000 Å) durch thermische Oxidation auf der Siliziumnitridschicht 552 ausgebildet.

Dann wird eine Resistschicht mit einem vorgeschriebenen Muster (nicht gezeigt) auf der zweiten Oxidschicht 553 ausgebildet. Danach wird unter Benutzung der Resistschicht als Maske ein Graben 506 mit einer Tiefe von ungefähr 0,3-1,5 µm durch anisotropes Ätzen ausgebildet.

Wie Fig. 53 zeigt werden nach der Ausbildung der Resistschicht auf den Seitenwänden des Grabens 506 durch thermische Oxidation Seitenwand-Oxidschichten 562 ausgebildet. Danach wird nur die auf dem Boden des Grabens 506 ausgebildete Seitenwand-Oxidschicht 562 durch anistropes Ätzen entfernt.

Dann wird, wie Fig. 55 zeigt, Polysilizium 512 hoher Konzentra­ tion mit einer Störstellenkonzentration von 1 × 10¹⁸ cm^-3 oder mehr mit einer Dicke von ungefähr 20-300 nm (200-3000 Å) durch das CVD- Verfahren auf der gesamten Oberfläche des Substrates abgelagert. Derselbe Leitfähigkeitstyp wie der des Substrates wird als Leit­ fähigkeitstyp der Störstellen ausgewählt, in dieser Ausführungs­ form ist es die Leitfähigkeit des p-Typs.

Dann wird, wie in Fig. 56 gezeigt, nicht mit Störstellen do­ tiertes Polysilizium auf der gesamten Oberfläche des Substrates abgelagert. Jetzt sollte die Summe der Dicke der hochkonzen­ trierten Polysiliziumschicht 512 und der Dicke der Polysilizium schicht 522 ungefähr 1,5 mal so groß wie die Weite des Grabens 506 sein.

Dann wird, wie Fig. 57 zeigt, die Polysiliziumschicht 522 durch Rückätzen entfernt, so daß die Polysiliziumschicht nur in dem Graben 506 verbleibt und die begrabene Schicht 510 bildet. Dann wird, wie Fig. 58 zeigt, die zweite Oxidschicht 553 durch nasses Ätzen entfernt.

Dann wird, wie Fig. 59 zeigt, die obere Isolierschicht 503 unter Benutzung der Siliziumnitridschicht 552 als Maske durch ein ähn­ liches Verfahren wie das herkömmliche LOCOS-Verfahren durch thermische Oxidation ausgebildet. Danach wird durch Entfernen der Siliziumnitridschicht 552 durch nasses Ätzen die in Fig. 51 gezeigte Elementisolierungsstruktur in Übereinstimmung mit der dritten Ausführungsform komplettiert.

In dem Schritt aus Fig. 59 kann durch Steuern der Prozeßzeit zur Ausbildung der oberen Isolierschicht 503 die Dicke der oberen Isolierschicht 503 so dick wie in Fig. 60 gezeigt gemacht werden und daher ist es auch möglich die untere Oberfläche der oberen Isolierschicht 503 unter der Hauptoberfläche des Halbleitersub­ strates 501 anzuordnen. Durch in Fig. 60 gezeigte Struktur ist es sogar dann wenn die Gateelektrode auf der oberen Isolierschicht angeordnet wird möglich die parasitäre Kapazität weiter zu redu­ zieren, da die Gateelektrode sich genügend weit von der begrabenen Schicht 510 entfernt befindet. Zusätzlich kann, da die obere Iso­ lierschicht dick ist, sogar dann, wenn die obere Isolierschicht in einem folgenden Prozeßschritte bis zu einem gewissen Maße geätzt wird, die Möglichkeit eines Kurzschlusses zwischen der begrabenen Schicht 510 und den oberen Verbindungen bzw. Verdrahtungen, die durch eine mögliche Freilegung der begrabenen Schicht 510 verur­ sacht werden könnten, verhindert werden.

Mit der dritten Ausführungsform können die gleichen Effekte wie mit der zweiten Ausführungsform erreicht werden.

Eine vierte Ausführungsform der vorliegenden Erfindung wird be­ schrieben.

Die Elementisolierungsstruktur dieser Ausführungsform wird unter Bezugnahme auf Fig. 61 beschrieben. Die Elementisolierungs­ struktur der vierten Ausführungsform unterscheidet sich von der obigen dritten Ausführungsform in den folgenden Punkten.

Unterschiedlich zur dritten Ausführungsform ist eine Störstellen­ schicht 566 hoher Konzentration auf der Bodenoberfläche und auf den Seitenoberflächen auf der Seite des Halbleitersubstrates 501 des Grabens 506 ausgebildet. Diese Schicht wird ausgebildet um den sogenannten inversen Einschnürreffekt zu verhindern, der in einem im Elementisolierbereich ausgebildeten Halbleiterelement wie einem MOS-Transistor auftritt, wenn der Raum zwischen benachbarten Elementisolierbereichen durch die Miniaturisierung der Halblei­ tervorrichtung eng wird.

Der inverse Einschnürreffekt entspricht einem Phänomen wie dem in Fig. 38 gezeigten, bei dem das elektrische Feld E der Gateelek­ trode 530 auf der oberen Isolierschicht 503 zur Seite des aktiven Bereiches geht und die Seitenoberfläche mit niedriger Störstel­ lenkonzentration bei einer niedrigen Schwellspannung invertiert. Die invertierte Schicht mit niedriger Schwelle gibt es in jedem Transistor mit einer willkürlichen Kanalweite. Speziell in einem Transistor mit einer schmalen Kanalweite wird der Anteil der Seitenoberfläche groß, was den Schwellwert des Transistors er­ niedrigt. Dieses Phänomen, bei dem die Schwelle mit enger werdender Kanalweite niedriger wird, wird der inverse Einschnürr­ effekt genannt.

Die Herstellungsschritte der Elementisolierungsstruktur der vierten Ausführungsform werden unter Bezugnahme auf die Fig. 62 bis 69 beschrieben. Die Fig. 62 bis 69 sind Schnittbilder in Übereinstimmung mit der in Fig. 61 gezeigten Schnittbildstruktur.

Zuerst wird, wie Fig. 62 zeigt, eine erste Oxidschicht 551 aus SiO₂ oder ähnlichem mit einer Dicke von ungefähr 30 nm (300 Å) durch thermische Oxidation auf der Oberfläche des Halbleitersubstrates 501 ausgebildet. Danach wird eine Siliziumnitridschicht zu einer Dicke von 200 nm (2000 Å) durch das CVD-Verfahren auf der ersten Oxid­ schicht 551 ausgebildet. Danach wird eine zweite Oxidschicht 553 aus SiO₂ oder ähnlichem wiederum bis ungefähr 200 nm (2000 Å), auf der Siliziumnitridschicht 552 ausgebildet. Danach wird eine Resist­ schicht mit einer vorgeschriebenen Muster (nicht gezeigt) auf der Oberfläche der zweiten Oxidschicht 553 ausgebildet. Dann wird ein Graben mit einer Tiefe von ungefähr 0,3-1,0 µm unter Benutzung der Resistschicht als Maske durch anistropes Ätzen ausgebildet.

Dann wird eine Oxidschicht 562 ganz über der Oberfläche des Substrates durch thermische Oxidation ausgebildet. Danach wird, wie Fig. 64 zeigt, nur die auf dem Boden des Grabens 506 aus­ gebildete Oxidschicht 562 durch isotropes Ätzen entfernt.

Danach werden, wie Fig. 64 zeigt, Störstellen in die Seitenwände und die Bodenoberfläche des Grabens 506 mit einer Dosierung von 1 × 10¹³ cm^-2 und bei einer Energie von 50 keV durch schräg rotie­ rende Ionenimplantation eingebracht um eine Störstellenschicht 566 hoher Konzentration mit einer Störstellenkonzentration von 1 × 10¹⁸ cm^-3 auszubilden.

Wie Fig. 65 zeigt wird eine Polysiliziumschicht 521 hoher Kon­ zentration mit einer Störstellenkonzentration von 1 × 10¹⁸ cm^-3 oder mehr mit einer Dicke von 20-300 nm (200-3000 Å) durch das CVD-Verfahren auf der gesamten Oberfläche des Substrates ausgebildet.

Dann wird, wie in Fig. 66 gezeigt, eine nicht mit Störstellen dotierte Polysiliziumschicht 522 auf der gesamten Oberfläche des Substrates abgelagert. Dann wird, wie Fig. 67 zeigt, die Poly­ siliziumschicht 522 rückgeätzt um die begrabene Schicht 510 in dem Graben 506 zu bilden und die Polysiliziumschicht 521 wird rückgeätzt um die leitete Schicht 521 zu bilden.

Dann wird die zweite Oxidschicht 553 durch nasses Ätzen entfernt.

Dann wird, wie Fig. 69 zeigt, eine obere Isolierschicht 503 unter Benutzung der Siliziumnitridschicht 552 als Maske durch ein ähnliches Verfahren wie das herkömmliche LOCOS-Verfahren durch thermische Oxidation ausgebildet. Danach wird die Siliziumnitrid­ schicht 552 durch nasses Ätzen unter Benutzung von Phosphorsäure entfernt und so wird die in Fig. 61 gezeigte Elementisolier­ struktur komplettiert.

Die gleichen Effekte wie die der zweiten Ausführungsform werden auch durch die oben beschriebene vierte Ausführungsform geliefert. Zusätzlich kann der inverse Einschnürreffekt unterdrückt werden.

Claims (22)

1. Halbleitervorrichtung zur Elementisolierung mit
einem Halbleitersubstrat (1) mit einem Störstellenbereich (1a) eines ersten Leitfähigkeitstypes mit einer Störstellenkonzen­ tration, die ein Konzentrationsprofil aufweist, das einen Maxi­ malwert in einer vorbestimmten Tiefe von der Oberfläche in Tie­ fenrichtung erreicht,
einem Graben (6), der bis zu der vorbestimmten Tiefe von der Oberfläche des Halbleitersubstrates (1) in dem Störstellenbe­ reich (1a) des ersten Leitfähigkeitstyps ausgebildet ist,
einem Störstellendiffusionsbereich (8a) des ersten Leitfähig­ keitstyps, der mit einem Abstand von der inneren Seitenwand des Grabens (6) in dem Graben (6) vorgesehen ist, der nur mit sei­ nem Bodenbereich mit dem Störstellenbereich (1a) des ersten Leitfähigkeitstyps des Halbleitersubstrates (1) verbunden ist und der beinahe die gleiche Störstellenkonzentration wie der Störstellenbereich (1a) des ersten Leitfähigkeitstyps aufweist; und
einer Oxidschicht (11), die den Raum zwischen der inneren Sei­ tenwand des Grabens (6) und dem Störstellendiffusionsbereich (8a) füllt und die die obere Oberfläche des Störstellendiffu­ sionsbereiches (8a) und die Oberfläche des Halbleitersubstrates (1) bedeckt.

2. Halbleitervorrichtung zur Elementisolierung nach Anspruch 1, dadurch gekennzeichnet, daß der Maximalwert der Störstellenkon­ zentration in dem Störstellenbereich (1a) des ersten Leitfähig­ keitstyps 1 × 10¹⁶ Ionen/cm³ ist.

3. Halbleitervorrichtung zur Elementisolierung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die maximale Störstellenkonzentration einen Wert von mindestens 1 × 10¹⁵ Ionen/cm³ hat.

4. Halbleitervorrichtung zur Elementisolierung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Halbleiter­ substrat (1) ein Siliziumsubstrat ist, und daß der Störstellen­ diffusionsbereich (8a) aus Polysilizium ausgebildet ist.

5. Halbleitervorrichtung zur Elementisolierung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Halbleiter­ substrat (1) ein Siliziumsubstrat ist, und daß der Störstellendiffusionsbereich (8a) aus Einkristallsilizium ausgebildet ist.

6. Halbleitervorrichtung zur Elementisolierung mit
einem Halbleitersubstrat (501) mit einer Hauptoberfläche;
einem Graben (506), der bis zu einer vorgeschriebenen Tiefe von der Hauptoberfläche ausgebildet ist;
einem Paar von Seitenwand-Isolierschichten (562), die auf den Seitenwänden des Grabens (506) vorgesehen sind;
einer begrabenen Schicht (510) mit einer vorgeschriebenen Stör­ stellenkonzentration, die umgeben von dem Paar von Seitenwand- Isolierschichten (562) in dem Graben (506) begraben ist;
einer oberen Isolierschicht (503), die zur Bedeckung eines Öff­ nungsbereiches des Grabens (506) auf der Hauptoberfläche ausge­ bildet ist;
einem Paar von leitenden Schichten (521) mit einer höheren Störstellenkonzentration als die der begrabenen Schicht (510), die im Kontakt mit der unteren Oberfläche der oberen Isolier­ schicht (503) und mit den inneren Oberflächen der Seitenwand- Isolierschichten (562) in dem Bereich der begrabenen Schicht (510) sind und die nahe einem Seitenbereich der begrabenen Schicht (510) vorgesehen sind,
einer leitenden Bodenschicht (521) mit einer vorgeschriebenen Störstellenkonzentration zur Kopplung des Paares von leitenden Schichten (521), und
einer externen leitenden Schicht (566) mit einer vorgeschriebe­ nen Störstellenkonzentration, die in Kontakt mit der Außenfläche des Paares von inneren Isolierschichten (562, 562) von der Oberfläche des Halbleitersubstrates (501) und zur Bedeckung des Paares von inneren Isolierschichten (562, 562) und der leitenden Bodenschicht (521) ausgebildet ist.

7. Halbleitervorrichtung zur Elementisolierung nach Anspruch 6, dadurch gekennzeichnet, daß das Paar von leitenden Schichten (521, 521) und die leitende Bodenschicht (521) dieselbe Stör­ stellenkonzentration aufweisen.

8. Halbleitervorrichtung zur Elementisolierung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß das Paar von leitenden Schichten (521), die leitende Bodenschicht (521) und die externe leitende Schicht (566) dieselbe Störstellenkonzentration aufweisen.

9. Halbleitervorrichtung zur Elementisolierung mit
einem Halbleitersubstrat (501) mit einer Hauptoberfläche;
einem Graben (506), der bis zu einer vorgeschriebenen Tiefe von der Hauptoberfläche ausgebildet ist,
einem Paar von Seitenwand-Isolierschichten (562), die auf den Seitenwänden des Grabens (506) vorgesehen sind,
einer begrabenen Schicht (510) mit einer unteren und einer obe­ ren begrabenen Schicht (510a, 510b), die eine vorgeschriebene Störstellenkonzentration aufweisen und umgeben von dem Paar von Seitenwand-Isolierschichten (562) in dem Graben (506) begraben sind,
einer oberen Isolierschicht (503), die zur Bedeckung eines Öff­ nungsbereiches des Grabens (506) auf der Hauptoberfläche ausge­ bildet ist, und
einem Paar von leitenden Schichten (520) mit einer höheren Störstellenkonzentration als die der oberen bzw. unteren begra­ benen Schicht (510a, b), die im Kontakt mit der unteren Ober­ fläche der oberen Isolierschicht (503) und mit den inneren Oberflächen der Seitenwand-Isolierschichten (562) in dem Bereich der oberen begrabenen Schicht (510b) sind und die nahe einem Seitenbereich der oberen begrabenen Schicht (510b) vorgesehen sind.

10. Halbleitervorrichtung zur Elementisolierung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß ein Teil der unteren Oberfläche der oberen Isolierschicht (503) tiefer als die Lage der Hauptoberfläche des Halbleitersubstrates (501) angeordnet ist.

11. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung mit den Schritten:
Ausbildung eines Grabens (6) mit einer vorbestimmten Tiefe in einem Halbleitersubstrat (1);
Ausbildung einer Oxidschicht (11) auf der inneren Oberfläche des Grabens (6) ausgenommen in seinem Bodenbereich;
Ausbilden einer Halbleiterschicht (8) in dem Graben (6); und
Implantieren und Eindiffundieren von Störstellen eines Leitfä­ higkeitstyps in das Halbleitersubstrat (1) und die Halbleiter­ schicht (8), so daß die Störstellenkonzentration ihr Maximum in Tiefenrichtung in der Tiefe des Bodenbereiches des Grabens (6) erreicht.

12. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt der Ausbildung des Oxidschicht (11) den Schritt der Ausbildung einer Schicht aus Siliziumoxid durch ein thermisches Oxidationsverfahren umfaßt.

13. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt der Ausbildung der Halbleiterschicht (8) in dem Graben (6) den Schritt des Abscheidens von Polysilizium durch ein CVD-Verfahren in dem Graben (6), in dem das Siliziumoxid ausgebildet wurde, aufweist.

14. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt der Ausbildung der Halbleiterschicht (8) in dem Graben (6) den Schritt des Abscheidens von Einkristallsilizium durch epitaxiales Wachstum in dem Graben, in dem das Silizium­ oxid ausgebildet wurde, aufweist.

15. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß der Schritt der Ablagerung der Halbleiter­ schicht (8) durch epitaxiales Wachstum in einer Gasatmosphäre mit mindestens einem der Bestandteile SiCl₄, SiHCl₃, SiH₂Cl₂ und SiH₄ ausgeführt wird.

16. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß der Schritt des Implantierens und Eindif­ fundierens der Störstellen unter Bedingungen mit einer Implan­ tierungsenergie für Störstellen von 200 keV-1 MeV und einer Implantationsdosis für die Störstellen von 1 × 10¹² cm^-2- 1 × 10¹⁵ cm^-2 ausgeführt wird.

17. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung mit den Schritten:
Ausbildung eines Grabens (506) mit einer vorgeschriebenen Tiefe in einem Halbleitersubstrat (501);
Ausbildung von Seitenwand-Isolierschichten (562) auf den Sei­ tenwänden des Grabens;
Ausbildung leitender Schichten (520) mit einer vorgeschriebenen Störstellenkonzentration von der Hauptoberfläche des Halblei­ tersubstrates bis zu einer vorgeschriebenen Tiefe des Grabens in Kontakt mit den inneren Wänden der Seitenwand-Isolierschich­ ten (562); Ausbildung einer begrabenen Schicht (510) mit einer oberen und einer unteren begrabenen Schicht (510b, 510a) mit niedrigeren Störstellenkonzentrationen als die der leitenden Schichten,
wobei die Ausbildung der unteren begrabenen Schicht (510a) mit einer vorgeschriebenen Störstellenkonzentration von dem Boden des Grabens bis zu einer vorgeschriebenen Höhe und
die Ausbildung der leitenden Schichten mit einer vorgeschriebe­ nen Störstellenkonzentration auf den Seitenwand-Isolierschich­ ten höher als die untere begrabene Schicht (510a) erfolgt, und die Ausbildung der oberen begrabenen Schicht (510b) umgeben von den leitenden Schichten und den Seitenwand-Isolierschichten in dem Graben erfolgt; und
Ausbildung einer oberen Isolierschicht (503) mit einer vorge­ schriebenen Dicke auf der Oberfläche der begrabenen Schicht zur Bedeckung eines Öffnungsbereiches des Grabens.

18. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung nach Anspruch 17, dadurch gekennzeichnet, daß der Schritt der Ausbildung der Seitenwand-Isolierschichten (562) den Schritt der Ausbildung von Siliziumoxid durch thermi­ sche Oxidation umfaßt.

19. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung nach Anspruch 17 oder 18, dadurch gekenn­ zeichnet, daß der Schritt der Ausbildung der Seitenwand-Iso­ lierschichten (562) den Schritt der Ausbildung einer externen leitenden Schicht (566) mit einer vorgeschriebenen Störstellen­ konzentration durch Einbringen von Störstellen in die inneren Wandoberflächen des Grabens, und die Ausbildung von Isolierschichten (562) auf den Seitenwandbe­ reichen nur der externen leitenden Schicht umfaßt.

20. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung mit den Schritten:
Ausbildung eines Grabens (506) mit einer vorgeschriebenen Tiefe in einem Halbleitersubstrat (501);
Ausbildung von Seitenwand-Isolierschichten (562) auf den Sei­ tenwänden des Grabens;
Ausbildung einer externen leitenden Schicht (566) mit einer vorgeschriebenen Störstellenkonzentration durch Einbringen von Störstellen in die inneren Wandoberflächen des Grabens;
Ausbildung leitender Schichten (521) mit einer vorgeschriebenen Störstellenkonzentration von der Hauptoberfläche des Halblei­ tersubstrates bis zu einer vorgeschriebenen Tiefe des Grabens in Kontakt mit den inneren Wänden der Seitenwand-Isolierschich­ ten (562);
Ausbildung einer begrabenen Schicht (510) mit einer niedrigeren Störstellenkonzentration als die der leitenden Schichten umge­ ben von den leitenden Schichten und den Seitenwand-Isolier­ schichten in dem Graben; und
Ausbildung einer oberen Isolierschicht (503) mit einer vorge­ schriebenen Dicke auf der Oberfläche der begrabenen Schicht zur Bedeckung eines Öffnungsbereiches des Grabens.

21. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung nach Anspruch 20, dadurch gekennzeichnet, daß der Schritt der Ausbildung der Seitenwand-Isolierschichten (562) den Schritt der Ausbildung von Siliziumoxid durch thermi­ sche Oxidation umfaßt.

22. Verfahren zur Herstellung einer Halbleitervorrichtung zur Elementisolierung nach einem der Ansprüche 20 oder 21, dadurch gekennzeichnet, daß der Schritt der Ausbildung der leitenden Schichten die Schritte
Ausbildung einer unteren begrabenen Schicht (510a) mit einer vorgeschriebenen Störstellenkonzentration von dem Boden des Grabens bis zu einer vorgeschriebenen Höhe und
die Ausbildung von leitenden Schichten (520) mit einer vorge­ schriebenen Störstellenkonzentration auf den Seitenwand-Iso­ lierschichten höher als die untere begrabene Schicht (510a) aufweist.