JPS63151070A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63151070A JPS63151070A JP61299416A JP29941686A JPS63151070A JP S63151070 A JPS63151070 A JP S63151070A JP 61299416 A JP61299416 A JP 61299416A JP 29941686 A JP29941686 A JP 29941686A JP S63151070 A JPS63151070 A JP S63151070A
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- JP
- Japan
- Prior art keywords
- groove
- plate electrode
- substrate
- insulating film
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はキャパシタへの電荷蓄積による信号の一時記憶
機能を有する半導体装置に関するものである０ 従来の技術 半導体基板表面積当りの集積度を向上させるため基板内
に溝を形成し、少くともその側面を電極として利用する
いわゆるトレンチ・キャパシタが提案されている。これ
は溝内を薄い絶縁膜で覆いその上に溝を埋めるように多
結晶シリコンが形成されたものである。
機能を有する半導体装置に関するものである０ 従来の技術 半導体基板表面積当りの集積度を向上させるため基板内
に溝を形成し、少くともその側面を電極として利用する
いわゆるトレンチ・キャパシタが提案されている。これ
は溝内を薄い絶縁膜で覆いその上に溝を埋めるように多
結晶シリコンが形成されたものである。
発明が解決しようとする問題点
トレンチキャパシタではセル間がプレート電極を介して
結合しているので、隣接するセルの読み出し、書き込み
動作の影響を受ける。これはプレート電極の配線抵抗が
大きい程顕著になるいわゆるＯＲ結合である。これを防
止するには配線抵抗を下げることが必要で、従来のポリ
シリコンゲートから高融点金属へ切替えねばならないが
、薄い酸化膜に対しては高融点金属の使用は耐圧の点で
問題がある。
結合しているので、隣接するセルの読み出し、書き込み
動作の影響を受ける。これはプレート電極の配線抵抗が
大きい程顕著になるいわゆるＯＲ結合である。これを防
止するには配線抵抗を下げることが必要で、従来のポリ
シリコンゲートから高融点金属へ切替えねばならないが
、薄い酸化膜に対しては高融点金属の使用は耐圧の点で
問題がある。
本発明はトレンチキャパシタにおけるプレート電極の配
線抵抗を下げ、セル間の不要な結合を抑制するためにな
されたものである。
線抵抗を下げ、セル間の不要な結合を抑制するためにな
されたものである。
問題点を解決するための手段
本発明に於ては、少くともトレンチ底部に於て基板と接
してプレート電極が形成された構成になっている。
してプレート電極が形成された構成になっている。
作用
プレート電極が基板と接することによって、プレート電
極の配線抵抗に基板抵抗が並列に接続され実質的に配線
抵抗が低下する。それによシ隣接するセルの電位の変化
が伝達されにくくなる。
極の配線抵抗に基板抵抗が並列に接続され実質的に配線
抵抗が低下する。それによシ隣接するセルの電位の変化
が伝達されにくくなる。
実施例
本発明の一実施例を図に示す。
低比抵抗計シリコン基板１ａ上にＰ−エピタキシャル成
長層１ｂが堆積されてシリコン基板１を構成し、基板表
面に溝２、その側面に薄い絶縁膜３１、溝２内に低比抵
抗のポリシリコンまたはシリサイド（例ＷＳｉ２ 、
Ｍｏ８１２ ）から成るプレート電極４およびふたをす
る絶縁膜３３等が形成されている。溝側面にはｎ十不鈍
物領域７１．７２が形成されていて、基板表面上のゲー
ト酸化膜６を介して設けられたポリシリコンゲート６に
よりビット線へ接続されたｎ十拡散層６との間の導通、
非導通が制御される。すなわち、ゲート６はワード線を
構成している。
長層１ｂが堆積されてシリコン基板１を構成し、基板表
面に溝２、その側面に薄い絶縁膜３１、溝２内に低比抵
抗のポリシリコンまたはシリサイド（例ＷＳｉ２ 、
Ｍｏ８１２ ）から成るプレート電極４およびふたをす
る絶縁膜３３等が形成されている。溝側面にはｎ十不鈍
物領域７１．７２が形成されていて、基板表面上のゲー
ト酸化膜６を介して設けられたポリシリコンゲート６に
よりビット線へ接続されたｎ十拡散層６との間の導通、
非導通が制御される。すなわち、ゲート６はワード線を
構成している。
プレート電極４、薄い絶縁膜３１およびｎ＋不純物領域
７１．７２で電荷客積容量０５＆＋Ｃ３ｔ）が構成され
ている。隣接するメモリーセルのｎ十不鈍物領域７２の
電位が信号の読出し、書込みで急峻に変化すると、蓄積
容量Ｃｓｂ・プレート電極の抵抗２ＲＱ・蓄積容量Ｏ８
！Ｌと経由して電位変化が伝播され、ｎ十不鈍物領域７
１の電位が変化する。
７１．７２で電荷客積容量０５＆＋Ｃ３ｔ）が構成され
ている。隣接するメモリーセルのｎ十不鈍物領域７２の
電位が信号の読出し、書込みで急峻に変化すると、蓄積
容量Ｃｓｂ・プレート電極の抵抗２ＲＱ・蓄積容量Ｏ８
！Ｌと経由して電位変化が伝播され、ｎ十不鈍物領域７
１の電位が変化する。
この変化が大きいと記憶情報が破壊される。図中Ｒｗは
プレート電極４を溝２内に引き回したときの配線抵抗で
ある。またＲｐおよびＲｓｕｂはそれぞれ溝の深さ方向
のプレート電極４の、および基板１の実効抵抗である。
プレート電極４を溝２内に引き回したときの配線抵抗で
ある。またＲｐおよびＲｓｕｂはそれぞれ溝の深さ方向
のプレート電極４の、および基板１の実効抵抗である。
Ｒ，に対して、（Ｒｐ＋Ｒｓｕｂ ）が並列にそう人さ
れた形になっている。
れた形になっている。
溝内を下方に導通させる抵抗（Ｒｐ＋Ｒｇｕｂ ）が十
分小さければプレート電極の電位の変化が抑制されるか
らセル間の結合が小さくなる。基板１として普通の高抵
抗基板よりも、数十ミリオームの比抵抗のＰ＋基板を用
い、プレート電極を溝底部に於てそのＰ＋基板に達する
如く形成しておけば本発明はより有効に作用する。
分小さければプレート電極の電位の変化が抑制されるか
らセル間の結合が小さくなる。基板１として普通の高抵
抗基板よりも、数十ミリオームの比抵抗のＰ＋基板を用
い、プレート電極を溝底部に於てそのＰ＋基板に達する
如く形成しておけば本発明はより有効に作用する。
発明の効果
本発明の構成により、トレンチ内のプレート電極は低抵
抗で配線されるので、隣接するメモリーセル間の結合が
抑制され、安定な動作をする一時記憶機能を有する半導
体装置が実現される。これは、微細化がより進み溝巾か
細くかつ集積度が高くなり溝の総延長がより長くなる程
有効に作用する０
抗で配線されるので、隣接するメモリーセル間の結合が
抑制され、安定な動作をする一時記憶機能を有する半導
体装置が実現される。これは、微細化がより進み溝巾か
細くかつ集積度が高くなり溝の総延長がより長くなる程
有効に作用する０
図は本発明の一実施例としてのトレンチキャパシタセル
の断面図である。 １ａ・・・・・・肚シリコン基板、１ｂ・・・・・・Ｐ
−エピタキシャル層、２・・・・・・溝（トレンチ）、
５・・・・・・ゲート、３１・・・・・・薄い絶縁膜、
３２・川・・ゲート絶縁膜、７１．７２・・・・・・ｎ
十不鈍物領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
春に ２−溝 ４−−“フ’ｌ、−−を騙 ５°−−ゲＬ卜υν化月粟
の断面図である。 １ａ・・・・・・肚シリコン基板、１ｂ・・・・・・Ｐ
−エピタキシャル層、２・・・・・・溝（トレンチ）、
５・・・・・・ゲート、３１・・・・・・薄い絶縁膜、
３２・川・・ゲート絶縁膜、７１．７２・・・・・・ｎ
十不鈍物領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
春に ２−溝 ４−−“フ’ｌ、−−を騙 ５°−−ゲＬ卜υν化月粟
Claims (1)
- １導電型半導体基板、上記基板表面に形成された溝、
上記溝側面を覆う薄い絶縁膜、上記絶縁膜を介して上記
溝内に埋設された導電性材料からなるプレート電極、上
記溝側面の少くとも一部を含んで形成された２導電型の
不純物領域とを含み、上記プレート電極は上記溝底部に
於て上記基板に接続され、上記プレート電極、薄い絶縁
膜、不純物領域とで電荷蓄積容量が構成され、一時的信
号記憶機能を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299416A JPS63151070A (ja) | 1986-12-16 | 1986-12-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299416A JPS63151070A (ja) | 1986-12-16 | 1986-12-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63151070A true JPS63151070A (ja) | 1988-06-23 |
Family
ID=17872276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61299416A Pending JPS63151070A (ja) | 1986-12-16 | 1986-12-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63151070A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223447A (en) * | 1989-09-04 | 1993-06-29 | Electronics And Telecommunications Research | DRAM-cell having an isolation merged trench and its method of manufacture |
| US5457339A (en) * | 1992-01-17 | 1995-10-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for element isolation and manufacturing method thereof |
| US6664161B2 (en) | 2002-05-01 | 2003-12-16 | International Business Machines Corporation | Method and structure for salicide trench capacitor plate electrode |
| US7223651B2 (en) | 2001-06-11 | 2007-05-29 | Infineon Technologies, Ag | Dram memory cell with a trench capacitor and method for production thereof |
| JP2009135311A (ja) * | 2007-11-30 | 2009-06-18 | Tdk Corp | 薄膜コンデンサ及びその製造方法 |
| JP2012243985A (ja) * | 2011-05-20 | 2012-12-10 | Shindengen Electric Mfg Co Ltd | 半導体装置及びその製造方法 |
-
1986
- 1986-12-16 JP JP61299416A patent/JPS63151070A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223447A (en) * | 1989-09-04 | 1993-06-29 | Electronics And Telecommunications Research | DRAM-cell having an isolation merged trench and its method of manufacture |
| US5457339A (en) * | 1992-01-17 | 1995-10-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for element isolation and manufacturing method thereof |
| US7223651B2 (en) | 2001-06-11 | 2007-05-29 | Infineon Technologies, Ag | Dram memory cell with a trench capacitor and method for production thereof |
| US6664161B2 (en) | 2002-05-01 | 2003-12-16 | International Business Machines Corporation | Method and structure for salicide trench capacitor plate electrode |
| JP2009135311A (ja) * | 2007-11-30 | 2009-06-18 | Tdk Corp | 薄膜コンデンサ及びその製造方法 |
| JP2012243985A (ja) * | 2011-05-20 | 2012-12-10 | Shindengen Electric Mfg Co Ltd | 半導体装置及びその製造方法 |
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