JPH0499060A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPH0499060A JPH0499060A JP2207673A JP20767390A JPH0499060A JP H0499060 A JPH0499060 A JP H0499060A JP 2207673 A JP2207673 A JP 2207673A JP 20767390 A JP20767390 A JP 20767390A JP H0499060 A JPH0499060 A JP H0499060A
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-
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体記憶素子、その中でも特に記憶素子自身
に増幅能力を存するゲインセルに関するものである。
に増幅能力を存するゲインセルに関するものである。
（従来の技術）
従来、ＤＲＡＭメモリセルの構造としては周知のように
スタック型のキャパシタが用いられていた。しかし、こ
の構造ではキャパシタが受動素子のため増幅作用がない
ので、素子の微細化に伴うセル面積の縮小により信号電
荷量が低下し、信号電圧の低下を招く。その解決策とし
て近来メモリセル自体に増幅作用をもつゲインセルが普
及してきた。その回路、構造の例を記載した文献として
は例えば、Ｎ［ＫＥＪ ＥＬＥＣＴＯＲＯＮＪＣ５（１
９８５−１０−７）Ｐ２６２−２６６、Ｈ，５ｈｉｃｈ
ｉｊｏ ｅｔ、ａｌ、”ＴＩＴＥ ＲＡＭ：Ａ Ｎｌｌ
！ｈＳＯＩ ＤＲＡＭ Ｇａ１ｎ Ｃｅ１ｌ ｆｏｒ
Ｍｂｉｔ ＤＲＡＭ’ｓ” Ｅｘｔ、Ａｂｓ。
スタック型のキャパシタが用いられていた。しかし、こ
の構造ではキャパシタが受動素子のため増幅作用がない
ので、素子の微細化に伴うセル面積の縮小により信号電
荷量が低下し、信号電圧の低下を招く。その解決策とし
て近来メモリセル自体に増幅作用をもつゲインセルが普
及してきた。その回路、構造の例を記載した文献として
は例えば、Ｎ［ＫＥＪ ＥＬＥＣＴＯＲＯＮＪＣ５（１
９８５−１０−７）Ｐ２６２−２６６、Ｈ，５ｈｉｃｈ
ｉｊｏ ｅｔ、ａｌ、”ＴＩＴＥ ＲＡＭ：Ａ Ｎｌｌ
！ｈＳＯＩ ＤＲＡＭ Ｇａ１ｎ Ｃｅ１ｌ ｆｏｒ
Ｍｂｉｔ ＤＲＡＭ’ｓ” Ｅｘｔ、Ａｂｓ。
１６ｔｈ、Ｃｏｎｆ、ｏｎ ５ｏｌｉｄ ５ｔａｔｅ
Ｄｅｖｉｃｅｓ ＆ ＭａｔｅｒｉａｌｓＫｏｂｅ、
１９８４、Ｐ２６５−２６８などがある。
Ｄｅｖｉｃｅｓ ＆ ＭａｔｅｒｉａｌｓＫｏｂｅ、
１９８４、Ｐ２６５−２６８などがある。
その文献にも記載されているが、従来のゲインセルの構
造を第４図に示す。第５図はその回路図でありこれは従
来も本発明も同じである。
造を第４図に示す。第５図はその回路図でありこれは従
来も本発明も同じである。
公知の構造であるから、詳細な説明は省略するが、酸化
膜３２上に形成された書き込みトランジスタ（スイッチ
ング用トランジスタ）の多結晶シリコンＭＯ３ＦＥＴ（
ＳＯＩ ＭＯＳＦＥＴ）３４と読み出しトランジスタ
（センス用トランジスタ）である通常のバルクＭＯ３Ｆ
ＥＴ３３とから成る。
膜３２上に形成された書き込みトランジスタ（スイッチ
ング用トランジスタ）の多結晶シリコンＭＯ３ＦＥＴ（
ＳＯＩ ＭＯＳＦＥＴ）３４と読み出しトランジスタ
（センス用トランジスタ）である通常のバルクＭＯ３Ｆ
ＥＴ３３とから成る。
かつＭＯ３ＦＥＴ３３はＭＯ３ＦＥＴ３４のチャネル方
向と交わるよう形成されている。両トランジスタはｎチ
ャンネルであるが、多結晶チャンネル部はｐ型注入、無
注入、薄いｎ型注入の何れでもできる。このセルはまた
読み出し、書き込みのワード線３６．３９（電極といっ
てもよい）と、読み出し、書き込みのビット線３７．４
０を有し、読み出しワード線３６と読み出しトランジス
タ３３との間に電荷蓄積層３５がある。つまりこのセル
構造は２個のトランジスタと１個のキャパシタから成り
、第５図の回路を構成している。
向と交わるよう形成されている。両トランジスタはｎチ
ャンネルであるが、多結晶チャンネル部はｐ型注入、無
注入、薄いｎ型注入の何れでもできる。このセルはまた
読み出し、書き込みのワード線３６．３９（電極といっ
てもよい）と、読み出し、書き込みのビット線３７．４
０を有し、読み出しワード線３６と読み出しトランジス
タ３３との間に電荷蓄積層３５がある。つまりこのセル
構造は２個のトランジスタと１個のキャパシタから成り
、第５図の回路を構成している。
回路動作は詳しく述べるまでもないが、書き込みは書き
込みビット線４０上の「１」又は「０」のデータが書き
込みトランジスタ３４を通して電荷蓄積層３５に書き込
まれる。熱論この場合ワード線３６．３９は正の高電位
としである。書き込み後このトランジスタ３９をオフし
て電荷蓄積層３５（読み出しトランジスタ３３のゲート
電極でもある）は電気的に浮遊する。
込みビット線４０上の「１」又は「０」のデータが書き
込みトランジスタ３４を通して電荷蓄積層３５に書き込
まれる。熱論この場合ワード線３６．３９は正の高電位
としである。書き込み後このトランジスタ３９をオフし
て電荷蓄積層３５（読み出しトランジスタ３３のゲート
電極でもある）は電気的に浮遊する。
読み出しのときには、読み出しワード線３６だけに駆動
電圧を加えると、容量結合によって読み出しトランジス
タ３３のゲート電極電位が上がりデータの判別（「１」
か「０」）ができる。
電圧を加えると、容量結合によって読み出しトランジス
タ３３のゲート電極電位が上がりデータの判別（「１」
か「０」）ができる。
構造的にはＥＦＲＯＭのフローテイングゲートに多結晶
シリコントランジスタがつながったような形と言える。
シリコントランジスタがつながったような形と言える。
（発明が解決しようとする課題）
しかしながら、前述の構成の装置では、各セルに合計５
本の引き出し電極を必要とする。これにより配線面積が
大きくならざるを得ず、高集積化には適さない。さらに
、読み書きの際にキャパシタの容量比が重要となるが、
容量は面積に比例するために精度、バラツキが大きくな
り、安定した素子特性は期待できない。
本の引き出し電極を必要とする。これにより配線面積が
大きくならざるを得ず、高集積化には適さない。さらに
、読み書きの際にキャパシタの容量比が重要となるが、
容量は面積に比例するために精度、バラツキが大きくな
り、安定した素子特性は期待できない。
（！Ｉ題を解決するための手段）
本発明では、配線面積を小さくするために、書き込みビ
ット線および読み出しビット線を共通にし、さらに配線
の一部を素子分離領域内に形成した。また、センストラ
ンジスタのしきい値電圧の制御をＭＯＳＦＥＴの基板バ
イアスを絶縁膜を介して加えることにより行なうように
した。
ット線および読み出しビット線を共通にし、さらに配線
の一部を素子分離領域内に形成した。また、センストラ
ンジスタのしきい値電圧の制御をＭＯＳＦＥＴの基板バ
イアスを絶縁膜を介して加えることにより行なうように
した。
（作 用）
本発明は前述のような構成、即ち書き込みビット線と読
み出しビット線を共通にし、また素子分離領域に配線を
配したので、配線面積を大幅に減少させることが可能と
なり、高密度な記憶素子を作成することが可能となる。
み出しビット線を共通にし、また素子分離領域に配線を
配したので、配線面積を大幅に減少させることが可能と
なり、高密度な記憶素子を作成することが可能となる。
さらに、センストランジスタを絶縁膜を介した基板バイ
アス効果により制御するため、素子製造工程における余
裕を十分に取ることが可能である。
アス効果により制御するため、素子製造工程における余
裕を十分に取ることが可能である。
第１図は本発明の実施例の回路図である。本図中には２
Ｘ２ｂｉｔ分を示しており、点線で囲んだ部分が１セル
分である。Ｔｒｉは多結晶Ｓｉを用いたＳｏｌ ＭＯ
ＳＦＥＴ（第１のＭＯＳ Ｆ ＥＴ）であり、スイッチ
ングトランジスタとしている。
Ｘ２ｂｉｔ分を示しており、点線で囲んだ部分が１セル
分である。Ｔｒｉは多結晶Ｓｉを用いたＳｏｌ ＭＯ
ＳＦＥＴ（第１のＭＯＳ Ｆ ＥＴ）であり、スイッチ
ングトランジスタとしている。
Ｔｒ２はＳＯＩ ＭＯＳＦＥＴ（第２のＭＯＳＦＥＴ
）であるが、後述するように基板に絶縁膜を介して基板
バイアス制御用の電極を形成したものである。
）であるが、後述するように基板に絶縁膜を介して基板
バイアス制御用の電極を形成したものである。
Ｔｒｉのゲート電極は、書き込みワード線四、に接続さ
れ、ソース・ドレインの一方が読み書きビット線ＷＲｂ
、に、もう一方がＴｒ２のゲートに接続される。 Ｔ
ｒ２のソース・ドレインの一方は、電源線ＶＤＤに接続
され、もう一方はＴｒｌのソース・ドレインの一方と同
様に読み書きビット線ＷＲｂ Ｉに接続される。また、
Ｔｒ２の基板バイアス用電極は、読み出しワード線ＲＷ
、に接続される。
れ、ソース・ドレインの一方が読み書きビット線ＷＲｂ
、に、もう一方がＴｒ２のゲートに接続される。 Ｔ
ｒ２のソース・ドレインの一方は、電源線ＶＤＤに接続
され、もう一方はＴｒｌのソース・ドレインの一方と同
様に読み書きビット線ＷＲｂ Ｉに接続される。また、
Ｔｒ２の基板バイアス用電極は、読み出しワード線ＲＷ
、に接続される。
以上の構成でゲインセルが形成されるが、次にその動作
について述べる。第２図は、動作を示す図であり、１セ
ル分が示されている。
について述べる。第２図は、動作を示す図であり、１セ
ル分が示されている。
各端子に加わる電圧は、ＶＤＤ、 Ｖａ 、 Ｖｓｖｗ
、 ０ｏｒＶａ、Ｖｏｗｂ、０ｏｒＶａ 、 Ｖｏｗ
、 ０ｏｒＶｂとする。この場合、Ｔｒｉのし°きい値
電圧Ｖｔｈ＋は、０ ＜ ｔｈＩ＜Ｖａの任意の値を取
ることが可能である。一方Ｔｒ２のしきい値電圧Ｖｔｈ
２は、Ｒ一端子に加わる電圧ｖｂによってＶｔｈｔ−Ｖ
ｂ’ と変化すると考えると、次の関係を満たさなけれ
ばならない。
、 ０ｏｒＶａ、Ｖｏｗｂ、０ｏｒＶａ 、 Ｖｏｗ
、 ０ｏｒＶｂとする。この場合、Ｔｒｉのし°きい値
電圧Ｖｔｈ＋は、０ ＜ ｔｈＩ＜Ｖａの任意の値を取
ることが可能である。一方Ｔｒ２のしきい値電圧Ｖｔｈ
２は、Ｒ一端子に加わる電圧ｖｂによってＶｔｈｔ−Ｖ
ｂ’ と変化すると考えると、次の関係を満たさなけれ
ばならない。
（１） Ｈ書き込み時： Ｖａ−Ｖｔｈｔ ＜ Ｖ
ｔｈ、 ｏｆｆ（２）Ｈ読み出し時： Ｖｔｈ
ｚ−Ｖｂ’ ＜ Ｖａ−Ｖｔｈｔ ０Ｎ（３）Ｌ書き
込み時： Ｏ＜Ｖｔｈｚ ｏｆｆ（４）
Ｌ読み出し時： ０＜Ｖｔｈｚ−Ｖｂ” ｏｆｆ以上の
関係を整理すると ０ ＜ｖｔｈ、−ｖｂ’＜ Ｖａ−Ｖｔｌｌ＋＜ Ｖｔ
ｈｚとナル。今、Ｔｒｌ （７）しきい値電圧ｖｔｈ、
＝ ２．５Ｖ 。
ｔｈ、 ｏｆｆ（２）Ｈ読み出し時： Ｖｔｈ
ｚ−Ｖｂ’ ＜ Ｖａ−Ｖｔｈｔ ０Ｎ（３）Ｌ書き
込み時： Ｏ＜Ｖｔｈｚ ｏｆｆ（４）
Ｌ読み出し時： ０＜Ｖｔｈｚ−Ｖｂ” ｏｆｆ以上の
関係を整理すると ０ ＜ｖｔｈ、−ｖｂ’＜ Ｖａ−Ｖｔｌｌ＋＜ Ｖｔ
ｈｚとナル。今、Ｔｒｌ （７）しきい値電圧ｖｔｈ、
＝ ２．５Ｖ 。
νａ＝５Ｖとすると前式は
０ ＜Ｖｔｈｔ−Ｖｂ’ ＜ ２．５ ＜ Ｖｔｈｚ
となる。すなわち、Ｔｒ２のしきい値電圧は、以上の関
係から３ｖ程度以上が適当と考えられる。ｖｂによるＶ
ｔｈｚの変化量ｖｂ゛は、半導体層の厚さ、絶縁膜の厚
さ等により変化するので、ここではＶｂ ＝ ５Ｖのと
きｖｂ”＝２Ｖと考える。すなわち、Ｔｒ２のゲート電
圧とドレイン電流の関係は、第３図となる。
となる。すなわち、Ｔｒ２のしきい値電圧は、以上の関
係から３ｖ程度以上が適当と考えられる。ｖｂによるＶ
ｔｈｚの変化量ｖｂ゛は、半導体層の厚さ、絶縁膜の厚
さ等により変化するので、ここではＶｂ ＝ ５Ｖのと
きｖｂ”＝２Ｖと考える。すなわち、Ｔｒ２のゲート電
圧とドレイン電流の関係は、第３図となる。
以上の電圧関係を例に取り第２図を用いて動作を詳細に
説明する。まず、“Ｈ＋＋書き込み時（ａ）には、四に
５Ｖ、 ＷＲｂに５ｖを加えることにより、Ｔｒ２の
ゲート電圧は、Ｔｒｉのゲート電圧５ｖとしきい値電圧
Ｖｔｈｌとの関係から、２．５ｖまで上昇する。
説明する。まず、“Ｈ＋＋書き込み時（ａ）には、四に
５Ｖ、 ＷＲｂに５ｖを加えることにより、Ｔｒ２の
ゲート電圧は、Ｔｒｉのゲート電圧５ｖとしきい値電圧
Ｖｔｈｌとの関係から、２．５ｖまで上昇する。
このときＲＷはＯｖであるからＴｒ２はｏｆｆ状態であ
る。
る。
次にｌ＋ Ｈｌ＋待機時［有］）ニは、Ｖｗｌ、＝ Ｏ
Ｖ Ｖｏｗｂ ＝ ０とすることにより、Ｔｒ２のゲー
ト電圧は２．５ｖに保持される。“Ｈ”読み出し時（ｃ
）には、ＲＷ＆こ５ｖ加えることにより、Ｔｒ２のしき
い値電圧は１ｖとなり、Ｔｒ２は２．５ｖのゲート電圧
によりＯＮ状態となり、ＷＲｂは１．５ｖまで電圧が上
昇する。
Ｖ Ｖｏｗｂ ＝ ０とすることにより、Ｔｒ２のゲー
ト電圧は２．５ｖに保持される。“Ｈ”読み出し時（ｃ
）には、ＲＷ＆こ５ｖ加えることにより、Ｔｒ２のしき
い値電圧は１ｖとなり、Ｔｒ２は２．５ｖのゲート電圧
によりＯＮ状態となり、ＷＲｂは１．５ｖまで電圧が上
昇する。
一方、“Ｌ”書き込み時（ロ）には、四に５Ｖ、 ＷＲ
ｂにＯｖを加えることにより、Ｔｒ２のゲート電圧はＯ
ｖとなる。“Ｌ”待機時（ｅ）は、四をＯｖとすること
により、Ｔｒ２のゲート電圧はＯｖのまま保持され、“
Ｌ”読み出し時（ｆ）には、四を５ｖとしてもＴｒ２の
しきい値電圧は、１ｖであるためＴｒ２はｏｆｆ状態の
ままであるから−ＲｂはＯｖとなる。
ｂにＯｖを加えることにより、Ｔｒ２のゲート電圧はＯ
ｖとなる。“Ｌ”待機時（ｅ）は、四をＯｖとすること
により、Ｔｒ２のゲート電圧はＯｖのまま保持され、“
Ｌ”読み出し時（ｆ）には、四を５ｖとしてもＴｒ２の
しきい値電圧は、１ｖであるためＴｒ２はｏｆｆ状態の
ままであるから−ＲｂはＯｖとなる。
以上は、単体の１セルについてのものであるが複数個の
セルを考える場合は、第１図においてｃｅｌｌｌへのア
クセスは−Ｒｂｌ、四１、ＲＷＩを、Ｃｅ１１２へはＷ
Ｒｂ２、ＷＷＩ 、ＲＷＩを、ｃｅｌ１３へはＷＲｂｌ
、四２ 、ＲＷ２を、Ｃｅ１１４へは、ＷＲｂ２、ＷＷ
２ 、ＲＷ２をそれぞれ組で使用することにより可能で
ある。
セルを考える場合は、第１図においてｃｅｌｌｌへのア
クセスは−Ｒｂｌ、四１、ＲＷＩを、Ｃｅ１１２へはＷ
Ｒｂ２、ＷＷＩ 、ＲＷＩを、ｃｅｌ１３へはＷＲｂｌ
、四２ 、ＲＷ２を、Ｃｅ１１４へは、ＷＲｂ２、ＷＷ
２ 、ＲＷ２をそれぞれ組で使用することにより可能で
ある。
次に半導体基板上に本実施例を形成した例について第６
図に平面図を示す。図中には、配線となるＡｌ線等の一
部は省略しである。
図に平面図を示す。図中には、配線となるＡｌ線等の一
部は省略しである。
第７図から第１０図は第６図の平面図で示しであるＡ−
Ａ、Ｂ−Ｂ、Ｃ−Ｃ，Ｄ−Ｄ、の各断面図である。また
第６図において（）内の記号は第７図から第１０図で付
した記号であり、平面図におけるその個所が断面図のど
の部分に当るか対比させたものであり、第７図から第１
０図の（）内配置は第６図の記号を表し対比させている
。
Ａ、Ｂ−Ｂ、Ｃ−Ｃ，Ｄ−Ｄ、の各断面図である。また
第６図において（）内の記号は第７図から第１０図で付
した記号であり、平面図におけるその個所が断面図のど
の部分に当るか対比させたものであり、第７図から第１
０図の（）内配置は第６図の記号を表し対比させている
。
以下第６図〜第１０図により本発明の実施例の構造を説
明する。
明する。
まずＳｉ （シリコン）基板ｌ上に絶縁膜（ｓｔｓＮ４
膜）４で素子分離された多結晶Ｓｉ （低抵抗体層）７
（読み出しワード線１０２となる）と素子分離領域５（
１０１）（電源ライフ（ＶＤＤ）となる）が形成されて
いる。即ち素子分離領域５内に電源ラインを配しである
。
膜）４で素子分離された多結晶Ｓｉ （低抵抗体層）７
（読み出しワード線１０２となる）と素子分離領域５（
１０１）（電源ライフ（ＶＤＤ）となる）が形成されて
いる。即ち素子分離領域５内に電源ラインを配しである
。
前記多結晶Ｓｉ層７の上部に絶縁体（熱酸化膜）６を介
してＳｉ層３を配し、そこに第２Ｍ０３ＦＥＴのＮ３領
域（ドレイン）１０と同（ソース）１０゜となる拡散層
が形成されている。この層の上に薄い酸化膜８を介して
低抵抗多結晶Ｓｉ９が形成されており、これが第２Ｍ０
３ＦＥＴのゲート１０３となっている。即ち、第２Ｍ０
３ＦＥＴの読み出しワード線７（１０２）による基板バ
イアスは絶縁体６を介して容量結合で加えられることに
なる。
してＳｉ層３を配し、そこに第２Ｍ０３ＦＥＴのＮ３領
域（ドレイン）１０と同（ソース）１０゜となる拡散層
が形成されている。この層の上に薄い酸化膜８を介して
低抵抗多結晶Ｓｉ９が形成されており、これが第２Ｍ０
３ＦＥＴのゲート１０３となっている。即ち、第２Ｍ０
３ＦＥＴの読み出しワード線７（１０２）による基板バ
イアスは絶縁体６を介して容量結合で加えられることに
なる。
蛇足ながら多結晶Ｓｉを低抵抗と名付けたのは周知のよ
うに抵抗値を低くして導体とするからである。
うに抵抗値を低くして導体とするからである。
後述するように第１のＭＯＳＦＥＴは以上説明した構造
の上に配されており、言い換えれば第２のＭＯＳＦＥＴ
は基板１側に配されている。この第２のＭＯＳＦＥＴが
センストランジスタ（第１図のＴｒ２）であり、第１の
ＭＯ３ＦＥＴ同様Ｓｏ１ＭＯ３ＦＥＴの構成である（何
れも多結晶Ｓｉを用いであるから）。
の上に配されており、言い換えれば第２のＭＯＳＦＥＴ
は基板１側に配されている。この第２のＭＯＳＦＥＴが
センストランジスタ（第１図のＴｒ２）であり、第１の
ＭＯ３ＦＥＴ同様Ｓｏ１ＭＯ３ＦＥＴの構成である（何
れも多結晶Ｓｉを用いであるから）。
前記低抵抗多結晶５ｉ９（第２Ｍ０３ＦＥＴのゲート）
の上に厚い絶縁膜（第１中間絶縁膜）１１を配し、その
上に多結晶５ｉ１２が形成されており、そこに第２の拡
散層（第２の低抵抗多結晶５ｔ）１５．１５°が形成さ
れている。これが第１Ｍ０３ＦＥＴのドレイン・ソース
となっている。前記絶縁膜１１の一部は開孔されており
、前記拡散層１５（第１Ｍ０３ＦＥＴのドレイン）と前
記低抵抗多結晶５ｉ９（第２Ｍ０３ＦＥＴのゲート）（
第７図）（第６図の１０４）、第１Ｍ０３ＦＥＴのソー
ス１５′と第２ ＭＯＳ Ｆ ＥＴのソース１０” （
第９図）（第６図の１０５）とがコンタクト（接続）さ
れている、前記多結晶５ｉ１２（１５と１５゛の間）の
上には薄い絶縁膜１３を介して第３の低抵抗多結晶５ｉ
１４が形成されており、これが第１ ＭＯＳＦＥＴのゲ
ート電極となっており、書き込みワード線１０７ともな
っている。また第１Ｍ０３ＦＥＴのソース１５°にアル
ミ配線１７を接続しく１０８）読み書きビット線となっ
ている。即ち、第１ ＭＯＳＦＥＴのソース１５゛ と
第２ ＭＯＳ Ｆ ＥＴのソース１０’とは前述のよう
に接続されている（１０５）ので、書き込みビット線と
読み出しビット線が共通になっている（本実施例では読
み書きビット線と称す）。
の上に厚い絶縁膜（第１中間絶縁膜）１１を配し、その
上に多結晶５ｉ１２が形成されており、そこに第２の拡
散層（第２の低抵抗多結晶５ｔ）１５．１５°が形成さ
れている。これが第１Ｍ０３ＦＥＴのドレイン・ソース
となっている。前記絶縁膜１１の一部は開孔されており
、前記拡散層１５（第１Ｍ０３ＦＥＴのドレイン）と前
記低抵抗多結晶５ｉ９（第２Ｍ０３ＦＥＴのゲート）（
第７図）（第６図の１０４）、第１Ｍ０３ＦＥＴのソー
ス１５′と第２ ＭＯＳ Ｆ ＥＴのソース１０” （
第９図）（第６図の１０５）とがコンタクト（接続）さ
れている、前記多結晶５ｉ１２（１５と１５゛の間）の
上には薄い絶縁膜１３を介して第３の低抵抗多結晶５ｉ
１４が形成されており、これが第１ ＭＯＳＦＥＴのゲ
ート電極となっており、書き込みワード線１０７ともな
っている。また第１Ｍ０３ＦＥＴのソース１５°にアル
ミ配線１７を接続しく１０８）読み書きビット線となっ
ている。即ち、第１ ＭＯＳＦＥＴのソース１５゛ と
第２ ＭＯＳ Ｆ ＥＴのソース１０’とは前述のよう
に接続されている（１０５）ので、書き込みビット線と
読み出しビット線が共通になっている（本実施例では読
み書きビット線と称す）。
この第１Ｍ０３ＦＥＴはスイッチングトランジスタであ
り、Ｓｏｌ ＭＯＳＦＥＴとなっている。
り、Ｓｏｌ ＭＯＳＦＥＴとなっている。
また第２Ｍ０３ＦＥＴのドレインｌＯは第１θ図に示す
ように一部アルミ配線１７にコンタクトするようになっ
ており、電源（ｖＤｎ）が供給される構造としている。
ように一部アルミ配線１７にコンタクトするようになっ
ており、電源（ｖＤｎ）が供給される構造としている。
なお１６は第２中間絶縁膜であり、以上述べてきた構造
の上部に配されており、配線個所は開孔されおり、アル
ミ配線１７が形成されている。これは通常の技術であり
第６図には省略しであるが、第８図〜第１０図には参考
として記載しておいた。
の上部に配されており、配線個所は開孔されおり、アル
ミ配線１７が形成されている。これは通常の技術であり
第６図には省略しであるが、第８図〜第１０図には参考
として記載しておいた。
第１１図は、本発明の実施例の製造工程を第６図Ａ−Ａ
断面にて示したものである。
断面にて示したものである。
以下に製造方法を第１１図と第６図（１００代の記号）
を使用して詳細に述べる。
を使用して詳細に述べる。
Ｓｉ基板１上に５ｔＣｈ層２、Ｐ型結晶Ｓｉ層３を有す
るＳｏｌ型のＳｉウェハを用いる。（第１１図（ａ））
このＳＯＩ基板の一部、第６図における素子分離領域１
０１にＳｉ基板ｌに達する第１の溝を形成する。その後
、５ｉｓＮａ膜４を全面にＣＶＤ法により形成し、第１
の溝内に低抵抗多結晶Ｓｉ５をＣＶＤ法とエッチバック
法により形成する（第１１図（ｂ））。
るＳｏｌ型のＳｉウェハを用いる。（第１１図（ａ））
このＳＯＩ基板の一部、第６図における素子分離領域１
０１にＳｉ基板ｌに達する第１の溝を形成する。その後
、５ｉｓＮａ膜４を全面にＣＶＤ法により形成し、第１
の溝内に低抵抗多結晶Ｓｉ５をＣＶＤ法とエッチバック
法により形成する（第１１図（ｂ））。
次に、読み出しワード線となる領域１０２に５ｉＣｈ層
２に達する第２の溝を形成し、その後、ウニ・ントエッ
チングによりＳｉｏｗ層２を除去する。この場合、ウェ
ットエツチングには、ぶつ酸を用いることによりＳｉ層
３、Ｓｉ基板１、Ｓｉ３Ｎ４膜４はエツチングされずに
ＳｉＯ□層２のみが除去される。次に熱酸化によりＳｉ
Ｏ□膜６をＳｉ層３とＳｉ基板１の間の空洞に形成する
。このＳｉＯ□膜はＴｒ２の基板側のゲート絶縁膜とな
る。その後、低抵抗多結晶Ｓｉ７を空洞中にＬＰＣＶＤ
法とエッチバック法を用いて形成する。（第１１図（ｃ
）） 次に、電荷蓄積電極およびＴｒ２のゲート電極１０３と
なる多結晶Ｓｉ形成のために、薄いゲート酸化膜８をＳ
ｉ層層上上形成し、第３の多結晶Ｓｉ９を全面に形成し
第６図に示すようにパターニングを行なう。次にＴｒ２
のソース・ドレイン電極形成のためにイオン注入法を用
いてＮ１領域をＳｉ層３の第３多結晶Ｓｉにおおわれて
いない部分に形成する。その後、第１中間絶縁膜１１を
形成する。（第１１図（ｄ）） 次に、第１中間膜の一部を１０４．１０５のように除去
し上層とのコンタクト穴を形成する。その後、第４多結
晶５ｉ１２をＣＶＤ法により形成する。この第４多結晶
ＳｉはＴｒｉの素子領域となるためＰ型の多結晶Ｓｉで
ある必要がある。次にＴｒｉのゲート絶縁膜１３となる
ＳｉＯ□膜を熱酸化により形成し、Ｔｒｉのゲート電極
であり書き込みワード線１０７となる第５多結晶５ｉ１
４をＣＶＤ法により形成し、Ｔｒｉのソース・ドレイン
となるＮ“領域１５をイオン注入法により形成する（第
１１図（ｅ））。
２に達する第２の溝を形成し、その後、ウニ・ントエッ
チングによりＳｉｏｗ層２を除去する。この場合、ウェ
ットエツチングには、ぶつ酸を用いることによりＳｉ層
３、Ｓｉ基板１、Ｓｉ３Ｎ４膜４はエツチングされずに
ＳｉＯ□層２のみが除去される。次に熱酸化によりＳｉ
Ｏ□膜６をＳｉ層３とＳｉ基板１の間の空洞に形成する
。このＳｉＯ□膜はＴｒ２の基板側のゲート絶縁膜とな
る。その後、低抵抗多結晶Ｓｉ７を空洞中にＬＰＣＶＤ
法とエッチバック法を用いて形成する。（第１１図（ｃ
）） 次に、電荷蓄積電極およびＴｒ２のゲート電極１０３と
なる多結晶Ｓｉ形成のために、薄いゲート酸化膜８をＳ
ｉ層層上上形成し、第３の多結晶Ｓｉ９を全面に形成し
第６図に示すようにパターニングを行なう。次にＴｒ２
のソース・ドレイン電極形成のためにイオン注入法を用
いてＮ１領域をＳｉ層３の第３多結晶Ｓｉにおおわれて
いない部分に形成する。その後、第１中間絶縁膜１１を
形成する。（第１１図（ｄ）） 次に、第１中間膜の一部を１０４．１０５のように除去
し上層とのコンタクト穴を形成する。その後、第４多結
晶５ｉ１２をＣＶＤ法により形成する。この第４多結晶
ＳｉはＴｒｉの素子領域となるためＰ型の多結晶Ｓｉで
ある必要がある。次にＴｒｉのゲート絶縁膜１３となる
ＳｉＯ□膜を熱酸化により形成し、Ｔｒｉのゲート電極
であり書き込みワード線１０７となる第５多結晶５ｉ１
４をＣＶＤ法により形成し、Ｔｒｉのソース・ドレイン
となるＮ“領域１５をイオン注入法により形成する（第
１１図（ｅ））。
その後、第２中間膜１６（第８〜１０図）を形成後、１
０８．１０９の各コンタクト穴を第２中間膜１６に形成
し、読み書きビット線、ｖ０コンタクト金属としてＡＮ
配線１７（第９．１０図）を形成する。
０８．１０９の各コンタクト穴を第２中間膜１６に形成
し、読み書きビット線、ｖ０コンタクト金属としてＡＮ
配線１７（第９．１０図）を形成する。
以上で第１図に示す回路が半導体基板上に実現できる。
第１２図は、複数のセルを形成する場合の配置および周
辺回路への接続の関係を示している。一つの読み出しワ
ード線１０２に対し、その両側に段違いにセルを配して
いる。ワード線の取り出しは１１３．１１４のように複
数のセルで共用することが可能である。またビット線１
１０は、図中横方向に形成されセンスアンプ部へ接続さ
れる。
辺回路への接続の関係を示している。一つの読み出しワ
ード線１０２に対し、その両側に段違いにセルを配して
いる。ワード線の取り出しは１１３．１１４のように複
数のセルで共用することが可能である。またビット線１
１０は、図中横方向に形成されセンスアンプ部へ接続さ
れる。
（発明の効果）
以上、詳細に説明したように、本発明によれば、書き込
みビット線と読み出しビット線を共通にし、また素子分
離領域に配線を配したことにより、配線面積を大幅に減
少させることが可能となり、高密度な記憶素子を作成す
ることが可能となる。
みビット線と読み出しビット線を共通にし、また素子分
離領域に配線を配したことにより、配線面積を大幅に減
少させることが可能となり、高密度な記憶素子を作成す
ることが可能となる。
さらに、センストランジスタを、絶縁膜を介した基板バ
イアス効果により制御するため、素子製造工程における
余裕を十分に取ることが可能である。
イアス効果により制御するため、素子製造工程における
余裕を十分に取ることが可能である。
第１図は本発明の実施例の回路図、第２図は第１図の動
作原理説明図、第３図は第１図のＴｒ２のゲート電圧対
ドレイン電流の関係を示す図、第４図は従来のゲインセ
ル構造、第５図は、従来のゲインセル回路図、第６図は
本発明の実施例の平面・図、第７図〜第１０図は第６図
のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ５Ｄ−Ｄのそれぞれ断面図、
第１１図は本発明の実施例の製造工程断面図、第１２図
は本発明の実施例の複数セル配置図である。 １・・・Ｓｉ基板、２・・・絶縁膜層、３・・・Ｓｉ層
、４・・・Ｓｉ３Ｎ、膜、５・・・多結晶Ｓｉ、６・・
・熱酸化膜、７・・・多結晶Ｓｉ、８・・・第２Ｍ０５
ＦＥＴのゲート酸化膜、９・・・ゲート多結晶Ｓｉ、１
０・・・第２Ｍ０３ＦＥＴのＮ３領域、１０°・・・第
２Ｍ０３ＦＥＴのＮ″領域ソース）、１１・・・第２中
間絶縁膜、１２・・・多結晶Ｓｉ。 １３・・・第１Ｍ０３ＦＥＴのゲート酸化膜、１４・・
・第１Ｍ０３ＦＥＴのゲート多結晶Ｓｉ、１５・・・第
１Ｍ０３ＦＥＴのＮ１領域、１５”・・・第１Ｍ０３Ｆ
ＥＴのＮ＋領領域ソース）、１６・・・第２中間絶縁膜
、１７・・・Ａ／！配線、１０１・・・素子分離領域兼
電源ライン、１０２・・・読み出しワード線、１０３・
・・Ｔｒ２のゲート電極、１０４・・・Ｔｒｉのドレイ
ンとＴｒ２のゲートのコンタクト、１０５・・・Ｔｒｉ
のソースとＴｒ２のソースコンタクト、１０６・・・Ｔ
ｒｉの素子領域、１０７・・・書き込みワード線、１０
８・・・読み書きビット線コンタクト、１０９・・・ｖ
０コンタクト。 特許出願人 沖電気工業株式会社 （０）Ｈ″古き払よ （ｂ）’Ｈ″看４１吟 （ｃ）” ’Ｉ ” ！企み出し くｄどＬ゛ｔ５込み （ｅ）”ピ゛Ｐｒ＠訃〒 ＜ｔｒ’ｃ′謹み出し ■３１図、７＋ 自刃作原理−を日月図第２図 電Ｊ線 読み１きビット線 本発明の実施例の回路図 第１因 ブート電圧 岩１図のＴｒ２のケ：ト電圧すす ドレイン電′／ｆｌ
、の関イ丞第３図 Ｊのγ”インヒルｎ口Ｊ各図 第５図 第１０ 図 鵬４図の計８断面図 第８図 第１１図は０１） 末完日月のＴ旌例め製迄工程町面図 第１１図（￥０２）
作原理説明図、第３図は第１図のＴｒ２のゲート電圧対
ドレイン電流の関係を示す図、第４図は従来のゲインセ
ル構造、第５図は、従来のゲインセル回路図、第６図は
本発明の実施例の平面・図、第７図〜第１０図は第６図
のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ５Ｄ−Ｄのそれぞれ断面図、
第１１図は本発明の実施例の製造工程断面図、第１２図
は本発明の実施例の複数セル配置図である。 １・・・Ｓｉ基板、２・・・絶縁膜層、３・・・Ｓｉ層
、４・・・Ｓｉ３Ｎ、膜、５・・・多結晶Ｓｉ、６・・
・熱酸化膜、７・・・多結晶Ｓｉ、８・・・第２Ｍ０５
ＦＥＴのゲート酸化膜、９・・・ゲート多結晶Ｓｉ、１
０・・・第２Ｍ０３ＦＥＴのＮ３領域、１０°・・・第
２Ｍ０３ＦＥＴのＮ″領域ソース）、１１・・・第２中
間絶縁膜、１２・・・多結晶Ｓｉ。 １３・・・第１Ｍ０３ＦＥＴのゲート酸化膜、１４・・
・第１Ｍ０３ＦＥＴのゲート多結晶Ｓｉ、１５・・・第
１Ｍ０３ＦＥＴのＮ１領域、１５”・・・第１Ｍ０３Ｆ
ＥＴのＮ＋領領域ソース）、１６・・・第２中間絶縁膜
、１７・・・Ａ／！配線、１０１・・・素子分離領域兼
電源ライン、１０２・・・読み出しワード線、１０３・
・・Ｔｒ２のゲート電極、１０４・・・Ｔｒｉのドレイ
ンとＴｒ２のゲートのコンタクト、１０５・・・Ｔｒｉ
のソースとＴｒ２のソースコンタクト、１０６・・・Ｔ
ｒｉの素子領域、１０７・・・書き込みワード線、１０
８・・・読み書きビット線コンタクト、１０９・・・ｖ
０コンタクト。 特許出願人 沖電気工業株式会社 （０）Ｈ″古き払よ （ｂ）’Ｈ″看４１吟 （ｃ）” ’Ｉ ” ！企み出し くｄどＬ゛ｔ５込み （ｅ）”ピ゛Ｐｒ＠訃〒 ＜ｔｒ’ｃ′謹み出し ■３１図、７＋ 自刃作原理−を日月図第２図 電Ｊ線 読み１きビット線 本発明の実施例の回路図 第１因 ブート電圧 岩１図のＴｒ２のケ：ト電圧すす ドレイン電′／ｆｌ
、の関イ丞第３図 Ｊのγ”インヒルｎ口Ｊ各図 第５図 第１０ 図 鵬４図の計８断面図 第８図 第１１図は０１） 末完日月のＴ旌例め製迄工程町面図 第１１図（￥０２）
Claims (3)
- （１）半導体記憶素子の回路構成として、 第１のＭＯＳＦＥＴのドレイン電極と第２のＭＯＳＦＥ
Ｔのソース電極とを読み出しと書き込みを共通にした読
み書きビット線に接続し、該第１のＭＯＳＦＥＴのソー
ス電極と第２のＭＯＳＦＥＴのゲート電極と接続し電荷
蓄積領域とし、前記第１のＭＯＳＦＥＴのゲート電極を
書き込みワード線とし、前記第２のＭＯＳＦＥＴのドレ
イン電極を電源線と接続し、前記第２のＭＯＳＦＥＴの
基板バイアスを絶縁膜による容量結合で読み出しワード
線と接続したことを特徴とする半導体記憶素子。 - （２）半導体記憶素子の構造として、 基板上に第１の絶縁体層を介して低抵抗体層（７）を配
し、第２の絶縁体（６）を介して第１の半導体層（３）
と低抵抗半導体層（拡散層）（１０、１０′）を有し、
前記半導体層上に薄い絶縁膜（８）を介して、低抵抗多
結晶半導体（９）を配し、前記低抵抗半導体層（１０、
１０′）を第２のＭＯＳＦＥＴのソース・ドレイン領域
とし、前記低抵抗多結晶半導体（９）を第２のＭＯＳＦ
ＥＴのゲートにし、前記低抵抗多結晶半導体（９）上に
、厚い絶縁膜（１１）を介して多結晶半導体（１２）お
よび、前記低抵抗多結晶半導体（９）と前記低抵抗半導
体（１０′）に接する第２の低抵抗多結晶半導体（拡散
層）（１５、１５′）を有し、前記多結晶、半導体上（
１２）に第２の薄い絶縁膜（１３）を介して第３の低抵
抗多結晶半導体（１４）が形成されており、前記第２の
低抵抗多結晶半導体（１５１５′）を第１のＭＯＳＦＥ
Ｔのソース・ドレイン領域とし、前記第３の低抵抗多結
晶半導体（１４）を第１のＭＯＳＦＥＴのゲート電極と
し、 前記第１のＭＯＳＦＥＴのゲート電極を書き込みワード
線とし、前記第１のＭＯＳＦＥＴのソース電極を読み書
きビット線とし、前記第２のＭＯＳＦＥＴのドレイン電
極を電源線とし、前記低抵抗体層（７）を読み出しワー
ド線とすることを特徴とする半導体記憶素子。 - （３）半導体記憶素子の製造方法として、 （ａ）半導体基板上に絶縁膜を介して第１の半導体層を
有する基板上に、第１の溝を半導体基板に達するまで形
成し、第２の絶縁膜を前記第１の溝内に形成し、第１の
低抵抗多結晶Ｓｉ膜を第１の溝内に埋め込む工程、 （ｂ）前記第１の溝以外の一部に第２の溝を第１の絶縁
膜に達するまで形成し、この第２の溝より第１絶縁膜を
除去し、半導体基板および第１の半導体層の下面に第１
の酸化膜を形成し、第２の低抵抗多結晶Ｓｉ層を形成す
る工程、 （ｃ）第１の半導体層の表面の一部に薄いＳｉＯ＿２層
を介して第３の低抵抗多結晶Ｓｉ層を形成し、第１の半
導体層の第３の低抵抗多結晶Ｓｉ層におおわれていない
部分に低抵抗半導体層を形成する工程、 （ｄ）基板全面に第３の絶縁膜を形成し、第３の絶縁膜
の第３の低抵抗多結晶Ｓｉおよび第１の半導体層の低抵
抗層上の一部を除去し、第３の低抵抗多結晶Ｓｉ上およ
び第１の半導体層の低抵抗層上に多結晶半導体層を形成
する工程、 （ｅ）前記多結晶半導体層上の一部に第２の薄いＳｉＯ
＿２層を介して第４の低抵抗多結晶Ｓｉを形成し、それ
以外の多結晶半導体層を低抵抗体層とする工程、 とを具備することを特徴とする半導体記憶素子の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207673A JP2918307B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体記憶素子 |
| US07/738,543 US5220530A (en) | 1990-08-07 | 1991-07-31 | Semiconductor memory element and method of fabricating the same |
| KR1019910013246A KR0127293B1 (ko) | 1990-08-07 | 1991-07-31 | 반도체 기억소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207673A JP2918307B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499060A true JPH0499060A (ja) | 1992-03-31 |
| JP2918307B2 JP2918307B2 (ja) | 1999-07-12 |
Family
ID=16543674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2207673A Expired - Fee Related JP2918307B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体記憶素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5220530A (ja) |
| JP (1) | JP2918307B2 (ja) |
| KR (1) | KR0127293B1 (ja) |
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| KR100724029B1 (ko) * | 2000-09-14 | 2007-06-04 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 트랜지스터 |
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