JP2009506526A - サイド・ゲート及びトップ・ゲート読み出しトランジスタを有するデュアル・ポート型ゲインセル - Google Patents
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Abstract
【解決手段】 シリコン・オン・インシュレータ(SOI)CMOS技術を用いて、DRAMメモリセル及び高密度(20スクエア又は18スクエア)のレイアウトを製造するためのプロセス・シーケンスが製造される。具体的には、本発明は、既存のSOI CMOS技術と両立性のある高密度高性能のSRAMセルの代替物を提供する。種々のゲインセル・レイアウトが、当技術分野において知られている。本発明は、SOI CMOSを用いて製造される高密度レイアウトを提供することによって、最新技術に改良を加えるものである。大まかに言うと、メモリセルは、それぞれゲート、ソース及びドレインが設けられた第1のトランジスタと、それぞれ第1のゲート、第2のゲート、ソース及びドレインを有する第2のトランジスタと、第1の端子を有するキャパシタとを含み、キャパシタの第1の端子及び第2のトランジスタの第2のゲートが単一のエンティティを構成する。
【選択図】 図1
Description
Claims (26)
- それぞれゲート、ソース及びドレインを有する第1のトランジスタと、
それぞれ第1のゲート、第2のゲート、ソース及びドレインを有する第2のトランジスタと、
第1の端子を有するキャパシタであって、前記キャパシタの前記第1の端子及び前記第2のトランジスタの前記第2のゲートが単一のエンティティを構成する、キャパシタと
を備えるメモリセル。 - 前記第1のトランジスタは、メモリ・アレイの書き込みワード線、第1のノード及び前記メモリ・アレイのビット線に結合され、前記第2のトランジスタは、読み出しワード線、前記第1のノード、電圧源及び前記ビット線に結合され、前記キャパシタは、前記第1のノードに接続され、かつ、電圧源に接続された第2の端子をさらに含む、請求項1に記載のメモリセル。
- 前記第2のトランジスタは、第1の表面及び第2の表面を含み、前記第2のトランジスタの前記第1の表面は水平方向に配向され、前記第2のトランジスタの前記第2の表面は垂直方向に配向される、請求項2に記載のメモリセル。
- 前記第1の表面の近位端は、前記第2の表面の近位端に隣接し、前記第1の表面の遠位端は、前記第2の表面の遠位端に隣接している、請求項2に記載のメモリセル。
- 前記第2のトランジスタの前記ソースは、近位端又は遠位端の一方の上に配置され、前記第2のトランジスタの前記ドレインは、前記近位端又は前記遠位端の他方の上に配置される、請求項2に記載のメモリセル。
- 前記第2のトランジスタの前記第1のゲートは、前記第1の表面上に配置され、前記第2のトランジスタの前記第2のゲートは、前記第2の表面上に配置される、請求項2に記載のメモリセル。
- 前記単一のエンティティは、キャパシタ電極である、請求項2に記載のメモリセル。
- 前記第1のトランジスタは、メモリ・アレイの書き込みワード線、第1のノード及び前記メモリ・アレイの書き込みビット線に結合され、前記第2のトランジスタは、読み出しワード線、前記第1のノード、電圧源及び読み出しビット線に結合され、前記キャパシタの前記第1の端子は、前記第1のノードに接続され、前記キャパシタは、電圧源に接続された第2の端子をさらに含む、請求項1に記載のメモリセル。
- 前記第2のトランジスタは、第1の表面と第2の表面とを含み、前記第2のトランジスタの前記第1の表面は水平方向に向けられ、前記第2のトランジスタの前記第2の表面は垂直方向に向けられる、請求項8に記載のメモリセル。
- 前記第1の表面の近位端は、前記第2の表面の近位端に隣接し、前記第1の表面の遠位端は、前記第2の表面の遠位端に隣接している、請求項8に記載のメモリセル。
- 前記第2のトランジスタの前記ソースは、近位端又は遠位端の一方の上に配置され、前記第2のトランジスタの前記ドレインは、前記近位端又は前記遠位端の他方の上に配置される、請求項8に記載のメモリセル。
- 前記第2のトランジスタの前記第1のゲートは、前記第1の表面上に配置され、前記第2のトランジスタの前記第2のゲートは、前記第2の表面上に配置される、請求項8に記載のメモリセル。
- 前記単一のエンティティは、キャパシタ電極である、請求項8に記載のメモリセル。
- メモリセルの読み出し要素として用いるための二重ゲート型トランジスタであって、
半導体オン・インシュレータ基板内に配置されたストレージ・キャパシタの表面の上に配置された読み出しワード線ゲートと、
前記半導体オン・インシュレータ基板内に配置されたサイド・ゲートであって、前記ストレージ・キャパシタのノード導体を含む、サイド・ゲートと
を備える二重ゲート型トランジスタ。 - 前記半導体オン・インシュレータ基板は、埋込み絶縁層によって分離される、上部SOI層及び下部基板層を含む、請求項14に記載の二重ゲート型トランジスタ。
- 前記読み出しワード線ゲートは、ゲート誘電体として導体及びトランスファ酸化物を含む、請求項14に記載の二重ゲート型トランジスタ。
- 前記ストレージ・キャパシタは、誘電体材料でライニングされたストレージ・トレンチを有するように配置され、前記誘電体材料は、前記サイド・ゲートの前記ゲート誘電体である、請求項14に記載の二重ゲート型トランジスタ。
- 前記読み出しワード線ゲートは、前記ストレージ・ノード・キャパシタの上にあり、絶縁層は、前記読み出しワード線ゲートと前記ストレージ・ノード・キャパシタを分離する、請求項14に記載の二重ゲート型トランジスタ。
- 窒化物層が、前記読み出しワード線ゲートと前記ストレージ・ノード導体との間に配置される、請求項14に記載の二重ゲート型トランジスタ。
- 半導体構造体を形成する方法であって、
半導体オン・インシュレータ基板であって、前記半導体オン・インシュレータ基板のSOI層及び埋込み絶縁層を通って延びる少なくとも1つのビア・コンタクトと、ノード導体を含む少なくとも1つのストレージ・キャパシタとを含む半導体オン・インシュレータ基板を準備するステップと、
前記ノード導体の別の部分を露出したままにしながら、前記ノード導体の一部の上に酸化物キャップを準備するステップと、
前記ノード導体の前記露出された部分を凹ませ、前記凹部内に導電性ストラップを形成するステップと、
前記酸化物キャップを除去し、前記ノード導体及び前記導電性ストラップの一部の上に上部トレンチ酸化物を形成するステップと、
前記上部トレンチ酸化物の上に読み出しワード線を形成し、前記SOI層の露出された表面の上に書き込みワード線を形成するステップであって、前記読み出しワード線は、サイド・ゲート及びトップ・ゲートを含むトランジスタの要素である、ステップと
を含む方法。 - 前記ビア・コンタクトを囲む前記SOI層内にドーパント領域を形成するステップをさらに含む、請求項20に記載の方法。
- 前記酸化物キャップを除去した後で、前記上部トレンチ酸化物を形成する前に、窒化物層を形成するステップをさらに含む、請求項20に記載の方法。
- 前記ストレージ・トレンチ内に位置する誘電体材料が形成され、前記サイド・ゲートの前記ゲート誘電体として機能する、請求項20に記載の方法。
- 上に配置されたトランスファゲート酸化物を含む前記SOI層の表面上にある前記読み出しワード線に隣接した、少なくとも1つの書き込みワード線をさらに含む、請求項20に記載の方法。
- 前記SOI層内に下方に延びる少なくとも前記読み出しワード線に隣接した、境界のないビット線コンタクトを形成するステップをさらに含む、請求項20に記載の方法。
- 前記読み出しワード線に対して垂直に通る前記境界のないビット線コンタクトの上にビット線導体をさらに含む、請求項25に記載の方法。
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