KR102168652B1 - 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법 - Google Patents

감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법 Download PDF

Info

Publication number
KR102168652B1
KR102168652B1 KR1020130156513A KR20130156513A KR102168652B1 KR 102168652 B1 KR102168652 B1 KR 102168652B1 KR 1020130156513 A KR1020130156513 A KR 1020130156513A KR 20130156513 A KR20130156513 A KR 20130156513A KR 102168652 B1 KR102168652 B1 KR 102168652B1
Authority
KR
South Korea
Prior art keywords
bit line
cell
sense amplifier
current
load
Prior art date
Application number
KR1020130156513A
Other languages
English (en)
Other versions
KR20150071732A (ko
Inventor
아르투르 안토냔
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130156513A priority Critical patent/KR102168652B1/ko
Priority to US14/518,485 priority patent/US9343138B2/en
Priority to TW103138775A priority patent/TWI645412B/zh
Priority to JP2014238555A priority patent/JP2015118726A/ja
Priority to CN201410781643.4A priority patent/CN104715781B/zh
Publication of KR20150071732A publication Critical patent/KR20150071732A/ko
Priority to US15/132,258 priority patent/US9672895B2/en
Application granted granted Critical
Publication of KR102168652B1 publication Critical patent/KR102168652B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법에 관한 것이다. 본 발명에 의한 감지 증폭기는 선택된 메모리 셀과 연결된 읽기 비트라인으로부터 선택 셀 전류를 받는 제 1 로드, 기준 셀과 연결된 기준 읽기 비트라인으로부터 기준 전류를 받으며, 상기 제 1 로드와 다른 저항값을 가지는 제 2 로드 및 상기 제 1 및 제 2 로드의 저항비를 기초로 상기 기준 전류의 크기를 보정하고, 상기 선택 셀 전류와 상기 보정된 기준 전류의 크기를 비교하는 센싱부를 포함한다. 본 발명에 의한 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법에 의하면 센싱 마진이 개선되어 낮은 동작 전압 하에서도 장치의 신뢰도가 보장될 수 있다.

Description

감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법{SENSE AMPLIFIER, SEMICONDUCTOR MEMORY DEVICE USING THEREOF AND READ METHOD THEREOF}
본 발명은 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법에 관한 것으로, 보다 구체적으로는 언밸런스(Unbanlanced)한 구조를 가지는 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 데이터가 손실된다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 저장된 데이터를 보존한다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 반도체 메모리 장치는 데이터를 리드하기 위해 감지 증폭기를 이용할 수 있다. 반도체 메모리 장치의 저장 밀도가 증가됨에 따라 반도체 메모리의 동작 전압은 점차 감소되고 있다. 장치의 신뢰도를 보장하기 위하여, 낮은 동작 전압 하에서 감지 증폭기의 마진을 확보할 것이 요구된다.
본 발명의 목적은 센싱 마진을 개선하기 위한 언밸런스한 구조를 가지는 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법을 제공하는 것이다.
본 발명에 의한 감지 증폭기는 선택된 메모리 셀과 연결된 읽기 비트라인으로부터 선택 셀 전류를 받는 제 1 로드, 기준 셀과 연결된 기준 읽기 비트라인으로부터 기준 전류를 받으며, 상기 제 1 로드와 다른 저항값을 가지는 제 2 로드 및 상기 제 1 및 제 2 로드의 저항비를 기초로 상기 기준 전류의 크기를 보정하고, 상기 선택 셀 전류와 상기 보정된 기준 전류의 크기를 비교하는 센싱부를 포함한다.
실시 예에 있어서, 상기 기준 읽기 비트라인은 상기 기준 읽기 비트 라인을 공유하는 복수의 기준 셀들과 연결된다.
실시 예에 있어서, 상기 복수의 기준 셀들은 병렬로 연결되며, 상기 기준 전류는 상기 복수의 기준 셀들을 통과하는 전류의 합이다.
실시 예에 있어서, 상기 복수의 기준 셀들은 제 1 및 제 2 기준 셀을 포함하고, 상기 제 1 기준 셀은 제 1 비트값을 저장하기 위한 제 1 프로그램 상태로 프로그램되며, 상기 제 2 기준 셀은 제 2 비트값을 저장하기 위한 제 2 프로그램 상태로 프로그램된다.
실시 예에 있어서, 상기 제 1 비트값은 데이터 '1'이고, 상기 제 2 비트값은 데이터 '0'이다.
실시 예에 있어서, 상기 제 1 로드와 제 2 로드의 저항비는 2: 1이다.
실시 예에 있어서, 상기 제 1 및 제 2 로드는 MOS 트랜지스터로 구성된다.
실시 예에 있어서, 상기 제 1 로드는 제 1 트랜지스터이고, 상기 제 1 트랜지스터의 채널은 동작 전압원과 상기 읽기 비트라인 사이에 연결된다.
실시 예에 있어서, 상기 제 2 로드는 제 2 및 제 3 트랜지스터이고, 상기 제 2 및 제 3 트랜지스터의 채널은 상기 동작 전압원과 상기 기준 읽기 비트라인 사이에 연결된다.
실시 예에 있어서, 상기 제 1 내지 제 3 트랜지스터는 동일한 물리적 특성을 가진다.
실시 예에 있어서, 상기 선택 셀 전류와 상기 기준 전류를 싱크하는 출력부를 더 포함하고, 상기 출력부는 상기 센싱부와 접지 사이에 연결된다.
실시 예에 있어서, 상기 출력부는 MOS 트랜지스터로 구성된 다이오드를 포함한다.
본 발명에 의한 감지 증폭기는 제 1 메모리 셀 어레이와 연결된 제 1 읽기 비트라인으로부터 제 1 셀 전류를 제공받는 제 1 로드, 제 2 메모리 셀 어레이와 연결된 제 2 읽기 비트라인으로부터 제 2 셀 전류를 제공받는 제 2 로드 및 상기 제 1 및 제 2 로드의 저항비를 기초로 상기 제 2 셀 전류의 크기를 보정하고, 상기 제 1 셀 전류와 상기 보정된 제 2 셀 전류의 크기를 비교하는 센싱부를 포함하며, 상기 제 1 및 제 2 로드의 저항값은 제어 신호에 응답하여 가변된다.
실시 예에 있어서, 상기 제 1 및 제 2 로드는 MOS 트랜지스터로 구성된다.
실시 예에 있어서, 상기 제 1 로드는 제 1 및 제 2 트랜지스터이고, 상기 제 1 및 제 2 트랜지스터의 채널은 동작 전압원과 상기 제 1 읽기 비트라인 사이에 연결되며, 상기 제 1 트랜지스터는 상기 제어 신호에 응답하여 턴 온 된다.
실시 예에 있어서, 상기 제 2 로드는 제 3 및 제 4 트랜지스터이고, 상기 제 3 및 제 4 트랜지스터의 채널은 동작 전압원과 상기 제 2 읽기 비트라인 사이에 연결되며, 상기 제 4 트랜지스터는 상기 제어 신호에 응답하여 턴 오프 된다.
본 발명에 의한 반도체 메모리 장치는 제 1 메인 셀 영역 및 상기 제 1 메인 셀 영역과 워드 라인을 공유하는 제 1 기준 셀 영역을 포함하는 제 1 메모리 셀 어레이, 제 2 메인 셀 영역 및 상기 제 2 메인 셀 영역과 워드 라인을 공유하는 제 2 기준 셀 영역을 포함하는 제 2 메모리 셀 어레이, 상기 제 1 메모리 셀 어레이와 제 1 비트라인을 통해 연결되어 제 1 셀 전류를 제공받고, 상기 제 2 메모리 셀 어레이와 제 2 비트라인을 통해 연결되어 제 2 셀 전류를 제공받으며, 상기 제 1 및 제 2 메인 셀 영역에 저장된 데이터를 상기 제 2 및 제 1 기준 셀 영역을 이용하여 센싱하는 감지 증폭기 및 선택된 메모리 셀의 위치를 지시하는 제어 신호를 상기 감지 증폭기에 제공하는 셀렉터를 포함하고, 상기 감지 증폭기는 상기 제어 신호에 응답하여 상기 제 1 및 제 2 셀 전류의 크기를 보정하고, 상기 보정된 제 1 및 제 2 셀 전류의 크기를 비교하여 상기 상기 제 1 및 제 2 메인 셀 영역에 저장된 데이터를 센싱한다.
실시 예에 있어서, 상기 감지 증폭기는 상기 선택된 메모리 셀이 상기 제 1 메모리 셀 어레이에 포함되면 상기 제 1 메인 셀 영역 및 상기 제 2 기준 셀 영역과 연결되며, 상기 제 1 메인 셀 영역에 저장된 데이터를 상기 제 2 기준 셀 영역을 이용하여 센싱한다.
실시 예에 있어서, 상기 제 2 기준 셀 영역은 상기 제 2 비트라인을 공유하는 제 1 및 제 2 기준 셀을 포함하고, 상기 제 1 기준 셀은 제 1 비트값을 저장하기 위한 제 1 프로그램 상태로 프로그램되며, 상기 제 2 기준 셀은 제 2 비트값을 저장하기 위한 제 2 프로그램 상태로 프로그램된다.
실시 예에 있어서, 상기 제 1 및 제 2 기준 셀 영역은 외부로부터 제공된 신호에 응답하여 설정된다.
실시 예에 있어서, 상기 제 1 및 제 2 기준 셀 영역은 상기 제 1 및 제 2 메모리 셀 어레이의 고정된 위치로 설정된다.
실시 예에 있어서, 상기 셀렉터는 외부로부터 제공된 어드레스에 응답하여 상기 제어 신호를 생성한다.
실시 예에 있어서, 외부로부터 제공되는 로우 어드레스를 디코딩하는 로우 디코더를 더 포함하고, 상기 셀럭터는 상기 로우 어드레스를 기초로 상기 제어 신호를 생성한다.
실시 예에 있어서, 상기 제 1 및 제 2 메모리 셀 어레이는 게인 셀 구조를 가지는 복수의 메모리 셀들을 포함한다.
본 발명에 의한 반도체 메모리 장치의 읽기 방법은 이터를 저장하는 메모리 셀과 동일한 셀들을 이용하여 제 1 및 제 2 프로그램 상태를 저장하여 두고, 리드 동작시 상기 제 1 및 제 2 프로그램 상태가 저장된 트랜지스터들로부터 제공되는 전류를 이용하여 선택된 메모리 셀에 저장된 데이터를 센싱한다.
실시 예에 있어서, 상기 제 1 및 제 2 프로그램 상태가 저장된 트랜지스터들로부터 제공되는 전류는 언밸런스 구조의 감지 증폭기 내부에서 기준 전류로서 보정된다.
본 발명에 의한 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법에 의하면 센싱 마진이 개선되어 낮은 동작 전압 하에서도 장치의 신뢰도가 보장될 수 있다.
도 1은 본 발명의 실시예에 의한 반도체 메모리 장치를 도시하는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 셀의 일실시예를 도시하는 회로도이다.
도 3은 도 2의 메모리 셀에 대한 센싱 동작을 도시하는 타이밍도이다.
도 4는 도 1의 제 1 감지 증폭기를 더 자세히 도시하는 도면이다.
도 5는 도 4의 제 1 감지 증폭기의 일실시예를 도시하는 블록도이다.
도 6은 도 5의 제 1 감지 증폭기의 일실시예를 도시하는 회로도이다.
도 7은 본 발명의 실시예에 의한 감지 증폭기가 메모리 셀 어레이에 연결된 모습을 도시하는 블록도이다.
도 8은 본 발명의 실시예에 의한 반도체 메모리 장치를 도시하는 블록도이다.
도 9는 본 발명의 실시예에 의한 반도체 메모리 장치의 읽기 방법을 도시하는 순서도이다.
도 10은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 11은 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 12는 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 13은 전자 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 14는 반도체 웨이퍼에 탑재된 본 발명의 응용 예를 도시한 블록도이다.
도 15는 휴대용 디바이스에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
도 1은 본 발명의 실시예에 의한 반도체 메모리 장치를 도시하는 블록도이다. 도 1을 참조하면, 반도체 메모리 장치(10)는 메모리 셀 어레이(11), 로우 디코더(12), 컬럼 디코더(13), 감지 증폭부(14) 및 입출력 버퍼(15)를 포함한다. 반도체 메모리 장치(10)는 읽기 동작시 서로 다른 프로그램 상태로 프로그램된 복수의 기준 셀들을 이용하여 센싱 마진을 개선할 수 있다.
메모리 셀 어레이(11)는 복수의 워드 라인과 복수의 비트 라인아 교차하는 지점에 연결된 복수의 메모리 셀들을 포함한다. 각 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 포함하는 휘발성 메모리 셀일 수 있다. 혹은 각 메모리 셀은 복수의 트랜지스터들을 포함하는 게인 셀일 수 있다. 메모리 셀의 구조는 도 2를 참조하여 보다 상세히 설명될 것이다.
메모리 셀 어레이(11)는 기준 셀 영역(11a)을 포함한다. 기준 셀 영역(11a)은 복수의 기준 셀들을 포함한다. 기준 셀들은 메모리 셀 어레이(11)에 저장된 데이터를 읽기 위한 기준 전압 혹은 기준 전류를 생성하기 위해 사용된다. 기준 셀들은 메모리 셀 어레이(11)의 메모리 셀들과 동일하게 구성될 수 있다. 예를 들어, 기준 셀 역시 하나의 스토리지 커패시터를 포함하는 휘발성 메모리 셀일 수 있다. 혹은 기준 셀은 복수의 트랜지스터들을 포함하는 게인 셀일 수 있다.
기준 셀 영역(11a)의 메모리 셀 어레이(11) 내에서의 위치는 고정될 수 있다. 혹은 기준 셀 영역(11a)의 위치는 외부 제어 혹은 반도체 메모리 장치 내부 제어에 의하여 유동적으로 설정될 수 있다.
본 실시예에서, 기준 셀 영역(11a)은 서로 다른 프로그램 상태로 프로그램되는 적어도 두 개의 기준 셀들을 포함한다. 서로 다른 프로그램 상태로 프로그램된 적어도 두 개의 기준 셀들은 병렬로 연결되며, 선택된 메모리 셀에 저장된 데이터를 읽기 위해 페어(pair)로 사용될 수 있다. 기준 셀들은 도 3을 참조하여 보다 상세히 설명될 것이다.
로우 디코더(12)는 외부로부터 제공되는 로우 어드레스(RA)를 디코딩한다. 로우 어드레스(RA)는 어드레스 버퍼를 통하여 제공될 수 있다. 로우 디코더(12)는 디코딩된 로우 어드레스를 이용하여 메모리 셀 어레이(11)의 행을 선택할 수 있다.
컬럼 디코더(13)는 외부로부터 제공되는 컬럼 어드레스(CA)를 디코딩한다. 컬럼 어드레스(CA)는 외부로부터 어드레스 버퍼를 통하여 제공될 수 있다. 컬럼 디코더(13)는 디코딩된 컬럼 어드레스를 이용하여 메모리 셀 어레이(11)의 열을 선택할 수 있다.
감지 증폭부(14)는 메모리 셀 어레이(11)의 선택된 메모리 셀에 저장된 데이터를 리드하기 위해 비트 라인에 디벨롭된 전압 혹은 전류를 감지 증폭한다. 감지 증폭부(14)는 복수의 비트 라인와 각각 연결되는 복수의 감지 증폭기들을 포함한다. 도 1에서는 제 1 감지 증폭기(14a)만 예시적으로 도시된다.
제 1 감지 증폭기(14a)는 선택된 메모리 셀 및 적어도 두 개의 기준 셀들과 연결된다. 제 1 감지 증폭기(14a)는 선택된 메모리 셀에 저장된 데이터를 적어도 두 개의 기준 셀을 이용하여 생성된 기준 전압 혹은 전류를 이용하여 감지할 수 있다. 제 1 감지 증폭기(14a)는 상술된 동작을 위하여 언밸런스한 구조를 가질 수 있다. 제 1 감지 증폭기(14a)는 복수의 기준 셀들을 통해 정밀하게 제어된 기준 전압 혹은 전류를 이용하여 저장된 데이터를 감지하므로, 반도체 메모리 장치(10)의 센싱 마진이 개선될 수 있다.
입출력 버퍼(15)는 메모리 셀 어레이(11)로부터 읽은 데이터를 출력하고, 외부로부터 입력된 프로그램될 데이터를 메모리 셀 어레이(11)에 제공한다.
상술된 반도체 메모리 장치(10)는 서로 다른 프로그램 상태로 프로그램된 복수의 기준 셀들을 이용하여 기준 전압 혹은 전류를 생성할 수 있다. 반도체 메모리 장치(10)의 언밸런스 구조를 가지는 감지 증폭부(14)는 생성된 기준 전압 혹은 전류를 이용하여 선택된 메모리 셀에 저장된 데이터를 읽을 수 있다. 반도체 메모리 장치(10)는 복수의 기준 셀들을 통해 정밀하게 제어된 기준 전압 혹은 전류를 이용하여 저장된 데이터를 감지하므로, 반도체 메모리 장치(10)의 센싱 마진이 개선될 수 있다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 셀의 일실시예를 도시하는 회로도이다. 도 3은 도 2의 메모리 셀에 대한 센싱 동작을 도시하는 타이밍도이다. 도 2의 실시예에서, 메모리 셀은 2T1C 게인 셀 구조를 가진다. 그러나 본 발명의 메모리 셀의 구조는 이에 한정되지 않는다. 예를 들어, 메모리 셀은 3T 게인 셀 구조를 포함하여 다양한 구조로 구현될 수 있다.
게인 셀 구조를 가지는 메모리 셀은 데이터를 전기적 전하의 형태로 저장할 수 있다. 메모리 셀 내의 전기적 전하는 직접적으로 비트 라인에 결합되지 않고 센싱 트랜지스터(PS)의 게이트 전극에 저장된다. 게인 셀 구조를 가지는 메모리 셀은 데이터를 저장하기 위해 작은 전기적 전하만 요구하므로 작은 저장 용량으로 빠르게 동작될 수 있다.
도 2를 참조하면, 메모리 셀은 쓰기 트랜지스터(PW), 센싱 트랜지스터(PS) 및 커플링 커패시터(PC)를 포함한다. 메모리 셀은 동기 라인(Sync), 쓰기 비트라인(WBL), 쓰기 워드라인(WWL), 읽기 비트라인(RBL) 및 읽기 워드라인(RWL)과 연결된다.
센싱 트랜지스터(PS)의 채널은 읽기 비트라인(RBL) 및 읽기 워드라인(RWL)과 직렬로 연결된다. 센싱 트랜지스터(PS)는 게이트 전극에 전기적 전하를 저장할 수 있다. 메모리 셀은 센싱 트랜지스터(PS)의 게이트 전압(이하 셀 전압(Cell Voltage)이라 한다)을 이용하여 데이터를 저장할 수 있다. 저장된 데이터가 홀드(hold)되는 동안, 동기 라인(Sync)에는 접지 전압이 인가된다.
도 3을 참조하면, 데이터 읽기 동작시, 선택된 메모리 셀과 연결된 읽기 워드 라인(RWL)에는 접지 전압(VSS)이 인가될 수 있다. 반면, 비선택된 메모리 셀과 연결된 읽기 워드 라인은 동작 전압(VDD)으로 프리차지될 수 있다.
데이터 읽기 동작시, 동기 라인(Sync)은 동작 전압(VDD)으로 프리차지될 수 있다. 동기 라인(Sync)이 프리차지 되면, 센싱 트랜지스터(PS)의 게이트 전극과 동기 라인(Sync) 사이에 직렬로 연결된 커플링 커패시터(PC)에 의하여, 셀 전압이 상승되어 읽기 퍼포먼스(performanace)가 촉진된다.
센싱 트랜지스터(PS)의 게이트 전압이 상승됨에 응답하여 센싱 트랜지스터(PS)가 턴 온 되고, 프리차지 전압으로 프리차지된 읽기 비트라인(RBL)으로부터 읽기 워드라인(RWL)으로 전류가 생성된다. 감지 증폭부(도 1 참조, 14)는 읽기 비트라인(RBL)의 전압 혹은 전류를 센싱하여 메모리 셀에 저장된 데이터를 감지한다.
한편, 센싱 동작이 수행된 후 복구 프로그램 동작이 수행될 수 있다. 센싱 트랜지스터(PS)의 게이트 전극에 대한 복구 프로그램 동작은 쓰기 트랜지스터(PW)를 이용하여 수행된다. 쓰기 트랜지스터(PW)의 채널은 쓰기 비트라인(WBL)과 센싱 트랜지스터(PS)의 게이트 전극 사이에 직렬로 연결되며, 그 게이트 전극은 쓰기 워드라인(WWL)과 연결된다.
복구 프로그램 동작시, 복구될 메모리 셀에 연결된 쓰기 워드라인(WWL)은 접지된다. 쓰기 워드라인(WWL)이 접지됨에 따라 쓰기 트랜지스터(PW)는 턴 온 되고, 쓰기 비트라인(WBL)과 센싱 트랜지스터(PS)의 게이트 전극이 전기적으로 결합되어 쓰기 비트라인(WBL)에 프리차지된 전압에 의한 복구 프로그램 동작이 수행된다. 복구될 메모리 셀에 제 1 비트값, 예를 들어 데이터 '1'을 저장하기 위하여, 쓰기 비트라인(WBL)에 동작 전압(VDD)보다 약간 낮은 전압이 인가될 수 있다. 반면, 복구될 메모리 셀에 제 2 비트값, 예를 들어 데이터 '0'을 저장하기 위하여, 쓰기 비트라인(WBL)에 접지 전압이 인가될 수 있다.
복구 프로그램 동작이 수행된 후 동기 라인(Sync)에는 접지 전압이 제공된다. 메모리 셀에 제 2 비트값, 예를 들어 데이터 '0'이 저장된 경우 커플링 커패시터(PC)에 의하여 셀 전압은 감소된다. 그 후 쓰기 워드라인(WWL)에 동작 전압(VDD)이 인가되고, 커플링에 의하여 셀 전압이 소량(α) 증가된다.
도 2 및 3을 참조하여 설명된 바와 같이, 게인 셀 구조를 가지는 메모리 셀은 데이터를 저장하기 위해 작은 전기적 전하만 요구하므로 작은 저장 용량으로 빠르게 동작될 수 있다. 그러나 게인 셀 구조를 가지는 메모리 셀은 낮은 동작 전압을 가지므로, 센싱 마진을 확보하기 위하여 읽기 동작시 이용되는 기준 전압 혹은 전류가 정밀하게 제어되어야 한다.
도 4는 도 1의 제 1 감지 증폭기를 더 자세히 도시하는 도면이다. 도 4를 참조하면, 제 1 감지 증폭기(100)는 읽기 비트라인(RBL)을 통하여 선택 셀(SC)과 연결된다. 또, 제 1 감지 증폭기(100)는 기준 읽기 비트라인(RBLB)을 통하여 제 1 및 제 2 기준 셀(RC1, RC2)과 연결된다. 그러나 이는 예시적인 것으로, 본 발명에서 제 1 감지 증폭기(100)에 연결되는 기준 셀들의 수는 둘에 한정되지 않는다.
본 실시예에서 제 1 감지 증폭기(100)는 읽기 비트라인(RBL)에 흐르는 전류와 기준 읽기 비트라인(RBLB)에 흐르는 기준 전류를 비교하여 선택 셀(SC)에 저장된 데이터를 감지할 수 있다. 그러나 이는 예시적인 것으로, 제 1 감지 증폭기(100)는 읽기 비트라인(RBL)의 전압과 기준 읽기 비트라인(RBLB)의 기준 전압을 비교하여 선택 셀(SC)에 저장된 데이터를 감지할 수도 있다.
제 1 및 제 2 기준 셀(RC2)은 기준 전류를 생성하기 위하여 프로그램된 셀들이다. 제 1 및 제 2 기준 셀(RC2)은 기준 셀 영역(도 1 참조, 11a)에 포함된다.
본 실시예에서 제 1 기준 셀(RC1)은 제 1 프로그램 상태로 프로그램된다. 제 1 프로그램 상태의 기준 셀은 제 1 비트값을 저장한다. 실시 예에 있어서, 제 1 비트값은 데이터 '1'일 수 있다. 한편, 제 2 기준 셀(RC2)은 제 2 프로그램 상태로 프로그램된다. 제 2 프로그램 상태의 기준 셀은 제 2 비트값을 저장한다. 실시 예에 있어서, 제 2 비트값은 데이터 '0'일 수 있다.
제 1 및 제 2 기준 셀(RC1, RC2)은 병렬로 연결된다. 따라서 기준 읽기 비트라인(RBLB)에 흐르는 전류는 제 1 및 제 2 기준 셀(RC1, RC2)과 연결된 제 1 및 제 2 기준 읽기 비트라인(RBLB1, RBLB2) 각각에 흐르는 전류의 합으로 결정된다.
제 1 감지 증폭기(100)는 읽기 비트라인(RBL)에 흐르는 전류와 기준 읽기 비트라인(RBLB)에 흐르는 기준 전류를 비교하여 선택 셀(SC)에 저장된 데이터를 감지할 수 있다. 이때, 제 1 감지 증폭기(100)는 기준 읽기 비트 라인(RBLB)에 대한 조건에 가중치를 두어 읽기 비트라인(RBL)에 흐르는 전류와 비교할 수 있다.
실시 예에 있어서, 제 1 감지 증폭기(100)는 읽기 비트라인(RBL)에 대한 로드 저항이 기준 읽기 비트라인(RBLB)에 대한 로드 저항의 두 배의 값을 가지도록 설정할 수 있다. 본 실시예에서, 제 1 감지 증폭기(100)는 로드 저항에 가중치를 두어 읽기 비트라인(RBL)에 흐르는 전류와 제 1 및 제 2 기준 읽기 비트라인(RBLB1, RBL2)에 흐르는 전류의 중간값을 비교할 수 있다.
상술된 제 1 감지 증폭기(100)는 기준 읽기 비트 라인(RBLB)에 대한 조건에 가중치를 두어, 복수의 기준 셀들로부터 생성된 기준 전류들을 읽기 동작에 이용할 수 있다. 제 1 감지 증폭기(100)는 하나의 기준 셀을 이용하여 기준 전류를 생성하는 것에 비하여 정밀하게 기준 전류를 조절할 수 있으므로 반도체 메모리 장치(도 1 참조, 10)의 신뢰성을 확보할 수 있다.
도 5는 도 4의 제 1 감지 증폭기의 일실시예를 도시하는 블록도이다. 도 5를 참조하면, 제 1 감지 증폭기(100)는 로드부(110), 센싱부(120) 및 출력부(130)를 포함한다. 제 1 감지 증폭기(100)는 읽기 비트라인(RBL)에 흐르는 전류(이하 선택 셀 전류)와 기준 읽기 비트라인(RBLB)에 흐르는 기준 전류를 비교하여 선택 셀(SC)에 저장된 데이터를 감지할 수 있다. 이때, 제 1 감지 증폭기(100)는 로드부(110)를 이용하여, 기준 읽기 비트 라인(RBLB)에 대한 조건에 가중치를 두어 읽기 비트라인(RBL)에 흐르는 전류와 비교할 수 있다.
로드부(110)는 읽기 비트라인(RBL)과 연결된 메인 로드 및 기준 읽기 비트라인(RBLB)과 연결된 기준 로드를 포함한다. 로드부(110)는 메인 로드와 기준 로드가 서로 다른 저항값을 가지는 언밸런스 구조를 가질 수 있다. 로드부(110)의 메인 로드와 기준 로드는 트랜지스터로 구성될 수 있다. 실시 예에 있어서, 로드부(110)를 구성하는 트랜지스터는 MOS 트랜지스터일 수 있다.
실시 예에 있어서, 메인 로드의 크기는 기준 로드의 크기의 두 배일 수 있다. 제 1 감지 증폭기(100)는 메인 로드와 기준 로드 사이에 가중치를 두어, 읽기 비트라인(RBL)에 흐르는 전류와 제 1 및 제 2 기준 읽기 비트라인(RBLB1, RBL2)에 흐르는 전류의 중간값을 비교할 수 있다.
센싱부(120)는 로드부(110)와 연결된다. 센싱부(120)는 트랜지스터로 구성된 래치를 포함할 수 있다. 센싱부(120)는 선택 셀 전류 및 메인 로드에 의한 전압 강하와 기준 전류 및 기준 로드에 의한 전압 강하를 감지하고, 감지된 차이를 증폭하여 출력한다.
출력부(130)는 센싱부(120)와 접지 사이에 연결된다. 출력부(130)는 트랜지스터로 구성된 다이오드를 포함할 수 있다. 출력부(130)는 읽기 비트라인(RBL) 및 기준 읽기 비트 라인(RBLB)로부터 공급된 선택 셀 전류 및 기준 전류가 싱크(sink)되도록 센싱부(120)와 접지를 연결한다.
상술된 제 1 감지 증폭기(100)는 로드부(110)를 이용하여, 기준 읽기 비트 라인(RBLB)에 대한 조건에 가중치를 두어 읽기 비트라인(RBL)에 흐르는 전류와 비교할 수 있다. 제 1 감지 증폭기(100)는 하나의 기준 셀을 이용하여 기준 전류를 생성하는 것에 비하여 정밀하게 기준 전류를 조절할 수 있으므로 반도체 메모리 장치(도 1 참조, 10)의 신뢰성을 확보할 수 있다.
도 6은 도 5의 제 1 감지 증폭기의 일실시예를 도시하는 회로도이다. 도 6을 참조하면, 제 1 감지 증폭기(100)는 로드부(110), 센싱부(120) 및 출력부(130)를 포함한다.
로드부(110)는 메인 로드(111) 및 기준 로드(112)를 포함한다.
메인 로드(111)는 읽기 비트라인(RBL)과 연결되는 노드(A) 및 동작 전압원(VDD) 사이에 연결된다. 읽기 비트라인(RBL)은 선택 셀과 연결되며, 센싱 동작시 선택 셀 전류가 제공된다. 실시 예에 있어서, 메인 로드(111)는 로드 트랜지스터(ML)로 구성될 수 있다. 로드 트랜지스터(ML)의 채널은 노드(A)와 동작 전압원(VDD) 사이에 직렬로 연결된다. 로드 트랜지스터(ML)의 게이트는 접지 전압(VSS)과 연결된다.
기준 로드(112)는 기준 읽기 비트라인(RBLB)과 연결되는 노드(B) 및 동작 전압원(VDD) 사이에 연결된다. 기준 읽기 비트라인(RBLB)는 복수의 기준 셀들과 연결되며, 센싱 동작시 기준 전류가 제공된다. 복수의 기준 셀들은 서로 다른 프로그램 상태로 프로그램 될 수 있다. 실시 예에 있어서, 기준 로드(112)는 병렬로 연결된 제 1 기준 로드 트랜지스터(MLB1) 및 제 2 기준 로드 트랜지스터(MLB2)로 구성될 수 있다. 제 1 및 제 2 기준 로드 트랜지스터(MLB1, MLB2)는 로드 트랜지스터(ML)와 동일한 물리적 특성을 가질 수 있다. 실시 예에 있어서, 제 1 및 제 2 기준 로드 트랜지스터(MLB1, MLB2)는 로드 트랜지스터(ML)와 동일한 트랜지스터 사이즈를 가질 수 있다.
제 1 및 제 2 로드 트랜지스터(MLB1, MLB2)의 채널은 노드(B)와 동작 전압원(VDD) 사이에 직렬로 연결된다. 제 1 및 제 2 로드 트랜지스터(MLB1, MLB2)의 게이트는 접지 전압(VSS)과 연결된다. 상술된 기준 로드(112)의 구성에 의하여, 기준 읽기 비트라인(RBLB)에서 본 기준 로드(112)의 저항값은 읽기 비트라인(RBL)에서 본 메인 로드(111)의 저항값의 절반일 수 있다.
센싱부(120)는 선택 셀 전류와 기준 전류의 차이를 전압 차이로 변환하여 출력한다. 보다 상세히는, 센싱부(120)는 선택 셀 전류 및 메인 로드(111)에 의한 전압 강하와 기준 전류 및 기준 로드(112)에 의한 전압 강하를 감지하고, 감지된 차이를 증폭하여 출력한다. 실시 예에 있어서, 센싱부(120)는 크로스(Cross) 구조로 연결된 PMOS 트랜지스터인 제 1 및 제2 트랜지스터들(M1, M2)을 포함할 수 있다.
제 1 트랜지스터(M1)의 채널은 노드(A)와 정출력단(SA) 사이에 직렬로 연결된다. 제 1 트랜지스터(M1)의 게이트는 부출력단(SAB)과 연결된다. 제 2 트랜지스터(M2)의 채널은 노드(B)와 부출력단(SAB) 사이에 직렬로 연결된다. 제 2 트랜지스터(M2)의 게이트는 정출력단(SA)과 연결된다.
노드(A)로부터 제 1 트랜지스터(M1)에 제공되는 전류의 크기는 읽기 비트라인(RBL)에 흐르는 선택 셀 전류와 메인 로드(111)의 크기에 응답하여 결정된다. 노드(B)로부터 제 2 트랜지스터(M2)에 제공되는 전류의 크기는 기준 읽기 비트라인(RBLB)에 흐르는 기준 셀 전류와 기준 로드(112)의 크기에 응답하여 결정된다.
노드(A)로부터 제 1 트랜지스터(M1)에 제공되는 전류의 크기가 증가되면, 그에 응답하여 정출력단(SA)의 전압이 증가된다. 정출력단(SA)의 전압이 높아짐에 따라 제 2 트랜지스터(M2)의 게이트 전압이 증가되고, 제 2 트랜지스터(M2)의 채널에 흐르는 전류가 감소된다. 제 2 트랜지스터(M2)의 채널에 흐르는 전류가 감소됨에 응답하여 부출력단(SAB)의 전압이 감소된다. 센싱부(120)는 정출력단(SA)과 부출력단(SAB) 사이의 전압차를 차등 출력(differential output)으로 출력한다.
출력부(130)는 선택 셀 전류 및 기준 전류가 싱크(sink)되도록 센싱부(120)와 접지를 연결한다. 출력부(130)는 다이오드를 포함할 수 있다. 실시 예에 있어서, 다이오드는 제 3 및 제 4 트랜지스터(M3, M4)를 포함할 수 있다.
제 3 트랜지스터(M3)의 채널은 정출력단(SA)과 접지 사이에 직렬로 연결된다. 제 3 트랜지스터(M3)의 게이트는 정출력단(SA)과 연결되므로 제 2 트랜지스터(M3)는 다이오드로 동작할 수 있다. 한편, 제 4 트랜지스터(M4)의 채널은 부출력단(SAB)과 접지 사이에 직렬로 연결된다. 제 4 트랜지스터(M4)의 게이트는 부출력단(SAB)과 연결되므로 제 4 트랜지스터(M4)는 다이오드로 동작할 수 있다.
상술된 제 1 감지 증폭기(100)는 선택 셀과 연결된 메인 로드(111) 및 복수의 기준 셀들과 연결된 기준 로드(112)를 포함한다. 메인 로드(111) 및 기준 로드(112)를 이용하여, 제 1 감지 증폭기(100)는 기준 읽기 비트 라인(RBLB)에 대한 조건에 가중치를 두어 읽기 비트라인(RBL)에 흐르는 전류와 비교할 수 있다. 제 1 감지 증폭기(100)는 복수의 기준 셀들로부터 제공되는 기준 전류를 하나의 선택 셀로부터 제공되는 선택 셀 전류와 비교할 수 있으므로 반도체 메모리 장치(도 1 참조, 10)의 신뢰성을 확보할 수 있다.
도 7은 본 발명의 실시예에 의한 감지 증폭기가 메모리 셀 어레이에 연결된 모습을 도시하는 블록도이다. 도 7을 참조하면, 감지 증폭기(200)는 제 1 메모리 셀 어레이(201) 및 제 2 메모리 셀 어레이(202)와 연결된다.
본 실시예의 감지 증폭기(200)는 제 1 및 제 2 메모리 셀 어레이(201, 202)에 포함된 기준 셀들을 상보적으로 이용할 수 있다. 실시 예에 있어서, 감지 증폭기(200)는 제 1 메모리 셀 어레이(201)에 포함된 선택된 메모리 셀에 대한 데이터를 제 2 메모리 셀 어레이(202)에 포함된 기준 셀들을 이용하여 리드할 수 있다. 이하 도면을 참조하여 더 상세히 설명한다.
제 1 및 제 2 메모리 셀 어레이(201, 202)는 각각 복수의 워드 라인과 복수의 비트 라인아 교차하는 지점에 연결된 복수의 메모리 셀들을 포함한다. 각 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 포함하는 휘발성 메모리 셀일 수 있다. 혹은 각 메모리 셀은 복수의 트랜지스터들을 포함하는 게인 셀일 수 있다.
제 1 및 제 2 메모리 셀 어레이(201, 202)는 각각 기준 셀 영역을 포함한다. 각 기준 셀 영역은 복수의 기준 셀들을 포함한다. 기준 셀 영역의 메모리 셀 어레이 내에서의 위치는 고정될 수 있다. 혹은 기준 셀 영역의 위치는 외부 제어 혹은 반도체 메모리 장치 내부 제어에 의하여 유동적으로 설정될 수 있다.
본 실시예에서, 각 기준 셀 영역은 서로 다른 프로그램 상태로 프로그램되는 적어도 두 개의 기준 셀들을 포함한다. 서로 다른 프로그램 상태로 프로그램된 적어도 두 개의 기준 셀들은 병렬로 연결되며, 선택된 메모리 셀에 저장된 데이터를 읽기 위해 페어(pair)로 사용될 수 있다.
감지 증폭기(200)는 제 1 및 제 2 메모리 셀 어레이(201, 202)의 선택된 메모리 셀에 저장된 데이터를 리드하기 위해 비트 라인에 디벨롭된 전압 혹은 전류를 감지 증폭한다.
본 실시예의 감지 증폭기(200)는 제 1 메모리 셀 어레이(201)에서 선택된 메모리 셀에 저장된 데이터를 리드하기 위하여 제 2 메모리 셀 어레이(202)의 기준 셀들을 이용할 수 있다. 동일하게, 감지 증폭기(200)는 제 2 메모리 셀 어레이(202)에서 선택된 메모리 셀에 저장된 데이터를 리드하기 위하여 제 1 메모리 셀 어레이(201)의 기준 셀들을 이용할 수 있다.
감지 증폭기(200)는 로드 선택부(210) 및 센싱 및 출력부(220)를 포함한다. 센싱 및 출력부(220)는 도 5의 센싱부(120) 및 출력부(130)와 동일한 구성 및 동작 원리를 가질 수 있다.
로드 선택부(210)는 제 1 로드부(211) 및 제 2 로드부(212)를 포함한다. 로드 선택부(210)는 선택된 메모리 셀의 위치에 기초하여 제 1 및 제 2 로드부(211, 212)의 저항값을 변화시킬 수 있다.
제 1 로드부(211)는 제 1 메모리 셀 어레이(201)와 제 1 읽기 비트라인(RBL1)을 통해 연결된다. 실시 예에 있어서, 제 1 로드부(211)는 병렬로 연결된 제 1 및 제 2 로드 트랜지스터(ML1, ML2)를 포함할 수 있다. 제 1 및 제 2 로드 트랜지스터(ML1, ML2)는 PMOS 트랜지스터일 수 있다. 제 1 및 제 2 로드 트랜지스터(ML1, ML2)의 채널은 제 1 메모리 셀 어레이(201)의 비트라인과 동작 전압원(VDD) 사이에 직렬로 연결된다.
제 2 로드부(212)는 제 2 메모리 셀 어레이(202)와 제 2 읽기 비트라인(RBL2)을 통해 연결된다. 실시 예에 있어서, 제 2 로드부(212)는 병렬로 연결된 제 3 및 제 4 로드 트랜지스터(ML3, ML4)를 포함할 수 있다. 제 3 및 제 4 로드 트랜지스터(ML1, ML2)는 PMOS 트랜지스터일 수 있다. 제 3 및 제 4 로드 트랜지스터(ML1, ML2)의 채널은 제 2 메모리 셀 어레이(202)의 비트라인과 동작 전압원(VDD) 사이에 직렬로 연결된다.
제 1 로드부(211)의 제 1 로드 트랜지스터(ML1)는 제 1 제어 신호(REF1)에 응답하여 동작한다. 제 2 로드부(212)의 제 4 로드 트랜지스터(ML4)는 제 2 제어 신호(REF2)에 응답하여 동작한다. 제 1 및 제 4 로드 트랜지스터의 상태에 따라 제 1 로드부(211)와 제 2 로드부(212)의 저항이 변화된다. 제 1 및 제 2 제어 신호(REF1, REF2)는 선택된 메모리 셀의 어드레스에 응답하여 제공될 수 있다.
이하, 선택된 메모리 셀이 제 1 메모리 셀 어레이(201)에 위치하는 경우에 관하여 설명한다.
감지 증폭기(200)는 제 1 메모리 셀 어레이(201)의 선택된 메모리 셀에 저장된 데이터를 리드하기 위하여 제 2 메모리 셀 어레이(202)에 위치한 복수의 기준 셀들을 이용한다.
감지 증폭기(200)는 제 1 읽기 비트라인(RBL1)을 통하여 제 1 메모리 셀 어레이(201)의 선택된 메모리 셀과 연결된다. 감지 증폭기(200)는 제 2 읽기 비트라인(RBL2)을 통하여 제 2 메모리 셀 어레이(202)의 복수의 기준 셀들과 연결된다. 실시 예에 있어서, 복수의 기준 셀들은 제 1 및 제 2 기준 셀을 포함한다.
본 실시예에서 제 1 기준 셀은 제 1 프로그램 상태로 프로그램된다. 제 1 프로그램 상태의 기준 셀은 제 1 비트값을 저장한다. 실시 예에 있어서, 제 1 비트값은 데이터 '1'일 수 있다. 한편, 제 2 기준 셀은 제 2 프로그램 상태로 프로그램된다. 제 2 프로그램 상태의 기준 셀은 제 2 비트값을 저장한다. 실시 예에 있어서, 제 2 비트값은 데이터 '0'일 수 있다.
제 1 및 제 2 기준 셀은 병렬로 연결된다. 따라서 제 2 읽기 비트라인(RBL2)에 흐르는 전류는 제 1 및 제 2 기준 셀과 연결된 비트라인들 각각에 흐르는 전류의 합으로 결정된다.
실시 예에 있어서, 선택된 메모리 셀이 제 1 메모리 셀 어레이(201)에 위치하는 경우 제 1 제어 신호(REF1)는 로직 하이(High) 값을 가진다. 제 1 제어 신호(REF1)에 응답하여 제 1 로드 트랜지스터(ML1)는 턴 오프 된다. 한편, 제 2 제어 신호(REF2)는 로직 로우(Low) 값을 가진다. 제 2 제어 신호(REF2)에 응답하여 제 4 로드 트랜지스터(ML4)는 턴 온 된다. 제 1 및 제 4 로드 트랜지스터(ML1, ML4)의 상태에 응답하여 제 1 로드(211)의 저항값은 제 2 로드(212)의 저항값의 두 배 값을 가진다.
상술된 바와 같이, 감지 증폭기(200)는 제 1 및 제 2 로드(211, 212)를 이용하여 제 2 읽기 비트라인(RBL2)을 통하여 제공되는 복수의 기준 셀들로부터의 기준 전류를 하나의 선택 셀로부터 제공되는 선택 셀 전류와 비교할 수 있으므로 반도체 메모리 장치(도 1 참조, 10)의 신뢰성을 확보할 수 있다.
반대로, 이하, 선택된 메모리 셀이 제 2 메모리 셀 어레이(202)에 위치하는 경우에 관하여 설명한다.
감지 증폭기(200)는 제 2 메모리 셀 어레이(202)의 선택된 메모리 셀에 저장된 데이터를 리드하기 위하여 제 1 메모리 셀 어레이(201)에 위치한 복수의 기준 셀들을 이용한다.
감지 증폭기(200)는 제 2 읽기 비트라인(RBL2)을 통하여 제 2 메모리 셀 어레이(201)의 선택된 메모리 셀과 연결된다. 감지 증폭기(200)는 제 1 읽기 비트라인(RBL1)을 통하여 제 1 메모리 셀 어레이(201)의 복수의 기준 셀들과 연결된다. 실시 예에 있어서, 복수의 기준 셀들은 제 1 및 제 2 기준 셀을 포함한다.
본 실시예에서 제 1 기준 셀은 제 1 프로그램 상태로 프로그램된다. 제 1 프로그램 상태의 기준 셀은 제 1 비트값을 저장한다. 실시 예에 있어서, 제 1 비트값은 데이터 '1'일 수 있다. 한편, 제 2 기준 셀은 제 2 프로그램 상태로 프로그램된다. 제 2 프로그램 상태의 기준 셀은 제 2 비트값을 저장한다. 실시 예에 있어서, 제 2 비트값은 데이터 '0'일 수 있다.
제 1 및 제 2 기준 셀은 병렬로 연결된다. 따라서 제 1 읽기 비트라인(RBL1)에 흐르는 전류는 제 1 및 제 2 기준 셀과 연결된 비트라인들 각각에 흐르는 전류의 합으로 결정된다.
실시 예에 있어서, 선택된 메모리 셀이 제 2 메모리 셀 어레이(202)에 위치하는 경우 제 1 제어 신호(REF1)는 로직 로우(Low) 값을 가진다. 제 1 제어 신호(REF1)에 응답하여 제 1 로드 트랜지스터(ML1)는 턴 온 된다. 한편, 제 2 제어 신호(REF2)는 로직 하이(High) 값을 가진다. 제 2 제어 신호(REF2)에 응답하여 제 4 로드 트랜지스터(ML4)는 턴 오프 된다. 제 1 및 제 4 로드 트랜지스터(ML1, ML4)의 상태에 응답하여 제 2 로드(212)의 저항값은 제 1 로드(211)의 저항값의 두 배 값을 가진다.
상술된 바와 같이, 감지 증폭기(200)는 서로 다른 저항값을 가지는 제 1 및 제 2 로드(211, 212)를 이용하여, 제 1 및 제 2 메모리 셀 어레이(201)와 연결된 비트 라인들에 흐르는 전류에 가중치를 부여할 수 있다. 감지 증폭기(200)는 제 1 및 제 2 로드(211, 212)를 이용하여, 제 1 읽기 비트라인(RBL2)을 통하여 제공되는 복수의 기준 셀들로부터의 기준 전류를 하나의 선택 셀로부터 제공되는 선택 셀 전류와 비교할 수 있으므로 반도체 메모리 장치(도 1 참조, 10)의 신뢰성을 확보할 수 있다.
도 8은 본 발명의 실시예에 의한 반도체 메모리 장치를 도시하는 블록도이다. 도 8을 참조하면, 반도체 메모리 장치(20)는 제 1 메모리 셀 어레이(21), 제 2 메모리 셀 어레이(22), 로우 디코더(23), 감지 증폭부(24), 컬럼 디코더(25), 입출력 버퍼(26) 및 셀렉터(27)를 포함한다.
반도체 메모리 장치(20)는 읽기 동작시 서로 다른 프로그램 상태로 프로그램된 복수의 기준 셀들을 이용하여 센싱 마진을 개선할 수 있다. 더하여, 반도체 메모리 장치(20)는 복수의 메모리 셀 어레이를 포함하며, 하나의 메모리 셀 어레이의 선택된 메모리 셀에 저장된 데이터를 읽을 때에 다른 메모리 셀 어레이에 포함된 기준 셀들을 이용할 수 있다.
제 1 및 제 2 메모리 셀 어레이(21, 22)는 복수의 워드 라인과 복수의 비트 라인아 교차하는 지점에 연결된 복수의 메모리 셀들을 포함한다. 또한, 제 1 및 제 2 메모리 셀 어레이(21, 22)는 각각 기준 셀 영역(21a, 22a)을 포함한다. 각 기준 셀 영역은 복수의 기준 셀들을 포함한다. 기준 셀들은 메모리 셀 어레이에 저장된 데이터를 읽기 위한 기준 전압 혹은 기준 전류를 생성하기 위해 사용된다. 기준 셀 영역의 메모리 셀 어레이 내에서의 위치는 고정될 수 있다. 혹은 기준 셀 영역의 위치는 외부 제어 혹은 반도체 메모리 장치 내부 제어에 의하여 유동적으로 설정될 수 있다.
본 실시예에서, 각 기준 셀 영역(21a, 22a)은 서로 다른 프로그램 상태로 프로그램되는 적어도 두 개의 기준 셀들을 포함한다. 서로 다른 프로그램 상태로 프로그램된 적어도 두 개의 기준 셀들은 병렬로 연결되며, 선택된 메모리 셀에 저장된 데이터를 읽기 위해 페어(pair)로 사용될 수 있다.
로우 디코더(23)는 외부로부터 제공되는 로우 어드레스(RA)를 디코딩한다. 로우 어드레스(RA)는 어드레스 버퍼를 통하여 제공될 수 있다. 로우 디코더(23)는 디코딩된 로우 어드레스를 이용하여 제 1 혹은 제 2 메모리 셀 어레이(21, 22)의 행을 선택할 수 있다.
감지 증폭부(24)는 제 1 혹은 제 2 메모리 셀 어레이(21, 22)의 선택된 메모리 셀에 저장된 데이터를 리드하기 위해 비트 라인에 디벨롭된 전압 혹은 전류를 감지 증폭한다. 감지 증폭부(24)는 복수의 비트 라인와 각각 연결되는 복수의 감지 증폭기들을 포함한다. 도 1에서는 제 1 감지 증폭기(24a)만 예시적으로 도시된다.
제 1 감지 증폭기(24a)는 선택된 메모리 셀 및 적어도 두 개의 기준 셀들과 연결된다. 제 1 감지 증폭기(24a)는 선택된 메모리 셀에 저장된 데이터를 적어도 두 개의 기준 셀을 이용하여 생성된 기준 전압 혹은 전류를 이용하여 감지할 수 있다.
제 1 감지 증폭기(24a)는 제 1 메모리 셀 어레이(21)의 선택된 메모리 셀 및 제 2 메모리 셀 어레이(22)의 적어도 두 개의 기준 셀들과 연결될 수 있다. 실시 예에 있어서, 적어도 두 개의 기준 셀들은 동일한 비트 라인을 공유할 수 있다.
한편, 제 1 감지 증폭기(24a)는 제 1 메모리 셀 어레이(21)의 적어도 두 개의 기준 셀들 및 2 메모리 셀 어레이(22)의 선택된 메모리 셀과 연결될 수 있다. 실시 예에 있어서, 적어도 두 개의 기준 셀들은 동일한 비트 라인을 공유할 수 있다.
제 1 감지 증폭기(24a)는 셀렉터(27)의 제어에 응답하여 제 1 및 제 2 메모리 셀 어레이(21)와 연결된 로드부의 저항값을 조절할 수 있다. 실시 예에 있어서, 제 1 감지 증폭기(24a)는 셀렉터(27)의 제어에 응답하여, 선택된 메모리 셀이 위치하는 메모리 셀 어레이와 연결된 로드부의 저항값이 기준 셀들이 위치하는 메모리 셀 어레이와 연결된 로드부의 저항값의 두 배 값이 되도록 조절할 수 있다. 제 1 감지 증폭기(24a)는 복수의 기준 셀들을 통해 정밀하게 제어된 기준 전압 혹은 전류를 이용하여 저장된 데이터를 감지하므로, 반도체 메모리 장치(20)의 센싱 마진이 개선될 수 있다.
컬럼 디코더(25)는 외부로부터 제공되는 컬럼 어드레스(CA)를 디코딩한다. 컬럼 어드레스(CA)는 외부로부터 어드레스 버퍼를 통하여 제공될 수 있다. 컬럼 디코더(25)는 디코딩된 컬럼 어드레스를 이용하여 제 1 혹은 제 2 메모리 셀 어레이(21, 22)의 열을 선택할 수 있다.
입출력 버퍼(26)는 제 1 혹은 제 2 메모리 셀 어레이(21, 22)로부터 읽은 데이터를 출력하고, 외부로부터 입력된 프로그램될 데이터를 제 1 혹은 제 2 메모리 셀 어레이(21, 22)에 제공한다.
셀렉터(27)는 로우 디코더(23)로부터 제공된 디코딩된 로우 어드레스를 기초로 선택된 메모리 셀의 위치를 판별한다. 셀렉터(27)는 판별된 위치에 응답하여 감지 증폭부(24)를 제어하기 위한 제어 신호를 출력한다.
상술된 반도체 메모리 장치(20)는 서로 다른 프로그램 상태로 프로그램된 복수의 기준 셀들을 이용하여 기준 전압 혹은 전류를 생성할 수 있다. 감지 증폭부(24)는 셀렉터(27)의 제어에 응답하여, 소정의 메모리 셀 어레이의 선택된 메모리 셀에 저장된 데이터를 다른 메모리 셀 어레이의 기준 셀들을 이용하여 읽을 수 있다. 반도체 메모리 장치(20)는 복수의 기준 셀들을 통해 정밀하게 제어된 기준 전압 혹은 전류를 이용하여 저장된 데이터를 감지하므로, 반도체 메모리 장치(20)의 센싱 마진이 개선될 수 있다.
도 9는 본 발명의 실시예에 의한 반도체 메모리 장치의 읽기 방법을 도시하는 순서도이다.
S110 단계에서, 감지 증폭기의 메인 및/혹은 기준 입력 저항값이 조절된다. 감지 증폭기의 메인 입력 저항은 선택된 메모리 셀과 읽기 비트라인을 통해 연결된다. 기준 입력 저항은 병렬로 연결된 복수의 기준 셀들과 기준 읽기 비트라인을 통해 연결된다. 감지 증폭기의 메인 및 기준 입력 저항값은 기준 읽기 비트라인에 연결된 복수의 기준 셀들에 흐르는 전류의 합에 기초하여 소정의 비율을 가지도록 조절된다.
실시 예에 있어서, 복수의 기준 셀들은 제 1 및 제 2 기준 셀을 포함한다. 본 실시예에서 제 1 기준 셀은 제 1 프로그램 상태로 프로그램된다. 제 1 프로그램 상태의 기준 셀은 제 1 비트값을 저장한다. 실시 예에 있어서, 제 1 비트값은 데이터 '1'일 수 있다. 한편, 제 2 기준 셀은 제 2 프로그램 상태로 프로그램된다. 제 2 프로그램 상태의 기준 셀은 제 2 비트값을 저장한다. 실시 예에 있어서, 제 2 비트값은 데이터 '0'일 수 있다. 이때 메인 및 기준 입력 저항값은 2: 1의 비율이 되도록 조절될 수 있다.
선택된 메모리 셀과 복수의 기준 셀들이 포함되는 메모리 셀 어레이가 서로 다른 경우, 감지 증폭기는 선택된 메모리 셀의 위치를 지시하는 제어 신호에 응답하여 메인 및/혹은 기준 입력 저항값을 조절할 수 있다.
S120 단계에서, 읽기 비트라인을 통해 제공되는 선택 셀 전류와 기준 읽기 비트라인을 통해 제공되는 기준 전류가 비교된다. 선택 셀 전류와 기준 전류는 메인 및 기준 입력 저항값의 비율에 응답하여 소정의 가중치로 보정되어 비교될 수 있다.
S130 단계에서, S120 단계에서 비교된 선택 셀 전류와 기준 전류의 차이에 응답하여 차등 전압이 출력으로서 생성된다.
상술된 읽기 방법에 의하면, 반도체 메모리 장치는 복수의 기준 셀들을 통해 정밀하게 제어된 기준 전압 혹은 전류를 이용하여 저장된 데이터를 감지하므로, 센싱 마진이 개선될 수 있다.
도 10은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 10을 참조하면, 모바일 기기(1000), 예를 들어 노트북이나 휴대용 전자기기는 DRAM(1100), 마이크로 프로세싱 유닛(MPU: 1200), 인터페이스 유닛(1300), DRAM(1000), 디스플레이(1400) 및 솔리드 스테이트 드라이브(SSD: 1500)를 포함할 수 있다.
실시 예에 있어서, DRAM(1100), MPU(1200) 및 SSD(1500)는 하나의 칩으로 제조 또는 패키징될 수 있다. DRAM(1100) 및 SSD(1500)는 상기 모바일 기기에 임베디드될 수도 있다.
실시 예에 있어서, 모바일 기기는 휴대용 통신 디바이스일 수 있다. 이 경우, 인터페이스 유닛(1300)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀 및 트랜시버가 연결될 수 있다.
DRAM(1100)은 MPU(1200)에 연결되며, MPU(1200)의 버퍼 메모리 또는 메인 메모리로서 기능할 수 있다. DRAM(1100)은 도 1의 반도체 메모리 장치와 같이 서로 다른 프로그램 상태로 프로그램되는 복수의 기준 셀들을 포함할 수 있다. 또한 DRAM(1100)은 복수의 기준 셀들로부터 제공되는 기준 전류와 선택된 메모리 셀로부터 제공되는 선택 셀 전류를 비교하기 위한 언밸런스 감지 증폭기를 포함할 수 있다. DRAM(1100)은 복수의 기준 셀들을 통해 정밀하게 제어된 기준 전압 혹은 전류를 이용하여 저장된 데이터를 감지하므로, 센싱 마진이 개선될 수 있다.
MPU(1200)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다.
디스플레이(1400)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 디스플레이(1400)는 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
SSD(1500)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다. 한편, 도 10에서 저장 장치로서 SSD가 채용되어 있으나 이는 예시적인 것으로 본 발명에서 저장 장치의 종류는 이에 한정되지 않는다. 본 발명에서 저장 장치는 다양한 종류의 불휘발성 스토리지를 포함할 수 있다. 상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
실시 예에 있어서, 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
상술된 실시 예에서 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
실시 예에 있어서, 모바일 기기는 별도의 인터페이스를 통해 외부의 통신 장치와 연결될 수 있다. 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
실시 예에 있어서, 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있다.
실시 예에 있어서, 모바일 기기를 형성하는 칩들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 단일 패키지화될 수 있다.
도 11은 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 11을 참조하면, 고속 옵틱 I/0를 채용한 메모리 시스템(2000)은, PCB 기판(2001)에 탑재된 콘트롤러로서의 칩셋(2100)과 메모리 모듈들(2200, 2300)을 포함한다. 상기 메모리 모듈들(2200, 2300)은 상기 PCB 기판(2001)상에 설치된 슬롯들(2201, 2301)에 각기 삽입된다. 메모리 모듈들(2200, 2300)은 동일한 구성 및 동작 원리를 가질 수 있으므로, 이하에서는 메모리 모듈(2200)에 관하여만 설명한다.
메모리 모듈(2200)은 DRAM 메모리 칩들(2211~221n), 옵티컬 I/O 입력부(2220), 옵티컬 I/O 출력부(2230) 및 커넥터(2240)를 포함한다.
옵티컬 I/O 입력부(2220)는 인가되는 광신호를 전기신호로 변환하기 위한 광-전 변환 소자, 예컨대 포토다이오드(photodiode)를 포함할 수 있다. 상기 광-전 변환 소자로부터 출력된 전기신호는 메모리 모듈(2200)로 수신된다.
옵티컬 I/O 출력부(2230)는 메모리 모듈(2200)로부터 부터 출력된 전기신호를 광신호로 변환하기 위한 전-광 변환 소자, 예컨대 레이저 다이오드(laser diode)를 포함할 수 있다. 필요한 경우에 상기 옵티컬 I/O 출력부(2230)는 광원으로부터 출력된 신호를 변조하기 위한 광변조기를 더 포함할 수 있다.
광 케이블(2410)은 메모리 모듈(2200)의 옵티컬 I/O 입력부(2220)와 칩셋(2100)의 옵티컬 전송부(2111)사이의 광통신을 담당한다. 실시 예에 있어서, 광통신은 초당 수십 기가비트 이상의 대역폭을 가질 수 있다.
메모리 모듈(2200)은 칩셋(2100)의 신호라인들(2430, 2440)로부터 인가되는 신호들 또는 데이터를 커넥터(2240)를 통해 수신할 수 있으며, 광 케이블(2410)을 통해 칩셋(2100)과 고속 데이터 통신을 수행할 수 있다. 저항들(Rtm)은 터미네이션 저항들이다.
도 11과 같이 옵티컬 I/O 구조를 채용하는 메모리 시스템(2000)의 경우에도 본 발명의 개념에 따른 DRAM 메모리 칩들(2211~221n)이 장착될 수 있다.
따라서, 메모리 시스템(2000)내에서, DRAM 메모리 칩들(2211~221n)은 도 1의 반도체 메모리 장치와 같이 서로 다른 프로그램 상태로 프로그램되는 복수의 기준 셀들을 포함할 수 있다. 또한 DRAM 메모리 칩들(2211~221n)은 복수의 기준 셀들로부터 제공되는 기준 전류와 선택된 메모리 셀로부터 제공되는 선택 셀 전류를 비교하기 위한 언밸런스 감지 증폭기를 포함할 수 있다. DRAM 메모리 칩들(2211~221n)은 복수의 기준 셀들을 통해 정밀하게 제어된 기준 전압 혹은 전류를 이용하여 저장된 데이터를 감지하므로, 센싱 마진이 개선될 수 있다.
실시 예에 있어서, 도 11의 메모리 시스템이 SSD인 경우 상DRAM 메모리 칩들(2211~221n)은 유저 데이터 버퍼로서 사용될 수 있다.
도 12는 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 12의 적층형 메모리 장치(3000)의 구조를 참조하면, 인터페이스 칩(3100)의 상부로 복수의 메모리 칩들(3200~3500)이 수직으로 적층되어 있다. 여기서, 복수의 쓰루 실리콘 비아(3600)는 메모리 칩들(3200~3500) 사이를 관통하면서 형성되어 있다. TSV 기술을 사용하여 인터페이스 칩(3100)의 상부에 복수의 메모리 칩들을 수직으로 적층하는 3차원 스텍 패키지 타입 메모리 장치(3000)는 대용량의 데이터를 저장하면서도, 고속화, 저소비전력화, 및 소형화에 유리한 구조이다.
도 12와 같은 적층형 메모리 장치에서, 본 발명의 개념에 따른 DRAM 들이 장착될 수 있다. 따라서, 복수의 메모리 칩들(520,530,540,550)을 구성하는 DRAM 은 도 1의 반도체 메모리 장치와 같이 서로 다른 프로그램 상태로 프로그램되는 복수의 기준 셀들을 포함할 수 있다. 또한 DRAM은 복수의 기준 셀들로부터 제공되는 기준 전류와 선택된 메모리 셀로부터 제공되는 선택 셀 전류를 비교하기 위한 언밸런스 감지 증폭기를 포함할 수 있다. DRAM은 복수의 기준 셀들을 통해 정밀하게 제어된 기준 전압 혹은 전류를 이용하여 저장된 데이터를 감지하므로, 센싱 마진이 개선될 수 있다..
도 13은 전자 시스템에 적용된 본 발명의 응용 예를 도시한 블록도 이다. 도 13에 도시된 바와 같이, 전자 시스템(4000)은 입력 디바이스(4100), 프로세서(4200), 출력 디바이스(4300) 및 메모리 디바이스(4400)를 포함한다. 메모리 디바이스(4400)는 도 1과 같은 구성을 가지는 DRAM(4410)을 포함할 수 있다. 그러나 실시 예에 있어서, DRAM(4410)은 입력 디바이스(4100), 프로세서(4200) 및 출력 디바이스(4300) 중의 임의의 하나에 통합될 수 있다.
도 13의 경우에도, DRAM(4410)은 도 1의 반도체 메모리 장치와 같이 서로 다른 프로그램 상태로 프로그램되는 복수의 기준 셀들을 포함할 수 있다. 또한 DRAM은 복수의 기준 셀들로부터 제공되는 기준 전류와 선택된 메모리 셀로부터 제공되는 선택 셀 전류를 비교하기 위한 언밸런스 감지 증폭기를 포함할 수 있다. DRAM은 복수의 기준 셀들을 통해 정밀하게 제어된 기준 전압 혹은 전류를 이용하여 저장된 데이터를 감지하므로, 센싱 마진이 개선될 수 있다.
도 14는 반도체 웨이퍼에 탑재된 본 발명의 응용 예를 도시한 블록도이다.
도 14를 참조하면, 전술한 DRAM 등의 메모리 디바이스(5100)가 기타 회로소자(5110)를 포함하여 반도체 웨이퍼(5001) 상에 가공될 수 있다. 상기 메모리 디바이스(5100)는 또한 매우 다양한 다른 반도체 기판 상에 가공될 수 있다는 것이 이해되어야 한다.
본 명세서에서 설명된 바와 같이, 메모리 디바이스(5100)는 도 1의 반도체 메모리 장치와 같이 서로 다른 프로그램 상태로 프로그램되는 복수의 기준 셀들을 포함할 수 있다. 또한 메모리 디바이스(5100)는 복수의 기준 셀들로부터 제공되는 기준 전류와 선택된 메모리 셀로부터 제공되는 선택 셀 전류를 비교하기 위한 언밸런스 감지 증폭기를 포함할 수 있다. 메모리 디바이스(5100)는 복수의 기준 셀들을 통해 정밀하게 제어된 기준 전압 혹은 전류를 이용하여 저장된 데이터를 감지하므로, 센싱 마진이 개선될 수 있다.
도 15는 휴대용 디바이스에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록이다.
도 15를 참조하면, 스마트 폰으로 기능할 수 있는 휴대용 디바이스(6000)는 멀티 포트 DRAM(6100), 제1 프로세서(6200), 제2 프로세서(6300), 디스플레이부(6400), 유저 인터페이스(6500), 카메라 유닛(6600), 및 모뎀(6700)을 포함할 수 있다.
멀티 포트 DRAM(6100)은 제1-3버스들(B10,B20,B22)과 연결되는 3개의 포트들을 가지며, 제1 프로세서(6200)와 제2 프로세서(6300)에 연결되어 있다. 보다 구체적으로, 멀티포트 DRAM(6100)의 제1 포트는 제1 버스(B10)를 통해 베이스밴드 프로세서일 수 있는 제1 프로세서(6200)에 연결되고, 멀티포트 DRAM(6100)의 제2 포트는 제2 버스(B20)를 통해 응용 프로세서일 수 있는 제2 프로세서(6300)에 연결된다. 또한, 멀티포트 DRAM(6100)의 제3 포트는 제3 버스(B22)를 통해 제2 프로세서(6300)에 연결된다.
상술된 실시 예에 있어서, 하나의 멀티 포트 DRAM(6100)은 하나의 스토리지 메모리와 두개의 DRAM을 대체할 수 있다. 또한 멀티 포트 DRAM(6100)은 3개의 포트를 구비하고 DRAM과 플래시 메모리의 역할을 함께 수행할 수 있다. 그러한 경우에 멀티포트 DRAM(6100)은 DRAM 인터페이스로 동작될 수 있으므로 2개의 DRAM을 대체할 수 있게 된다. 멀티 포트 DRAM(6100)은 SDRAM DDR4 에서 요구되는 동작 랜지와 동작 전압을 가질 수 있다.
멀티 포트 DRAM(6100)은 도 1의 반도체 메모리 장치와 같이 서로 다른 프로그램 상태로 프로그램되는 복수의 기준 셀들을 포함할 수 있다. 또한 멀티 포트 DRAM(6100)은 복수의 기준 셀들로부터 제공되는 기준 전류와 선택된 메모리 셀로부터 제공되는 선택 셀 전류를 비교하기 위한 언밸런스 감지 증폭기를 포함할 수 있다. 멀티 포트 DRAM(6100)은 복수의 기준 셀들을 통해 정밀하게 제어된 기준 전압 혹은 전류를 이용하여 저장된 데이터를 감지하므로, 센싱 마진이 개선될 수 있다.
실시 예에 있어서, 제1 버스(B10)의 인터페이스는 휘발성 메모리 인터페이스일 수 있으며, 제1 포트는 상기 제1 프로세서(6200)로부터 발생된 제1 패킷 데이터를 수신하여 멀티포트 DRAM(6100)의 내부 회로블록으로 전달할 수 있다. 또한, 제1 포트는 멀티포트 DRAM(6100)의 제1 데이터를 제1 프로세서(6200)로 제공할 수 있다. 이 경우에 제1 데이터는 병렬 데이터일 수 있다.
실시 예에 있어서, 제3 버스(B22)의 인터페이스도 휘발성 메모리 인터페이스일 수 있으며, 제3 포트는 제2 프로세서(6300)로부터 발생된 제3 패킷 데이터를 수신하여 멀티포트 DRAM(6100)의 내부 회로블록으로 전달할 수 있다. 또한, 제3 포트는 상기 멀티포트 DRAM(6100)의 제3 데이터를 제 2 프로세서(6300)로 제공할 수 있다.
한편, 실시 예에 있어서, 제2 버스(B20)의 인터페이스는 낸드 플래시와 같은 불휘발성 메모리 인터페이스일 수 있으며, 제2 포트는 제2 프로세서(6300)로부터 발생된 제2 패킷 데이터를 수신하여 멀티포트 DRAM(6100)의 내부 회로블록으로 전달할 수 있다. 또한, 제2 포트는 멀티포트 DRAM(6100)의 제2 데이터를 제2 프로세서(6300)로 제공할 수 있다. 이 경우에 제2 데이터는 직렬 또는 병렬 데이터일 수 있다.
실시 예에 있어서, 버스들의 인터페이스는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCIE(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 및 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나일 수 있다.
실시 예에 있어서, 제1 및 제 2 프로세서(6200, 6300)와 멀티포트 DRAM(6100)은 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 또한 멀티포트 DRAM(6100)은 상기 모바일 기기에 임베디드될 수도 있다.
실시 예에 있어서, 휴대용 디바이스가 스마트 폰인 경우에, 제1 프로세서(6200)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀(6700)이 연결될 수 있다.
대용량의 정보 저장을 위해 제1 프로세서(6200) 또는 제2 프로세서(6300)에는 노어 타입 혹은 낸드 타입 플래시 메모리가 추가로 연결될 수 있다.
디스플레이 부(6400)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 디스플레이 부(6400)는 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상술된 실시예에서 휴대용 디바이스(6000)는 스마트 폰 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
실시 예에 있어서, 휴대용 디바이스(6000)는 별도의 인터페이스를 통해 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
카메라 유닛(6600)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 포함하며 제2 프로세서(6300)와 연결될 수 있다.
실시 예에 있어서, 휴대용 디바이스(6000)에는 응용 칩셋(Application chipset)이나 모바일 디램 등이 더 제공될 수 있다.
비록, 도 15에서 멀티포트 휘발성 메모리로 DRAM 이 설치된 것을 예로 들었으나, 본 발명의 멀티포트 휘발성 메모리에는 다양한 종류의 휘발성 메모리나 불휘발성 메모리가 사용될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 감지 증폭부의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.
10: 반도체 메모리 장치
11: 메모리 셀 어레이
11a: 기준 셀 영역
12: 로우 디코더
13: 컬럼 디코더
14: 감지 증폭부
14a: 제 1 감지 증폭기
15: 입출력 버퍼

Claims (20)

  1. 선택된 메모리 셀과 연결된 읽기 비트라인으로부터 선택 셀 전류를 받는 제 1 로드;
    기준 셀과 연결된 기준 읽기 비트라인으로부터 기준 전류를 받으며, 상기 제 1 로드와 다른 저항값을 가지는 제 2 로드;
    상기 제 1 및 제 2 로드의 저항비를 기초로 상기 기준 전류의 크기를 보정하고, 상기 선택 셀 전류와 상기 보정된 기준 전류의 크기를 비교하는 센싱부; 및
    상기 선택 셀 전류와 상기 기준 전류를 싱크하는 출력부를 포함하고,
    상기 출력부는 상기 센싱부와 접지 사이에 연결되는 감지 증폭기.
  2. 제 1항에 있어서,
    상기 기준 읽기 비트라인은 상기 기준 읽기 비트 라인을 공유하는 복수의 기준 셀들과 연결되는 감지 증폭기.
  3. 제 2항에 있어서,
    상기 복수의 기준 셀들은 병렬로 연결되며,
    상기 기준 전류는 상기 복수의 기준 셀들을 통과하는 전류의 합인 감지 증폭기.
  4. 제 2항에 있어서,
    상기 복수의 기준 셀들은 제 1 및 제 2 기준 셀을 포함하고,
    상기 제 1 기준 셀은 제 1 비트값을 저장하기 위한 제 1 프로그램 상태로 프로그램되며,
    상기 제 2 기준 셀은 제 2 비트값을 저장하기 위한 제 2 프로그램 상태로 프로그램되는 감지 증폭기.
  5. 제 4항에 있어서,
    상기 제 1 비트값은 데이터 '1'이고, 상기 제 2 비트값은 데이터 '0'인 감지 증폭기.
  6. 제 4항에 있어서,
    상기 제 1 로드와 제 2 로드의 저항비는 2: 1인 감지 증폭기.
  7. 제 1항에 있어서,
    상기 제 1 및 제 2 로드는 MOS 트랜지스터로 구성되는 감지 증폭기.
  8. 제 7항에 있어서,
    상기 제 1 로드는 제 1 트랜지스터이고, 상기 제 1 트랜지스터의 채널은 동작 전압원과 상기 읽기 비트라인 사이에 연결되는 감지 증폭기.
  9. 제 8항에 있어서,
    상기 제 2 로드는 제 2 및 제 3 트랜지스터이고, 상기 제 2 및 제 3 트랜지스터의 채널은 상기 동작 전압원과 상기 기준 읽기 비트라인 사이에 연결되는 감지 증폭기.
  10. 제 9항에 있어서,
    상기 제 1 내지 제 3 트랜지스터는 동일한 물리적 특성을 가지는 감지 증폭기.
  11. 삭제
  12. 제 1항에 있어서,
    상기 출력부는 MOS 트랜지스터로 구성된 다이오드를 포함하는 감지 증폭기.
  13. 제 1 메모리 셀 어레이와 연결된 제 1 읽기 비트라인으로부터 제 1 셀 전류를 제공받는 제 1 로드;
    제 2 메모리 셀 어레이와 연결된 제 2 읽기 비트라인으로부터 제 2 셀 전류를 제공받는 제 2 로드;
    상기 제 1 및 제 2 로드의 저항비를 기초로 상기 제 2 셀 전류의 크기를 보정하고, 상기 제 1 셀 전류와 상기 보정된 제 2 셀 전류의 크기를 비교하는 센싱부; 및
    상기 제 1 셀 전류와 상기 제 2 셀 전류를 싱크하는 출력부를 포함하며,
    상기 제 1 및 제 2 로드의 저항값은 제어 신호에 응답하여 가변되고,
    상기 출력부는 상기 센싱부와 접지 사이에 연결되는 감지 증폭기.
  14. 제 13항에 있어서,
    상기 제 1 및 제 2 로드는 MOS 트랜지스터로 구성되는 감지 증폭기.
  15. 제 14항에 있어서,
    상기 제 1 로드는 제 1 및 제 2 트랜지스터이고, 상기 제 1 및 제 2 트랜지스터의 채널은 동작 전압원과 상기 제 1 읽기 비트라인 사이에 연결되며,
    상기 제 1 트랜지스터는 상기 제어 신호에 응답하여 턴 온 되는 감지 증폭기.
  16. 제 15항에 있어서,
    상기 제 2 로드는 제 3 및 제 4 트랜지스터이고, 상기 제 3 및 제 4 트랜지스터의 채널은 동작 전압원과 상기 제 2 읽기 비트라인 사이에 연결되며,
    상기 제 4 트랜지스터는 상기 제어 신호에 응답하여 턴 오프 되는 감지 증폭기.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020130156513A 2013-12-16 2013-12-16 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법 KR102168652B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020130156513A KR102168652B1 (ko) 2013-12-16 2013-12-16 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
US14/518,485 US9343138B2 (en) 2013-12-16 2014-10-20 Sense amplifier, semiconductor memory device using thereof and read method thereof
TW103138775A TWI645412B (zh) 2013-12-16 2014-11-07 感測放大器、使用該感測放大器之半導體記憶體裝置以及該感測放大器之讀取方法
JP2014238555A JP2015118726A (ja) 2013-12-16 2014-11-26 感知増幅器、それを含む半導体メモリ装置、及びその読出し方法
CN201410781643.4A CN104715781B (zh) 2013-12-16 2014-12-16 读出放大器、半导体存储器装置及其读方法
US15/132,258 US9672895B2 (en) 2013-12-16 2016-04-19 Sense amplifier, semiconductor memory device using thereof and read method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130156513A KR102168652B1 (ko) 2013-12-16 2013-12-16 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법

Publications (2)

Publication Number Publication Date
KR20150071732A KR20150071732A (ko) 2015-06-29
KR102168652B1 true KR102168652B1 (ko) 2020-10-23

Family

ID=53369288

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130156513A KR102168652B1 (ko) 2013-12-16 2013-12-16 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법

Country Status (5)

Country Link
US (2) US9343138B2 (ko)
JP (1) JP2015118726A (ko)
KR (1) KR102168652B1 (ko)
CN (1) CN104715781B (ko)
TW (1) TWI645412B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102189824B1 (ko) * 2014-08-04 2020-12-11 삼성전자주식회사 메모리 장치의 단위 어레이, 이를 포함하는 메모리 장치 및 메모리 시스템
US9659606B2 (en) * 2014-12-17 2017-05-23 Mediatek Inc. Differential sensing circuit with dynamic voltage reference for single-ended bit line memory
WO2016186086A1 (ja) * 2015-05-15 2016-11-24 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
WO2017074358A1 (en) * 2015-10-28 2017-05-04 Hewlett Packard Enterprise Development Lp Reference column sensing for resistive memory
JP2017111847A (ja) * 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置
CN105761745B (zh) * 2016-02-03 2018-05-22 上海磁宇信息科技有限公司 一种读出放大器及mram芯片
CN105741864B (zh) * 2016-02-03 2018-08-21 上海磁宇信息科技有限公司 一种读出放大器及mram芯片
US9830979B1 (en) * 2016-05-26 2017-11-28 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for controlling a sense amplifier
US9754640B1 (en) 2016-10-19 2017-09-05 Macronix International Co., Ltd. Sensing circuit and method utilizing voltage replication for non-volatile memory device
US10180808B2 (en) * 2016-10-27 2019-01-15 Samsung Electronics Co., Ltd. Software stack and programming for DPU operations
CN106531222B (zh) * 2016-11-10 2020-01-24 中国电子科技集团公司第四十七研究所 基于flash的fpga驱动电压产生电路及驱动方法
KR20180076842A (ko) 2016-12-28 2018-07-06 삼성전자주식회사 오프셋 제거 기능을 갖는 감지 증폭기
JP2018147545A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
US10074422B1 (en) 2017-06-13 2018-09-11 Cypress Semiconductor Corporation 2T1C ferro-electric random access memory cell
US11568920B2 (en) 2017-08-02 2023-01-31 Samsung Electronics Co., Ltd. Dual row-column major dram
US10290327B2 (en) * 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10242737B1 (en) * 2018-02-13 2019-03-26 Macronix International Co., Ltd. Device structure for neuromorphic computing system
US10892224B2 (en) 2018-02-26 2021-01-12 Micron Technology, Inc. Apparatuses comprising protective material along surfaces of tungsten-containing structures
US20190311749A1 (en) * 2018-04-09 2019-10-10 Anaflash Inc. Logic Compatible Embedded Flash Memory
CN109243504A (zh) * 2018-08-30 2019-01-18 成都锐成芯微科技股份有限公司 基准电流产生电路、非易失性存储器及基准电流产生方法
US10755766B2 (en) 2018-09-04 2020-08-25 Micron Technology, Inc. Performing logical operations using a logical operation component based on a rate at which a digit line is discharged
TWI681396B (zh) * 2018-12-06 2020-01-01 群聯電子股份有限公司 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
US10984874B1 (en) * 2019-11-13 2021-04-20 Sandisk Technologies Llc Differential dbus scheme for low-latency random read for NAND memories
US11011216B1 (en) * 2020-03-05 2021-05-18 Qualcomm Incorporated Compute-in-memory dynamic random access memory
CN114582398B (zh) * 2020-11-30 2023-07-07 无锡华润上华科技有限公司 一种半导体存储器
US11574676B2 (en) * 2021-02-25 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for multiple sense amplifiers of memory device
CN114913895B (zh) * 2022-07-19 2022-11-01 中科南京智能技术研究院 一种实现两比特输入单比特权重的存内计算宏单元

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050254294A1 (en) * 2004-05-11 2005-11-17 Yoshihisa Iwata Magnetic random access memory

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08147968A (ja) 1994-09-19 1996-06-07 Mitsubishi Electric Corp ダイナミックメモリ
JPH1050058A (ja) 1996-07-30 1998-02-20 Kawasaki Steel Corp 半導体記憶装置
US6016268A (en) 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
US5943270A (en) 1997-11-26 1999-08-24 Intel Corporation Two-transistor DRAM cell for logic process technology
JPH11162164A (ja) 1997-11-26 1999-06-18 Toshiba Microelectronics Corp Ｄｒａｍ、及び３トランジスタ型ｄｒａｍ
US6246083B1 (en) 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
JP3237610B2 (ja) * 1998-05-19 2001-12-10 日本電気株式会社 不揮発性半導体記憶装置
US5995433A (en) 1998-05-22 1999-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Three-transistor type DRAM with a refresh circuit
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP2002140890A (ja) 2000-10-31 2002-05-17 Hitachi Ltd 半導体装置
JP5019681B2 (ja) * 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
KR100434515B1 (ko) * 2002-09-17 2004-06-05 삼성전자주식회사 전류감지 회로용 능동 부하 회로를 구비하는 반도체메모리장치
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US7016211B2 (en) 2003-08-18 2006-03-21 Integrated Device Technology, Inc. DRAM-based CAM cell with shared bitlines
US6831866B1 (en) 2003-08-26 2004-12-14 International Business Machines Corporation Method and apparatus for read bitline clamping for gain cell DRAM devices
DE10344604B4 (de) 2003-09-25 2011-08-11 Infineon Technologies AG, 81669 Speichereinheit mit Sammelelektroden
JP2005166087A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体集積回路装置
US7123500B2 (en) 2003-12-30 2006-10-17 Intel Corporation 1P1N 2T gain cell
JP4418254B2 (ja) 2004-02-24 2010-02-17 株式会社ルネサステクノロジ 半導体集積回路
JP2006031795A (ja) * 2004-07-14 2006-02-02 Renesas Technology Corp 不揮発性半導体記憶装置
JP2006134536A (ja) * 2004-11-09 2006-05-25 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置およびその読み出し方法
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006344258A (ja) * 2005-06-07 2006-12-21 Toshiba Corp 磁気ランダムアクセスメモリ
US7459743B2 (en) 2005-08-24 2008-12-02 International Business Machines Corporation Dual port gain cell with side and top gated read transistor
US8085615B2 (en) * 2006-12-29 2011-12-27 Spansion Llc Multi-state resistance changing memory with a word line driver for applying a same program voltage to the word line
JP5412640B2 (ja) * 2008-11-13 2014-02-12 ルネサスエレクトロニクス株式会社 磁気メモリ装置
US8406072B2 (en) * 2010-08-23 2013-03-26 Qualcomm Incorporated System and method of reference cell testing
KR101783873B1 (ko) 2010-10-12 2017-10-11 삼성전자주식회사 데이터 감지를 위한 반도체 메모리 장치
US9443844B2 (en) 2011-05-10 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Gain cell semiconductor memory device and driving method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050254294A1 (en) * 2004-05-11 2005-11-17 Yoshihisa Iwata Magnetic random access memory

Also Published As

Publication number Publication date
CN104715781A (zh) 2015-06-17
CN104715781B (zh) 2018-12-21
US20160232963A1 (en) 2016-08-11
US9343138B2 (en) 2016-05-17
US20150170730A1 (en) 2015-06-18
JP2015118726A (ja) 2015-06-25
US9672895B2 (en) 2017-06-06
TWI645412B (zh) 2018-12-21
TW201532067A (zh) 2015-08-16
KR20150071732A (ko) 2015-06-29

Similar Documents

Publication Publication Date Title
KR102168652B1 (ko) 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
US11438016B2 (en) Error detection code generation circuits of semiconductor devices, memory controllers including the same and semiconductor memory devices including the same
KR102109416B1 (ko) 서브 워드라인 드라이버를 갖는 반도체 메모리 장치 및 그것의 구동방법
US9595315B2 (en) Semiconductor memory device compensating difference of bitline interconnection resistance
US9165679B2 (en) Post package repairing method, method of preventing multiple activation of spare word lines, and semiconductor memory device including fuse programming circuit
US9099196B2 (en) Semiconductor memory device and method of operating the same
KR20140113100A (ko) 레퍼런스 셀을 포함하는 불휘발성 메모리 장치 및 그것의 데이터 관리 방법 및
KR102618529B1 (ko) 디스터번스를 방지하는 반도체 메모리 장치
US20220359007A1 (en) Memory device
KR20200020316A (ko) 반도체 메모리 장치, 이를 포함하는 반도체 시스템 및 전자 장치
US20230178132A1 (en) Semiconductor device
KR20210000057A (ko) 비휘발성 메모리 장치 및 이를 이용하는 메모리 시스템
KR102097146B1 (ko) 반도체 메모리 장치 및 그것의 구동방법
WO2021124638A1 (ja) 記憶装置
US11100984B2 (en) Non volatile cross point memory having word line pass transistor with multiple active states

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right