JPH08147968A - ダイナミックメモリ - Google Patents

Abstract

(57)【要約】 【目的】 読出動作の速度を高速化すること、読出動作
を安定化することおよびチップ面積の増加を抑制するこ
とである。 【構成】 ダミーメモリセル７０には、複数のメモリセ
ル１０，１０，…に書込まれる第１または第２のレベル
の間の第３のレベルであるダミーの情報が、電源ノード
Ｎ１からトランジスタ１６１および１６２を介して書込
まれる。これにより、読出時に、読出ビット線ＲＢＬｊ
の電位と、ダミー読出ビット線ＤＵＭの電位との間に電
位差を生じさせる。そして、電位比較回路５において、
ダミー読出ビット線ＤＵＭの電位と、読出ビット線ＲＢ
Ｌｊの電位との比較結果に基づいて、メモリセル１０か
ら読出された情報のレベルを示す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ダイナミックメモリ
に関し、特に、３トランジスタ１容量型のダイナミック
メモリに関する。

【０００２】

【従来の技術】ダイナミックメモリにおいては、メモリ
セルが、３つのトランジスタおよび１つのキャパシタを
有する３トランジスタ１容量型であるものが含まれる。
このような３トランジスタ１容量型のメモリセルを有す
るダイナミックメモリは、たとえば、ＦＩＦＯ（Ｆｉｒ
ｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリとして用いら
れる場合がある。

【０００３】図２２は、従来のＦＩＦＯメモリの構成を
示すブロック図である。図２２を参照して、このＦＩＦ
Ｏメモリは、メモリセルアレイ１、書込用行ポインタ
２、読出用行ポインタ３、入力回路４および出力回路６
を含む。メモリセルアレイ１は、複数行および複数列に
配列された複数のメモリセル１０，１０，…を含む。こ
れらのメモリセル１０，１０，…の各々は、３トランジ
スタ１容量型のものである。

【０００４】メモリセルアレイ１の各行に対応して、書
込ワード線ＷＷＬｉ（０≦ｉ≦１０）および読出ワード
線ＲＷＬ（０≦ｉ≦１０）が設けられる。メモリセルア
レイ１の各列に対応して、書込ビット線ＷＢＬｉ（（０
≦ｊ≦１１）および読出ビット線ＲＢＬｊ（（０≦ｊ≦
１１）が設けられる。

【０００５】書込用行ポインタ２および入力回路４は、
データを書込むべきメモリセルを選択する。その場合の
メモリセルの選択は、書込用ポインタ２が活性化する書
込ワード線ＷＷＬｉを選択し、入力回路４がデータを伝
達する書込ビット線ＷＢＬｊを選択することにより行な
われる。

【０００６】読出用行ポインタ３および出力回路６は、
データを読出すべきメモリセルを選択する。その場合の
メモリセルの選択は、読出用行ポインタ３が活性化する
読出ワード線ＲＷＬｉを選択し、出力回路６がデータを
伝達する読出ビット線ＲＢＬｊを選択することにより行
なわれる。

【０００７】このような構成のＦＩＦＯメモリにおいて
は、書込まれたデータが、書込まれた順に読出される。

【０００８】次に、図２２のＦＩＦＯメモリにおけるメ
モリセルアレイ１の構成を詳細に説明する。図２３は、
図２２のＦＩＦＯメモリにおけるメモリセルアレイの詳
細な構成を示す回路図である。

【０００９】図２３を参照して、複数の書込ワード線Ｗ
ＷＬｉおよび複数の読出ワード線ＷＲＷＬｉと、複数の
下記ビット線ＷＢＬｊおよび複数の読出ビット線ＲＢＬ
ｊは、交差して配置される。

【００１０】電源ノードＮ１は、電源電位Ｖｄｄを受け
る。複数の読出ビット線ＲＢＬｊは、それぞれ一端がプ
リチャージ用のトランジスタ１５，１５，…を介して電
源ノードＮ１に接続される。これらの読出ビット線ＲＢ
Ｌｊは、それぞれ他端がインバータ６０，６０，…の入
力端子に接続される。

【００１１】これらのワード線およびビット線の複数の
交点にメモリセル１０，１０，…がそれぞれ配置され
る。メモリセル１０，１０，…の各々は、３つのＮチャ
ネルＭＯＳ型のトランジスタ１１，１２および１３と、
１つのキャパシタ１４とを含む。

【００１２】１つのメモリセル１０に注目すると、その
構成は次のようになっている。トランジスタ１２は、ソ
ース電極が接地ノードＮ２に接続される。トランジスタ
１２のゲート電極と、対応する列の書込ビット線ＷＢＬ
ｊとの間にトランジスタ１１が接続される。トランジス
タ１１のゲート電極は、対応する行の書込ワード線ＷＷ
Ｌｉに接続される。このトランジスタ１２のゲート電極
と、トランジスタ１１との間のノードが、記憶ノードＮ
３である。

【００１３】トランジスタ１２のドレイン電極と、対応
する列の読出ビット線ＲＢＬｊとの間にトランジスタ１
３が接続される。トランジスタ１３のゲート電極は、対
応する行の読出ワード線ＲＷＬｉに接続される。接地ノ
ードＮ２と、記憶ノードＮ３との間にキャパシタ１４が
接続される。

【００１４】次に、図２３に示されたメモリセルアレイ
を参照しつつＦＩＦＯメモリの書込動作および読出動作
を説明する。

【００１５】まず、書込動作を説明する。書込の場合
は、データを書込む行の書込ワード線の電位を“１”の
レベルにする。それに応答して、その行のメモリセル１
０におけるトランジスタ１１がオンする。これにより、
書込ビット線ＷＢＬｊに伝達された“１”または“０”
のレベルのデータがトランジスタ１１を介してキャパシ
タ１４に伝達される。この場合、記憶ノードＮ３が
“１”または“０”のレベルになる。

【００１６】次に、読出動作を説明する。読出の前にお
いては、まずトランジスタ１５，１５，…を制御信号Ｓ
に応答してオンさせる。これにより、読出ビット線ＲＷ
Ｌｊが“１”のレベルにプリチャージされる。そのプリ
チャージの後に、トランジスタ１５，１５，…をオフさ
せる。

【００１７】そして、データを読出す行の読出ワード線
ＲＷＬｉを“１”のレベルにする。それに応答してトラ
ンジスタ１３がオンする。

【００１８】その状態において、キャパシタ１４に
“１”のレベルのデータが記憶されている場合には、ト
ランジスタ１２がオン状態である。このため、読出ビッ
ト線ＲＢＬｊがトランジスタ１３および１２を介して接
地ノードＮ２に接続される。これにより、読出ビット線
ＲＢＬｊの電位が、接地電位Ｖｓｓまで下げられる。そ
の結果、読出ビット線ＲＢＬｊの電位が“０”のレベル
になる。

【００１９】一方、トランジスタ１３がオンした状態に
おいて、キャパシタ１４に“０”のレベルのデータが記
憶されている場合には、トランジスタ１２がオフ状態で
ある。このため、読出ビット線ＲＢＬｊが接地ノードＮ
２と接続されない。その結果、読出ビット線ＲＢＬｊの
電位は、“１”のレベルに保持される。

【００２０】このように各読出ビット線ＲＢＬｊに伝達
された電位のレベルは、各インバータ６０で反転されて
出力される。したがって、各インバータ６０から出力さ
れる信号の論理レベルは、各キャパシタ１４に記憶され
ているデータの論理レベルと同じである。

【００２１】

【発明が解決しようとする課題】しかし、このような従
来のＦＩＦＯメモリには、動作上の問題がある。その問
題は、主に、次に示される第１〜第５の欠点から生じる
ものである。

【００２２】図２４は、従来のＦＩＦＯメモリの動作上
の問題を説明するためのメモリセルの回路図である。こ
の図２４において、図２３と共通する部分には同一の参
照符号を付し、その説明を省略する。

【００２３】図２４を参照して、記憶ノードＮ３と、各
信号線との間に結合容量が存在する。その結合容量の代
表例としては、記憶ノードＮ３と、読出ビット線ＲＢＬ
ｊとの間の結合容量１７がある。また、トランジスタ１
２のドレイン電極と、ゲート電極との間に寄生容量１３
が存在する。ＦＩＦＯメモリは、その動作上の欠点とし
て、このような容量が存在することに起因する欠点を含
む。

【００２４】第１〜第５の欠点をそれぞれ詳細に説明す
る。第１の欠点は、トランジスタ１１がＮチャネルＭＯ
Ｓ型であるため、“１”のレベルをキャパシタ１４に書
込む場合に、その際の書込ビット線ＷＢＬｊの電位Ｖｄ
ｄからトランジスタ１１のしきい値電圧Ｖｔｈだけ低い
値の電位がキャパシタ１４に伝達されることである。そ
の結果、書込ビット線ＷＢＬｊの電位が電源電位Ｖｄｄ
の場合でも、記憶ノードＮ３の電位がＶｄｄ−Ｖｔｈと
なる。

【００２５】第２の欠点は、トランジスタ１１におい
て、ソース電極がバックゲート電極よりも高い電位とな
るので、基板効果が作用することである。その結果、書
込ビット線ＷＢＬｊからトランジスタ１１を介してキャ
パシタ１４に伝達される電位は、前述の第１の欠点よる
電位低下に加えて、さらに低くなる。具体的には、たと
えば、電源電位Ｖｄｄが３Ｖの場合、記憶ノードＮ３の
電位が１．５Ｖ程度となる。

【００２６】第３の欠点は、図２４に示される、記憶ノ
ードＮ３と、各信号線との間の結合容量１７等の結合容
量を介した信号干渉によって、記憶ノードＮ３の電位が
上昇または下降する（たとえば０．１Ｖ程度）ことであ
る。

【００２７】第４の欠点は、図２４に示される寄生容量
１８を介した信号干渉によって記憶ノードＮ３の電位が
上昇または下降（たとえば０．１Ｖ程度）するというこ
とである。

【００２８】第５の欠点は、キャパシタ１４に蓄積され
ている電荷がリークし、“１”のレベルの記憶ノードＮ
３の電位が低下することである。

【００２９】従来のＦＩＦＯメモリにおいては、このよ
うな第１〜第５の欠点に起因して、次のような解決すべ
き問題が生じる。

【００３０】すなわち、メモリセル１０に“１”のレベ
ルのデータを記憶した場合には、前述の第１〜第５の欠
点に基づく記憶電位（記憶ノードＮ３の電位）の低下が
生じる。このため、読出時にトランジスタ１２を流れる
電流値が減少する。その結果、読出速度が低下するとい
う問題が生じる。

【００３１】一方、メモリセル１０に“０”のレベルの
データを記憶した場合には、前述の第３および第４の欠
点に基づく記憶電位の上昇が生じる。このため、読出時
においてトランジスタ１２に微小な電流が流れる。その
結果、読出ビット線ＲＢＬｊが“１”を保持することが
できず、誤動作が起きるという問題が生じる。

【００３２】これらの２つの問題は、キャパシタ１４の
容量値を大きくすることおよびトランジスタ１２のサイ
ズ（駆動能力）を大きくすることによって抑制すること
が可能であると考えられる。しかし、そのようにする場
合は、メモリのチップ面積が大きくなるという問題があ
る。したがって、そのような解決案は妥当なものではな
い。

【００３３】また、このようなＦＩＦＯメモリは、ロジ
ック回路と同一のチップ上に集積して使用する、いわゆ
る専用メモリとして使用されることが多い。その場合、
必要となるワード数およびビット数はアプリケーション
によって様々である。

【００３４】そのため、図２３に示されるような従来の
構成によって、前述のように容量値およびトランジスタ
のサイズを変更したメモリを提供しようとする場合に
は、アプリケーションに応じて、容量値およびトランジ
スタのサイズを変更しなければならない。このため、そ
のような場合には、メモリの開発についての負荷が大き
いという問題もある。

【００３５】この発明は以上のような問題を解決するた
めになされたものである。この発明の目的は、チップ面
積の増加を抑制しつつ読出速度を高速化することが可能
なダイナミックメモリを提供することである。

【００３６】この発明の他の目的は、チップ面積の増加
を抑制しつつ読出動作を安定化することが可能なダイナ
ミックメモリを提供することである。

【００３７】この発明のその他の目的は、チップ面積の
増加を抑制しつつ読出速度を高速化し、かつ、読出動作
を安定化することが可能なダイナミックメモリを提供す
ることである。

【００３８】この発明のその他の目的は、仕様に応じ
て、消費電力を最適化することが可能なダイナミックメ
モリを提供することである。

【００３９】

【課題を解決するための手段】請求項１に記載の本発明
は、ダイナミックメモリであって、複数のメモリセル、
少なくとも１つのダミーメモリセル、少なくとも１つの
書込ビット線、少なくとも１つのダミー情報供給手段、
少なくとも１つの読出ビット線および少なくとも１つの
比較手段を備える。

【００４０】複数のメモリセルは、少なくとも１列に配
列され、情報が書込まれる。少なくとも１つのダミーメ
モリセルは、ダミーの情報が書込まれる。

【００４１】少なくとも１つの書込ビット線は、複数の
メモリセルに選択的に書込むための第１または第２のレ
ベルの情報を供給する。少なくとも１つのダミー情報供
給手段は、第１および第２のレベルの間の第３のレベル
であり、ダミーメモリセルに書込むためのダミーの情報
を固定的に供給する。

【００４２】少なくとも１つの読出ビット線は、複数の
メモリセルから選択的に読出された情報に応じた電位が
伝達される。ダミー読出ビット線は、ダミーメモリセル
から読出された情報に応じた電位が伝達される。

【００４３】複数のメモリセルおよびダミーメモリセル
の各セルは、キャパシタおよび第１〜第３のトランジス
タを含む。

【００４４】キャパシタは、情報を蓄積するためのもの
である。第１のトランジスタは、書込時に、対応する書
込ビット線またはダミー情報供給手段から供給される情
報をキャパシタに伝達する。第２のトランジスタは、キ
ャパシタに蓄積された情報のレベルに応じた電位を供給
する。第３のトランジスタは、読出時に、第２のトラン
ジスタから供給される電位を対応する読出ビット線また
はダミー読出ビット線に伝達する。

【００４５】少なくとも１つの比較手段は、読出ビット
線の電位と、ダミー読出ビット線の電位とを比較し、そ
の比較結果に基づいて、複数のメモリセルから選択的に
読出された情報のレベルを示す信号を出力する。

【００４６】請求項２に記載の本発明は、ダイナミック
メモリであって、複数のメモリセル、少なくとも１つの
ダミーメモリセル、少なくとも１つの書込ビット線、少
なくとも１つのダミー情報供給手段、少なくとも１つの
読出ビット線、ダミー読出ビット線、容量手段および比
較手段を備える。

【００４７】複数のメモリセルは、少なくとも１列に配
列され、情報が書込まれる。少なくとも１つのダミーメ
モリセルは、ダミーの情報が書込まれる。

【００４８】少なくとも１つの書込ビット線は、複数の
メモリセルに選択的に書込むための第１または第２のレ
ベルの情報を供給する。少なくとも１つのダミー情報供
給手段は、ダミーメモリセルに書込むためのダミーの情
報を固定的に供給する。

【００４９】少なくとも１つの読出ビット線は、複数の
メモリセルから選択的に読出された情報に応じた電位が
伝達される。ダミー読出ビット線は、ダミーメモリセル
から読出された情報に応じた電位が伝達される。容量手
段は、ダミー読出ビット線に接続され、読出時に、その
ダミー読出ビット線の電位を、読出ビット線に伝達され
る第１または第２のレベルの情報に応じた２つのレベル
の電位の間のレベルにする。

【００５０】複数のメモリセルおよびダミーメモリセル
の各セルは、キャパシタと、第１〜第３のトランジスタ
とを含む。

【００５１】キャパシタは、情報を蓄積するためのもの
である。第１のトランジスタは、書込時に、対応する書
込ビット線またはダミー情報供給手段から供給される情
報をキャパシタに伝達する。第２のトランジスタは、キ
ャパシタに蓄積された情報のレベルに応じた電位を供給
する。第３のトランジスタは、読出時に、第２のトラン
ジスタから供給される電位を対応する読出ビット線また
はダミー読出ビット線に伝達する。

【００５２】少なくとも１つの比較手段は、読出ビット
線の電位と、ダミー読出ビット線の電位とを比較し、そ
の比較結果に基づいて、複数のメモリセルから選択的に
読出された情報のレベルを示す信号を出力する。

【００５３】請求項３に記載の本発明は、請求項２に記
載の発明において、容量手段が、ダミーメモリセルに１
対１の対応でダミーメモリセルと同じ数設けられる。

【００５４】請求項４に記載の本発明は、請求項１また
は２に記載の発明において、少なくとも１つの第１の電
位固定手段、少なくとも１つの制御信号発生手段、第２
の電位固定手段をさらに備える。

【００５５】少なくとも１つの第１の電位固定手段は、
ダミー読出ビット線の電位が、読出ビット線の最低電位
よりも高い電位である第１の所定電位よりも低い場合
に、そのダミー読出ビット線の電位を第１の電位に固定
する。

【００５６】少なくとも１つの制御信号発生手段は、比
較手段の出力信号と、読出ビット線の電位を固定するタ
イミングを規定する所定のクロック信号とを受け、その
クロック信号に応答して、比較手段の出力信号を、読出
ビット線の電位を固定するための制御信号として発生す
る。

【００５７】少なくとも１つの第２の電位固定手段は、
制御信号発生手段の制御信号が、読出ビット線の電位が
ダミー読出ビット線の電位よりも高いことを示している
場合に、その制御信号に応答して、読出ビット線の電位
を第１の所定電位よりも高い第２の所定電位に固定す
る。

【００５８】請求項５に記載の本発明は、請求項１また
は２に記載の発明において、少なくとも１つの第１の電
位固定手段、少なくとも１つの制御信号発生手段および
第２の電位固定手段をさらに備える。

【００５９】少なくとも１つの第１の電位固定手段は、
ダミー読出ビット線の電位が、読出ビット線の最低電位
よりも高い電位である第１の所定電位よりも低い場合
に、そのダミー読出ビット線の電位を第１の所定電位に
固定する。

【００６０】少なくとも１つの制御信号発生手段は、読
出ビット線の電位およびダミー読出ビット線の電位を比
較し、その比較結果に応じて読出ビット線の電位を固定
するための制御信号を発生する。

【００６１】その制御信号発生手段は、ダイオード手段
および比較出力手段を含む。ダイオード手段は、第１の
所定レベルよりも低い電位を供給する。比較出力手段
は、ダイオード手段を介した読出ビット線の電位である
第１の電位と、ダミー読出ビット線の電位である第２の
電位とを比較し、その第１の電位が第２の電位よりも高
い場合に第２の所定レベルになる信号を制御信号として
出力する。

【００６２】少なくとも１つの第２の電位固定手段は、
制御信号発生手段の制御信号が第２の所定レベルである
場合に、読出ビット線の電位を第１の所定電位よりも高
い第２の所定電位に固定する。

【００６３】請求項６に記載の本発明は、ダイナミック
メモリであって、複数のメモリセル、複数のダミーメモ
リセル、複数の書込ビット線、ダミー情報供給手段、複
数の読出ビット線、複数のダミー読出ビット線および比
較手段を備える。

【００６４】複数のメモリセルは、複数列に配列され、
情報が書込まれる。複数のダミーメモリセルは、複数列
の複数のメモリセルのうちの所定の複数列ごとに少なく
とも１列が対応する態様で複数列設けられ、ダミーの情
報が書込まれる。

【００６５】複数の書込ビット線は、複数のメモリセル
の列のそれぞれに対応して設けられ、各々が、対応する
列のメモリセルに書込むための第１または第２のレベル
の情報を供給する。ダミー情報供給手段は、複数のダミ
ーメモリセルのそれぞれに書込むためのダミーの情報を
固定的に供給する。

【００６６】複数の読出ビット線は、複数のメモリセル
の列のそれぞれに対応して設けられ、各々に、対応する
列のメモリセルから読出された情報に応じた電位が伝達
される。複数のダミー読出ビット線は、複数のダミーメ
モリセルの列のそれぞれに対応して設けられ、各々に、
対応する列のダミーメモリセルから読出された情報に応
じた電位が伝達される。

【００６７】複数のメモリセルおよび複数のダミーメモ
リセルの各セルは、キャパシタと、第１〜第３のトラン
ジスタとを含む。キャパシタは、情報を蓄積するための
のもである。第１のトランジスタは、書込時に、対応す
る書込ビット線またはダミー情報供給手段から供給され
る情報をキャパシタに伝達する。第２のトランジスタ
は、キャパシタに蓄積された情報のレベルに応じた電位
を供給する。第３のトランジスタは、読出時に、第２の
トランジスタから供給される電位を対応する読出ビット
線またはダミー読出ビット線に伝達する。

【００６８】複数の比較手段は、複数のメモリセルの列
のそれぞれに対応して設けられ、各々が、対応する読出
ビット線の電位を受ける第１の入力ノードと、その読出
ビット線に対応するダミー読出ビット線の電位を受ける
第２の入力ノードとを有し、それらの入力ノードが受け
る電位を比較し、その比較結果に基づいて、対応する列
のメモリセルから読出された情報のレベルを示す信号を
出力する。

【００６９】そして、読出時に、１つのダミー読出ビッ
ト線の電位を、１つの読出ビット線に第１または第２の
レベルの情報に応じて伝達される２つのレベルの電位の
間の電位にするために、１つのダミー読出ビット線に関
連する複数の比較手段の第２の入力ノードの入力容量値
の総計が、１つの読出ビット線に関連する１つの比較手
段の第１の入力ノードの入力容量値よりも大きくされて
いる。

【００７０】請求項７に記載の本発明は、請求項６に記
載の発明において、複数の第１の電位固定手段、複数の
制御信号発生手段および複数の第２の電位固定手段をさ
らに備える。

【００７１】複数の第１の電位固定手段は、複数のダミ
ー読出ビット線のそれぞれに対応して設けられ、各々
が、対応するダミー読出ビット線の電位が、１つの読出
ビット線の最低電位よりも高い電位である第１の所定電
位よりも低い場合に、そのダミー読出ビット線の電位を
第１の所定電位に固定する。

【００７２】複数の制御信号発生手段は、複数の比較手
段のそれぞれに対応して設けられ、各々が、対応する比
較手段の出力信号と、読出ビット線の電位を固定するタ
イミングを規定する所定のクロック信号とを受け、その
クロック信号に応答して、対応する比較手段の出力信号
を、対応する読出ビット線の電位を固定するための制御
信号として発生する。

【００７３】複数の第２の電位固定手段は、複数の制御
信号発生手段のそれぞれに対応して設けられ、各々が、
対応する制御信号発生手段の制御信号が、対応する読出
ビット線の電位が、対応するダミー読出ビット線の電位
よりも高いことを示している場合に、その制御信号発生
手段の制御信号に応答して、対応する読出ビット線の電
位を第１の所定電位よりも高い第２の所定電位に固定す
る。

【００７４】請求項８に記載の本発明は、請求項６に記
載の発明において、複数の第１の電位固定手段、複数の
制御信号発生手段および複数の第２の電位固定手段をさ
らに備える。

【００７５】複数の第１の電位固定手段は、複数のダミ
ー読出ビット線のそれぞれに対応して設けられ、各々
が、対応するダミー読出ビット線の電位が、対応する読
出ビット線の最低電位よりも高い電位である第１の所定
電位よりも低い場合に、そのダミー読出ビット線の電位
を第１の所定電位に固定する。

【００７６】複数の制御信号発生手段は、電位が比較さ
れる読出ビット線およびダミー読出ビット線の複数の組
のそれぞれに対応して設けられ、対応する読出ビット線
の電位および対応するダミー読出ビット線の電位を比較
し、その比較結果に応じて、対応する読出ビット線の電
位を固定するための制御信号を発生する。その複数の制
御信号発生手段の各々は、ダイオード手段および比較出
力手段を含む。ダイオード手段は、対応する読出ビット
線に接続され、その読出ビット線の電位よりも第１の所
定レベル低い電位を供給する。

【００７７】比較出力手段は、ダイオード手段を介した
読出ビット線の電位である第１の電位と、ダミー読出ビ
ット線の電位である第２の電位とを比較し、第１の電位
が第２の電位よりも高い場合に第２の所定レベルになる
電位を制御信号として出力する。

【００７８】複数の第２の電位固定手段は、複数の読出
ビット線のそれぞれに対応して設けられ、各々が、対応
する制御信号発生手段の制御信号が第２の所定レベルで
ある場合に、対応する読出ビット線の電位を第１の所定
電位よりも高い第２の所定電位に固定する。

【００７９】請求項９に記載の本発明は、ダイナミック
メモリであって、複数のメモリセル、少なくとも１つの
ダミーメモリセル、少なくとも１つの書込ビット線、少
なくとも１つのダミー情報供給手段、少なくとも１つの
読出ビット線、ダミー読出ビット線、電源ノード、第１
の負荷抵抗手段、第２の負荷抵抗手段および比較手段を
備える。

【００８０】複数のメモリセルは、少なくとも１列に配
列され、情報が書込まれる。少なくとも１つのダミーメ
モリセルは、ダミーの情報が書込まれる。

【００８１】少なくとも１つの書込ビット線は、複数の
メモリセルに選択的に書込むための第１または第２のレ
ベルの情報を供給する。少なくとも１つのダミー情報供
給手段は、ダミーメモリセルに書込むためのダミーの情
報を固定的に供給する。

【００８２】少なくとも１つの読出ビット線は、複数の
メモリセルから選択的に読出された情報に応じた電位が
伝達される。ダミー読出ビット線は、ダミーメモリセル
から読出された情報に応じた電位が伝達される。

【００８３】複数のメモリセルおよびダミーメモリセル
の各セルは、キャパシタと、第１〜第３のトランジスタ
とを含む。キャパシタは、情報を蓄積するためのもので
ある。第１のトランジスタは、書込時に、対応する書込
ビット線またはダミー情報供給手段から供給される情報
をキャパシタに伝達する。第２のトランジスタは、キャ
パシタに蓄積された情報のレベルに応じた電位を供給す
る。第３のトランジスタは、読出時に、第２のトランジ
スタから供給される電位を対応する読出ビット線または
ダミー読出ビット線に伝達する。

【００８４】電源ノードは、電源電位を受ける。第１の
負荷抵抗手段は、電源ノードと、読出ビット線との間に
接続され、第１の抵抗値を有する。第２の負荷抵抗手段
は、電源ノードと、ダミー読出ビット線との間に接続さ
れ、第１の抵抗値よりも小さい第２の抵抗値を有する。

【００８５】比較手段は、読出ビット線の電位と、ダミ
ー読出ビット線の電位とを比較し、その比較結果に基づ
いて、複数のメモリセルから選択的に読出された情報の
レベルを示す信号を出力する。

【００８６】請求項１０に記載の本発明は、請求項９に
記載の発明において、電源ノードと、読出ビット線との
間に、第１の負荷抵抗手段と並列に接続され、所定のタ
イミングで読出ビット線の電位のプルアップを行なうプ
ルアップ手段をさらに備える。

【００８７】請求項１１に記載の本発明は、ダイナミッ
クメモリであって、複数のメモリセル、少なくとも１つ
の書込ビット線、少なくとも１つの読出ビット線、少な
くとも１つのダミー読出ビット線および少なくとも１つ
の比較手段を備える。

【００８８】複数のメモリセルは、少なくとも１列に配
列され、情報が書込まれる。少なくとも１つの書込ビッ
ト線は、複数のメモリセルに書込むための第１または第
２のレベルの情報を供給する。

【００８９】少なくとも１つの読出ビット線は、複数の
メモリセルから読出された情報に応じた電位が伝達され
る。少なくとも１つのダミー読出ビット線は、読出ビッ
ト線に伝達される第１または第２のレベルの情報に応じ
た２つのレベルの電位の間のレベルに、その電位が設定
される。

【００９０】複数のメモリセルの各セルは、キャパシタ
および第１〜第３のトランジスタを含む。

【００９１】キャパシタは、情報を蓄積するためのもの
である。第１のトランジスタは、書込時に、対応する書
込ビット線から供給される情報をキャパシタに伝達す
る。第２のトランジスタは、キャパシタに蓄積された情
報のレベルに応じた電位を供給する。第３のトランジス
タは、読出時に第２のトランジスタから供給される電位
を対応する読出ビット線に伝達する。

【００９２】少なくとも１つの比較手段は、読出ビット
線の電位と、ダミー読出ビット線の電位とを比較し、そ
の比較結果に基づいて、複数のメモリセルから読出され
た情報のレベルを示す信号を出力する。

【００９３】請求項１２に記載の本発明は、請求項１１
に記載の発明において、入力手段および第１の電圧発生
手段を備える。

【００９４】入力手段は、外部から電圧信号を受ける。
第１の電圧発生手段は、比較手段を制御するための第１
の電圧を、外部からの電圧信号に応じて発生する。

【００９５】比較手段は、第１の電圧発生手段からの第
１の電圧の大きさに応じて、比較手段の消費電流を決定
する。

【００９６】請求項１３に記載の本発明では、請求項１
２に記載の発明において、入力手段は、１つの入力端子
である。外部からの電圧信号は、アナログ信号である。

【００９７】請求項１４に記載の本発明では、請求項１
３に記載の発明において、第１の電圧発生手段は、アナ
ログ信号に応じて、比較手段に印加する第１の電圧の大
きさを決定するトランジスタを含む。第１の電圧の大き
さを決定するトランジスタは、その制御電極にアナログ
信号を受ける。

【００９８】請求項１５に記載の本発明では、請求項１
２に記載の発明において、入力手段は、複数の入力端子
を含む。外部からの電圧信号は、デジタルコードであ
る。

【００９９】請求項１６に記載の本発明では、請求項１
５に記載の発明において、第１の電圧発生手段は、デジ
タルコードに応じた第２の電圧を発生する第２の電圧発
生手段を含む。第２の電圧発生手段は、デジタルコード
に応じた第２の電圧の大きさにより第１の電圧の大きさ
を制御する。

【０１００】請求項１７に記載の本発明では、請求項１
６に記載の発明において、第１の電圧発生手段は、第３
の電圧発生手段および第１の電圧の大きさを決定するト
ランジスタを含む。第３の電圧発生手段は、一定であ
る、第３の電圧を発生する。第１の電圧の大きさを決定
するトランジスタは、第２の電圧および第３の電圧を、
その制御電極に受け、第２の電圧および第３の電圧の大
きさに応じて、比較手段に印加する第１の電圧の大きさ
を決定する。

【０１０１】複数の入力端子は、２つ設けられている。
デジタルコードは、２ビットである。

【０１０２】第２の電圧発生手段は、第４の電圧発生手
段および第５の電圧発生手段を含む。第４の電圧発生手
段は、デジタルコードの一方のビットの情報に応じて、
第４の電圧を発生する。第５の電圧発生手段は、デジタ
ルコードの他方のビットの情報に応じて、第５の電圧を
発生する。

【０１０３】第４の電圧発生手段と第５の電圧発生手段
とは、出力ノードを共通にし、共通の出力ノードの電位
を第２の電圧としている。

【０１０４】請求項１８に記載の本発明は、請求項１、
２、６、９または１１に記載の発明において、複数のメ
モリセルに書込まれた情報が、書込まれた順に読出され
る。

【０１０５】請求項１９に記載の本発明は、請求項１、
２、６、９または１１に記載の発明において、複数のメ
モリセルに書込まれた情報が、ランダムに読出される。

【０１０６】請求項２０に記載の本発明は、ダイナミッ
クメモリであって、参照電位発生手段、電位取出手段、
複数のメモリセル、複数のダミーメモリセル、少なくと
も１つの読出ビット線、複数のダミー読出ビット線、比
較手段および変換手段を備える。

【０１０７】参照電位発生手段は、４種類以上のレベル
の複数の第１の参照電位と、第１の参照電位における近
接するレベルのそれぞれの中間レベルの複数の第２の参
照電位とを発生する。電位取出手段は、参照電位発生手
段で発生された複数の第１の参照電位を選択的に取出
す。

【０１０８】複数のメモリセルは、少なくとも１列に配
列され、電位取出手段で取出された第１の参照電位の情
報が書込まれる。複数のダミーメモリセルは、少なくと
も第２の参照電位の数と同数設けられ、複数の第２の参
照電位の各々の情報がそれぞれに書込まれる。

【０１０９】第１の読出ビット線は、複数のメモリセル
から選択的に読出された情報に応じた電位が伝達され
る。複数のダミー読出ビット線は、複数のダミーメモリ
セルのそれぞれに対応して設けられ、各々に、対応する
ダミーメモリセルから読出された情報に応じた電位が伝
達される。

【０１１０】複数のメモリセルおよび複数のダミーメモ
リセルの各セルは、キャパシタと、第１〜第３のトラン
ジスタとを含む。キャパシタは、情報を蓄積するための
ものである。第１のトランジスタは、書込時に、対応す
る書込ビット線またはダミー情報供給手段から供給され
る情報をキャパシタに伝達する。第２のトランジスタ
は、キャパシタに蓄積された情報のレベルに応じた電位
を供給する。第３のトランジスタは、読出時に、第２の
トランジスタから供給される電位を対応する読出ビット
線またはダミー読出ビット線に伝達する。

【０１１１】比較手段は、読出ビット線の電位と、複数
のダミー読出ビット線の電位のそれぞれの電位とを比較
する。変換手段は、比較手段の比較結果を、複数のメモ
リセルから選択的に読出された情報のレベルを示す情報
に変換し、その信号を出力する。

【０１１２】請求項２１に記載の本発明は、請求項２０
に記載の発明において、複数のメモリセルに書込まれた
情報が、書込まれた順に読出される。

【０１１３】請求項２２に記載の本発明は、請求項２０
に記載の発明において、複数のメモリセルに書込まれた
情報が、ランダムに読出される。

【０１１４】

【作用】請求項１に記載の本発明によれば、複数のメモ
リセルには、書込ビット線から第１または第２のレベル
の情報が書込まれる。ダミーメモリセルには、ダミー情
報供給手段から第３のレベルのダミーの情報が固定的に
書込まれる。複数のメモリセルおよびダミーメモリセル
の各セルは、３つのトランジスタおよび１つのキャパシ
タを含み、そのキャパシタに情報が蓄積される。

【０１１５】複数のメモリセルから読出ビット線には、
第１または第２のレベルの情報に応じた電位が選択的に
伝達される。ダミーメモリセルからダミー読出ビット線
には、第３のレベルのダミーの情報に応じた電位が伝達
される。

【０１１６】ダミーメモリセルに書込まれる第３のレベ
ルは、メモリセルに書込まれる第１および第２のレベル
の間のレベルである。このため、ダミー読出ビット線に
伝達される電位は、読出ビット線に伝達され得る２つの
レベルの電位の間の電位となる。

【０１１７】比較手段によって、ダミー読出ビット線の
電位と、読出ビット線の電位とが比較される。比較手段
によって比較されるダミー読出ビット線の電位は、読出
ビット線の電位の振幅の中間のレベルである。このた
め、比較手段は、ダミー読出ビット線の電位を基準レベ
ルとして読出ビット線の電位の高低を判別することによ
り、メモリセルから読出された情報のレベルを示す信号
を出力し得る。

【０１１８】このように、ダミー読出ビット線の電位
と、読出ビット線の電位との比較結果に基づいて、メモ
リセルから読出された情報のレベルを示すことが可能で
あるため、読出速度が高速化されるとともに、読出動作
が安定化される。さらに、このように読出速度が高速化
されることにより、読出速度の高速化の実現のためにチ
ップ面積を大きくする必要がないため、チップ面積の増
加が抑制される。

【０１１９】請求項２に記載の本発明によれば、複数の
メモリセルには、書込ビット線を介して第１または第２
のレベルの情報が書込まれる。ダミーメモリセルには、
ダミー情報供給手段を介してダミーの情報が固定的に書
込まれる。複数のメモリセルおよびダミーメモリセルの
各セルは、３つのトランジスタおよび１つのキャパシタ
を含み、そのキャパシタに情報が蓄積される。

【０１２０】複数のメモリセルから読出ビット線には、
第１または第２のレベルの情報に応じた電位が選択的に
伝達される。ダミーメモリセルからダミー読出ビット線
には、ダミーの情報に応じた電位が選択的に伝達され
る。

【０１２１】ダミー読出ビット線には、容量手段が接続
されている。その容量手段によって、ダミー読出ビット
線の電位が、メモリセルに書込まれる第１および第２の
レベルの間のレベルにされる。このため、ダミー読出ビ
ット線の電位は、読出ビット線に伝達され得る２つのレ
ベルの電位の間の電位となる。

【０１２２】比較手段によって、ダミー読出ビット線の
電位と、読出ビット線の電位とが比較される。比較手段
によって比較されるダミー読出ビット線の電位は、読出
ビット線の電位の振幅の中間のレベルである。このた
め、比較手段は、ダミー読出ビット線の電位を基準レベ
ルとして読出ビット線の電位の高低を判別することによ
りメモリセルから読出された情報のレベルを示す信号を
出力し得る。

【０１２３】このように、ダミー読出ビット線の電位
と、読出ビット線の電位との比較結果に基づいて、メモ
リセルから読出された情報のレベルを示すことが可能で
あるため、読出速度が高速化されるとともに、読出動作
が安定化される。さらに、このように読出動作が高速化
されることにより、読出動作の高速化の実現のためにチ
ップ面積を大きくする必要がないため、チップ面積の増
加が抑制される。

【０１２４】請求項３に記載の本発明によれば、ダミー
メモリセルに１対１の対応で容量手段がメモリセルと同
じ数だけ設けられるため、その容量手段により、読出時
に、ダミー読出ビット線の電位が、読出ビット線に伝達
される２つのレベルの間のレベルにされる。したがっ
て、読出速度が高速化されるとともに、読出動作が安定
化される。さらに、読出速度が高速化されることによ
り、アクセスの高速化の実現のためにチップ面積を大き
くする必要がないため、チップ面積の増加が抑制され
る。

【０１２５】請求項４に記載の本発明によれば、読出時
に、ダミー読出ビット線の電位が、第１の所定電位より
も低くなると、ダミー読出ビット線の電位が第１の電位
固定手段によって第１の所定電位に固定される。したが
って、ダミー読出ビット線の電位は、読出ビット線の最
低電位よりも高い電位に固定される。

【０１２６】制御信号発生手段では、クロック信号で規
定されるタイミングで制御信号を発生する。その制御信
号は、比較手段の出力信号である。読出時において読出
ビット線の電位がダミー読出ビット線の電位よりも高い
場合は、その制御信号に応答して、第２の電位固定手段
によって読出ビット線の電位が第２の所定電位に固定さ
れる。第２の所定電位は第１の所定電位よりも高い。し
たがって、ダミー読出ビット線の電位は、読出ビット線
の固定電位よりも高い電位に固定される。

【０１２７】したがって、ダイナミックメモリが低速で
動作する場合でも、読出ビット線の電位と、ダミー読出
ビット線の電位との間には電位差が生じる。このため、
ダイナミックメモリが低速で動作する場合においても、
比較手段においてメモリセルから読出された情報を判別
することができる。その結果、読出動作が安定化する。

【０１２８】請求項５に記載の本発明によれば、読出時
に、ダミー読出ビット線の電位が、第１の所定電位より
も低くなると、ダミー読出ビット線の電位が第１の電位
固定手段によって第１の所定電位に固定される。したが
って、ダミー読出ビット線の電位は、読出ビット線の最
低電位よりも高い電位に固定される。

【０１２９】制御信号発生手段では、ダイオード手段に
よって第１の所定レベルだけ低くなった読出ビット線の
電位がダミー読出ビット線の電位よりも高い場合に、第
２の所定レベルになる制御信号を発生する。このため、
読出時に読出ビット線の電位が下がっていくと、その電
位を固定するために制御信号が第２の所定レベルにな
る。

【０１３０】その制御信号に応答して、第２の電位固定
手段によって読出ビット線の電位が第２の所定電位に固
定される。第２の所定電位は第１の所定電位よりも高
い。したがって、ダミー読出ビット線の電位は、読出ビ
ット線の電位がダミー読出ビット線の電位よりも高い読
出状態において、自動的にダミー読出ビット線の固定電
位よりも高い電位に固定される。

【０１３１】したがって、ダイナミックメモリが低速で
動作する場合でも、読出ビット線の電位と、ダミー読出
ビット線の電位との間には、電位差が生じる。このた
め、ダイナミックメモリが低速で動作する場合において
も、比較手段においてメモリセルから読出された情報を
判別することができる。その結果、読出動作が安定化す
る。

【０１３２】請求項６に記載の本発明によれば、ダミー
セルが、メモリセルの所定の複数列ごとに１列が対応す
るように複数列設けられる。複数のメモリセルには、書
込ビット線から第１または第２のレベルの情報が書込ま
れる。複数のダミーメモリセルには、ダミー情報供給手
段からダミーの情報が固定的に書込まれる。複数のメモ
リセルおよび複数のダミーメモリセルの各セルは、３つ
のトランジスタおよび１つのキャパシタを含み、そのキ
ャパシタに情報が蓄積される。

【０１３３】複数のメモリセルから対応する読出ビット
線には、第１または第２のレベルの情報に応じた電位が
選択的に伝達される。複数のダミーメモリセルから対応
するダミー読出ビット線には、ダミーの情報に応じた電
位が伝達される。

【０１３４】複数の比較手段によって、対応する読出ビ
ット線およびダミー読出ビット線の電位が比較される。
１つのダミー読出ビット線に関連する複数の比較手段の
それぞれの第２の入力ノードの容量値の総計が、１つの
読出ビット線に関連する１つの比較手段の第１の入力ノ
ードの入力容量値よりも大きくされている。

【０１３５】このため、対応する読出ビット線およびダ
ミー読出ビット線において、ダミー読出ビット線の方が
容量値が大きいので、比較手段によって比較されるダミ
ー読出ビット線の電位は、読出ビット線の電位の振幅の
中間のレベルになる。これにより、各比較手段は、ダミ
ー読出ビット線の電位を基準レベルとして読出ビット線
の電位の高低を判別することによりメモリセルから読出
された情報のレベルを示す信号を出力し得る。

【０１３６】このように、ダミー読出ビット線の電位
と、読出ビット線の電位との比較結果に基づいて、メモ
リセルから読出された情報のレベルを示すことが可能で
あるため、読出速度が高速化されるとともに、読出動作
が安定化される。さらに、このように読出速度が高速化
されることにより、読出速度の高速化の実現のためにチ
ップ面積を大きくする必要がないため、チップ面積の増
加が抑制される。

【０１３７】請求項７に記載の本発明によれば、読出時
に、各ダミー読出ビット線の電位は、第１の所定電位よ
りも低くなると、対応する第１の電位固定手段によって
第１の所定電位に固定される。したがって、各ダミー読
出ビット線の電位は、対応する読出ビット線の最低電位
よりも高い電位に固定される。

【０１３８】各制御信号発生手段では、クロック信号で
規定されるタイミングで制御信号を発生する。その制御
信号は、対応する比較手段の出力信号である。

【０１３９】その制御信号に応答して、対応する第２の
電位固定手段によって対応する読出ビット線の電位が、
第２の所定電位に固定される。第２の所定電位は第１の
所定電位よりも高い。したがって、各読出ビット線の電
位は、その読出ビット線の電位がダミー読出ビット線の
電位よりも高い読出状態において、所定のタイミングで
ダミー読出ビット線の固定電位よりも高い電位に固定さ
れる。

【０１４０】したがって、ダイナミックメモリが低速で
動作する場合でも、読出ビット線の電位と、ダミー読出
ビット線の電位との間には、電位差が生じる。このた
め、ダイナミックメモリが低速で動作する場合において
も、比較手段においてメモリセルから読出された情報を
判別することができる。その結果、読出動作が安定化す
る。

【０１４１】請求項８に記載の本発明によれば、読出時
に各ダミー読出ビット線の電位は、第１の所定電位より
も低くなると、対応する第１の電位固定手段によって第
１の電位に固定される。したがって、各ダミー読出ビッ
ト線の電位は、対応する読出ビット線の最低電位よりも
高い電位に固定される。

【０１４２】各制御信号発生手段では、ダイオード手段
によって第１の所定レベルだけ低くなった対応する読出
ビット線の電位が、対応するダミー読出ビット線の電位
よりも高い場合に第２の所定レベルになる制御信号を発
生する。このため、読出時に、対応する読出ビット線の
電位が下がっていくと、その電位を固定するために制御
信号が第２の所定レベルになる。各読出ビット線の電位
は、対応する制御信号に応答して対応する第２の電位固
定手段によって第２の所定電位に固定される。

【０１４３】第２の所定電位は第１の所定電位よりも高
い。したがって、各読出ビット線の電位は、その読出ビ
ット線の電位が、対応するダミー読出ビット線の電位よ
りも高い読出状態において、自動的に対応するダミー読
出ビット線の固定電位よりも高い電位に固定される。

【０１４４】したがって、ダイナミックメモリが低速で
動作する場合でも、読出ビット線の電位と、ダミー読出
ビット線の電位との間には、電位差が生じる。このた
め、ダイナミックメモリが低速で動作する場合において
も、各比較手段において、対応するメモリセルから読出
された情報を判別することができる。その結果、読出動
作が安定化する。

【０１４５】請求項９に記載の本発明によれば、複数の
メモリセルには、書込ビット線を介して第１または第２
のレベルの情報が書込まれる。ダミーメモリセルには、
ダミー情報供給手段を介してダミーの情報が固定的に書
込まれる。複数のメモリセルおよびダミーメモリセルの
各セルは、３つのトランジスタおよび１つのキャパシタ
を含み、そのキャパシタに情報が蓄積される。

【０１４６】複数のメモリセルから読出ビット線には、
第１または第２のレベルの情報に応じた電位が選択的に
伝達される。ダミーメモリセルからダミー読出ビット線
には、ダミーの情報に応じた電位が選択的に伝達され
る。

【０１４７】第１の負荷抵抗手段が、電源ノードと読出
ビット線との間に接続されている。このため、その第１
の負荷抵抗手段の働きによって、読出時に、読出ビット
線の電位が最終的に固定される。

【０１４８】第２の負荷抵抗手段が、電源ノードとダミ
ー読出ビット線との間に接続されている。そのため、そ
の第２の負荷抵抗手段の働きによって、読出時に、ダミ
ー読出ビット線の電位が最終的に固定される。

【０１４９】第２の負荷抵抗手段の抵抗値が第１の負荷
抵抗手段の抵抗値よりも小さい。このため、読出ビット
線およびダミー読出ビット線の電位をともに下げていく
読出の場合においては、読出ビット線の固定電位が、ダ
ミー読出ビット線の固定電位よりも低い電位に固定され
る。

【０１５０】また、そのように電位をともに下げていく
中途においても、抵抗値の大小関係によって、読出ビッ
ト線の電位が、ダミー読出ビット線の電位よりも低くな
る。このため、ダミー読出ビット線の電位は、読出ビッ
ト線に伝達され得る２つのレベルの電位の間のレベルの
電位となる。

【０１５１】比較手段によって、ダミー読出ビット線の
電位と、読出ビット線の電位とが比較される。比較手段
によって比較されるダミー読出ビット線の電位は、読出
ビット線の電位の振幅の中間のレベルである。このた
め、比較手段は、ダミー読出ビット線の電位を基準レベ
ルとして読出ビット線の電位の高低を判別することによ
り、メモリセルから読出された情報のレベルを示す信号
を出力し得る。

【０１５２】このように、ダミー読出ビット線の電位
と、読出ビット線の電位との比較結果に基づいて、メモ
リセルから読出された情報のレベルを示すことが可能で
あるため、読出速度が高速化されるとともに、読出動作
が安定化される。さらに、このように読出速度が高速化
されることにより、読出速度の高速化の実現のためにチ
ップ面積を大きくする必要がないため、チップ面積の増
加が抑制される。

【０１５３】さらに、読出ビット線およびダミー読出ビ
ット線の電位がそれぞれ最終的に固定されるため、ダイ
ナミックメモリが低速で動作する場合でも、読出ビット
線の電位と、ダミー読出ビット線の電位との間には、電
位差が生じる。このため、ダイナミックメモリが低速で
動作する場合においても、比較手段においてメモリセル
から読出された情報を判別することができる。その結
果、読出動作がさらに安定化する。

【０１５４】請求項１０に記載の本発明によれば、読出
ビット線に、第１の負荷抵抗手段と並列にプルアップ手
段が付加されている。このため、読出ビット線の電位の
上昇を高速で行なうことが可能である。

【０１５５】請求項１１に記載の本発明によれば、複数
のメモリセルには、書込ビット線から第１または第２の
レベルの情報が書込まれる。複数のメモリセルの各セル
は、３つのトランジスタおよび１つのキャパシタを含
み、そのキャパシタに情報が蓄積される。

【０１５６】複数のメモリセルから読出ビット線には、
第１または第２のレベルに情報に応じた電位が伝達され
る。ダミー読出ビット線の電位は、読出ビット線に伝達
され得る２つのレベルの電位の間の電位になるように設
定される。

【０１５７】比較手段によって、ダミー読出ビット線の
電位と、読出ビット線の電位とが比較される。比較手段
によって比較されるダミー読出ビット線の電位は、読出
ビット線の電位の振幅の中間のレベルである。このた
め、比較手段は、ダミー読出ビット線の電位を基準レベ
ルとして読出ビット線の電位の高低を判別することによ
り、メモリセルから読出された情報のレベルを示す信号
を出力し得る。

【０１５８】このように、ダミー読出ビット線の電位
と、読出ビット線の電位との比較結果に基づいて、メモ
リセルから読出された情報のレベルを示すことが可能で
あるため、読出速度が高速化されるとともに、読出動作
が安定化される。さらに、このように読出速度が高速化
されることにより、読出速度の高速化の実現のためにチ
ップ面積を大きくする必要がないため、チップ面積の増
加が抑制される。

【０１５９】請求項１２記載の本発明によれば、第１の
電圧発生手段は、比較手段を制御するための第１の電圧
を入力手段から伝達される外部からの電圧信号に応じて
発生する。比較手段は、第１の電圧発生手段からの第１
の電圧の大きさに応じて、自己の消費電流を決定する。

【０１６０】このように、外部からの電圧信号により、
比較手段の消費電流を制御できるため、ダイナミックメ
モリの仕様に応じて、比較手段の速度が最適化でき、ひ
いては、消費電力が最適化できる。

【０１６１】請求項１３に記載の本発明によれば、１つ
の入力端子から入力される外部からのアナログ信号によ
り、比較手段の消費電流を制御できる。

【０１６２】請求項１４に記載の本発明によれば、第１
の電圧発生手段は、第１の電圧の大きさを決定するトラ
ンジスタを含み、第１の電圧を決定するトランジスタ
は、その制御電極に、外部から入力されるアナログ信号
の大きさにより、比較手段に印加する第１の電圧の大き
さを決定し、比較手段の消費電流を制御する。

【０１６３】請求項１５に記載の本発明によれば、複数
の入力端子から入力される外部からのデジタルコードに
より比較手段の消費電流を制御できる。

【０１６４】請項１６に記載の本発明によれば、第１の
電圧発生手段は、第２の電圧発生手段を含み、第２の電
圧発生手段は、外部からのデジタルコードに応じた、第
２の電圧の大きさにより、比較手段に印加する第１の電
圧の大きさを制御し、比較手段の消費電流の大きさを制
御する。

【０１６５】請求項１７に記載の本発明によれば、第１
の電圧発生手段に含まれる第３の電圧発生手段は、一定
である、第３の電圧を発生する。第２の電圧発生手段は
外部からのデジタルコードに応じて、第４の電圧または
第５の電圧の発生、すなわち、第２の電圧の大きさを制
御する。

【０１６６】第１の電圧発生手段に含まれる、第１の電
圧の大きさを決定するトランジスタは、その制御電極に
入力される第２の電圧、または第３の電圧の大きさによ
り、比較手段に印加する第１の電圧の大きさを決定し、
比較手段の消費電流を制御する。

【０１６７】請求項１８記載の本発明によれば、請求項
１、２、６、９または１１に記載された、読出ビット線
およびダミー読出ビット線の電位の比較結果に基づいて
メモリセルの読出情報を判別するダイナミックメモリ
を、ＦＩＦＯメモリに適用することができる。

【０１６８】請求項１９に記載の本発明によれば、請求
項１、２、６、９または１１に記載された、読出ビット
線およびダミー読出ビット線の電位の比較結果に基づい
てメモリセルの読出情報を判別するダイナミックメモリ
を、ランダムアクセスメモリに適用することができる。

【０１６９】請求項２０に記載の本発明によれば、複数
のメモリセルには、参照電位発生手段で発生され、電位
取出手段で取出された第１の参照電位の情報が書込まれ
る。したがって、これらのメモリセルの各々には、４値
（２ビット）分の情報が書込まれる。複数のダミーメモ
リセルには、参照電位発生手段で発生された複数の第２
の参照電位の情報がそれぞれ書込まれる。

【０１７０】複数のメモリセルから読出ビット線には、
第１の参照電位に応じた電位が選択的に伝達される。複
数のダミーメモリセルから複数のダミー読出ビット線に
は、それぞれ第２の参照電位に応じた情報が伝達され
る。

【０１７１】比較手段によって読出ビット線の電位と、
複数のダミー読出ビット線のそれぞれの電位とが比較さ
れる。比較手段において比較対象となる第２の参照電位
は、複数の第１の参照電位における近接するレベルの中
間のレベルである。そのため、比較手段の比較結果は、
複数のダミー読出ビット線のそれぞれの電位を基準電位
として読出ビット線の電位の高低を判別したコード情報
を示す。

【０１７２】変換手段では、変換手段の比較結果のコー
ド情報を、メモリセルから読出された情報のレベルを示
す信号に変換する。これにより、変換手段から出力され
る信号は、メモリセルに書込まれた４値（２ビット）の
情報を示し得る。

【０１７３】このように、複数のダミー読出ビット線
と、読出ビット線の電位との比較結果に基づいて、メモ
リセルから読出された４値の情報のレベルを示すことが
可能であるため、読出速度が高速化されるとともに、読
出動作が安定化される。さらに、このように、１つのメ
モリセルに４値の情報のレベルが書込まれるため、メモ
リセルの数を大幅に減少することが可能であるので、チ
ップ面積を小さくすることが可能である。

【０１７４】請求項２１に記載の本発明によれば、読出
ビット線およびダミー読出ビット線の電位の比較結果に
基づいてメモリセルの４値の読出情報を判別するダイナ
ミックメモリを、ＦＩＦＯメモリに適用することができ
る。

【０１７５】請求項２２に記載の本発明によれば、読出
ビット線およびダミー読出ビット線の電位の比較結果に
基づいてメモリセルの４値の読出情報を判別するダイナ
ミックメモリを、ランダムアクセスメモリに適用するこ
とができる。

【０１７６】

【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。

【０１７７】第１実施例 図１は、第１実施例によるＦＩＦＯメモリの構成を示す
ブロック図である。この図１において図２２と共通する
部分には同一の参照符号を付しその説明を省略する。

【０１７８】図１のＦＩＦＯメモリが図２２のものと異
なるのは、電位比較回路５、ダミーメモリセル列７およ
びダミー読出ビット線ＤＵＭが設けられていることであ
る。

【０１７９】ダミーメモリセル列７は、メモリセルアレ
イ１の各行にそれぞれ対応する複数のダミーメモリセル
７０，７０，…を含む。各ダミーメモリセル７０からダ
ミー読出ビット線ＤＵＭには、ダミーメモリセル７０に
記憶されたデータのレベルに応じた電位が伝達される。
各行のダミーメモリセル７０は、対応する行の読出ワー
ド線ＲＷＬｉ（０≦ｉ≦１０）によって選択される。

【０１８０】電位比較回路５は、後述するように、複数
の差動増幅器を含む。この電位比較回路５は、読出ビッ
ト線ＲＢＬｊ（０≦ｊ≦１１）の各々の電位と、ダミー
読出ビット線ＤＵＭの電位とを比較し、その比較結果を
示す信号を出力回路６に供給する。出力回路６は、図２
２に示されたものと同様のものである。

【０１８１】このＦＩＦＯメモリにおいては、読出時
に、メモリセルアレイ１のメモリセル１０，１０，…
と、それらのメモリセルと同じ行のダミーメモリセル７
０とが同時に選択される。

【０１８２】次に、図１のＦＩＦＯメモリのメモリセル
アレイ１、ダミーメモリセル列７および電位比較回路５
の構成を詳細に説明する。図２は、図１のＦＩＦＯメモ
リにおけるメモリセルアレイ、ダミーメモリセル列およ
び電位比較回路の詳細な構成を示す回路図である。この
図２において、図２３と共通の部分には同一の参照符号
を付しその説明を省略する。

【０１８３】図２を参照して、図２の構成が、図２３の
構成と相違するのは、次の４つの点である。すなわち、
各行に１つのダミーメモリセル７０が設けられている。
ダミーメモリセル７０，７０，…から記憶されたデータ
のレベルに応じた電位が伝達されるダミー読出ビット線
ＤＵＭが設けられている。ダミーメモリセル７０，７
０，…に、固定された電位を供給するための２つのＮチ
ャネルＭＯＳトランジスタ１６１および１６２が直列に
設けられている。電位比較回路５には、複数の差動増幅
器５０，５０，…が設けられている。以上が相違点であ
る。

【０１８４】ダミー情報供給手段であるトランジスタ１
６１および１６２が、それぞれ電源ノードＮ１にダイオ
ード接続されている。この直列接続されたトランジスタ
１６１および１６２からダミーメモリセル７０，７０，
…のそれぞれに、ダミーの情報である電位が固定的に供
給される。その電位は、電源電位Ｖｄｄから２つのトラ
ンジスタ１６１および１６２の各々のしきい値電圧Ｖｔ
ｈの合計値である２・Ｖｔｈだけ低下したレベル（Ｖｄ
ｄ−２・Ｖｔｈ）の電位である。

【０１８５】電位比較回路５においては、各読出ビット
線ＲＢＬｊに対応して１つの差動増幅器５０が設けられ
る。

【０１８６】ダミー読出ビット線ＤＵＭの一端が、読出
ビット線ＲＢＬｊの一端と同様に、トランジスタ１５を
介して電源ノードＮ１に接続される。ダミー読出ビット
線ＤＵＭの他端が、電位比較回路５におけるすべての差
動増幅器５０，５０，…のそれぞれの非反転入力端子に
接続される。読出ビット線ＲＢＬｊの他端は、対応する
差動増幅器５０の反転入力端子に接続される。差動増幅
器５０，５０，…のそれぞれの出力信号は、図１に示さ
れる出力回路６に供給される。

【０１８７】ダミーメモリセル７０，７０，…の各々
は、３つのＮチャネルＭＯＳ型のトランジスタ７１，７
２および７３と、１つのキャパシタ７４とを含む。すな
わち、ダミーメモリセル７０は、３トランジスタ１容量
型のメモリセルを構成する。

【０１８８】１つのダミーメモリセル７０に注目する
と、トランジスタ７２は、ソース電極が接地ノードＮ２
に接続される。トランジスタ７２のゲート電極と、トラ
ンジスタ１６からの電位の供給ラインＬとの間にトラン
ジスタ７１が接続される。このトランジスタ１２のゲー
ト電極と、トランジスタ７１との間のノードが記憶ノー
ドＮ４である。

【０１８９】トランジスタ７２のドレイン電極と、ダミ
ー読出ビット線ＤＵＭとの間にトランジスタ７３が接続
される。接地ノードＮ２と、記憶ノードＮ４との間にキ
ャパシタ７４が接続される。トランジスタ７１のゲート
電極は、対応する行の書込ワード線ＷＷＬｉに接続され
る。トランジスタ７３のゲート電極は、対応する行の読
出ワード線ＲＷＬｉに接続される。

【０１９０】すなわち、各ダミーメモリセル７０は、各
メモリセル１と同様の構成を有する。

【０１９１】次に、図１および図２に示されたＦＩＦＯ
メモリの動作を説明する。まず、書込動作を説明する。
各メモリセル１の書込動作は、図２３に示された従来の
ものと同じである。各ダミーメモリセル７０の書込動作
は、次のとおりである。

【０１９２】すなわち、対応する行の書込ワード線ＷＷ
Ｌｉが活性化されることに応答して、トランジスタ７１
がオンする。これにより、電源ノードＮ１から２つのト
ランジスタ１６１および１６２を介することによりレベ
ルが低下した電位がキャパシタ７４に供給される。

【０１９３】これにより、ダミーメモリセル７０の記憶
ノードＮ４の電位は、メモリセル１の記憶ノードＮ３に
記憶され得る“１”のレベルの電位（Ｖｄｄ−Ｖｔｈ）
と、“０”のレベルの電位ＶＳＳとの中間のレベルにな
る。

【０１９４】次に、読出動作について説明する。図３
は、第１実施例によるＦＩＦＯメモリの読出動作時にお
ける読出ビット線ＲＢＬｊの電位と、ダミー読出ビット
線ＤＵＭの電位との関係を示すグラフである。この図３
においては、縦軸に電位Ｖ、横軸に時間ｔをとり、時間
の経過に伴う電位の状態が示される。

【０１９５】この図３においては、メモリセル１０に記
憶された“０”のレベルのデータを読出す場合の読出ビ
ット線ＲＢＬｊの電位Ｖ０、メモリセル１０に記憶され
ている“１”のレベルのデータを読出す場合の読出ビッ
ト線ＲＢＬｊの電位Ｖ１およびダミーメモリセル７０か
ら“１”のレベルのデータが読出されるダミー読出ビッ
ト線ＤＵＭの電位Ｖ２がそれぞれ示される。

【０１９６】図３を参照して、初期状態において、読出
ビット線ＲＢＬｊおよびダミー読出ビット線ＤＵＭは、
ともに、プリチャージ電位ＶＢにプリチャージされてい
る。そして、読出ワード線ＲＷＬｉが活性化されて読出
が行なわれる。

【０１９７】メモリセル１０から“０”のレベルの記憶
データを読出す場合は、基本的に読出ビット線ＲＢＬｊ
の電位が下降されない。しかし、記憶ノードＮ３と、各
信号線との間の信号干渉等によって、読出ビット線ＲＢ
Ｌｊの電位Ｖ０が徐々に下降する。

【０１９８】メモリセル１０から“１”のレベルの記憶
データを読出す場合は、トランジスタ１２がオンするた
め、読出ビット線ＲＢＬｊの電位がＶ１が接地電位ＶＳ
Ｓに向かって急速に下降する。その下降速度は、“０”
レベルの読出の場合よりも大幅に速い。

【０１９９】ダミーメモリセル７０から“１”のレベル
の記憶データが読出される場合は、トランジスタ７２が
オンし、ダミー読出ビット線ＤＵＭの電位Ｖ２が接地電
位ＶＳＳに向かって下降する。

【０２００】しかし、その下降速度は、“１”レベルの
読出の際の読出ビット線ＲＢＬｊの電位Ｖ１の下降速度
よりも遅い。その理由は、“１”のデータがメモリセル
１０およびダミーメモリセル７０に記憶されている場合
において、ダミーメモリセル７０の記憶ノードＮ４の電
位が、メモリセル１０の記憶ノードＮ３の電位よりも低
いためである。

【０２０１】このように記憶ノードＮ４の電位が記憶ノ
ードＮ３の電位よりも低いので、読出時において、トラ
ンジスタ７２に流れる電流値は、トランジスタ１２に流
れる電流値よりも小さい。したがって、その場合のダミ
ー読出ビット線ＤＵＭの電位Ｖ２は、読出ビット線ＲＢ
Ｌｊの電位Ｖ１よりもゆっくりと下降する。

【０２０２】さらに、ダミー読出ビット線ＤＵＭの電位
Ｖ２の下降速度は、メモリセル１０から“０”の記憶デ
ータを読出す場合の電位Ｖ０の下降速度よりも明らかに
速い。このため、ダミー読出ビット線の電位Ｖ２は、常
に、読出ビット線がとり得る電位Ｖ０および電位Ｖ１の
間のレベルになる。

【０２０３】次に、図２を参照して、差動増幅器５０，
５０，…によって、各読出ビット線ＲＢＬｊの電位とダ
ミー読出ビット線ＤＵＭの電位とが比較される。読出ビ
ット線ＲＢＬｊの電位がダミー読出ビット線ＤＵＭの電
位よりも低い場合に、差動増幅器５０は“１”のレベル
の信号を出力する。

【０２０４】一方、読出ビット線ＲＢＬｊの電位がダミ
ー読出ビット線ＤＵＭの電位よりも高い場合に、差動増
幅器５０は“０”のレベルの信号を出力する。すなわ
ち、ダミー読出ビット線ＤＵＭの電位を基準電位として
読出ビット線ＲＢＬｊの電位の高低が判別される。

【０２０５】したがって、各差動増幅器５０は、対応す
る読出ビット線ＲＢＬｊに読出が行なわれたメモリセル
１０に記憶されているデータのレベルと同じ論理レベル
の信号を出力する。したがって、電位比較回路５は、各
読出ビット線ＲＢＬｊにデータが読出されたメモリセル
１０に記憶されているデータのレベルを判別して出力で
きる。

【０２０６】このように、第１実施例によるＦＩＦＯメ
モリにおいては、書込ビット線ＷＢＬｊからメモリセル
１０へ書込のために供給される電位よりも低い電位をダ
ミーメモリセル７０へ書込のために供給することによ
り、読出時における読出ビット線ＲＢＬｊと、ダミー読
出ビット線ＤＵＭとの間に電位差が生じるようにした。
そして、このように差が生じる２つの電位を比較し、そ
の比較結果に基づいてメモリセル１０から読出されたデ
ータのレベルを判定する。

【０２０７】このため、読出ビット線ＲＢＬｊと、ダミ
ー読出ビット線ＤＵＭとの間に電位差が生じれば、任意
のタイミングでメモリセル１０の記憶データを判別でき
る。すなわち、このＦＩＦＯメモリでは、任意のタイミ
ングでデータの読出が行なえるので、読出速度を高速化
できる。

【０２０８】それとともに、読出ビット線ＲＢＬｊとダ
ミー読出ビット線ＤＵＭとの電位差の判別結果に基づい
てデータの読出が行なわれるので、メモリセル１０の記
憶ノードＮ３の電位が変動しても、正常な読出動作が行
なえる。したがって、このＦＩＦＯメモリでは、読出動
作を安定化できる。

【０２０９】さらに、メモリセル１０を構成する素子の
サイズを変更することなく読出速度が高速化できるの
で、メモリセル１０を構成するトランジスタ等の素子の
サイズを小さくすることが可能である。したがって、メ
モリのチップ面積を小さくすることができる。

【０２１０】次に、このように、読出ビット線ＲＢＬｊ
およびダミー読出ビット線ＤＵＭの電位の下降速度を調
節できる理由について説明する。

【０２１１】この読出動作は、読出ビット線ＲＢＬｊ
（またはダミー読出ビット線ＤＵＭ）の容量Ｃに蓄積さ
れた電荷Ｑをトランジスタを介して放電させること等価
である。したがって、読出動作における読出ビット線Ｒ
ＢＬｊ（またはダミー読出ビット線ＤＵＭ）の電位Ｖの
過渡応答は、下記（１）式で示される。

【０２１２】Ｖ（ｔ）＝ＶＢ−Ｉ／Ｃ・ｔ …（１） この（１）式は、Ｑ＝ＣＶの公式を時間微分することに
より得られる。ここで、（１）式において、ＶＢは、読
出ビット線ＲＢＬｊ（またはダミー読出ビット線ＤＵ
Ｍ）の電位の初期値（プリチャージ電位）を示し、Ｉ
は、トランジスタ１２（または７２）のドレイン電流を
示す。

【０２１３】この（１）式は、ドレイン電流Ｉが大きく
なるほど電位Ｖの下降の度合いが大きくなるということ
と、容量Ｃが小さくなるほど電位Ｖの下降の度合いが大
きくなることとを意味する。

【０２１４】第１実施例によるＦＩＦＯメモリは、ドレ
イン電流Ｉを調節することにより電位Ｖの下降速度を調
節したものである。ただし、その場合、読出ビット線Ｒ
ＢＬｊおよびダミー読出ビット線ＤＵＭのそれぞれの容
量Ｃの値が同じであるという仮定に基づいている。

【０２１５】また、トランジスタに流れるドレイン電流
Ｉの大きさは、トランジスタの駆動能力の大きさと呼ば
れる。通常、トランジスタの駆動能力は、トランジスタ
のチャネル幅と、チャネル長との比を変えることによっ
て制御される。

【０２１６】容量Ｃの大きさを調節することにより第１
実施例と同様の効果を得ることが可能な実施例を次の実
施例に示す。

【０２１７】なお、この第１実施例においては、ダミー
メモリセル７０にダミーのデータを供給する手段として
トランジスタ１６１および１６２を設けたが、これに限
らず、ダミーメモリセル７０にダミーのデータを供給す
る手段は、“１”のレベルのデータを書込む際の書込ビ
ット線ＷＢＬｊの電位よりも低い電位を供給するもので
あれば、トランジスタ１６１および１６２以外の回路で
構成してもよい。

【０２１８】第２実施例 次に、第２実施例について説明する。この第２の実施例
においては、ダミー読出ビット線ＤＵＭの容量値を大き
くすることにより第１実施例と同様の効果を得ることが
できる例について説明する。

【０２１９】図４は、第２実施例によるＦＩＦＯメモリ
におけるメモリセルアレイ、ダミーメモリセル列および
電位比較回路の詳細な構成を示す回路図である。なお、
図４において図２と共通する部分には同一の参照符号を
付しその説明を省略する。

【０２２０】図４を参照して、図４のＦＩＦＯメモリ
が、図２のものと異なるのは、図２に示されるトランジ
スタ１６１および１６２が設けられておらず、キャパシ
タ６１が設けられていることである。このため、各ダミ
ーメモリセル７０には、電源ノードＮ１から電源電位Ｖ
ｄｄが直接供給される。

【０２２１】キャパシタ６１は、ダミー読出ビット線Ｄ
ＵＭと、接地ノードＮ２との間に接続されている。この
場合、メモリセル１０のトランジスタ１２およびダミー
メモリセル７０のトランジスタ７２の駆動能力は、同じ
値に設定されている。

【０２２２】次に、動作について説明する。書込動作に
おいて、メモリセル１０の記憶ノードＮ３の電位と、ダ
ミーメモリセル７０の記憶ノードＮ４の電位とが等しく
なる。読出動作においては、まず、読出ビット線ＲＢＬ
ｊおよびダミー読出ビット線ＤＵＭがともにプリチャー
ジされる。

【０２２３】その場合、ダミー読出ビット線ＤＵＭに蓄
えられる電荷量が、読出ビット線ＲＢＬｊに蓄えられる
電荷量よりも多くなる。その理由は、ダミー読出ビット
線ＤＵＭにキャパシタ６１が接続されていることによ
り、ダミー読出ビット線の容量が大きくなっているから
である。

【０２２４】たとえば、メモリセル１０が“１”のレベ
ルの記憶データを読出す場合、メモリセル１０のトラン
ジスタ１２のドレイン電流およびダミーメモリセル７０
のトランジスタ７２のドレイン電流が等しくなる。

【０２２５】しかし、ダミー読出ビット線ＤＵＭには、
読出ビット線ＲＢＬｊよりも多い電荷量が蓄えられてい
る。このため、その後に、読出ワード線ＲＷＬｉが活性
化されて読出が行なわれると、図３と同様の特性が得ら
れる。

【０２２６】すなわち、前記（１）式を参照して、ダミ
ー読出ビット線ＤＵＭは、読出ビット線ＲＢＬｊよりも
容量値Ｃが大きい。このため、ダミー読出ビット線の下
降速度は、読出ビット線ＲＢＬｊの電位の下降速度より
も遅くなる。したがって、この場合、キャパシタ６１
は、図３の特性が得られるような容量値に設定されるの
である。

【０２２７】このように、第２実施例によるＦＩＦＯメ
モリにおいては、読出時における読出ビット線ＲＢＬｊ
およびダミー読出ビット線ＤＵＭの特性が、第１実施例
の場合の特性と同様になるため、第１実施例の場合と同
様の効果を得ることができる。すなわち、ダミー読出ビ
ット線ＤＵＭにキャパシタ６１を接続したことにより、
読出動作の高速化、読出動作の安定化およびチップ面積
の小面積化を実現することができる。

【０２２８】第３実施例 次に、第３実施例について説明する。この第３実施例に
おいては、第２実施例と同様に、ダミー読出ビット線の
容量値を大きくしたその他の例について説明する。

【０２２９】図５は、第３実施例によるＦＩＦＯメモリ
におけるメモリセルアレイ、ダミーメモリセル列および
電位比較回路の詳細な構成を示す回路図である。この図
５において図４と共通する部分には同一の参照符号を付
しその説明を省略する。

【０２３０】図５を参照して、このＦＩＦＯメモリが図
４のものと異なるのは、キャパシタ６１の代わりに、Ｎ
チャネルＭＯＳ型のトランジスタ６２，６２，…がダミ
ー読出ビット線ＤＵＭに接続されていることである。

【０２３１】これらのトランジスタ６２，６２，…は、
ダミーメモリセル７０，７０，…にそれぞれ対応して設
けられる。各トランジスタ６２は、対応するダミーメモ
リセル７０がダミー読出ビット線ＤＵＭに接続されてい
るノードと、接地ノードＮ２との間にダイオード接続さ
れる。

【０２３２】このように接続されたトランジスタ６２，
６２，…は、容量手段としての働きをする。また、図５
に示されているように、トランジスタ６２，６２，…の
代わりに、キャパシタ６３，６３，…を接続してもよ
い。

【０２３３】この第３実施例によるＦＩＦＯメモリにお
いては、第２実施例の場合と同様にダミー読出ビット線
ＤＵＭの容量値が読出ビット線ＲＢＬｊの容量値よりも
大きくされる。

【０２３４】したがって、この第３実施例によるＦＩＦ
Ｏメモリにおいては、読出時の読出ビット線ＲＢＬｊお
よびダミー読出ビット線ＤＵＭの特性が図３と同様の特
性になる。このため、第２実施例と同様の効果を得るこ
とができる。すなわち、ダミー読出ビット線ＤＵＭにＮ
チャネルＭＯＳ型のトランジスタ６２，６２，…または
キャパシタ６３，６３，…を接続したことにより、第２
実施例と同様に、読出動作の高速化、読出動作の安定化
およびチップの小面積化を実現することができる。

【０２３５】第４実施例 次に、第４実施例について説明する。この第４実施例に
おいては、電位比較回路５における差動増幅器５０，５
０，…の寄生的な入力容量値を考慮して、第１〜第３実
施例と同様の効果が得られるように、１つのダミー読出
ビット線ＤＵＭと電位の比較を行なう読出ビット線ＲＢ
Ｌｊの数を設定したものである。

【０２３６】第１〜第３実施例においては、差動増幅器
５０，５０，…の寄生的な入力容量を特に考慮していな
い。このような入力容量を考慮した構成にしたのが、第
４実施例によるＦＩＦＯメモリである。

【０２３７】図６は、第４実施例によるＦＩＦＯメモリ
の概略構成を示すブロック図である。この図６において
図１と共通する部分には同一の参照符号を付しその説明
を省略する。

【０２３８】図６を参照して、このＦＩＦＯメモリが図
１のものと異なるのは、メモリセル１０の所定列数ごと
に１列が対応してダミーメモリセル列７ａ（７ｂ，７
ｃ）が設けられていることである。この第４実施例にお
いては、たとえば、４列のメモリセルごとに１列のダミ
ーメモリセル列が設けられる。

【０２３９】図７は、第４実施例によるＦＩＦＯメモリ
の電位比較回路５の回路図である。図７を参照して、各
読出ビット線ＲＢＬｊは、対応する差動増幅器５０の反
転入力端子に接続される。ダミーメモリセル列７ａ〜７
ｃにそれぞれ対応するダミー読出ビット線ＤＵＭ０〜Ｄ
ＵＭ３は、各々が４つの差動増幅器５０，５０，…に対
応し、対応する各差動増幅器５０の非反転入力端子に接
続される。

【０２４０】このように、所定列数のメモリセル１０ご
とに１列のダミーメモリセル７０を設け、それらの電位
を比較するような構成にしたのは次の理由のためであ
る。すなわち、差動増幅器５０，５０，…の入力容量値
を考慮して、１つのダミー読出ビット線ＤＵＭの容量を
１つの読出ビット線ＲＢＬｊの容量よりも多くすること
により、図３と同様の電位下降の特性を得るためであ
る。

【０２４１】このような構成を採用した場合、１つのダ
ミー読出ビット線ＤＵＭに対応する読出ビット線ＲＢＬ
ｊの数の設定を変更することにより、ダミー読出ビット
線ＤＵＭ０〜ＤＵＭ３のそれぞれの電位の下降速度を調
節できる。その理由を次に示す。

【０２４２】各差動増幅器５０の入力容量が０．１ｐＦ
であって、読出ビット線ＲＢＬｊおよびダミー読出ビッ
ト線ＤＵＭ０〜ＤＵＭ３の各々の容量（差動増幅器５０
の入力容量を除く）が０．９ｐＦである場合を仮定す
る。

【０２４３】この場合に、各ダミー読出ビット線ＤＵＭ
の電位下降速度を、各読出ビット線ＲＢＬｊの電位下降
速度の約１／２の速度に設定したい場合は、１０列（少
なくとも１０個）のメモリセル１０に対して１列（少な
くとも１つ）のダミーメモリセル７０を設ければよい。
言換えると、１０本の読出ビット線ＲＢＬｊごとに１本
のダミー読出ビット線ＤＵＭを対応させればよい。

【０２４４】その場合には、１つの読出ビット線ＲＢＬ
ｊの総寄生容量が１ｐＦになるのに対して、１つのダミ
ー読出ビット線ＤＵＭの総寄生容量が１．９ｐＦにな
る。このように、１つのダミー読出ビット線ＤＵＭの容
量が１つの読出ビット線ＲＢＬｊの容量の約２倍にな
る。このため、前記（１）式から明らかなように、ダミ
ー読出ビット線ＤＵＭの電位下降速度が、読出ビット線
ＲＢＬｊの電位下降速度の１／２の速度になる。

【０２４５】このように、第４実施例によるＦＩＦＯメ
モリにおいては、読出時に図３と同様の特性が得られる
ため、第１〜第３実施例と同様に、読出速度の高速化、
読出動作の安定化およびメモリのチップの小面積化を実
現することができる。

【０２４６】さらに、この第４実施例によるＦＩＦＯメ
モリにおいては、１つのダミー読出ビット線に対応する
読出ビット線の数を設定変更することにより、ダミー読
出ビット線の読出時における電位下降速度を調節するこ
とができる。

【０２４７】第５実施例 次に、第５実施例について説明する。この第５実施例に
おいては、読出ビット線ＲＢＬｊの電位と、ダミー読出
ビット線ＤＵＭの電位との比較結果に基づくメモリセル
１０の記憶データの読出を行ない、さらに、その読出時
における読出ビット線ＲＢＬｉの電位と、ダミー読出ビ
ット線ＤＵＭの電位とを最終的に異なるレベルに固定す
ることが可能な例について説明する。

【０２４８】第１〜第４の実施例においては、読出時に
おいて、まず先に、読出ビット線ＲＢＬｊおよびダミー
読出ビット線ＤＵＭをプリチャージした後にデータを読
出す動作が行なわれる。

【０２４９】しかし、そのような動作を行なうＦＩＦＯ
メモリを低速で動作させた場合、読出ビット線ＲＢＬｊ
と、ダミー読出ビット線ＤＵＭとがともに接地電位ＶＳ
Ｓと等しくなる可能性がある。そのような状態は、たと
えば、図３の特性において、時間ｔが無限大である場合
の読出ビット線ＲＢＬｊの電位と、ダミー読出ビット線
ＤＵＭの電位とを考えればよい。

【０２５０】このような場合には、それらの電位の差が
なくなるため、ＦＩＦＯメモリが正常に動作しない状態
が生じる恐れがある。この第５実施例はそのような問題
を解決するものである。

【０２５１】図８は、第５実施例によるＦＩＦＯメモリ
におけるメモリセル、ダミーメモリセルおよび電位比較
回路の詳細な構成を示す回路図である。この図８におい
て図４と共通する部分には同一の参照符号を付し、その
説明を省略する。

【０２５２】図８を参照して、このＦＩＦＯメモリが、
図４のものと異なるのは、キャパシタ６１が設けられて
おらず、プリチャージ用のトランジスタ１５，１５，…
の代りに負荷抵抗回路８１，８１，…および８２が設け
られていることである。

【０２５３】負荷抵抗８１および８２の各々は、たとえ
ば、各種の配線抵抗、拡散抵抗等の受動素子またはトラ
ンジスタ等のノード素子で構成される。

【０２５４】各読出ビット線ＲＢＬｊに対応して１つの
負荷抵抗回路８１が設けられる。各負荷抵抗回路８１
は、電源ノードＮ１と、対応する読出ビット線ＲＢＬｊ
との間に接続される。負荷抵抗回路８２は、電源ノード
Ｎ１と、ダミー読出ビット線ＤＵＭとの間に接続され
る。負荷抵抗回路８２の抵抗値は、各負荷抵抗回路８１
の抵抗値よりも小さく設定されている。

【０２５５】次に、動作について説明する。図９は、第
５実施例によるＦＩＦＯメモリの読出動作時の読出ビッ
ト線ＲＢＬｊおよびダミー読出ビット線ＤＵＭの電位の
関係を示すグラフである。この図９は、先に示した図３
に対応するものである。

【０２５６】このＦＩＦＯメモリは、プリチャージトラ
ンジスタの代わりに負荷抵抗回路８１および８２が設け
られているため、読出の前にプリチャージが行なわれな
い。

【０２５７】このように、このＦＩＦＯメモリにおいて
は、プリチャージを行なわずに読出動作が行なわれる。
この読出の際の読出ビット線ＲＢＬｊの電位Ｖ０または
Ｖ１は、メモリセル１０におけるトランジスタ１２の駆
動能力と、負荷抵抗回路８１のインピーダンスとによっ
て決まる。また、読出の際のダミー読出ビット線ＤＵＭ
の電位Ｖ２は、ダミーメモリセル７０におけるトランジ
スタ７２の駆動能力と、負荷抵抗回路８２のインピーダ
ンスとによって決まる。

【０２５８】したがって、“１”のレベルの記憶データ
がメモリセル１０から読出される場合は、インピーダン
スが小さい負荷抵抗回路８２が接続されたダミー読出ビ
ット線の電位が、インピーダンスが大きい負荷抵抗回路
８１が接続された読出ビット線ＲＢＬｊの電位よりも常
に高くなる。

【０２５９】そして、ダミー読出ビット線ＤＵＭの電位
Ｖ２は、最終的に読出ビット線ＲＢＬｊの電位よりも高
い電位に固定される。一方、読出ビット線ＲＢＬｊの電
位Ｖ１は、ダミー読出ビット線ＤＵＭの固定電位よりも
低い電位に固定される。

【０２６０】また、メモリセル１０から“０”のレベル
の記憶データが読出される場合、読出ビット線ＲＢＬｊ
の電位Ｖ０は、ダミー読出ビット線ＤＵＭの固定電位よ
りも高い電位に固定される。

【０２６１】このように、第５実施例によるＦＩＦＯメ
モリにおいては、負荷抵抗回路８１および８２を設けた
ことより、読出時に、読出ビット線ＲＢＬｊの電位と、
ダミー読出ビット線ＤＵＭの電位との間に電位差を生じ
させ、それらの電位の比較結果に基づく読出を行なう。

【０２６２】このため、第５実施例によるＦＩＦＯメモ
リにおいては、第１〜第４実施例と同様に、読出速度の
高速化、読出動作の安定化およびメモリのチップの小面
積化を実現することができる。

【０２６３】さらに、この第５実施例によるＦＩＦＯメ
モリでは、負荷抵抗回路８１および８２を設けたことに
より、読出ビット線ＲＢＬｊおよびダミー読出ビット線
ＤＵＭを最終的に異なる電位に固定できる。このため、
メモリの低速動作時の動作を安定化することができる。

【０２６４】第６実施例 次に、第６実施例について説明する。この第６実施例に
おいては、第５実施例によるＦＩＦＯメモリにおいて、
読出ビット線ＲＢＬｊを“１”のレベルに上昇させる際
の速度の向上を図った例について説明する。

【０２６５】第５実施例によるＦＩＦＯメモリのように
負荷抵抗回路８１および８２を設けた場合には、次のよ
うな問題が生じるおそれがある。

【０２６６】すなわち、読出ビット線ＲＢＬｊの負荷抵
抗回路８１の抵抗値を大きくした場合には、読出ビット
線ＲＢＬｊの電位を“１”のレベルに上昇させる際の応
答速度が遅くなる。

【０２６７】さらに、読出ビット線ＲＢＬｊの負荷抵抗
回路８１の抵抗値を小さくした場合には、読出ビット線
ＲＢＬｊを“０”のレベルに下降させる際の電位下降量
が小さくなる。このため、メモリセル１０から“１”の
記憶データを読出した場合の読出ビット線ＲＢＬｊの電
位と、メモリセル１０から“０”の記憶データを読出し
た場合の読出ビット線ＲＢＬｊの電位との電位差が小さ
くなる。このため、“１”のレベルの読出と“０”のレ
ベルの読出との状態の判別が困難になる。

【０２６８】このような問題を解決する例が第６実施例
である。図１０は、第６実施例によるＦＩＦＯメモリの
負荷抵抗回路８１に関連する部分のブロック図である。

【０２６９】このＦＩＦＯメモリが図８のものと異なる
のは、電源ノードＮ１と、読出ビット線ＲＢＬｊとの間
に、負荷抵抗回路８１と並列にプルアップ回路８３が接
続されていることである。

【０２７０】プルアップ回路８３は、クロック入力ノー
ド２５に接続されている。そのクロック入力ノード２５
は、プルアップ回路８３を動作させる期間を規定するた
めのクロック信号を受ける。したがって、プルアップ回
路８３は、クロック入力ノード２５が受けるクロック信
号に応答して動作し、読出ビット線ＲＢＬｊの電位のプ
ルアップを行なう。

【０２７１】プルアップ回路８３は、ビット線ＲＢＬｊ
をプルアップさせる場合にのみ動作するため、この第６
実施例によるＦＩＦＯメモリは、読出ビット線ＲＢＬｊ
のプルアップの期間以外は、第５実施例によるＦＩＦＯ
メモリと同様に動作する。したがって、この第６実施例
によるＦＩＦＯメモリは、第５実施例によるＦＩＦＯメ
モリにおいて得られる効果に加えて、さらに、読出ビッ
ト線ＲＢＬｊのプルアップの速度を高速化することがで
きる。

【０２７２】第７実施例 次に、第７実施例について説明する。第５実施例におい
て説明した低速の読出動作時における問題を解決するた
めには、読出ビット線ＲＢＬｊおよびダミー読出ビット
線ＤＵＭの電位をそれぞれ最終的に固定する必要があ
る。この第７実施例では、そのように電位を固定するこ
とが可能であるその他の例を説明する。

【０２７３】この第７実施例においては、読出ビット線
ＲＢＬｊおよびダミー読出ビット線ＤＵＭをプリチャー
ジした後にデータを読出す動作を実行するＦＩＦＯメモ
リについて、読出ビット線ＲＢＬｊおよびダミー読出ビ
ット線ＤＵＭの電位をそれぞれ固定することが可能なＦ
ＩＦＯメモリを説明する。

【０２７４】図１１は、第７実施例によるＦＩＦＯメモ
リの読出ビット線およびダミー読出ビット線の電位を固
定する部分の回路図である。

【０２７５】図１１を参照して、読出ビット線ＲＢＬｊ
の電位およびダミー読出ビット線ＤＵＭの電位を固定す
るための回路として、制御信号発生回路８４および電位
ロック回路８５が含まれる。これらの制御信号発生回路
８４および電位ロック回路８５は、たとえば、図２、図
４、図５および図６に示されたＦＩＦＯメモリに設けら
れる。

【０２７６】制御信号発生回路８４は、ＰチャネルＭＯ
Ｓ型のトランジスタ８４１およびクロック信号入力ノー
ド８４２を含む。電位ロック回路８５は、ＮチャネルＭ
ＯＳ型のトランジスタ８５１およびＰチャネルＭＯＳ型
のトランジスタ８５２を含む。

【０２７７】トランジスタ８５１は、電源ノードＮ１
と、ダミー読出ビット線ＤＵＭとの間に接続される。こ
のトランジスタ８５１は、ダイオード接続される。トラ
ンジスタ８５２は、電源ノードＮ１と読出ビット線ＲＢ
Ｌｊとの間に接続される。

【０２７８】クロック信号入力ノード８４２は、読出ビ
ット線ＲＢＬｊの電位を固定するタイミングを規定する
クロック信号を受ける。トランジスタ８４１は、電位比
較回路５における差動増幅回路５０の出力ノードと、ト
ランジスタ８５２のゲート電極との間に接続される。こ
のトランジスタ８４１のゲート電極が、クロック信号入
力ノード８４２に接続される。

【０２７９】次に動作について説明する。読出動作にお
いては、読出ビット線ＲＢＬｊおよびダミー読出ビット
線ＤＵＭがプリチャージされている。そして、メモリセ
ル１０およびダミーメモリセル７０からの記憶データの
読出が行なわれる。

【０２８０】メモリセル１０から“０”のレベルの記憶
データが読出される場合は、キャパシタのリーク電流等
によって読出ビット線ＲＢＬｊの電位が低速で徐々に接
地電位ＶＳＳに向けて下降する恐れがある。したがっ
て、そのまま読出ビット線ＲＢＬｊの電位が下降してい
くと誤動作が生じる恐れがある。

【０２８１】しかし、この場合には、読出ビット線ＲＢ
Ｌｊの電位がダミー読出ビット線ＤＵＭの電位よりも高
いため、差動増幅器５０の出力信号が“０”のレベルに
なっている。このため、クロック信号に応答してトラン
ジスタ８４１がオンすると、トランジスタ８５２がオン
する。これにより、読出ビット線ＲＢＬｊは、電源電位
Ｖｄｄに固定される。

【０２８２】読出動作においては、ダミー読出ビット線
ＤＵＭの電位が接地電位ＶＳＳに向けて下降していくた
め、その電位が接地電位ＶＳＳになると誤動作が生じる
おそれがある。

【０２８３】しかし、この場合は、ダミー読出ビット線
ＤＵＭの電位が電源電位Ｖｄｄからトランジスタ８５１
のしきい値電圧Ｖｔｈだけ下がった電位（Ｖｄｄ−Ｖｔ
ｈ）に達すると、トランジスタ８５１がオンする。これ
により、ダミー読出ビット線ＤＵＭの電位がＶｄｄ−Ｖ
ｔｈのレベルに固定される。したがって、誤動作が生じ
ない。

【０２８４】メモリセル１０から“１”のレベルの記憶
データが読出される場合は、読出ビット線ＲＢＬｊの電
位が高速で接地電位ＶＳＳに向けて下降する。この場合
には、差動増幅器５０の出力信号が常に“１”のレベル
になる。このため、トランジスタ８５２はオフしてい
る。したがって、“１”のレベルの記憶データが読出さ
れる場合は、読出ビット線ＲＢＬｊの電位が固定されな
い。

【０２８５】このように“１”のレベルの記憶データの
読出時において読出ビット線ＲＢＬｊの電位を固定する
必要がないのは、次の理由のためである。すなわち、前
述のように、ダミー読出ビット線ＤＵＭの電位が最終的
に固定されるので、読出ビット線ＲＢＬｊの電位を固定
しなくてもデータを読出すために必要な電位差が生じる
からである。

【０２８６】したがって、この第７実施例によるＦＩＦ
Ｏメモリにおいては、メモリセル１０から“０”の電位
を読出す場合の読出ビット線の電位Ｖ０およびダミー読
出ビット線ＤＵＭの電位Ｖ２は、図９に示された特性と
同様の特性になる。一方、メモリセル１０から“１”の
記憶データを読出す場合の読出ビット線の電位Ｖ１は、
図３に示された特性と同様の特性になる。

【０２８７】このように、第７実施例によるＦＩＦＯメ
モリにおいては、“０”の記憶データを読出す場合の読
出ビット線ＲＢＬｊの電位と、ダミー読出ビット線ＤＵ
Ｍの電位とが最終的に固定されるため、第５実施例の場
合と同様の効果を得ることができる。すなわち、ＦＩＦ
Ｏメモリの低速動作時の動作を安定化することができ
る。

【０２８８】第８実施例 次に、第８実施例について説明する。この第８実施例に
おいては、読出ビット線ＲＢＬｊの電位およびダミー読
出ビット線ＤＵＭの電位を固定する場合に、第７実施例
のようなクロック信号を必要とせずに最適なタイミング
で電位を固定することが可能なＦＩＦＯメモリを示す。

【０２８９】第７実施例のように、クロック信号に応答
して読出ビット線ＲＢＬｊの電位を固定する場合は、オ
ンチップするワード数に応じて、各ワードのクロック信
号のタイミング（読出ビット線ＲＢＬｊの電位を固定す
るタイミング）を調整する必要がある。

【０２９０】図１２は、第８実施例によるＦＩＦＯメモ
リの読出ビット線ＲＢＬｊおよびダミー読出ビット線Ｄ
ＵＭの電位固定を行なう部分の回路図である。この図１
２において図１１と共通する部分には同一の参照符号を
付しその説明を省略する。

【０２９１】図１２を参照して、このＦＩＦＯメモリが
図１１のものと異なるのは、制御信号発生回路８６の構
成である。すなわち、読出ビット線ＲＢＬｊの電位およ
びダミー読出ビット線ＤＵＭの電位を固定するために、
制御信号発生回路８６および電位ロック回路８５が設け
られる。

【０２９２】この制御信号発生回路８６および電位ロッ
ク回路８５は、第７実施例の場合と同様に、たとえば、
図２、図４、図５および図６に示されるＦＩＦＯメモリ
に設けられる。

【０２９３】制御信号発生回路８６はＮチャネルＭＯＳ
型のトランジスタ８６１と、差動増幅器８６２とを含
む。差動振幅器８６２は、非反転入力端子がダミー読出
ビット線ＤＵＭに接続され、反転入力端子がトランジス
タ８６１を介して読出ビット線ＲＢＬｊに接続される。
このトランジスタ８６１は、ダイオード接続される。

【０２９４】次に、動作を説明する。ダミー読出ビット
線ＤＵＭの電位は、第７実施例の場合と同様の動作で固
定される。読出ビット線ＲＢＬｊの電位は、次のように
固定される。

【０２９５】“０”の記憶データを読出す場合、読出ビ
ット線ＲＢＬｊの電位は、徐々に下降する。一方、ダミ
ー読出ビット線ＤＵＭの電位は、高速で下降する。読出
動作の開始当初は、読出ビット線ＲＢＬｊと、ダミー読
出ビット線ＤＵＭとの間の電位差が小さいため、トラン
ジスタ８６２の出力信号は“１”のレベルになる。した
がって、読出動作の開始当初において、読出ビット線Ｒ
ＢＬｊは固定されない。

【０２９６】そして、ダミー読出ビット線ＤＵＭの電位
が読出ビット線ＲＢＬｊの電位よりもトランジスタ８６
１のしきい値電圧Ｖｔｈだけ低くなると、差動増幅器８
６２の出力信号が“０”になる。これにより、トランジ
スタ８５２がオンし、読出ビット線ＲＢＬｊの電位が電
源電位Ｖｄｄに固定される。

【０２９７】すなわち、ダミー読出ビット線ＤＵＭの電
位が読出ビット線ＲＢＬｊの電位よりもしきい値電圧Ｖ
ｔｈだけ低くなったタイミングで、読出ビット線ＲＢＬ
ｊの電位が自動的に電源電位Ｖｄｄに固定される。

【０２９８】“１”の記憶データを読出す場合、読出ビ
ット線ＲＢＬｊの電位は、高速で下降する。この場合に
は、常に、読出ビット線ＲＢＬｊの電位がダミー読出ビ
ット線ＤＵＭの電位よりも低いため、差動増幅器８６２
の出力信号が、常に、“１”のレベルになる。したがっ
て、トランジスタ８５２がオフするため、読出ビット線
ＲＢＬｊの電位は固定されない。

【０２９９】このように、この第８実施例によるＦＩＦ
Ｏメモリによれば、読出ビット線ＲＢＬｊの電位および
ダミー読出ビット線ＤＵＭの電位が、第７実施例の場合
と同様の特性になる。したがって、この第８実施例によ
るＦＩＦＯメモリにおいては、第７実施例と同様の効果
を得ることができる。すなわち、メモリの低速動作時の
動作を安定化することができる。

【０３００】さらに、この第８実施例では、読出ビット
線ＲＢＬｊの電位を固定するタイミングが自動的に決ま
るため、第７実施例のようなクロック信号の供給を必要
とせず、制御が簡単化される。

【０３０１】なお、この第８実施例においては、読出ビ
ット線ＲＢＬｊと差動増幅器８６２の反転入力端子との
間にダイオード接続したＮチャネルＭＯＳ型のトランジ
スタ８６１を設けた。しかし、これに限らず、そのトラ
ンジスタ８６１の代わりに、ダイオード接続したＰチャ
ネルＭＯＳトランジスタおよびｐ−ｎ接合を利用したダ
イオードを設けてもよい。またこのようなダイオード機
能が複数必要な場合は、このようなダイオード機能を有
する素子を組合せて用いてもよい。

【０３０２】第９実施例 次に、第９実施例について説明する。この第９実施例に
おいては、読出ビット線ＲＢＬｊと、ダミー読出ビット
線ＤＵＭとの電位差の比較結果に基づいて、メモリセル
に記憶されたデータの読出を行なう多値記憶型のメモリ
について説明する。この第９実施例において説明する多
値記憶型のメモリは、４値以上のデータを記憶するＦＩ
ＦＯメモリである。

【０３０３】図１３は、第９実施例による多値記憶型の
ＦＩＦＯメモリの回路図である。図１３を参照して、こ
のＦＩＦＯメモリは、メモリセルアレイ１、ダミーメモ
リセル群７１０、デコーダ９１、参照電位発生回路９
２、スイッチ回路９３、電位比較回路９４およびエンコ
ーダ９５を含む。

【０３０４】デコーダ９１は、２つのディジタル信号入
力ノードＩ１およびＩ０を有し、それらのディジタル信
号入力ノードＩ１およびＩ０から入力されるデータＢ１
およびＢ０をデコードし、制御信号を発生する。

【０３０５】参照電位発生回路９２は、ＮチャネルＭＯ
Ｓ型のトランジスタ９２１および９２２と、直列に接続
された６個の抵抗Ｒ１〜Ｒ６とを含む。これらの抵抗Ｒ
１〜Ｒ６は、抵抗アレイを構成する。

【０３０６】この参照電位発生回路９２においては、接
地ノードＮ２と、電源ノードＮ１との間にトランジスタ
９２２、抵抗Ｒ１〜Ｒ６およびトランジスタ９２１が直
列に接続される。それらのうち、トランジスタ９２１お
よび９２２は、ともにダイオード接続される。

【０３０７】参照電位発生回路９２においては、次のよ
うな７つのレベルの参照電位を発生する。

【０３０８】トランジスタ９２２と、抵抗Ｒ１との間の
ノードから参照電位Ｍｒｅｆ０を発生する。抵抗Ｒ２
と、抵抗Ｒ３との間のノードから参照電位Ｍｒｅｆ１を
発生する。抵抗Ｒ４と、抵抗Ｒ５との間のノードから参
照電位Ｍｒｅｆ２を発生する。抵抗Ｒ６と、トランジス
タ９２１との間のノードから参照電位Ｍｒｅｆ３を発生
する。

【０３０９】抵抗Ｒ１と、抵抗Ｒ２との間のノードから
参照電位Ｄｒｅｆ０を発生する。抵抗Ｒ３と、抵抗Ｒ４
との間のノードから参照電位Ｄｒｅｆ１を発生する。抵
抗Ｒ５と、抵抗Ｒ６との間のノードから参照電位Ｄｒｅ
ｆ２を発生する。

【０３１０】電源ノードＮ１の側にトランジスタ９２１
を設けたのは、メモリセル１０におけるトランジスタ１
１（図２参照）によるしきい値電圧Ｖｔｈの電位低下を
考慮したためである。また、接地ノードＮ２の側にトラ
ンジスタ９２２を設けたのは、メモリセル１０における
トランジスタ１２（図２参照）をオンさせるための最低
電位を保証するためである。

【０３１１】スイッチ回路９３は、ＮチャネルＭＯＳ型
の４つのトランジスタ９３０〜９３３を含む。これらの
トランジスタ９３０〜９３３の各々は、デコーダ９１か
ら出力される制御信号を受けるゲートを有する。

【０３１２】トランジスタ９３０は、書込ビット線ＷＢ
Ｌｊと、トランジスタ９２２および抵抗Ｒ１の間のノー
ドとの間に接続される。トランジスタ９３１は、書込ビ
ット線ＷＢＬｊと、抵抗Ｒ２およびＲ３の間のノードと
の間に接続される。トランジスタ９３２は、書込ビット
線ＷＢＬｊと、抵抗Ｒ４およびＲ５の間のノードとの間
に接続される。トランジスタ９３３は、書込ビット線Ｗ
ＢＬｊと、抵抗Ｒ６およびトランジスタ９２１の間のノ
ードとの間に接続される。

【０３１３】メモリセルアレイ１は、図２の場合と同様
に複数行および複数列に配列された複数のメモリセル１
０，１０，…を含む。

【０３１４】ダミーメモリセル群７１０は、３列に配列
された複数のダミーメモリセル７００，７００，…、７
０１，７０１，…および７０２，７０２，…を含む。こ
れらのダミーメモリセル７００〜７０２の各々は、図２
のダミーメモリセル７０と同じ構成を有する。このダミ
ーメモリセル群７１０においては、各列のダミーメモリ
セルの数は、メモリセルアレイ１におけるメモリセル１
０の行の数（ワード数）と同じ数設けられる。

【０３１５】ダミーメモリセル群７１０において、ダミ
ーメモリセル７００，７００，…の列の各セルには、ダ
ミーのデータとして、参照電位Ｄｒｅｆ０が供給され
る。ダミーメモリセル７０１，７０１，…の列の各セル
には、ダミーの情報として参照電位Ｄｒｅｆ１が供給さ
れる。ダミーメモリセル７０２，７０２，…の列の各々
のセルには、ダミーの情報として参照電位Ｄｒｅｆ２が
供給される。

【０３１６】ダミーメモリセル７００，７００，…の列
から読出された記憶データは、ダミー読出ビット線ＤＵ
Ｍ２に伝達される。ダミーメモリセル７０１，７０１，
…の列から読出された記憶データは、ダミー読出ビット
線ＤＵＭ１に伝達される。ダミーメモリセル７０２，７
０２，…の列から読出された記憶データは、ダミー読出
ビット線ＤＵＭ０に伝達される。

【０３１７】電位比較回路９４は、各読出ビット線ＲＢ
Ｌｊに対応して３つの差動増幅器９４１，９４２，９４
３を含む。差動増幅器９４１〜９４３の各々において
は、対応する読出ビット線ＲＢＬｊが反転入力ノードに
接続される。差動増幅器９４１では、ダミー読出ビット
線ＤＵＭ２が非反転入力ノードに接続される。差動増幅
器９４２では、ダミー読出ビット線ＤＵＭ１が非反転入
力ノードに接続される。差動増幅器９４３では、ダミー
読出ビット線ＤＵＭ０が非反転入力ノードに接続され
る。

【０３１８】エンコーダ９５は、各読出ビット線ＲＢＬ
ｊに対応する差動増幅器９４１〜９４３の出力信号を受
ける。エンコーダ９５は、入力される差動増幅器９４１
〜９４３の出力信号をエンコードして、その結果を出力
ノードＯ１およびＯ０から出力する。

【０３１９】次に、このＦＩＦＯメモリの動作について
説明する。まず、書込動作を説明する。参照電位発生回
路９２において発生される参照電位Ｍｒｅｆ０〜Ｍｒｅ
ｆ３およびＤｒｅｆ０〜Ｄｒｅｆ３は、下記（２）〜
（８）式の値になる。ただし、下記（２）〜（８）式に
おいて、Ｖｄｄは電源電位であり、ＶＳＳは接地電位で
あり、Ｖｔｈは１つのトランジスタのしきい値電圧であ
る。

【０３２０】 Ｍｒｅｆ０＝Ｖｔｈ＋（Ｖｄｄ−ＶＳＳ−２Ｖｔｈ）×０／６ …（２） Ｍｒｅｆ１＝Ｖｔｈ＋（Ｖｄｄ−ＶＳＳ−２Ｖｔｈ）×２／６ …（３） Ｍｒｅｆ２＝Ｖｔｈ＋（Ｖｄｄ−ＶＳＳ−２Ｖｔｈ）×４／６ …（４） Ｍｒｅｆ３＝Ｖｔｈ＋（Ｖｄｄ−ＶＳＳ−２Ｖｔｈ）×６／６ …（５） Ｄｒｅｆ０＝Ｖｔｈ＋（Ｖｄｄ−ＶＳＳ−２Ｖｔｈ）×１／６ …（６） Ｄｒｅｆ１＝Ｖｔｈ＋（Ｖｄｄ−ＶＳＳ−２Ｖｔｈ）×３／６ …（７） Ｄｒｅｆ２＝Ｖｔｈ＋（Ｖｄｄ−ＶＳＳ−２Ｖｔｈ）×５／６ …（８） このＦＩＦＯメモリには、たとえば、８ビットのデータ
が入力される。ディジタル信号入力ノードＩ０には、最
下位のビット信号Ｂ０が入力される。ディジタル信号入
力ノードＩ１には、最下位の１ビット上のビット信号Ｂ
１が入力される。デコーダ９１は、これらのビット信号
Ｂ０およびＢ１に応じて、次のように制御信号を発生す
る。

【０３２１】信号Ｂ１およびＢ０がともに“０”のレベ
ルの場合は、トランジスタ９３０をオンさせる。信号Ｂ
１が“０”のレベルであり、かつ、信号Ｂ０が“１”の
レベルである場合は、トランジスタ９３１をオンさせ
る。信号Ｂ１が“１”のレベルであり、かつ、信号Ｂ０
が“０”のレベルである場合は、トランジスタ９３２を
オンさせる。信号Ｂ１が“１”であり、かつ、信号Ｂ０
が“１”のレベルである場合は、トランジスタ９３３を
オンさせる。

【０３２２】このような制御信号が、スイッチ回路９３
に供給される。このため、スイッチ回路９３からメモリ
セル１０には、信号Ｂ１およびＢ０が示すコード情報に
対応して、４種類のアナログ電圧が選択的に供給され、
書込まれる。すなわち、２ビット分のデータが１つのメ
モリセル１０に記憶される。この２ビット分のデータ
は、４値のアナログ電圧で示される。

【０３２３】ダミーメモリセル群７１０においては、次
のようにダミーの情報が書込まれる。ダミーメモリセル
７００，７００，…の列のセルには、参照電位Ｄｒｅｆ
０が書込まれる。ダミーメモリセル７０１，７０１，…
の列のセルには、参照電位Ｄｒｅｆ１が書込まれる。ダ
ミーメモリセル７０２，７０２，…の列のセルには、参
照電位Ｄｒｅｆ２が書込まれる。

【０３２４】このように、ダミーメモリセル７００〜７
０２には、メモリセル１０に書込まれ得る参照電位Ｍｒ
ｅｆ０〜Ｍｒｅｆ３の４つのレベルの電位のそれぞれの
中間のレベルである３つのレベルの電位が書込まれる。

【０３２５】次に、読出動作を説明する。読出動作にお
いて、各読出ビット線ＲＢＬｊには、対応するメモリセ
ル１０から読出された記憶データに応じた電位が伝達さ
れる。

【０３２６】ダミー読出ビット線ＤＵＭ２には、対応す
るダミーメモリセル７００から読出された記憶データに
応じた電位が伝達される。ダミー読出ビット線ＤＵＭ１
には、対応するダミーメモリセル７０１から読出された
記憶データに応じた電位が伝達される。ダミー読出ビッ
ト線ＤＵＭ０には、対応するダミーメモリセル７０２か
ら読出された記憶データに応じた電位が伝達される。

【０３２７】電位比較回路９４においては、差動増幅器
９４１〜９４３の各々が、対応する読出ビット線ＲＢＬ
ｊの電位と、対応するダミー読出ビット線ＤＵＭ（０〜
２）の電位とを比較する。そして、その比較結果は、エ
ンコーダ９５においてエンコードされて出力される。

【０３２８】詳しく説明すると、電位比較回路９４にお
いては、各読出ビット線ＲＢＬｊの電位が、判別基準の
電位としての３つのダミー読出ビット線ＤＵＭ０〜２の
電位とそれぞれ比較される。

【０３２９】そして、その比較結果を示す差動増幅器９
４１〜９４３の出力信号のレベルが、メモリセル１０に
おける２ビット分（４値）の記憶データの読出結果を示
すコード情報となる。そして、そのコード情報を、エン
コーダ９５がエンコードすることにより、４値の値を取
得る読出データが出力ノードＯ１およびＯ０から出力さ
れる。

【０３３０】このように、第９実施例よるＦＩＦＯメモ
リでは、読出ビット線ＲＢＬｊの電位と、ダミー読出ビ
ット線ＤＵＭ０〜２のそれぞれの電位との比較結果に基
づいて、データの読出が行なわれるので、前述した第１
〜第５実施例の場合と同様に、読出速度の高速化および
読出動作の安定化を実現できる。

【０３３１】さらに、この第９実施例によるＦＩＦＯメ
モリでは、チップ面積の小面積化も実現することができ
る。その理由は次の通りである。このような構成の４値
記憶のＦＩＦＯメモリにおいては、メモリセルアレイ１
を構成するメモリセル１０の数を、図２３に示される従
来のＦＩＦＯメモリのメモリセル数の１／２の数にする
ことができる。それは、１つのメモリセル１０におい
て、従来のメモリセルの２倍のデータが書込めるからで
ある。

【０３３２】この第９実施例によるＦＩＦＯメモリは、
図２３のＦＩＦＯメモリに、新たに、ダミーセル群７１
０、デコーダ９１、参照電位発生回路９２、スイッチ回
路９３およびエンコーダ９５等の回路を付加することに
より実現できる。

【０３３３】これらの回路を付加することによって増加
するチップ面積は、メモリセルの数を１／２の数に削減
したことに伴って減少したチップ面積と比べると、十分
に小さい。したがって、第９実施例によるＦＩＦＯメモ
リにおいては、チップ面積を従来のものよりも十分に小
さくできる。

【０３３４】なお、この第９実施例では、参照電位Ｄｒ
ｅｆ０〜Ｄｒｅｆ２をそれぞれ受けるダミーメモリセル
７０１〜７０２をメモリセルアレイ１のワード数分設け
た。それは、ダミーメモリセルのストレージノードの電
流リークおよびスイッチノイズによる悪影響を考慮に入
れたためである。

【０３３５】したがって、読出において高い精度を必要
としない場合は、必ずしもワード数に対応する数のダミ
ーメモリセルを設ける必要はない。このため、ダミーメ
モリセル群７１０のダミーメモリセルは、少なくとも３
個のダミーメモリセル７００，７０１および７０２を設
ければよい。

【０３３６】第１０実施例 次に、第１０実施例について説明する。この第１０実施
例においては、第１〜第８実施例に示されるメモリを、
データをランダムに読出すことが可能なＤＲＡＭに適用
した例について説明する。

【０３３７】第１〜第８実施例では、それぞれに示され
たメモリがＦＩＦＯメモリに適用される例を示したが、
それらのメモリは、ＦＩＦＯメモリに限らず、ＤＲＡＭ
にも適用することが可能である。

【０３３８】図１４は、第１０実施例によるＤＲＡＭの
概略構成を示すブロック図である。図１４を参照して、
このＤＲＡＭは、書込／読出行デコーダ１０１、書込／
読出列デコーダ１０２、データ入力ノード５６、メモリ
セルアレイ１、ダミーメモリセル７および電位比較回路
１０３を含む。メモリセルアレイ１は、複数行および複
数列に配列された複数のメモリセル１０，１０，…を含
む。

【０３３９】それらの構成要素のうち、メモリセルアレ
イ１、メモリセル１０、ダミーメモリセル７０および電
位比較回路１０３は、第１〜第８実施例においてそれぞ
れに対応するものと同様の構成を有する。このＤＲＡＭ
は、１３２（メモリセル）×１（ダミーメモリセル）ビ
ットのメモリの例である。

【０３４０】データ入力ノード５６から１ビットのデー
タが入力される。書込／読出行デコーダ１０１は、メモ
リセル１０の行を選択するためのものである。書込／読
出列デコーダ１０２は、メモリセル１０の列を選択する
ためのものである。データ入力ノード５６から入力され
たデータは、書込／読出行デコーダ１０１および書込／
読出列デコーダ１０２によって選択されたメモリセル１
０に書込まれる。

【０３４１】そして、書込／読出行デコーダ１０１およ
び書込／読出列デコーダ１０２によって選択されたメモ
リセル１０からデータが読出される。また、ダミーメモ
リセル００からはダミーのデータが読出される。

【０３４２】電位比較回路１０３においては、第１〜第
８実施例の場合と同様に、読出ビット線に伝達された電
位と、ダミー読出ビット線に伝達された電位とを比較
し、その比較結果に基づく読出を行なう。

【０３４３】このように、構成された第１０実施例によ
るＤＲＡＭにおいても、第１〜第８実施例のそれぞれに
おいて得られる効果と同様の効果を得ることができる。

【０３４４】第１１実施例 次に、第１１実施例について説明する。この第１１実施
例においては、第９実施例に示されるメモリの構成をＤ
ＲＡＭに適用した例について説明する。

【０３４５】図１５は、第１１実施例による多値記憶の
ＤＲＡＭの構成を示すブロック図である。この図１５に
おいて、図１３および図１４と共通する部分には同一の
参照符号を付し、その詳細な説明を省略する。

【０３４６】図１５を参照して、図１５のＤＲＡＭが図
１４のものと異なるのは、次の点である。すなわち、電
位比較回路９４の構成が異なること、少なくとも３つの
ダミーメモリセル７００〜７０２が設けられているこ
と、ならびに、デコーダ９１、参照電位発生回路９２、
スイッチ回路９３およびエンコーダ９５が付加されてい
ることである。

【０３４７】メモリセルアレイ１、メモリセル１０、ダ
ミーメモリセル７００〜７０２、デコーダ９１、参照電
位発生回路９２、スイッチ回路９３、電位比較回路９４
およびエンコーダ９５は、それぞれ第９実施例の図１３
に示されたものと同様に構成される。

【０３４８】このため、たとえば、メモリセル１０が、
４値のデータを記憶し、ダミーメモリセル７００〜７０
２がそれぞれ中間レベルのデータを記憶する。そして、
読出時に、それらのデータのレベルの比較結果に基づく
データの読出が行なわれる。

【０３４９】したがって、第１１実施例によれば、第９
実施例によるＦＩＦＯメモリと同様の効果をＤＲＡＭに
おいて得ることができる。

【０３５０】第１２実施例 次に、第１２実施例について説明する。この第１２実施
例においては、第１〜第１１実施例で用いた、読出ビッ
ト線ＲＢＬｊの電位とダミー読出ビット線ＤＵＭの電位
とを比較する差動増幅器５０の消費電流を外部から制御
することが可能な例について説明する。

【０３５１】第１〜第１１の実施例においては、メモリ
用センスアンプとして差動増幅器５０を使用している。
一般に、差動増幅器は、電源から接地へ常時、２つのパ
スで電流を流し、この２つのパスの電流差を利用して増
幅を行なう。ここで、差動増幅器における消費電流をど
の程度にするかは、差動増幅器の要求速度によって異な
り、高速である程大きな消費電流を必要とする。

【０３５２】ＦＩＦＯメモリは、ロジック回路を同一チ
ップ上に集積して使用され、要求速度はアプリケーショ
ンによってさまざまである。このため、差動増幅器の消
費電流は、通常、ターゲットスペック内で最大の速度に
合せて決定され、それほど高速動作を必要としないアプ
リケーションで使用された場合、無駄に消費電力が費や
されることになる。この第１２実施例は、このような問
題を解決するものである。

【０３５３】図１６は、第１２実施例によるＦＩＦＯメ
モリの読出ビット線のメモリとダミー読出ビット線の電
位とを比較する部分の回路図である。

【０３５４】図１６を参照して、ＦＩＦＯメモリの読出
ビット線ＲＢＬｊの電位とダミー読出ビット線ＤＵＭの
電位とを比較する部分は、入力端子１００１、バイアス
電圧発生回路１００３および差動増幅器５０を含む。バ
イアス電圧発生回路１００３および差動増幅器５０は、
電位比較ユニット１００５を構成する。図１６の差動増
幅器５０は、たとえば、第１〜第９実施例のＦＩＦＯメ
モリの差動増幅器５０として用いることができる。そし
て、その差動増幅器５０に対して、入力端子１００１お
よびバイアス電圧発生回路１００３が設けられる。たと
えば、入力端子１００１およびバイアス電圧発生回路１
００３は、ＦＩＦＯメモリに対して１つ設けてもよい
し、差動増幅器５０の各々に対して設けてもよく、その
数は、設計によって任意である。

【０３５５】バイアス電圧発生回路１００３は、入力端
子１００１から入力される外部電圧信号ＯＳを受ける図
示しない外部バイアス端子を備える。バイアス電圧発生
回路１００３は、差動増幅器５０へバイアス電圧を伝え
るための図示しない、少なくとも２つ以上のバイアス電
圧供給端子を備える。図１６においては、図示しない
が、２つのバイアス電圧供給端子を備えているものとす
る。

【０３５６】第１〜第１１実施例に示したと同様に、差
動増幅器５０の非反転入力端子には、ダミー読出ビット
線ＤＵＭが接続され、反転入力端子には、読出ビット線
ＲＢＬｊが接続される。差動増幅器５０の出力信号は出
力ノードＯＵＴＮに出力される。差動増幅器５０は、バ
イアス電圧発生回路１００３の図示しない２つのバイア
ス電圧供給端子を通してバイアス電圧ＢＶ１およびＢＶ
２を受ける。

【０３５７】差動増幅器５０は、図示しないが、バイア
ス電圧ＢＶ１およびＢＶ２をそれぞれ受ける２つのバイ
アス端子を備える。入力端子１００１は、外部電圧信号
ＯＳを受け、バイアス電圧発生回路１００３に伝達す
る。

【０３５８】次に動作について説明する。一般的に、２
つ以上のバイアス端子を有する差動増幅器は、２つ以上
のバイアス端子を通して入力される２つ以上のバイアス
電圧の電圧関係が一定の関係にないと安定に動作しな
い。したがって、バイアス回路１００３は、差動増幅器
５０が安定に動作するようなバイアス電圧ＢＶ１および
ＢＶ２を供給するものである。

【０３５９】バイアス電圧発生回路１００３は、入力端
子１００１から入力される外部電圧信号ＯＳに応じて、
差動増幅器５０が安定に動作する条件を満たすバイアス
電圧ＢＶ１およびＢＶ２を発生する。そして、このバイ
アス電圧ＢＶ２の大きさに基づいて、差動増幅器５０を
流れる消費電流を決定する。

【０３６０】すなわち、外部電圧信号ＯＳによりバイア
ス電圧ＢＶ１およびＢＶ２が制御されているため、差動
増幅器５０の消費電流は、外部電圧信号ＯＳにより制御
することが可能となる。

【０３６１】図１７は、ＬＳＩ１０１１中の、第１２実
施例によるＦＩＦＯメモリを示す概略ブロック図であ
る。

【０３６２】図１７を参照して、ＬＳＩ１０１１中に
は、２つの、第１２実施例によるＦＩＦＯメモリ１０１
３がある。ＦＩＦＯメモリ１０１３は、入力端子１００
１および電位比較ユニット１００５を含む。ここで、入
力端子１００１および電位比較ユニット１００５は、図
１６の入力端子１００１および電位比較ユニット１００
５と同様である。

【０３６３】一方のＦＩＦＯメモリ１０１３の入力端子
１００１は、外部入力端子１０１５と接続され、外部入
力端子１０１５および入力端子１００１を通して外部電
圧信号ＯＳを受ける。

【０３６４】他方のＦＩＦＯメモリ１０１３は、入力端
子１００１を通して、ＬＳＩ１０１１から外部電圧信号
ＯＳを受ける。なお、２つのＦＩＦＯメモリに入力され
る外部電圧信号ＯＳは、たとえば、アナログ電圧信号で
ある。

【０３６５】図１８は、図１６の電位比較ユニット１０
０５の詳細を示す回路図である。図１８を参照して、電
位比較ユニット１００５は、バイアス電圧発生回路１０
０３および差動増幅器５０からなる。バイアス電圧発生
回路１００３は、負荷用ＰＭＯＳトランジスタＴＰＳ
１、外部電圧信号印加用ＮＭＯＳトランジスタＴＮＤ１
および電流源ＮＭＯＳトランジスタＴＰＲ１からなる。

【０３６６】差動増幅器５０は、負荷用ＰＭＯＳトラン
ジスタＴＰＳ２，ＴＰＳ３、ドライバ用ＮＭＯＳトラン
ジスタＴＮＤ２，ＴＮＤ３および電流源ＮＭＯＳトラン
ジスタＴＰＲ２，ＴＰＲ３からなる。

【０３６７】差動増幅器５０において、負荷用ＰＭＯＳ
トランジスタＴＰＳ２、ドライバ用ＮＭＯＳトランジス
タＴＮＤ２および電流源ＮＭＯＳトランジスタＴＰＲ２
は、電源ノードＳＮ１および接地ノードとの間に直列に
接続される。ドライバ用ＮＭＯＳトランジスタＴＮＤ２
のゲートは、ダミー読出ビット線ＤＵＭに接続される。

【０３６８】負荷用ＰＭＯＳトランジスタＴＰＳ３、ド
ライバ用ＮＭＯＳトランジスタＴＮＤ３および電流源Ｎ
ＭＯＳトランジスタＴＰＲ３は、電源ノードＳＮ１およ
び接地ノードとの間に直列に接続される。ドライバ用Ｎ
ＭＯＳトランジスタＴＮＤ３のゲートは、読出ビット線
ＲＢＬｊに接続される。

【０３６９】負荷用ＰＭＯＳトランジスタＴＰＳ１、Ｔ
ＰＳ２およびＴＰＳ３のゲートは共通に接続される。電
流源ＮＭＯＳトランジスタＴＰＲ１、ＴＰＲ２およびＴ
ＰＲ３のゲートは共通に接続される。負荷用ＰＭＯＳト
ランジスタＴＰＳ３およびドライバ用ＮＭＯＳトランジ
スタＴＮＤ３のドレインは、出力ノードＯＵＴＮに接続
される。ドライバ用ＮＭＯＳトランジスタＴＮＤ２のソ
ースと、負荷用ＮＭＯＳトランジスタＴＮＤ３のソース
とは接続される。

【０３７０】負荷用ＰＭＯＳトランジスタＴＰＳ２とＴ
ＰＳ３のサイズ、ドライバ用ＮＭＯＳトランジスタＴＮ
Ｄ２とＴＮＤ３のサイズおよび電流源ＮＭＯＳトランジ
スタＴＰＲ２とＴＰＲ３のサイズは、各々同一である。

【０３７１】バイアス電圧発生回路１００３において、
負荷用ＰＭＯＳトランジスタＴＰＳ１、外部電圧信号印
加用ＮＭＯＳトランジスタＴＮＤ１および電流源ＮＭＯ
ＳトランジスタＴＰＲ１は、電源ノードＳＮ１および接
地ノードとの間に直列に接続される。外部電圧信号印加
用ＮＭＯＳトランジスタＴＮＤ１のゲートは、入力端子
１００１に接続される。

【０３７２】負荷用ＰＭＯＳトランジスタＴＰＳ１のゲ
ートは、自らのドレインに接続され、バイアス電圧供給
端子ＩＢＶ１をなす。電流源ＮＭＯＳトランジスタＴＰ
Ｒ１のゲートは自らのドレインに接続されてバイアス電
圧供給端子ＩＢＶ２をなす。負荷用ＰＭＯＳトランジス
タＴＰＳ１と電流源ＮＭＯＳトランジスタＴＰＲ１のサ
イズ比は、負荷用ＰＭＯＳトランジスタＴＰＳ２と電流
源ＮＭＯＳトランジスタＴＰＲ２のサイズ比および負荷
用ＰＭＯＳトランジスタＴＰＳ３と電流源ＮＭＯＳトラ
ンジスタＴＰＲ３のサイズ比に比例している。

【０３７３】次に動作について説明する。差動増幅器５
０は、それを構成する全トランジスタＴＰＳ２，ＴＰＳ
３，ＴＮＤ２，ＴＮＤ３，ＴＰＲ２，ＴＰＲ３が飽和状
態にあるときに最も高い性能を得る。差動増幅器５０に
対して上述したようにバイアス電圧発生回路１００３を
構成することによって、差動増幅器５０を構成する全ト
ランジスタＴＰＳ２，ＴＰＳ３，ＴＮＤ２，ＴＮＤ３，
ＴＰＲ２，ＴＰＲ３を飽和状態にすることができる。

【０３７４】すなわち、負荷用ＰＭＯＳトランジスタＴ
ＰＳ１ならびに電流源ＮＭＯＳトランジスタＴＰＲ１
は、ダイオード接続トランジスタであるため、これらの
トランジスタをオフさせない限り、これらのトランジス
タは飽和状態で動作する。

【０３７５】また、上述したように、負荷用ＰＭＯＳト
ランジスタＴＰＳ１と電流源ＮＭＯＳトランジスタＴＰ
Ｒ１のサイズ比は、負荷用ＰＭＯＳトランジスタＴＰＳ
２と電流源ＮＭＯＳトランジスタＴＰＲ２のサイズ比な
らびに負荷用ＰＭＯＳトランジスタＴＰＳ３と電流源Ｎ
ＭＯＳトランジスタＴＰＲ３のサイズ比に比例してい
る。

【０３７６】さらに、負荷用ＰＭＯＳトランジスタＴＰ
Ｓ１のゲート電圧とソース電圧のそれぞれは、負荷用Ｐ
ＭＯＳトランジスタＴＰＳ２、ＴＰＳ３のゲート電圧と
ソース電圧のそれぞれに等しくなっている。

【０３７７】また、電流源ＮＭＯＳトランジスタＴＰＲ
１のゲート電圧とソース電圧のそれぞれは、電流源ＮＭ
ＯＳトランジスタＴＰＲ２、ＴＰＲ３のゲート電圧とソ
ース電圧のそれぞれに等しくなっている。

【０３７８】以上のことにより、負荷用ＰＭＯＳトラン
ジスタＴＰＳ１と電流源ＮＭＯＳトランジスタＴＰＲ１
が飽和状態で動作するときには、負荷用ＰＭＯＳトラン
ジスタＴＰＳ２と電流源ＮＭＯＳトランジスタＴＰＲ
２、負荷用ＰＭＯＳトランジスタＴＰＳ３と電流源ＮＭ
ＯＳトランジスタＴＰＲ３も多くの場合飽和状態で動作
する。

【０３７９】ドライバ用ＮＭＯＳトランジスタＴＮＤ
２、ＴＮＤ３は、それぞれダミー読出ビット線ＤＵＭお
よび読出ビット線ＲＢＬｊからの入力電圧の値もしくは
振幅によって、飽和状態で動作したり、非飽和状態で動
作したりする。しかし、少なくとも差動増幅開始時点に
おいては、ドライバ用ＮＭＯＳトランジスタＴＮＤ２、
ＴＮＤ３が飽和状態で動作するように、それぞれのゲー
トに、入力電圧が与えられる。

【０３８０】外部電圧信号印加用ＮＭＯＳトランジスタ
ＴＮＤ１の飽和、非飽和も、入力端子１００１に印加さ
れる外部電圧信号ＯＳによって異なるが、外部電圧信号
印加用ＮＭＯＳトランジスタＴＮＤ１の動作状態は問題
とならない。

【０３８１】ここで、入力端子１００１に印加される外
部電圧信号ＯＳを変化させる場合を考える。外部電圧信
号印加用ＮＭＯＳトランジスタＴＮＤ１は、外部電圧信
号ＯＳの大きさに応じて、その抵抗値が変化する抵抗手
段とみなすことができる。したがって、外部電圧信号印
加用ＮＭＯＳトランジスタＴＮＤ１のゲートに印加す
る、外部電圧信号ＯＳを大きくしていくと、抵抗値が小
さくなっていき、外部電圧信号ＯＳを小さくしていくと
抵抗値が大きくなっていく。

【０３８２】このため、外部電圧信号印加用ＮＭＯＳト
ランジスタＴＮＤ１の抵抗値が大きくなっていくと、バ
イアス電圧供給端子ＩＢＶ２からのバイアス電圧ＢＶ２
は下降し、バイアス電圧入力端子ＩＢＶ１からのバイア
ス電圧ＢＶ１は上昇する。逆に、外部電圧信号印加用Ｎ
ＭＯＳトランジスタＴＮＤ１の抵抗値が小さくなってい
くとバイアス電圧ＢＶ２は上昇し、バイアス電圧ＢＶ１
は下降する。

【０３８３】すなわち、外部電圧信号ＯＳを大きくして
いくと、バイアス電圧ＢＶ２が上昇し、バイアス電圧Ｂ
Ｖ２をゲートに受ける、差動増幅器５０の電流源ＮＭＯ
ＳトランジスタＴＰＲ２、ＴＰＲ３は強くオンする。こ
のため、電流源ＮＭＯＳトランジスタＴＰＲ２、ＴＰＲ
３のドレイン・ソース間電流（以下、「消費電流」とい
う）は増加し、差動増幅器５０は高速に動作する。

【０３８４】外部電圧信号ＯＳを小さくしていくと、バ
イアス電圧ＢＶ２が下降し、バイアス電圧ＢＶ２をゲー
トに受ける、差動増幅器５０の電流源ＮＭＯＳトランジ
スタＴＰＲ２、ＴＰＲ３は弱くオンすることになる。こ
のため、消費電流は減少し、差動増幅器５０は低速に動
作することとなる。

【０３８５】通常、差動増幅器５０における、消費電流
を制御するだけならば、差動増幅器５０の電流源ＮＭＯ
ＳトランジスタＴＰＲ２、ＴＰＲ３のゲートに、外部か
ら直接、バイアス電圧を印加することもできる。しか
し、負荷用ＰＭＯＳトランジスタＴＰＳ２と電流源ＮＭ
ＯＳトランジスタＴＰＲ２ならびに負荷用ＰＭＯＳトラ
ンジスタＴＰＳ３と電流源ＮＭＯＳトランジスタＴＰＲ
３のバランスがくずれ、負荷用ＰＭＯＳトランジスタＴ
ＰＳ２と負荷用ＰＭＯＳトランジスタＴＰＳ３または、
電流源ＮＭＯＳトランジスタＴＰＲ２と電流源ＮＭＯＳ
トランジスタＴＰＲ３が非飽和となって差動増幅器５０
の性能が大きく劣化する。

【０３８６】図１８の差動増幅器５０においては、負荷
用ＰＭＯＳトランジスタＴＰＳ２、ＴＰＳ３および電流
源ＮＭＯＳトランジスタＴＰＲ２、ＴＰＲ３はそれぞ
れ、ダイオード接続された負荷用ＰＭＯＳトランジスタ
ＴＰＳ１および電流源ＮＭＯＳトランジスタＴＰＲ１に
よって、飽和状態が保証されているのでこのような問題
はない。

【０３８７】なお、図１８のバイアス電圧発生回路１０
０３の外部電圧信号印加用ＮＭＯＳトランジスタＴＮＤ
１の代わりに、ＰＭＯＳトランジスタを用いることもで
きる。この場合には、外部電圧信号ＯＳを大きくしてい
くと、バイアス電圧ＢＶ２が下降し、差動増幅器５０の
消費電流が減少し、差動増幅器は低速に動作することに
なる。また、外部電圧信号ＯＳを小さくしていくと、バ
イアス電圧ＢＶ２が上昇し、差動増幅器５０の消費電流
は増加し、差動増幅器５０は高速に動作することにな
る。

【０３８８】このように、ダイオード接続トランジスタ
ＴＰＳ１，ＴＰＲ１の間に外部電圧信号印加用ＮＭＯＳ
トランジスタＴＮＤ１を設け、このトランジスタＴＮＤ
１に外部電圧信号を印加することで、トランジスタＴＰ
Ｓ１，ＴＰＳ２，ＴＰＳ３，ＴＰＲ１，ＴＰＲ２，ＴＰ
Ｒ３の飽和を保証しつつ消費電流を制御している。

【０３８９】以上のように、第１２実施例によるＦＩＦ
Ｏメモリにおいては、その差動増幅器５０へのバイアス
電圧ＢＶ１，ＢＶ２を発生するバイアス電圧発生回路１
００３を外部から入力される外部電圧信号ＯＳにより制
御することにより、差動増幅器５０の消費電流を制御で
きる。このため、ＦＩＦＯメモリの仕様に応じて、差動
増幅器５０の速度が最適化でき、ひいては、消費電力が
最適化できる。

【０３９０】図１９は、第１２実施例の変更例によるＦ
ＩＦＯメモリの読出ビット線の電位とダミー読出ビット
線の電位とを比較する部分の回路図である。

【０３９１】図１９を参照して、第１２実施例の変更例
によるＦＩＦＯメモリの読出ビット線の電位とダミー読
出ビット線の電位とを比較する部分は、複数の入力端子
１０２３および電位比較ユニット１０２７を含む。電位
比較ユニット１０２７は、バイアス電圧発生ユニット１
０２５および差動増幅器５０を備える。バイアス電圧発
生ユニット１０２５は、レギュレータ１０２１およびバ
イアス電圧発生回路１００３を備える。

【０３９２】図１９の差動増幅器５０は、たとえば、第
１〜第９実施例のＦＩＦＯメモリの差動増幅器５０とし
て用いることができる。そして、その差動増幅器５０に
対して、複数の入力端子１０２３およびバイアス電圧発
生ユニット１０２５が設けられる。たとえば、バイアス
電圧発生ユニット１０２５は、ＦＩＦＯメモリに対して
１つ設けてもよいし、差動増幅器５０の各々に対して設
けてもよく、その数は、設計によって任意である。図１
９において、図１６と共通する部分には同一の参照符号
を付しその説明を適宜省略する。

【０３９３】図１９の電位比較ユニット１０２７は、図
１６の電位比較ユニット１００５に、レギュレータ１０
２１を設けたものである。レギュレータ１０２１は、バ
イアス電圧発生回路１００３との、少なくとも１つ以上
の図示しない接続端子を有する。

【０３９４】レギュレータ１０２１は、複数の入力端子
１０２３の各々と接続される、図示しない複数の端子を
有する。そして、レギュレータ１０２１には、複数の入
力端子１０２３を介して外部からデジタルコードＤ１…
ＤＮが入力される。レギュレータ１０２１は、入力され
るデジタルコードＤ１…ＤＮに応じて、図示しない複数
の端子を介してバイアス電圧発生回路１００３を制御す
ることにより、バイアス電圧ＢＶ１、ＢＶ２を制御す
る。

【０３９５】図２０は、ＬＳＩ中の、第１２実施例の変
更例によるＦＩＦＯメモリを示す概略ブロック図であ
る。

【０３９６】図２０を参照して、ＬＳＩ中には、２つの
第１２実施例の変更例によるＦＩＦＯメモリがある。Ｆ
ＩＦＯメモリ１０３３は、電位比較ユニット２７および
複数の入力端子１０２３を含む。なお、電位比較ユニッ
ト１０２７および入力端子１０２３は、それぞれ図１９
の電位比較ユニット１０２７および入力端子１０２３と
同様である。ここでＦＩＦＯメモリ１０３３の入力端子
１０２３は、４つ設けられている。ＬＳＩ１０１１は、
４つの外部入力端子１０３１を備える。

【０３９７】図２０の一方のＦＩＦＯメモリ１０３３の
入力端子１０２３の各々は、外部入力端子１０３１の各
々に接続される。すなわち、一方のＦＩＦＯメモリ１０
３３の電位比較ユニット１０２７には、外部入力端子１
０３１および入力端子１０２３を通してデジタルコード
Ｄ１〜Ｄ４が入力されることになる。

【０３９８】他方のＦＩＦＯメモリ１０３３の４つの入
力端子１０２３のうち２つは、電源ノードＳＮに接続さ
れ、他の２つは接地ノードに接続されている。すなわ
ち、デジタルコードＤ５〜Ｄ８を、ＬＳＩ１０１１上の
電源および接地を用いて作り出している。

【０３９９】以上のように、デジタルコードは、外部入
力端子１０３１から入力してもよい。または、オンチッ
プ時にＦＩＦＯメモリの仕様に合せて、電源ノードＳＮ
や接地ノードに入力端子１０２３の各々を接続すること
により、デジタルコードを作り出してもよい。

【０４００】図２１は、図１９の電位比較ユニット１０
２７の詳細を示す回路図である。この図２１において、
図１８および図１９と共通する部分には同一の参照符号
を付しその説明を適宜省略する。図２１を参照して、レ
ギュレータ１０２１は、ＰＭＯＳトランジスタＴＰ１，
ＴＰ２およびＮＭＯＳトランジスタＴＮ１，ＴＮ２を備
える。バイアス電圧発生回路１０４０は、図１８のバイ
アス電圧発生回路１００３の構成にアナログ電圧発生回
路１０４１をさらに設けたものである。

【０４０１】レギュレータ１０２１において、ＰＭＯＳ
トランジスタＴＰ１およびＮＭＯＳトランジスタＴＮ１
は、電源ノードＳＮ１と接地ノードとの間に直列に接続
される。ＰＭＯＳトランジスタＴＰ２およびＮＭＯＳト
ランジスタＴＮ２は、電源ノードＳＮ１および接地ノー
ドＴＮ２との間に直列に接続される。

【０４０２】ＰＭＯＳトランジスタＴＰ１、ＴＰ２およ
びＮＭＯＳトランジスタＴＮ１、ＴＮ２のゲートはそれ
ぞれ、４つの入力端子１０２３の各々に接続される。こ
こで、ＰＭＯＳトランジスタＴＰ１、ＴＰ２およびＮＭ
ＯＳトランジスタＴＮ１、ＴＮ２のゲートには、それぞ
れ信号Ｄ４、Ｄ３、Ｄ２およびＤ１が入力される。

【０４０３】バイアス電圧発生回路１０４０の外部電圧
信号印加用ＮＭＯＳトランジスタＴＮＤ１のゲートには
アナログ電圧発生回路１０４１、ＰＭＯＳトランジスタ
ＴＰ１、ＴＰ２のドレインおよびＮＭＯＳトランジスタ
ＴＮ１、ＴＮ２のドレインが接続される。

【０４０４】次に動作について説明する。アナログ電圧
発生回路１０４１は、差動増幅器５０が中間的な速度と
なるようにバイアス電圧ＢＶ１、ＢＶ２が発生されるよ
うな、一定電圧を発生する。レギュレータ１０２１の全
トランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２はデジタ
ルコードＤ１〜Ｄ４に応じて、そのオン、オフが変化す
る。

【０４０５】この場合、たとえば、Ｄ４＝Ｄ３＝「ＨＩ
ＧＨ」、Ｄ２＝Ｄ１＝「ＬＯＷ」が入力されたとする
と、レギュレータ１０２１の全トランジスタＴＰ１、Ｔ
Ｐ２、ＴＮ１、ＴＮ２はオフし、バイアス電圧発生回路
１０４０の外部電圧信号印加用ＮＭＯＳトランジスタＴ
ＮＤ１のゲートには、アナログ電圧発生回路１０２１か
らの一定電圧のみが印加されることになる。すなわち、
差動増幅器５０には、差動増幅器５０が中間的な速度と
なるようなバイアス電圧ＢＶ１およびＢＶ２が印加され
ることになる。このため、差動増幅器５０の消費電流も
中間的となる。

【０４０６】また、たとえば、Ｄ３＝「ＨＩＧＨ」、Ｄ
４＝Ｄ２＝Ｄ１＝「ＬＯＷ」が入力された場合、ＰＭＯ
ＳトランジスタＴＰ１のみがオンする。これにより、バ
イアス電圧発生回路１０４０の外部電圧信号印加用ＮＭ
ＯＳトランジスタＴＮＤ１のゲートには、アナログ電圧
発生回路１０４１からの一定電圧と電源ノードＳＮ１か
らの電源電圧が印加されることになる。このため、外部
電圧信号印加用ＮＭＯＳトランジスタＴＮＤ１は強くオ
ンし、バイアス電圧ＢＶ２が大きくなり、電流源ＮＭＯ
ＳトランジスタＴＰＲ２、ＴＰＲ３も強くオンする。し
たがって、差動増幅器５０の消費電流が大きくなり、差
動増幅器５０は高速に動作することになる。

【０４０７】以上のように、第１２実施例の変更例によ
るＦＩＦＯメモリにおいては、その差動増幅器５０への
バイアス電圧ＢＶ１、ＢＶ２を発生するバイアス電圧発
生ユニット１０２５を外部からのデジタルコードＤ１〜
Ｄ４により制御することにより、差動増幅器５０の消費
電流を制御できる。このため、ＦＩＦＯメモリの仕様に
応じて、差動増幅器５０の速度が最適化でき、ひいて
は、消費電力が最適化できる。

【０４０８】なお、図１６の電位比較ユニット１００
５、入力端子１００１または図１９の電位比較ユニット
１０２７、入力端子１０２３は、第１０実施例および第
１１実施例のＤＲＡＭにも用いることができ、ＦＩＦＯ
メモリに用いた場合と同様の効果を奏する。

【０４０９】

【発明の効果】請求項１に記載の本発明によれば、ダミ
ーメモリセルは、複数のメモリセルに書込まれる第１ま
たは第２のレベルの間の第３のレベルであるダミーの情
報が書込まれる。これにより、読出時に、読出ビット線
の電位と、ダミー読出ビット線の電位との間に電位差を
生じさせる。そして、ダミー読出ビット線の電位と、読
出ビット線の電位との比較結果に基づいて、メモリセル
から読出された情報のレベルを示すことが可能である。

【０４１０】このため、読出速度を高速化できるととも
に、読出動作を安定化することができる。さらに、この
ように読出速度を高速化できることにより、読出速度の
高速化の実現のためにチップ面積を大きくする必要がな
いため、チップ面積の増加を抑制することができる。

【０４１１】請求項２に記載の本発明によれば、ダミー
読出ビット線に接続された容量手段によって、読出時に
おいて、ダミー読出ビット線の電位が、読出ビット線に
伝達され得る２つのレベルの電位の間の電位となる。こ
れにより、読出時に、読出ビット線の電位と、ダミー読
出ビット線の電位との間に電位差を生じさせる。そし
て、ダミー読出ビット線の電位と、読出ビット線の電位
との比較結果に基づいて、メモリセルから読出された情
報のレベルを示すことが可能である。

【０４１２】このため、読出速度を高速化できるととも
に、読出動作を安定化することができる。さらに、この
ように読出速度を高速化できることにより、読出速度の
高速化の実現のためにチップ面積を大きくする必要がな
いため、チップ面積の増加を抑制することができる。

【０４１３】請求項３に記載の本発明によれば、ダミー
メモリセルに１対１の対応でダミーメモリセルと同じ数
設けられた容量手段により、読出時に、ダミー読出ビッ
ト線の電位が、読出ビット線に伝達され得る２つのレベ
ルの間のレベルになる。これにより、読出時に、読出ビ
ット線の電位と、ダミー読出ビット線の電位との間に電
位差を生じさせる。そして、ダミー読出ビット線の電位
と、読出ビット線の電位との比較結果に基づいて、メモ
リセルから読出された情報のレベルを示すことが可能で
ある。

【０４１４】このため、読出速度を高速化できるととも
に、読出動作を安定化することができる。さらに、この
ように読出速度を高速化できることにより、読出速度の
高速化の実現のためにチップ面積を大きくする必要がな
いため、チップ面積の増加を抑制することができる。

【０４１５】請求項４に記載の本発明によれば、第１の
電位固定手段によって、ダミー読出ビット線の電位が、
読出ビット線の最低電位よりも高い第１の所定電位に固
定される。そして、読出ビット線の電位がダミー読出ビ
ット線の電位よりも高い読出状態において、制御信号発
生手段の制御信号に応答する第２の電位固定手段によっ
て、読出ビット線の電位が、第２の所定電位に固定され
る。

【０４１６】したがって、ダイナミックメモリが低速で
動作する場合でも、読出ビット線の電位と、ダミー読出
ビット線の電位との間に電位差が生じる。このため、ダ
イナミックメモリが低速で動作する場合においても、比
較手段において、メモリセルから読出された情報を判別
することができる。その結果、低速動作時の動作を安定
化することができる。

【０４１７】請求項５に記載の本発明によれば、第１の
電位固定手段によって、ダミー読出ビット線の電位が、
読出ビット線の最低電位よりも高い第１の所定電位に固
定される。そして、読出ビット線の電位がダミー読出ビ
ット線の電位よりも高い読出状態において、読出ビット
線の電位と、ダミー読出ビット線の電位との電位差が第
１の所定レベルよりも低くなった場合に、制御信号発生
手段の制御信号に応答する第２の電位固定手段によっ
て、読出ビット線の電位が、第２の所定電位に固定され
る。

【０４１８】したがって、ダイナミックメモリが低速で
動作する場合でも、読出ビット線の電位と、ダミー読出
ビット線の電位との間には電位差が生じる。このため、
ダイナミックメモリが低速で動作する場合においても、
比較手段において、メモリセルから読出された情報を判
別することができる。その結果、低速動作時の動作を安
定化することができる。

【０４１９】請求項６に記載の本発明によれば、１つの
ダミー読出ビット線に関連する複数の比較手段の第２の
入力ノードの入力容量値の総計が、１つの読出ビット線
に関連する１つの比較手段の第１の入力ノードの入力容
量値よりも大きくされている。このため、対応する読出
ビット線およびダミー読出ビット線において、ダミー読
出ビット線の方が容量値が大きいので、比較手段によっ
て比較されるダミー読出ビット線の電位は、読出ビット
線の電位の振幅の中間のレベルになる。

【０４２０】これにより、読出時に、読出ビット線の電
位と、ダミー読出ビット線の電位との間に電位差を生じ
させる。そして、ダミー読出ビット線の電位と、読出ビ
ット線の電位との比較結果に基づいて、メモリセルから
読出された情報のレベルを示すことが可能である。

【０４２１】このため、読出速度を高速化できるととも
に、読出動作を安定化することができる。さらに、この
ように読出速度を高速化できることにより、読出速度の
高速化の実現のためにチップ面積を大きくする必要がな
いため、チップ面積の増加を抑制することができる。

【０４２２】請求項７に記載の本発明によれば、複数の
ダミー読出ビット線の各々の電位が、対応する第１の電
位固定手段によって、読出ビット線の最低電位よりも高
い第１の所定電位に固定される。そして、読出ビット線
の電位がダミー読出ビット線の電位よりも高い読出状態
において、複数の読出ビット線の各々の電位が、対応す
る制御信号発生手段の制御信号に応答する第２の電位固
定手段によって、第２の所定電位に固定される。

【０４２３】したがって、ダイナミックメモリが低速で
動作する場合でも、対応する読出ビット線の電位と、ダ
ミー読出ビット線の電位との間には電位差が生じる。こ
のため、ダイナミックメモリが低速で動作する場合にお
いても、比較手段において、メモリセルから読出された
情報を判別することができる。その結果、低速動作時の
動作を安定化することができる。

【０４２４】請求項８に記載の本発明によれば、複数の
ダミー読出ビット線の各々の電位が、対応する第１の電
位固定手段によって、読出ビット線の最低電位よりも高
い第１の所定電位に固定される。そして、読出ビット線
の電位がダミー読出ビット線の電位よりも高い読出状態
において、複数の読出ビット線の各々の電位と、対応す
るダミー読出ビット線の電位との電位差が第１の所定レ
ベルよりも低くなった場合に、対応する制御信号発生手
段の制御信号に応答する第２の電位固定手段によって、
第２の所定電位に固定される。

【０４２５】したがって、ダイナミックメモリが低速で
動作する場合でも、対応する読出ビット線の電位と、ダ
ミー読出ビット線の電位との間には電位差が生じる。こ
のため、ダイナミックメモリが低速で動作する場合にお
いても、比較手段において、メモリセルから読出された
情報を判別することができる。その結果、低速動作時の
動作を安定化することができる。

【０４２６】請求項９に記載の本発明によれば、読出ビ
ット線に第１の負荷抵抗手段が設けられ、ダミー読出ビ
ット線に第１の負荷抵抗手段よりも抵抗値が高い第２の
負荷抵抗手段が設けられる。このため、読出時には、読
出ビット線と、ダミー読出ビット線との間に電位差が生
じ、かつ、最終的に、読出ビット線と、ダミー読出ビッ
ト線とが異なる電位に固定される。

【０４２７】したがって、ダイナミックメモリが低速で
動作する場合でも、対応する読出ビット線の電位と、ダ
ミー読出ビット線の電位との間には電位差が生じる。こ
のため、ダイナミックメモリが低速で動作する場合にお
いても、比較手段において、メモリセルから読出された
情報を判別することができる。その結果、低速動作時の
動作を安定化することができる。

【０４２８】請求項１０に記載の本発明によれば、電源
ノードと読出ビット線との間に、第１の負荷抵抗手段と
並列にプルアップ手段が設けられる。このため、読出ビ
ット線の電位の上昇を高速で行なうことができる。

【０４２９】請求項１１に記載の本発明によれば、ダミ
ー読出ビット線の電位は、複数のメモリセルに書込まれ
る第１または第２のレベルの間のレベルである。これに
より、読出時に、読出ビット線の電位と、ダミー読出ビ
ット線の電位との間に電位差を生じさせる。そして、ダ
ミー読出ビット線と読出ビット線の電位との比較結果に
基づいて、メモリセルから読出された情報のレベルを示
すことが可能である。

【０４３０】このため、読出速度を高速化できるととも
に、読出動作を安定化することができる。さらに、この
ように読出速度を高速化できることにより、読出速度の
高速化の実現のためにチップ面積を大きくする必要がな
いため、チップ面積の増加を抑制することができる。

【０４３１】請求項１２に記載の本発明によれば、外部
からの電圧信号により、比較手段の消費電流を制御でき
るため、ダイナミックメモリの仕様に応じて、比較手段
の速度が最適化でき、ひいては、消費電力が最適化でき
る。

【０４３２】請求項１３に記載の本発明によれば、１つ
の入力端子から入力される外部からのアナログ信号によ
り、比較手段の消費電流を制御できる。

【０４３３】このため、ダイナミックメモリの仕様に応
じて、比較手段の速度が最適化でき、ひいては、消費電
力が最適化できる。

【０４３４】請求項１４に記載の本発明によれば、第１
の電圧発生手段は、トランジスタを含み、トランジスタ
は、その制御電極に外部から入力されるアナログ信号の
大きさにより、比較手段に印加する第１の電圧の大きさ
を決定し、比較手段の消費電流を制御する。

【０４３５】このため、ダイナミックメモリの仕様に応
じて、比較手段の速度が最適化でき、ひいては、消費電
力が最適化できる。

【０４３６】請求項１５に記載の本発明によれば、複数
の入力端子から入力される外部からのデジタルコードに
より比較手段の消費電流を制御できる。

【０４３７】このため、ダイナミックメモリの仕様に応
じて、比較手段の速度が最適化でき、ひいては、消費電
力が最適化できる。

【０４３８】請求項１６に記載の本発明によれば、第１
の電圧発生手段は、第２の電圧発生手段を含み、第２の
電圧発生手段は、外部からのデジタルコードに応じた、
第２の電圧の大きさにより、比較手段に印加する第１の
電圧の大きさを制御し、比較手段の消費電流を制御す
る。

【０４３９】このため、ダイナミックメモリの仕様に応
じて、比較手段の速度が最適化でき、ひいては、消費電
力が最適化できる。

【０４４０】請求項１７に記載の本発明によれば、第１
の電圧発生手段に含まれる第３の電圧発生手段は、一定
である、第３の電圧を発生する。第２の電圧発生手段
は、外部からのデジタルコードに応じて、第４の電圧ま
たは第５の電圧の発生、すなわち、第２の電圧の大きさ
を制御する。第１の電圧発生手段に含まれる、第１の電
圧の大きさを決定するトランジスタは、その制御電極に
入力される第２の電圧または第３の電圧の大きさによ
り、比較手段に印加する第１の電圧の大きさを決定し、
比較手段の消費電流を制御する。

【０４４１】このため、ダイナミックメモリの仕様に応
じて、比較手段の速度が最適化でき、ひいては、消費電
力が最適化できる。

【０４４２】請求項１８に記載の本発明によれば、読出
ビット線の電位と、ダミー読出ビット線の電位との比較
結果に基づいて、メモリセルから読出された情報を判別
するダイナミックメモリを、ＦＩＦＯメモリに適用する
ことができる。

【０４４３】請求項１９に記載の本発明によれば、読出
ビット線の電位と、ダミー読出ビット線の電位との比較
結果に基づいて、メモリセルから読出された情報を判別
するダイナミックメモリを、ランダムアクセスメモリに
適用することができる。

【０４４４】請求項２０に記載の本発明によれば、複数
のメモリセルの各々には、４種類以上のレベルになり得
る情報が書込まれ、複数のダミーメモリセルには、各メ
モリセルに書込まれ得る４種類以上のレベルのそれぞれ
の中間のレベルの情報が書込まれる。このため、読出時
に、複数のダミー読出ビット線にそれぞれ伝達される電
位は、読出ビット線に伝達される電位を判別するための
レベルになる。

【０４４５】したがって、比較手段および変換手段によ
り、各読出ビット線の電位と、複数のダミー読出ビット
線の電位のそれぞれとの比較結果に基づいて、メモリセ
ルから読出される情報としての４値以上の情報のレベル
を示すことが可能である。

【０４４６】このように、各読出ビット線の電位と、複
数のダミー読出ビット線の電位との比較結果に基づい
て、４値以上の情報のレベルを示すことが可能であるた
め、読出速度を高速化できるとともに、読出動作を安定
化することができる。さらに、１つのメモリセルに４値
の情報を記憶できるようにしたため、メモリセルを少な
くできるので、チップ面積の増加を抑制することができ
る。

【０４４７】請求項２１に記載の本発明によれば、各読
出ビット線の電位と、複数のダミー読出ビット線の電位
との比較結果に基づいて、メモリセルから読出された４
値以上の情報を判別するダイナミックメモリを、ＦＩＦ
Ｏメモリに適用することができる。

【０４４８】請求項２２に記載の本発明によれば、各読
出ビット線の電位と、複数のダミー読出ビット線の電位
との比較結果に基づいて、メモリセルから読出された４
値以上の情報を判別するダイナミックメモリを、ランダ
ムアクセスメモリに適用することができる。

【図面の簡単な説明】

【図１】 第１実施例によるＦＩＦＯメモリの概略構成
を示すブロック図である。

【図２】 図１のＦＩＦＯメモリにおけるメモリセルア
レイ、ダミーメモリセル列および電位比較回路の詳細な
構成を示す回路図である。

【図３】 第１実施例によるＦＩＦＯメモリの読出動作
時の読出ビット線およびダミー読出ビット線の電位の関
係を示すグラフである。

【図４】 第２実施例によるＦＩＦＯメモリにおけるメ
モリセルアレイ、ダミーメモリセル列および電位比較回
路の詳細な構成を示す回路図である。

【図５】 第３実施例によるＦＩＦＯメモリにおけるメ
モリセルアレイ、ダミーメモリセル列および電位比較回
路の詳細な構成を示す回路図である。

【図６】 第４実施例によるＦＩＦＯメモリの概略構成
を示すブロック図である。

【図７】 第４実施例によるＦＩＦＯメモリの電位比較
回路の回路図である。

【図８】 第５実施例によるＦＩＦＯメモリにおけるメ
モリセルアレイ、ダミーメモリセル列および電位比較回
路の詳細な構成を示す回路図である。

【図９】 第５実施例によるＦＩＦＯメモリの読出動作
時の読出ビット線およびダミー読出ビット線の電位の関
係を示すグラフである。

【図１０】 第６実施例によるＦＩＦＯメモリの負荷抵
抗回路に関連する部分のブロック図である。

【図１１】 第７実施例によるＦＩＦＯメモリの読出ビ
ット線およびダミー読出ビット線の電位を固定する部分
の回路図である。

【図１２】 第８実施例によるＦＩＦＯメモリの読出ビ
ット線およびダミー読出ビット線の電位を固定する部分
の回路図である。

【図１３】 第９実施例による多値記憶のＦＩＦＯメモ
リの構成を示す回路図である。

【図１４】 第１０実施例によるＤＲＡＭの概略構成を
示すブロック図である。

【図１５】 第１１実施例によるＤＲＡＭの概略構成を
示すブロック図である。

【図１６】 第１２実施例によるＦＩＦＯメモリの読出
ビット線の電位とダミー読出ビット線の電位とを比較す
る部分の回路図である。

【図１７】 ＬＳＩ中の、第１２実施例によるＦＩＦＯ
メモリを示す概略ブロック図である。

【図１８】 図１６の電位比較ユニットの詳細を示す回
路図である。

【図１９】 第１２実施例の変更例によるＦＩＦＯメモ
リの読出ビット線の電位とダミー読出ビット線の電位と
を比較する部分の回路図である。

【図２０】 ＬＳＩ中の、第１２実施例の変更例による
ＦＩＦＯメモリを示す概略ブロック図である。

【図２１】 図１９の電位比較ユニットの詳細を示す回
路図である。

【図２２】 従来のＦＩＦＯメモリの構成を示すブロッ
ク図である。

【図２３】 図２２のＦＩＦＯメモリにおけるメモリセ
ルアレイの詳細な構成を示す回路図である。

【図２４】 従来のＦＩＦＯメモリの動作上の問題を説
明するためのメモリセルの回路図である。

【符号の説明】

１ メモリセルアレイ、５，９４，１０３ 電位比較回
路、７，７ａ〜７ｃダミーメモリセル列、１０ メモリ
セル、１１〜１３，６２，７１〜７３，１６１，１６
２，８６１ トランジスタ、１４，６１，６３ キャパ
シタ、５０，８６２ 差動増幅器、７０，７００〜７０
２ ダミーメモリセル、８１，８２ 負荷抵抗回路、８
３ プルアップ回路、８４，８６ 制御信号発生回路、
８５ 電位ロック回路、９２ 参照電位発生回路、９３
スイッチ回路、９５ エンコーダ、１００１，１０２
３ 入力端子、１００３，１０４０ バイアス電圧発生
回路、１００５，１０２７ 電位比較ユニット、１０１
１ ＬＳＩ、１０１３，１０３３ ＦＩＦＯメモリ、１
０１５，１０３１ 外部入力端子、１０２１ レギュレ
ータ、１０２５ バイアス電圧発生ユニット、１０４１
アナログ電圧発生回路、ＤＵＭ ダミー読出ビット
線、ＷＷＬｉ 書込ワード線、ＲＷＬｉ 読出ワード
線、ＷＢＬｊ 書込ビット線、ＲＢＬｊ 読出ビット
線、ＴＰＳ１，ＴＰＳ２，ＴＰＳ３ 負荷用ＰＭＯＳト
ランジスタ、ＴＮＤ１ 外部電圧信号印加用ＮＭＯＳト
ランジスタ、ＴＮＤ２，ＴＮＤ３ ドライバ用ＮＭＯＳ
トランジスタ、ＴＰＲ１，ＴＰＲ２，ＴＰＲ３ 電流源
ＮＭＯＳトランジスタ、ＴＰ１，ＴＰ２ ＰＭＯＳトラ
ンジスタ、ＴＮ１，ＴＮ２ ＮＭＯＳトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山中 一也 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (22)

【特許請求の範囲】
1. 【請求項１】 少なくとも１列に配列され、情報が書込
   まれる複数のメモリセルと、 ダミーの情報が書込まれる少なくとも１つのダミーメモ
   リセルと、 前記複数のメモリセルに選択的に書込むための第１また
   は第２のレベルの情報を供給する少なくとも１つの書込
   ビット線と、 前記第１および第２のレベルの間の第３のレベルであ
   り、前記ダミーメモリセルに書込むためのダミーの情報
   を固定的に供給する少なくとも１つのダミー情報供給手
   段と、 前記複数のメモリセルから選択的に読出された情報に応
   じた電位が伝達される少なくとも１つの読出ビット線
   と、 前記ダミーメモリセルから読出された情報に応じた電位
   が伝達されるダミー読出ビット線とを備え、 前記複数のメモリセルおよび前記ダミーメモリセルの各
   セルは、 情報を蓄積するためのキャパシタと、 書込時に、対応する前記書込ビット線または前記ダミー
   情報供給手段から供給される情報を前記キャパシタに伝
   達するための第１のトランジスタと、 前記キャパシタに蓄積された情報のレベルに応じた電位
   を供給するための第２のトランジスタと、 読出時に、前記第２のトランジスタから供給される電位
   を対応する前記読出ビット線または前記ダミー読出ビッ
   ト線に伝達するための第３のトランジスタとを含み、 前記読出ビット線の電位と、前記ダミー読出ビット線の
   電位とを比較し、その比較結果に基づいて、前記複数の
   メモリセルから選択的に読出された情報のレベルを示す
   情報を出力する少なくとも１つの比較手段をさらに備え
   た、ダイナミックメモリ。
2. 【請求項２】 少なくとも１列に配列され、情報が書込
   まれる複数のメモリセルと、 ダミーの情報が書込まれる少なくとも１つのダミーメモ
   リセルと、 前記複数のメモリセルに選択的に書込むための第１また
   は第２のレベルの情報を供給する少なくとも１つの書込
   ビット線と、 前記ダミーメモリセルに書込むためのダミーの情報を固
   定的に供給する少なくとも１つのダミー情報供給手段
   と、 前記複数のメモリセルから選択的に読出された情報に応
   じた電位が伝達される少なくとも１つの読出ビット線
   と、 前記ダミーメモリセルから読出された情報に応じた電位
   が伝達されるダミー読出ビット線と、 前記ダミー読出ビット線に接続され、読出時に、そのダ
   ミー読出ビット線の電位を、前記読出ビット線に伝達さ
   れる前記第１または第２のレベルの情報に応じた２つの
   レベルの電位の間のレベルにするための容量手段とを備
   え、 前記複数のメモリセルおよび前記ダミーメモリセルの各
   セルは、 情報を蓄積するためのキャパシタと、 書込時に、対応する前記書込ビット線または前記ダミー
   情報供給手段から供給される情報を前記キャパシタに伝
   達するための第１のトランジスタと、 前記キャパシタに蓄積された情報のレベルに応じた電位
   を供給するための第２のトランジスタと、 読出時に、前記第２のトランジスタから供給される電位
   を対応する前記読出ビット線または前記ダミー読出ビッ
   ト線に伝達するための第３のトランジスタとを含み、 前記読出ビット線の電位と、前記ダミー読出ビット線の
   電位とを比較し、その比較結果に基づいて、前記複数の
   メモリセルから選択的に読出された情報のレベルを示す
   情報を出力する少なくとも１つの比較手段とをさらに備
   えた、ダイナミックメモリ。
3. 【請求項３】 前記容量手段が、前記ダミーメモリセル
   に１対１の対応で前記ダミーメモリセルと同じ数設けら
   れた、請求項２記載のダイナミックメモリ。
4. 【請求項４】 前記ダミー読出ビット線の電位が、前記
   読出ビット線の最低電位よりも高い電位である第１の所
   定電位よりも低い場合に、そのダミー読出ビット線の電
   位を前記第１の所定電位に固定するための少なくとも１
   つの第１の電位固定手段と、 前記比較手段の出力信号と、前記読出ビット線の電位を
   固定するタイミングを規定する所定のクロック信号とを
   受け、そのクロック信号に応答して、前記比較手段の出
   力信号を前記読出ビット線の電位を固定するための制御
   信号として発生する少なくとも１つの制御信号発生手段
   と、 前記制御信号発生手段の制御信号が、前記読出ビット線
   の電位が前記ダミー読出ビット線の電位よりも高いこと
   を示している場合に、その制御信号に応答して、前記読
   出ビット線の電位を前記第１の所定電位よりも高い第２
   の所定電位に固定するための少なくとも１つの第２の電
   位固定手段とをさらに備えた、請求項１または２記載の
   ダイナミックメモリ。
5. 【請求項５】 前記ダミー読出ビット線の電位が、前記
   読出ビット線の最低電位よりも高い電位である第１の所
   定電位よりも低い場合に、そのダミー読出ビット線の電
   位を前記第１の所定電位に固定するための少なくとも１
   つの第１の電位固定手段と、 前記読出ビット線の電位および前記ダミー読出ビット線
   の電位を比較し、その比較結果に応じて前記読出ビット
   線の電位を固定するための制御信号を発生する少なくと
   も１つの制御信号発生手段とをさらに備え、 前記制御信号発生手段は、 前記読出ビット線に接続され、その読出ビット線の電位
   よりも第１の所定レベル低い電位を供給するためのダイ
   オード手段と、 前記ダイオード手段を介した前記読出ビット線の電位で
   ある第１の電位と、前記ダミー読出ビット線の電位であ
   る第２の電位とを比較し、前記第１の電位が前記第２の
   電位よりも高い場合に第２の所定レベルになる信号を前
   記制御信号として出力する比較出力手段とを含み、 前記制御信号発生手段の前記制御信号が前記第２の所定
   レベルである場合に、前記読出ビット線の電位を前記第
   １の所定電位よりも高い第２の所定電位に固定するため
   の少なくとも１つの第２の電位固定手段をさらに備え
   た、請求項１または２記載のダイナミックメモリ。
6. 【請求項６】 複数列に配列され、情報が書込まれる複
   数のメモリセルと、 複数列の前記複数のメモリセルのうちの所定の複数列ご
   とに少なくとも１列が対応する態様で複数列設けられ、
   ダミーの情報が書込まれる複数のダミーメモリセルと、 前記複数のメモリセルの列のそれぞれに対応して設けら
   れ、各々が、対応する列のメモリセルに書込むための第
   １または第２のレベルの情報を供給する複数の書込ビッ
   ト線と、 前記複数のダミーメモリセルのそれぞれに書込むための
   ダミーの情報を固定的に供給するダミー情報供給手段
   と、 前記複数のメモリセルの複数列のそれぞれに対応して設
   けられ、各々に、対応する列のメモリセルから読出され
   た情報に応じた電位が伝達される複数の読出ビット線
   と、 前記複数のダミーメモリセルの列のそれぞれに対応して
   設けられ、各々に、対応する列のダミーメモリセルから
   読出された情報に応じた電位が伝達される複数のダミー
   読出ビット線とを備え、 前記複数のメモリセルおよび前記複数のダミーメモリセ
   ルの各セルは、 情報を蓄積するためのキャパシタと、 書込時に、対応する前記書込ビット線または前記ダミー
   情報供給手段から供給される情報を前記キャパシタに伝
   達するための第１のトランジスタと、 前記キャパシタに蓄積された情報のレベルに応じた電位
   を供給するための第２のトランジスタと、 読出時に、前記第２のトランジスタから供給される電位
   を対応する前記読出ビット線または前記ダミー読出ビッ
   ト線に伝達するための第３のトランジスタとを含み、 前記複数のメモリセルの列のそれぞれに対応して設けら
   れ、各々が、対応する読出ビット線の電位を受ける第１
   の入力ノードと、その読出ビット線に対応するダミー読
   出ビット線の電位を受ける第２の入力ノードとを有し、
   それらの入力ノードが受ける電位を比較し、その比較結
   果に基づいて、対応する列のメモリセルから読出された
   情報のレベルを示す信号を出力する複数の比較手段をさ
   らに備え、 読出時に、１つの前記ダミー読出ビット線の電位を、１
   つの前記読出ビット線に前記第１または第２のレベルの
   情報に応じて伝達される２つのレベルの電位の間にする
   ために、１つの前記ダミー読出ビット線に関連する複数
   の前記比較手段の前記第２の入力ノードの入力容量値の
   総計が、１つの前記読出ビット線に関連する１つの前記
   比較手段の第１の入力ノードの入力容量値よりも大きく
   された、ダイナミックメモリ。
7. 【請求項７】 前記複数のダミー読出ビット線のそれぞ
   れに対応して設けられ、各々が、対応するダミー読出ビ
   ット線の電位が１つの前記読出ビット線の電位よりも高
   い電位である第１の所定電位よりも低い場合に、そのダ
   ミー読出ビット線の電位を前記第１の所定電位に固定す
   るための複数の第１の電位固定手段と、 前記複数の比較手段のそれぞれに対応して設けられ、各
   々が、対応する比較手段の出力信号と、前記読出ビット
   線の電位を固定するタイミングを規定する所定のクロッ
   ク信号とを受け、そのクロック信号に応答して、対応す
   る比較手段の出力信号を、対応する読出ビット線の電位
   を固定するための制御信号として発生する複数の制御信
   号発生手段と、 前記複数の制御信号発生手段のそれぞれに対応して設け
   られ、各々が、対応する読出ビット線の電位が、対応す
   るダミー読出ビット線の電位よりも高いことを、対応す
   る制御信号発生手段の制御信号が示している場合に、そ
   の制御信号発生手段の制御信号に応答して、対応する読
   出ビット線の電位を前記第１の所定電位よりも高い第２
   の所定電位に固定するための複数の第２の電位固定手段
   とを備えた、請求項６記載のダイナミックメモリ。
8. 【請求項８】 前記複数のダミー読出ビット線のそれぞ
   れに対応して設けられ、各々が、対応するダミー読出ビ
   ット線の電位が、対応する読出ビット線の最低電位より
   も高い電位である第１の所定電位よりも低い場合に、そ
   のダミー読出ビット線の電位を前記第１の所定電位に固
   定するための複数の第１の電位固定手段と、 電位が比較される前記読出ビット線および前記ダミー読
   出ビット線の複数の組のそれぞれに対応して設けられ、
   対応する読出ビット線の電位および対応するダミー読出
   ビット線の電位を比較し、その比較結果に応じて、対応
   する読出ビット線の電位を固定するための制御信号を発
   生する複数の制御信号発生手段とを備え、 前記複数の制御信号発生手段の各々は、 対応する読出ビット線に接続され、その読出ビット線の
   電位よりも第１の所定レベル低い電位を供給するための
   ダイオード手段と、 前記ダイオード手段を介した前記読出ビット線の電位で
   ある第１の電位と、前記ダミー読出ビット線の電位であ
   る第２の電位とを比較し、前記第１の電位が前記第２の
   電位よりも高い場合に第２の所定レベルになる信号を前
   記制御信号として出力する比較出力手段とを含み、 前記複数の読出ビット線のそれぞれに対応して設けら
   れ、各々が、対応する制御信号発生手段の前記制御信号
   が前記第２の所定レベルである場合に、対応する読出ビ
   ット線の電位を前記第１の所定電位よりも高い第２の所
   定電位に固定するための複数の第２の電位固定手段をさ
   らに備えた、請求項６記載のダイナミックメモリ。
9. 【請求項９】 少なくとも１列に配列され、情報が書込
   まれる複数のメモリセルと、 ダミーの情報が書込まれる少なくとも１つのダミーメモ
   リセルと、 前記複数のメモリセルに選択的に書込むための第１また
   は第２のレベルの情報を供給する少なくとも１つの書込
   ビット線と、 前記ダミーメモリセルに書込むためのダミーの情報を固
   定的に供給する少なくとも１つのダミー情報供給手段
   と、 前記複数のメモリセルから選択的に読出された情報に応
   じた電位が伝達される少なくとも１つの読出ビット線
   と、 前記ダミーメモリセルから読出された情報に応じた電位
   が伝達されるダミー読出ビット線とを備え、 前記複数のメモリセルおよび前記ダミーメモリセルの各
   セルは、 情報を蓄積するためのキャパシタと、 書込時に、対応する前記書込ビット線または前記ダミー
   情報供給手段から供給される情報を前記キャパシタに伝
   達するための第１のトランジスタと、 前記キャパシタに蓄積された情報のレベルに応じた電位
   を供給するための第２のトランジスタと、 読出時に、前記第２のトランジスタから供給される電位
   を対応する前記読出ビット線または前記ダミー読出ビッ
   ト線に伝達するための第３のトランジスタとを含み、 電源電位を受ける電源ノードと、 前記電源ノードと前記読出ビット線との間に接続され、
   第１の抵抗値を有する第１の負荷抵抗手段と、 前記電源ノードと前記ダミー読出ビット線との間に接続
   され、前記第１の抵抗値よりも小さい第２の抵抗値を有
   する第２の負荷抵抗手段と、 前記読出ビット線の電位と、前記ダミー読出ビット線の
   電位とを比較し、その比較結果に基づいて、前記複数の
   メモリセルから選択的に読出された情報のレベルを示す
   信号を出力する少なくとも１つの比較手段とをさらに備
   えた、ダイナミックメモリ。
10. 【請求項１０】 前記電源ノードと前記読出ビット線と
    の間に、前記第１の負荷抵抗手段と並列に接続され、所
    定のタイミングで前記読出ビット線の電位のプルアップ
    を行なうプルアップ手段をさらに備えた、請求項９記載
    のダイナミックメモリ。
11. 【請求項１１】 少なくとも１列に配列され、情報が書
    込まれる複数のメモリセルと、 前記複数のメモリセルに書込むための第１または第２の
    レベルの情報を供給する少なくとも１つの書込ビット線
    と、 前記複数のメモリセルから読出された情報に応じた電位
    が伝達される少なくとも１つの読出ビット線と、 前記読出ビット線に伝達される前記第１または第２のレ
    ベルの情報に応じた２つのレベルの電位の間のレベル
    に、その電位が設定される、少なくとも１つのダミー読
    出ビット線とを備え、 前記複数のメモリセルの各セルは、 情報を蓄積するためのキャパシタと、 書込時に、対応する前記書込ビット線から供給される情
    報を前記キャパシタに伝達するための第１のトランジス
    タと、 前記キャパシタに蓄積された情報のレベルに応じた電位
    を供給するための第２のトランジスタと、 読出時に、前記第２のトランジスタから供給される電位
    を対応する前記読出ビット線に伝達するための第３のト
    ランジスタとを含み、 前記読出ビット線の電位と、前記ダミー読出ビット線の
    電位とを比較し、その比較結果に基づいて、前記複数の
    メモリセルから読出された情報のレベルを示す信号を出
    力する少なくとも１つの比較手段とを備えたダイナミッ
    クメモリ。
12. 【請求項１２】 外部から電圧信号を受ける入力手段
    と、 前記比較手段を制御するための第１の電圧を、前記外部
    からの電圧信号に応じて発生する第１の電圧発生手段と
    をさらに備え、 前記比較手段は、 前記第１の電圧発生手段からの前記第１の電圧の大きさ
    に応じて、前記比較手段の消費電流を決定する、請求項
    １１記載のダイナミックメモリ。
13. 【請求項１３】 前記入力手段は、 １つの入力端子であり、前記外部からの電圧信号は、ア
    ナログ信号である、請求項１２記載のダイナミックメモ
    リ。
14. 【請求項１４】 前記第１の電圧発生手段は、 前記アナログ信号に応じて、前記比較手段に印加する前
    記第１の電圧の大きさを決定するトランジスタを含み、 前記第１の電圧の大きさを決定するトランジスタは、そ
    の制御電極に前記アナログ信号を受ける、請求項１３記
    載のダイナミックメモリ。
15. 【請求項１５】 前記入力手段は、 複数の入力端子を含み、 前記外部からの電圧信号は、デジタルコードである請求
    項１２記載のダイナミックメモリ。
16. 【請求項１６】 前記第１の電圧発生手段は、 前記デジタルコードに応じた第２の電圧を発生する第２
    の電圧発生手段を含み、 前記第２の電圧発生手段は、前記デジタルコードに応じ
    た第２の電圧の大きさにより前記第１の電圧の大きさを
    制御する、請求項１５記載のダイナミックメモリ。
17. 【請求項１７】 前記第１の電圧発生手段は、 一定である、第３の電圧を発生する第３の電圧発生手段
    と、 前記第２の電圧および前記第３の電圧を、その制御電極
    に受け、前記第２の電圧および前記第３の電圧の大きさ
    に応じて、前記比較手段に印加する前記第１の電圧の大
    きさを決定するトランジスタとをさらに含み、 前記複数の入力端子は、２つ設けられ、 前記デジタルコードは、２ビットであり、 前記第２の電圧発生手段は、 前記デジタルコードの一方のビットの情報に応じて、第
    ４の電圧を発生する第４の電圧発生手段と、 前記デジタルコードの他方のビットの情報に応じて、第
    ５の電圧を発生する第５の電圧発生手段とを含み、 前記第４の電圧発生手段と前記第５の電圧発生手段と
    は、出力ノードを共通にし、前記共通の出力ノードの電
    位を前記第２の電圧とする、請求項１６記載のダイナミ
    ックメモリ。
18. 【請求項１８】 前記複数のメモリセルに書込まれた情
    報が、書込まれた順に読出される請求項１、２、６、９
    または１１記載のダイナミックメモリ。
19. 【請求項１９】 前記複数のメモリセルに書込まれた情
    報が、ランダムに読出される、請求項１、２、６、９ま
    たは１１記載のダイナミックメモリ。
20. 【請求項２０】 ４種類以上のレベルの複数の第１の参
    照電位と、前記第１の参照電位における近接するレベル
    のそれぞれの中間レベルの複数の第２の参照電位とを発
    生する参照電位発生手段と、 前記参照電位発生手段で発生された複数の第１の参照電
    位を選択的に取出す電位取出手段と、 少なくとも１列に配列され、前記電位取出手段で取出さ
    れた前記第１の参照電位の情報が書込まれる複数のメモ
    リセルと、 少なくとも前記第２の参照電位の数と同数設けられ、前
    記複数の第２の参照電位の各々の情報がそれぞれに書込
    まれる複数のダミーメモリセルと、 前記複数のメモリセルから選択的に読出された情報に応
    じた電位が伝達される少なくとも１つの読出ビット線
    と、 前記複数のダミーメモリセルのそれぞれに対応して設け
    られ、各々に、対応するダミーメモリセルから読出され
    た情報に応じた電位が伝達される複数のダミー読出ビッ
    ト線とを備え、 前記複数のメモリセルおよび複数のダミーメモリセルの
    各セルは、 情報を蓄積するためのキャパシタと、 書込時に、前記電位取出手段または前記参照電位発生手
    段から供給される情報を前記キャパシタに伝達するため
    の第１のトランジスタと、 前記キャパシタに蓄積された情報のレベルに応じた電位
    を供給するための第２のトランジスタと、 読出時に、前記第２のトランジスタから供給される電位
    を対応する前記読出ビット線または前記ダミー読出ビッ
    ト線に伝達するための第３のトランジスタとを含み、 前記読出ビット線の電位と、前記複数のダミー読出ビッ
    ト線のそれぞれの電位とを比較する比較手段と、 前記比較手段の比較結果を、前記複数のメモリセルから
    読出された情報のレベルを示す信号に変換し、その信号
    を出力する変換手段とを備えたダイナミックメモリ。
21. 【請求項２１】 前記複数のメモリセルに書込まれた情
    報が、書込まれた順に読出される請求項２０記載のダイ
    ナミックメモリ。
22. 【請求項２２】 前記複数のメモリセルに書込まれた情
    報が、ランダムに読出される、請求項２０記載のダイナ
    ミックメモリ。