JPS6041463B2 - ダイナミツク記憶装置 - Google Patents
ダイナミツク記憶装置Info
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- JPS6041463B2 JPS6041463B2 JP51138341A JP13834176A JPS6041463B2 JP S6041463 B2 JPS6041463 B2 JP S6041463B2 JP 51138341 A JP51138341 A JP 51138341A JP 13834176 A JP13834176 A JP 13834176A JP S6041463 B2 JPS6041463 B2 JP S6041463B2
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- oxide film
- semiconductor substrate
- memory
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Description
【発明の詳細な説明】
本発明は半導体メモリ、特にコンデンサを情報の蓄積手
段として利用したダイナミック記憶装置に関する。
段として利用したダイナミック記憶装置に関する。
金属−絶縁物一半導体電界効果トランジスタ（ＭＩＳＦ
ＥＴ）メモリ、いわゆるＭ○Ｓ（Ｍｅｔａｌ一○Ｋｉｄ
ｅ−Ｓｅｍｉｃｏｎｄｕｃのｒ）ＦＥＴで代表されるＭ
ＯＳメモリは、コンデンサや浮遊容量のダイナミック記
憶作用を利用し易いので、高集積化、低価格化などの観
点から数多く使用されている。
ＥＴ）メモリ、いわゆるＭ○Ｓ（Ｍｅｔａｌ一○Ｋｉｄ
ｅ−Ｓｅｍｉｃｏｎｄｕｃのｒ）ＦＥＴで代表されるＭ
ＯＳメモリは、コンデンサや浮遊容量のダイナミック記
憶作用を利用し易いので、高集積化、低価格化などの観
点から数多く使用されている。
ＭＯＳ〆モリの中で最近最も脚光を浴びてきているのが
、１ビット当り１対のＭＯＳＦＥＴとコンデンサを使用
した、いわゆるＩＴｒｓ／ｃｅｌｌメモリ（以下１素子
メモリと称す）である。１素子メモリは記憶情報の読み
出しレベルが低いという欠点があるが、１ビット当たり
の構成素子数が少ないので、読み出し回路を高感度にす
るに従って、本質的に１ビット当たりの占有面積を小さ
くできるという利点を持つている。本発明者らは、１素
子メモリの読み出しレベルの改善に勤めている間、メモ
リセル配列の端部に配置されたメモリセルの情報保持期
間が中央のそれに比べて１／２〜１／１０の割合で短く
なっていることを発見した。
、１ビット当り１対のＭＯＳＦＥＴとコンデンサを使用
した、いわゆるＩＴｒｓ／ｃｅｌｌメモリ（以下１素子
メモリと称す）である。１素子メモリは記憶情報の読み
出しレベルが低いという欠点があるが、１ビット当たり
の構成素子数が少ないので、読み出し回路を高感度にす
るに従って、本質的に１ビット当たりの占有面積を小さ
くできるという利点を持つている。本発明者らは、１素
子メモリの読み出しレベルの改善に勤めている間、メモ
リセル配列の端部に配置されたメモリセルの情報保持期
間が中央のそれに比べて１／２〜１／１０の割合で短く
なっていることを発見した。
情報保持期間が短いと、記憶情報の再書き込みすなわち
リフレツシュのサイクルを上げなければならず、メモリ
・システム全体に大きな使用制限が加わることになる。
本発明の主な目的は、コンデンサや浮遊容量の情報一時
保持作用を．利用したダイナミック記憶装置の情報保持
時間を長くすることである。
リフレツシュのサイクルを上げなければならず、メモリ
・システム全体に大きな使用制限が加わることになる。
本発明の主な目的は、コンデンサや浮遊容量の情報一時
保持作用を．利用したダイナミック記憶装置の情報保持
時間を長くすることである。
本発明の他の目的は簡単な構成で情報保持時間を長くす
ることができるダイナミック記憶装置を提供することで
ある。
ることができるダイナミック記憶装置を提供することで
ある。
本発明の−実施例によれば、メモリ・セルが規則的に数
列配列されたメモリ・セル・アレイ或はメモリ・セル・
マットの端部のすぐ近くに沿って、細長くて薄い酸化物
領域が配置される。
列配列されたメモリ・セル・アレイ或はメモリ・セル・
マットの端部のすぐ近くに沿って、細長くて薄い酸化物
領域が配置される。
薄い酸化物領域は、上記の他にメモリ・セル・マットや
書き込み回路、読み出し回路およびアドレス選択回路な
どの周辺回路都内でＭＩＳＦＥＴやコンデンサなどの回
路素子が形成されるべきところに数多く配置され、その
他の配線領域部などでは寄生回路素子などが働かないよ
う、酸化物層は厚くされる。上託した細長くて薄い酸化
物領域は、メモリ・セル・マット端部における記憶用コ
ンデンサの薄い酸化物領域のすぐ近くに配置され、この
コンデンサに蓄えられた電荷の漏洩を禾然に妨げるよう
に働き、情報保持時間の向上に寄与する。
書き込み回路、読み出し回路およびアドレス選択回路な
どの周辺回路都内でＭＩＳＦＥＴやコンデンサなどの回
路素子が形成されるべきところに数多く配置され、その
他の配線領域部などでは寄生回路素子などが働かないよ
う、酸化物層は厚くされる。上託した細長くて薄い酸化
物領域は、メモリ・セル・マット端部における記憶用コ
ンデンサの薄い酸化物領域のすぐ近くに配置され、この
コンデンサに蓄えられた電荷の漏洩を禾然に妨げるよう
に働き、情報保持時間の向上に寄与する。
本発明および本発明の更に他の目的は図面を参照した以
下の説明から一層明らかとなるであるつｏコンデンサや
浮遊容量などの電荷保持作用を利用した記憶装置におい
ては、コンデンサに蓄えられた電荷が種々の経路で漏洩
することは免れず、従って情報も一時的にしか保持され
得ないことから、この種の記憶装置はダイナミック記憶
装置と名づけられている。
下の説明から一層明らかとなるであるつｏコンデンサや
浮遊容量などの電荷保持作用を利用した記憶装置におい
ては、コンデンサに蓄えられた電荷が種々の経路で漏洩
することは免れず、従って情報も一時的にしか保持され
得ないことから、この種の記憶装置はダイナミック記憶
装置と名づけられている。
１素子メモリ・セルにおける電荷漏洩の要因としては、
スイッチングＭＩＳＦＥＴＴのソース・ドレィン接合に
おける漏洩、寄生回路素子が活性化されたために起きる
漏洩およびコンデンサ自体における漏洩が考えられる。
スイッチングＭＩＳＦＥＴＴのソース・ドレィン接合に
おける漏洩、寄生回路素子が活性化されたために起きる
漏洩およびコンデンサ自体における漏洩が考えられる。
本発明者は前述したメモ１′・マット端部におけるメモ
リ・セルの情報保持時間減少の現象を上述の要因を踏ま
えて解析していった結果、その最も大きな原因はコンデ
ンサ自体における漏洩であるらしいと突き留めた。メモ
リ・マット中央部におけるメモリ・セル列ではすぐ隣り
に他のメモリ・セル列が配列されているが、メモリ・マ
ット端部においては他のメモリ・セル列がすぐ隣りに配
置されることは勿論有り得ず。また他の回路集団もいま
いま相当の距離を置いて配置される。従って、メモリ・
マット端部におけるコンデンサ部の薄い酸化物領域或い
は厚い酸化膜中に設けられた凹部は中央部のそれと比較
して他の薄い酸化物領域（厚い酸化膜中の凹部）と大き
く隔てて置かれる。このように薄い酸化物領域の間隔が
大きい場合すなわち薄い酸化膜の間に位置する厚い酸化
膜の幅が大きい場合、薄い酸化膜と厚い酸化膜との境界
部で半導体基板表面に大きな応力が働くと考えられる。
特に、基板表面を選択的に熱的に酸化して厚い酸化膜を
形成した場合、その応力は一層大きくなると考えられる
。このような応力が基板表面に働くと結晶欠陥が生じ、
結晶欠陥によって金、銀、銅、鉛等の重金属がトラップ
されることが考えられる。このような結晶欠陥は結晶欠
陥に起因するトラップ効果で、近くに位置するＰＮ接合
や電界を与えることによって誘起されるチャンネル部に
おける漏洩電流が増加するものと考えられ、特に後者の
誘起チャンネルに対する影響は一層大きいと考えられる
。すなわち、従来のダイナミック記憶装置においては、
メモリ・セル・マットの外側に幅広く延在する厚い酸化
膜によって、この部分の近傍で結晶欠陥がより多く発生
し、この結晶欠陥によって発生された好しくない少数キ
ャリアがメモリ・セル・マットの端部に配置された記憶
用コンデンサに流入するものと考えられる。
リ・セルの情報保持時間減少の現象を上述の要因を踏ま
えて解析していった結果、その最も大きな原因はコンデ
ンサ自体における漏洩であるらしいと突き留めた。メモ
リ・マット中央部におけるメモリ・セル列ではすぐ隣り
に他のメモリ・セル列が配列されているが、メモリ・マ
ット端部においては他のメモリ・セル列がすぐ隣りに配
置されることは勿論有り得ず。また他の回路集団もいま
いま相当の距離を置いて配置される。従って、メモリ・
マット端部におけるコンデンサ部の薄い酸化物領域或い
は厚い酸化膜中に設けられた凹部は中央部のそれと比較
して他の薄い酸化物領域（厚い酸化膜中の凹部）と大き
く隔てて置かれる。このように薄い酸化物領域の間隔が
大きい場合すなわち薄い酸化膜の間に位置する厚い酸化
膜の幅が大きい場合、薄い酸化膜と厚い酸化膜との境界
部で半導体基板表面に大きな応力が働くと考えられる。
特に、基板表面を選択的に熱的に酸化して厚い酸化膜を
形成した場合、その応力は一層大きくなると考えられる
。このような応力が基板表面に働くと結晶欠陥が生じ、
結晶欠陥によって金、銀、銅、鉛等の重金属がトラップ
されることが考えられる。このような結晶欠陥は結晶欠
陥に起因するトラップ効果で、近くに位置するＰＮ接合
や電界を与えることによって誘起されるチャンネル部に
おける漏洩電流が増加するものと考えられ、特に後者の
誘起チャンネルに対する影響は一層大きいと考えられる
。すなわち、従来のダイナミック記憶装置においては、
メモリ・セル・マットの外側に幅広く延在する厚い酸化
膜によって、この部分の近傍で結晶欠陥がより多く発生
し、この結晶欠陥によって発生された好しくない少数キ
ャリアがメモリ・セル・マットの端部に配置された記憶
用コンデンサに流入するものと考えられる。
半導体の表面現象についてはいまだに解明されていない
ところが多く、上述した問題の原因を克明に断定してい
くことはできないが、メモリ・マット端部における情報
保持時間の減少は、薄い熱酸化膜と比較的幅の広い厚い
熱酸化膜の境界における基板の表面効果に起因している
ものと考えられる。
ところが多く、上述した問題の原因を克明に断定してい
くことはできないが、メモリ・マット端部における情報
保持時間の減少は、薄い熱酸化膜と比較的幅の広い厚い
熱酸化膜の境界における基板の表面効果に起因している
ものと考えられる。
このような考えに立って、本発明者らはメモ１′・セル
・アレイ或はメモリ・セル・マットＭＣＡ，〜ＭＣＡ４
の端部近くに沿って、第１図の斜線に示すような厚い酸
化膜中にあげられた凹部（薄い酸化物層列）ＴＨＩＮ１
〜８を配置した。
・アレイ或はメモリ・セル・マットＭＣＡ，〜ＭＣＡ４
の端部近くに沿って、第１図の斜線に示すような厚い酸
化膜中にあげられた凹部（薄い酸化物層列）ＴＨＩＮ１
〜８を配置した。
メモリ・セル・マットＭＣＡ，の左端部については、比
較のため、０点から−ｙ方向に薄い酸化物層列ＴＨＩＮ
Ｉを配置してるが、十ｙ方向については対策を施してい
ない。このメモリ・セル・マットＭＣＡ．の左端部にお
けるメモリ・セル列の情報保持時間ｔｓを測定したとこ
ろ、第２図に示すように、何ら対策を施していないとこ
ろのメモリ・セルの情報保持時間ｔｓは４０〜５０（ｍ
ｓｅｃ）であるのに対し、薄い酸化物膜列ＴＨＩＮＩを
近くに配置したメモリ・セルの情報保持時間ｔｓは８０
〜１００（ｍｓｅｃ）と約２倍に改善されたことが判っ
た。以下、このような改善策を更に具体的に説明するが
、それに先立って１素子メモリの概要を第３図の回路図
を参照して説明する。第３図において、１ビットのメモ
リ・セルは１個のＭＩＳＦＥＴＭとコンデンサＣＳによ
って構成されている。
較のため、０点から−ｙ方向に薄い酸化物層列ＴＨＩＮ
Ｉを配置してるが、十ｙ方向については対策を施してい
ない。このメモリ・セル・マットＭＣＡ．の左端部にお
けるメモリ・セル列の情報保持時間ｔｓを測定したとこ
ろ、第２図に示すように、何ら対策を施していないとこ
ろのメモリ・セルの情報保持時間ｔｓは４０〜５０（ｍ
ｓｅｃ）であるのに対し、薄い酸化物膜列ＴＨＩＮＩを
近くに配置したメモリ・セルの情報保持時間ｔｓは８０
〜１００（ｍｓｅｃ）と約２倍に改善されたことが判っ
た。以下、このような改善策を更に具体的に説明するが
、それに先立って１素子メモリの概要を第３図の回路図
を参照して説明する。第３図において、１ビットのメモ
リ・セルは１個のＭＩＳＦＥＴＭとコンデンサＣＳによ
って構成されている。
コンデンサＣｓは情報を保持する働きがあり、ＭＩＳＦ
ＥＴＭは情報を書き込んだり読み出したりするときおよ
びリフレツシュするときに導適状態となり、コンデンサ
Ｃｓとデータ・ラインＤＬとを選択的に接続する。プリ
アンプは選択されたメモリ・セルに蓄えられた情報を読
み出すためのものであり、反対側のデータラインに接続
されたダミーセルの読み出しレベルと比較することによ
って、メモリ・セルに記憶された情報が論理“１”であ
るか“０”であるかを判別する。
ＥＴＭは情報を書き込んだり読み出したりするときおよ
びリフレツシュするときに導適状態となり、コンデンサ
Ｃｓとデータ・ラインＤＬとを選択的に接続する。プリ
アンプは選択されたメモリ・セルに蓄えられた情報を読
み出すためのものであり、反対側のデータラインに接続
されたダミーセルの読み出しレベルと比較することによ
って、メモリ・セルに記憶された情報が論理“１”であ
るか“０”であるかを判別する。
メイン・アンプはプリアンプの出力を増幅してデータの
読み出しを高速化するために用いられる。
読み出しを高速化するために用いられる。
Ｍ，，地はデータ線ＤＬ３，ＤＬ′４・・・・・・をＹ
方向のアドレス信号ａ８〜ａ，３の内容に従って選択す
るものである。ＰＣ，は反対側のデ−タ線ＤＬ，ＤＬ２
の浮遊容量をセルの選択に先立って充電させるために用
いられ、ＭＩＳＦＥＴＭ３，Ｍ４は反対側のデータ線Ｄ
Ｌ，ＯＬと対称性を持たせるため、ＭＩＳＦＥＴＭ，．
地に対応して付加されている。次にメモリ・セル列とそ
の周辺の構成を、第４図の平面図および第５図、第６図
の断面図を参照して説明する。第４図において、ＭはＭ
ＩＳＦＥＴ、Ｃはコンデンサであり、１ビットのメモリ
・セルは例えば、ＭＩＳＦＥＴＭ２６およびコンデンサ
Ｃ２６で構成される。
方向のアドレス信号ａ８〜ａ，３の内容に従って選択す
るものである。ＰＣ，は反対側のデ−タ線ＤＬ，ＤＬ２
の浮遊容量をセルの選択に先立って充電させるために用
いられ、ＭＩＳＦＥＴＭ３，Ｍ４は反対側のデータ線Ｄ
Ｌ，ＯＬと対称性を持たせるため、ＭＩＳＦＥＴＭ，．
地に対応して付加されている。次にメモリ・セル列とそ
の周辺の構成を、第４図の平面図および第５図、第６図
の断面図を参照して説明する。第４図において、ＭはＭ
ＩＳＦＥＴ、Ｃはコンデンサであり、１ビットのメモリ
・セルは例えば、ＭＩＳＦＥＴＭ２６およびコンデンサ
Ｃ２６で構成される。
Ｗはワード・ラインであり、書き込み、読み出し或は読
み出し時に選択されたワード・ラインに接続された列の
ＭＩＳＦＥＴが導適状態となる。例えば、ワード・ライ
ンＷ２が選択されると、ＭＩＳＦＥＴＭ，２，Ｍ２２，
Ｍ３２・・・・・・が導適する。メモリ・セルの構成は
第５図の断面図を参照すればより良く理解されよう。第
５図は第４図の平面図のＶ−Ｖラインを切断線とした場
合の断面図である。同図において、１はＰ型のＳｊ基板
である。２は厚いＳｉ酸化膜で、Ｓｉ基板１をＳｉ３Ｎ
４膜などをマスクとして選択的に熱酸化することによっ
て形成され、その厚さは例えば１山ｍである。３は選択
酸化のマスクとして用いられたＳｉ３Ｎ４膜の除去後に
、Ｓｉ基板１を軽く熱酸化することによって形成された
薄いＳｉ酸化膜であり、その厚さは７００〜３０００Ａ
にされる。
み出し時に選択されたワード・ラインに接続された列の
ＭＩＳＦＥＴが導適状態となる。例えば、ワード・ライ
ンＷ２が選択されると、ＭＩＳＦＥＴＭ，２，Ｍ２２，
Ｍ３２・・・・・・が導適する。メモリ・セルの構成は
第５図の断面図を参照すればより良く理解されよう。第
５図は第４図の平面図のＶ−Ｖラインを切断線とした場
合の断面図である。同図において、１はＰ型のＳｊ基板
である。２は厚いＳｉ酸化膜で、Ｓｉ基板１をＳｉ３Ｎ
４膜などをマスクとして選択的に熱酸化することによっ
て形成され、その厚さは例えば１山ｍである。３は選択
酸化のマスクとして用いられたＳｉ３Ｎ４膜の除去後に
、Ｓｉ基板１を軽く熱酸化することによって形成された
薄いＳｉ酸化膜であり、その厚さは７００〜３０００Ａ
にされる。
４は多結晶Ｓｉであり、構造的にはゲート電極、コンデ
ンサ電極および配線層として用いられ、プロセスでは薄
いＳｉ酸化膜３のエッチング・マスクおよび拡散マスク
として用いられる。
ンサ電極および配線層として用いられ、プロセスでは薄
いＳｉ酸化膜３のエッチング・マスクおよび拡散マスク
として用いられる。
このような多結晶ｉの利用は、いわゆる、ＳｉゲートＭ
ＯＳ集積回路と呼ばれ「 当業者においては周知となっ
ている。厚いＳｉ酸化膜２は、ＭＩＳＦＥＴ、コンデン
サなどの回路素子を形成すべき部分を除いたほぼ基板全
表面に形成され、この領域はいよいよ配線領域などとし
て活用される。
ＯＳ集積回路と呼ばれ「 当業者においては周知となっ
ている。厚いＳｉ酸化膜２は、ＭＩＳＦＥＴ、コンデン
サなどの回路素子を形成すべき部分を除いたほぼ基板全
表面に形成され、この領域はいよいよ配線領域などとし
て活用される。
５は燐などのＮ型不純物がドープされた領域であり、Ｍ
ＩＳＦＥＴのソース・ドレィンン領域や配線層として用
いられる。
ＩＳＦＥＴのソース・ドレィンン領域や配線層として用
いられる。
Ｎ型領域５は、例えば厚い酸化膜２および多結晶Ｓｉ層
４をマスクとして燐を拡散することによって形成される
。この拡散は酸化雰囲気中で行なわれることが多く、こ
の場合拡散層５の基板表面には、図示してないが、薄い
熱酸化膜が形成される。なお、本実施例では第６図に示
すＴＨ川領域における拡散領域５や配線層として利用さ
れる拡散領域は多結晶Ｓｉの成長に役立って形成され、
ソース・ドレン領域やその延長配線となる拡散領域は多
結晶Ｓｉの成長後それをマスクとして形成される。６は
燐がドープされたリン・ガラス膜（Ｐ２Ｑ−Ｓｉ０２）
であり、低温で化学的気相成長法によって形成される。
４をマスクとして燐を拡散することによって形成される
。この拡散は酸化雰囲気中で行なわれることが多く、こ
の場合拡散層５の基板表面には、図示してないが、薄い
熱酸化膜が形成される。なお、本実施例では第６図に示
すＴＨ川領域における拡散領域５や配線層として利用さ
れる拡散領域は多結晶Ｓｉの成長に役立って形成され、
ソース・ドレン領域やその延長配線となる拡散領域は多
結晶Ｓｉの成長後それをマスクとして形成される。６は
燐がドープされたリン・ガラス膜（Ｐ２Ｑ−Ｓｉ０２）
であり、低温で化学的気相成長法によって形成される。
リン・ガラス膜６はＭＩＳＦＥＴなどの特性を安定させ
るパッシべーションが多層配線における眉間の絶縁層と
して役立つ。７は山腹である。
るパッシべーションが多層配線における眉間の絶縁層と
して役立つ。７は山腹である。
８は厚い酸化膜２の端部を示しており、第４図の平面図
においては陰影の付けてある境界線に相当する。
においては陰影の付けてある境界線に相当する。
なお、第４図において○印は多結晶畿ｉ層４とＮ層７、
多結晶Ｓｊ層４と拡散層５および拡散層５と山層７を電
気的に接続するために、燐ガラス膜６に設けられたいわ
ゆるコンタクト穴であり、この穴内でそれぞれの電気的
接続が行なわれる。再び第５図に戻って、メモリ・セル
は ＭＩＳＦＥＴＭ２６とコンデンサＣ２６によって構成さ
れる。
多結晶Ｓｊ層４と拡散層５および拡散層５と山層７を電
気的に接続するために、燐ガラス膜６に設けられたいわ
ゆるコンタクト穴であり、この穴内でそれぞれの電気的
接続が行なわれる。再び第５図に戻って、メモリ・セル
は ＭＩＳＦＥＴＭ２６とコンデンサＣ２６によって構成さ
れる。
コンデンサＣ２６は、薄い酸化膜３を譲蚤体として、多
結晶Ｓｊ層４とＳｉ基板表面を両電極としたＭＩＳ容量
で構成される。誘電体３は大きな容量値を得るために薄
くされる。多結晶Ｓｊ層４にはＶＤｏの固定電圧が印加
され、それによって基板表面にはＭＩＳＦＥＴＭ２６の
ソース・ドレインにつながるＮ型のチャンネル層９が誘
起される。従って、コンデンサＣ礎の一方の鰭極はＭＩ
ＳＦＥＴＭ２６のソース・ドレィンに接続され、コンデ
ンサＣ２６に対する充放電動作はＭＩＳＦＥＴＭ２６を
通して行なわれる。Ｎ型チャンネル層９はコンデンサの
一方の電極をＰ型基板から電気的に分離するために用い
られるが、コンデンサＣ２６のチャンネル層９の代わり
に、Ｎ型の拡散層を用いることもできる。この場合、多
結晶Ｓｉ層４の形成に先立って、拡散層を形成しておく
必要がある。第４図において、各メモリ・セルはワード
・ラインＷおよびデータ・ラインＤＬに沿って規則的に
配列される。
結晶Ｓｊ層４とＳｉ基板表面を両電極としたＭＩＳ容量
で構成される。誘電体３は大きな容量値を得るために薄
くされる。多結晶Ｓｊ層４にはＶＤｏの固定電圧が印加
され、それによって基板表面にはＭＩＳＦＥＴＭ２６の
ソース・ドレインにつながるＮ型のチャンネル層９が誘
起される。従って、コンデンサＣ礎の一方の鰭極はＭＩ
ＳＦＥＴＭ２６のソース・ドレィンに接続され、コンデ
ンサＣ２６に対する充放電動作はＭＩＳＦＥＴＭ２６を
通して行なわれる。Ｎ型チャンネル層９はコンデンサの
一方の電極をＰ型基板から電気的に分離するために用い
られるが、コンデンサＣ２６のチャンネル層９の代わり
に、Ｎ型の拡散層を用いることもできる。この場合、多
結晶Ｓｉ層４の形成に先立って、拡散層を形成しておく
必要がある。第４図において、各メモリ・セルはワード
・ラインＷおよびデータ・ラインＤＬに沿って規則的に
配列される。
このような配列の集合は第１図に示すようなメモリ・マ
ットＭＣＡを構成する。メモリ・マットＭＣＡの端部に
おけるメモリ・セル列、すなわち第４図においてはワー
ド・ラインＷ，，Ｗ２に連なるコンデンサＣａ， Ｃ３
，，Ｃ４．・・・・・・およびＣ，２，Ｃ２２，Ｃ３２
・・…・の情報保持時間は中央部すなわちその右側列に
比べて１／２〜１／１０の割合で短くなっている。この
端部における情報保持時間を長くするために設けられた
が、斜線で示したＴＨＩＮ領域である。ＴＨＩＮ領域は
第６図からも明らかなようにワード・ラインＷ，，Ｗ２
に連なるメモリ・セル列の薄い熱酸化膜領域３のすぐ近
くに沿って配列される。このＴＨＩＮ領域においては厚
い熱酸化膜２は無く、基板表面には熱酸化膜が全く形成
されないか、或は拡散時に非常に薄い熱酸化膜が形成さ
れるだけである。
ットＭＣＡを構成する。メモリ・マットＭＣＡの端部に
おけるメモリ・セル列、すなわち第４図においてはワー
ド・ラインＷ，，Ｗ２に連なるコンデンサＣａ， Ｃ３
，，Ｃ４．・・・・・・およびＣ，２，Ｃ２２，Ｃ３２
・・…・の情報保持時間は中央部すなわちその右側列に
比べて１／２〜１／１０の割合で短くなっている。この
端部における情報保持時間を長くするために設けられた
が、斜線で示したＴＨＩＮ領域である。ＴＨＩＮ領域は
第６図からも明らかなようにワード・ラインＷ，，Ｗ２
に連なるメモリ・セル列の薄い熱酸化膜領域３のすぐ近
くに沿って配列される。このＴＨＩＮ領域においては厚
い熱酸化膜２は無く、基板表面には熱酸化膜が全く形成
されないか、或は拡散時に非常に薄い熱酸化膜が形成さ
れるだけである。
すなわち、ＴＨＩＮ領域は厚い酸化膜２中に設けられた
穴或は凹部である。なお、第６図は第４図の町−のライ
ンを切断線とした場合の断面図である。このＴＨＩＮ領
域の凹部によって、コンデンサＣ３，の左側に位置する
厚い酸化膜２の幅は狭くなり、コンデンサＣ３，の左端
における基板表面１０に加わる応力が軽減され、チャン
ネル層９における漏洩電流は小さくされると考えられる
。このＴＨＩＮの効果は第２図の説明からも明らかであ
ろう。メモリ・マット端部におけるメモリ・セルの情報
保持時間の減少によるメモリ−システムの使用制限を取
り除くためには、或はその制限を実用上差しつっかえな
い程度に緩めるためには、ＴＨｍ領域の凹部とメモリ・
セル（Ｃ３，）における厚い酸化膜８の凹部との間隔を
メモリ・セル間（Ｃ３．とＣ３３）のそれと同等或は小
さくすることが好ましい。ＴＨＩＮ領域においては、Ｎ
型拡散領域５を形成しても良く、この拡散領域５を固定
電位Ｖ。
穴或は凹部である。なお、第６図は第４図の町−のライ
ンを切断線とした場合の断面図である。このＴＨＩＮ領
域の凹部によって、コンデンサＣ３，の左側に位置する
厚い酸化膜２の幅は狭くなり、コンデンサＣ３，の左端
における基板表面１０に加わる応力が軽減され、チャン
ネル層９における漏洩電流は小さくされると考えられる
。このＴＨＩＮの効果は第２図の説明からも明らかであ
ろう。メモリ・マット端部におけるメモリ・セルの情報
保持時間の減少によるメモリ−システムの使用制限を取
り除くためには、或はその制限を実用上差しつっかえな
い程度に緩めるためには、ＴＨｍ領域の凹部とメモリ・
セル（Ｃ３，）における厚い酸化膜８の凹部との間隔を
メモリ・セル間（Ｃ３．とＣ３３）のそれと同等或は小
さくすることが好ましい。ＴＨＩＮ領域においては、Ｎ
型拡散領域５を形成しても良く、この拡散領域５を固定
電位Ｖ。
。に接続すれば漏洩電流を一層小さくすることができる
。その１つの理由は、この拡散領域５をＶＤＤ電位（十
電位）に固定することにより、キャリアとして動く自由
電子をコンデンサＣ３，でなく拡散領域５の方に引きつ
け、コンデンサＣ３，に自由電子が誘導されることによ
るコンデンサＣ丸の電位減少効果を弱めることができる
からであると考えられる。以上、コンデンサにおける漏
洩電流を中心にして述べてきたが、コンデンサの配線層
を拡散領域などで構成した場合も拡散領域における漏洩
電流が問題になることもある。
。その１つの理由は、この拡散領域５をＶＤＤ電位（十
電位）に固定することにより、キャリアとして動く自由
電子をコンデンサＣ３，でなく拡散領域５の方に引きつ
け、コンデンサＣ３，に自由電子が誘導されることによ
るコンデンサＣ丸の電位減少効果を弱めることができる
からであると考えられる。以上、コンデンサにおける漏
洩電流を中心にして述べてきたが、コンデンサの配線層
を拡散領域などで構成した場合も拡散領域における漏洩
電流が問題になることもある。
また本実施例のメモリ・セルでみられるように、ＭＩＳ
ＦＥＴのソース・ドレィン領域がコンデンサに接続され
ている場合でも、ソース・ドレィン接合における漏洩電
流が問題となる場合もある。このような場合、同様にし
て厚い酸化膜の凹部ＴＨＩＮを該当部近くに配置するこ
とによって、漏洩電流を減らすことができるものと考え
られる。例えば第４図においてＴＨＩＮを設けることに
よってコンデンサＣ２２のＱ部分における漏洩電流のみ
ならず、ＭＩＳＦＥＴ地２のソース・ドレィンのＰ部分
における漏洩電流も減らすことができると考えられる。
以上本発明を実施例に沿って説明したが、本発明はこれ
らに限定されるものではなく、前述した技術思想に基ず
し、て種々の変形手段を探ることができる。
ＦＥＴのソース・ドレィン領域がコンデンサに接続され
ている場合でも、ソース・ドレィン接合における漏洩電
流が問題となる場合もある。このような場合、同様にし
て厚い酸化膜の凹部ＴＨＩＮを該当部近くに配置するこ
とによって、漏洩電流を減らすことができるものと考え
られる。例えば第４図においてＴＨＩＮを設けることに
よってコンデンサＣ２２のＱ部分における漏洩電流のみ
ならず、ＭＩＳＦＥＴ地２のソース・ドレィンのＰ部分
における漏洩電流も減らすことができると考えられる。
以上本発明を実施例に沿って説明したが、本発明はこれ
らに限定されるものではなく、前述した技術思想に基ず
し、て種々の変形手段を探ることができる。
例えばＴＨＩＮ領域として、漏洩電流がさほど問題とな
らないようなダミーセルをメモリ・マットの端部におく
ことができる。この場合、ダミーセルにおける厚い酸化
膜の凹部によってメモリ・セルの端部基板表面に加わる
応力が軽減され漏洩電流の減少化に寄与すると考えられ
る。また本発明は第７図に示すような３素子メモリ装置
のようなダイナミック記憶装置にも適用することがべき
る。この場合、書き込み用ＭＩＳＦＥＴＭＷのソース・
ドレィンにおける漏洩電流が問題となることがあり、こ
れは第８図に示すように記憶用ＭＩＳＦＥＴＭｓ（Ｃｓ
はＮＬのゲート容量や配線容量などの寄生容量でり、記
憶手段として利用される）に接続される側の肌ＳＦＥＴ
ＭＷのソース・ドレィン領域の近くに、厚い熱酸化膜８
の凹部ＴＨＩＮを配置することによって改善される。本
発明は、コンデンサに蓄えられた電荷を直接取り出すこ
とによって記憶情報を読み出す１素子メモリのようなダ
イナミック記憶装置に対して最も大きな効果を発揮する
ことができる。すなわち、本発明は、複数のメモリ・セ
ルが行列状に配置されたメモリ・セル・マットを含むダ
イナミック記憶装置において、メモリ・セル・マットの
端部におけるメモリ・セルの情報保持時間を長くしてメ
モリ・セル・マットの中央部のメモリ・セルの情報保持
時間にバランスさせようとする場合に大きな効果を得る
ことができる。
らないようなダミーセルをメモリ・マットの端部におく
ことができる。この場合、ダミーセルにおける厚い酸化
膜の凹部によってメモリ・セルの端部基板表面に加わる
応力が軽減され漏洩電流の減少化に寄与すると考えられ
る。また本発明は第７図に示すような３素子メモリ装置
のようなダイナミック記憶装置にも適用することがべき
る。この場合、書き込み用ＭＩＳＦＥＴＭＷのソース・
ドレィンにおける漏洩電流が問題となることがあり、こ
れは第８図に示すように記憶用ＭＩＳＦＥＴＭｓ（Ｃｓ
はＮＬのゲート容量や配線容量などの寄生容量でり、記
憶手段として利用される）に接続される側の肌ＳＦＥＴ
ＭＷのソース・ドレィン領域の近くに、厚い熱酸化膜８
の凹部ＴＨＩＮを配置することによって改善される。本
発明は、コンデンサに蓄えられた電荷を直接取り出すこ
とによって記憶情報を読み出す１素子メモリのようなダ
イナミック記憶装置に対して最も大きな効果を発揮する
ことができる。すなわち、本発明は、複数のメモリ・セ
ルが行列状に配置されたメモリ・セル・マットを含むダ
イナミック記憶装置において、メモリ・セル・マットの
端部におけるメモリ・セルの情報保持時間を長くしてメ
モリ・セル・マットの中央部のメモリ・セルの情報保持
時間にバランスさせようとする場合に大きな効果を得る
ことができる。
第１図は本発明によるダイナミック記憶装置の配置を概
略的に説明するための平面図であり、第４図はその詳細
図である。 第５図、第６図は第４図のＶ−ＶおよびＷ−のラインを
切断線とした断面図である。第２図は本発明の効果を比
較するメモリ・セルの情報保持時間特性図である。第３
図は１素子メモリを説明するための回路図である。第７
図は３素子メモリ・セルの回路図であり、第８図は本発
明を３素子メモリに適用した場合の構造を示す他の実施
例である。ＭＣＡ…メモリ・セル・アレイ（マット）、
ＰＡＡ…ブリ・アンプ・アレイ、ＭＡＡ・・・メイン・
アンプ・アレイ、ＴｍＮ・・・厚い熱酸化膜中に設けら
れた凹部、ＤＬ・・・データ・ライン、Ｗ．・・ワード
．ライン、Ｍ．．．ＭＩＳＦＥＴ、Ｃ・．．コンデンサ
、１・・・Ｐ型Ｓｉ半導体基板、２・・・厚いＳｉ熱酸
化膜、３・・・薄いＳｉ熱酸化膜、４・・・多結晶Ｓｉ
層、５・・・Ｎ型拡散領域、６・・・隣ガラス層、７・
・・Ｎ膜、８・・・厚い熱酸化膜２の端（緑）部、９・
・・Ｎ型誘起チャンネル、ＭＷ・・・書き込み用ＭＩＳ
ＦＥＴ、Ｍｓ・・・記憶用ＭＩＳＦＥＴ、ＭＲ・・・読
み出しＭＩＳＦＥＴ、Ｒ・・・読み出し線、Ｗ…書き込
み線、Ｄ，・・・データ入力線、Ｄｏ…データ出力線。 瀞ｌ図 あと図 丸４図 桁う図 柄７図 桁ａ図 柄Ｓ図 布ら図
略的に説明するための平面図であり、第４図はその詳細
図である。 第５図、第６図は第４図のＶ−ＶおよびＷ−のラインを
切断線とした断面図である。第２図は本発明の効果を比
較するメモリ・セルの情報保持時間特性図である。第３
図は１素子メモリを説明するための回路図である。第７
図は３素子メモリ・セルの回路図であり、第８図は本発
明を３素子メモリに適用した場合の構造を示す他の実施
例である。ＭＣＡ…メモリ・セル・アレイ（マット）、
ＰＡＡ…ブリ・アンプ・アレイ、ＭＡＡ・・・メイン・
アンプ・アレイ、ＴｍＮ・・・厚い熱酸化膜中に設けら
れた凹部、ＤＬ・・・データ・ライン、Ｗ．・・ワード
．ライン、Ｍ．．．ＭＩＳＦＥＴ、Ｃ・．．コンデンサ
、１・・・Ｐ型Ｓｉ半導体基板、２・・・厚いＳｉ熱酸
化膜、３・・・薄いＳｉ熱酸化膜、４・・・多結晶Ｓｉ
層、５・・・Ｎ型拡散領域、６・・・隣ガラス層、７・
・・Ｎ膜、８・・・厚い熱酸化膜２の端（緑）部、９・
・・Ｎ型誘起チャンネル、ＭＷ・・・書き込み用ＭＩＳ
ＦＥＴ、Ｍｓ・・・記憶用ＭＩＳＦＥＴ、ＭＲ・・・読
み出しＭＩＳＦＥＴ、Ｒ・・・読み出し線、Ｗ…書き込
み線、Ｄ，・・・データ入力線、Ｄｏ…データ出力線。 瀞ｌ図 あと図 丸４図 桁う図 柄７図 桁ａ図 柄Ｓ図 布ら図
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の主表面の一部の半導体部分を電極とし
て構成された情報記憶用コンデンサと、該コンデンサに
直列接続されたＭＩＳＦＥＴとから成るメモリ・セルを
、前記半導体基板の主表面の所定領域内に、複数個行列
状に配列してなるメモリ・セル・マツトを具備し、該メ
モリ・セル・マツトは、前記行列状に配列された複数の
メモリ・セルに対応して形成され、それらのメモリ・セ
ルに情報信号を伝達するために配列された複数のデータ
・ラインと、前記複数のメモリ・セルのＭＩＳＦＥＴの
ゲート電極にそれぞれ制御信号を伝送するために配列さ
れた複数のワード・ラインとを含んで成り、かつ、前記
複数のメモリ・セルの形成領域相互間を区画するように
前記半導体基板主表面に選択的に形成された前記半導体
基板の厚い熱酸化膜を含んで成るダイナミツク記憶装置
において、前記メモリ・セル・マツトが形成された前記
所定領域の外側の前記半導体基板の主表面において前記
メモリ・セル・マツトの少なくとも１つの端部の近くに
沿つて配置された、前記半導体基板の厚い熱酸化膜が形
成されない領域、もしくは前記厚い熱酸化膜より膜厚の
薄い前記半導体基板の熱酸化膜の領域を具備せしめて成
ることを特徴とするダイナミツク記憶装置。 ２ 上記メモリ・セル・マツトの端部に沿つて配置され
た上記領域は、メモリ・セル・マツトと、メモリ・セル
・マツトの外側周辺の前記半導体基板主表面に形成され
る周辺回路の領域との間に設けられて成ることを特徴と
する特許請求の範囲第１項記載のダイナミツク記憶装置
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51138341A JPS6041463B2 (ja) | 1976-11-19 | 1976-11-19 | ダイナミツク記憶装置 |
| DE2751592A DE2751592C2 (de) | 1976-11-19 | 1977-11-18 | Halbleiter-Speicherschaltung |
| NLAANVRAGE7712820,A NL190211C (nl) | 1976-11-19 | 1977-11-21 | Dynamische halfgeleidergeheugeninrichting. |
| US06/154,826 US4491858A (en) | 1976-11-19 | 1980-05-30 | Dynamic storage device with extended information holding time |
| US06/488,644 US4695864A (en) | 1976-11-19 | 1983-04-26 | Dynamic storage device with extended information holding time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51138341A JPS6041463B2 (ja) | 1976-11-19 | 1976-11-19 | ダイナミツク記憶装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58040686A Division JPS58169961A (ja) | 1983-03-14 | 1983-03-14 | ダイナミツク記憶装置 |
| JP60005717A Division JPS6110270A (ja) | 1985-01-18 | 1985-01-18 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5363939A JPS5363939A (en) | 1978-06-07 |
| JPS6041463B2 true JPS6041463B2 (ja) | 1985-09-17 |
Family
ID=15219642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51138341A Expired JPS6041463B2 (ja) | 1976-11-19 | 1976-11-19 | ダイナミツク記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US4491858A (ja) |
| JP (1) | JPS6041463B2 (ja) |
| DE (1) | DE2751592C2 (ja) |
| NL (1) | NL190211C (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041463B2 (ja) * | 1976-11-19 | 1985-09-17 | 株式会社日立製作所 | ダイナミツク記憶装置 |
| DE2855079A1 (de) * | 1978-12-20 | 1980-07-17 | Siemens Ag | Halbleiter-speicherschaltung |
| US4587542A (en) * | 1979-10-11 | 1986-05-06 | Texas Instruments Incorporated | Guard ring for reducing pattern sensitivity in MOS/LSI dynamic RAM |
| JPS58194368A (ja) * | 1982-05-07 | 1983-11-12 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH0658947B2 (ja) * | 1984-02-24 | 1994-08-03 | 株式会社日立製作所 | 半導体メモリ装置の製法 |
| JPS60236191A (ja) * | 1984-05-08 | 1985-11-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US4651183A (en) * | 1984-06-28 | 1987-03-17 | International Business Machines Corporation | High density one device memory cell arrays |
| US4658283A (en) * | 1984-07-25 | 1987-04-14 | Hitachi, Ltd. | Semiconductor integrated circuit device having a carrier trapping trench arrangement |
| JPH06105766B2 (ja) * | 1984-09-26 | 1994-12-21 | 株式会社日立マイコンシステム | 半導体集積回路装置の製造方法 |
| JPS61142591A (ja) * | 1984-12-13 | 1986-06-30 | Toshiba Corp | 半導体記憶装置 |
| JPH0789569B2 (ja) * | 1986-03-26 | 1995-09-27 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| KR950001424B1 (en) * | 1986-03-28 | 1995-02-24 | Hitachi Ltd | 3-transistor dynamic random access memory |
| JP2629697B2 (ja) * | 1987-03-27 | 1997-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| JP2957388B2 (ja) * | 1993-08-03 | 1999-10-04 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶回路 |
| JPH08147968A (ja) * | 1994-09-19 | 1996-06-07 | Mitsubishi Electric Corp | ダイナミックメモリ |
| JPH10223853A (ja) * | 1997-02-04 | 1998-08-21 | Mitsubishi Electric Corp | 半導体装置 |
| US6678198B2 (en) | 2001-03-16 | 2004-01-13 | Broadcom Corporation | Pseudo differential sensing method and apparatus for DRAM cell |
| US8445946B2 (en) * | 2003-12-11 | 2013-05-21 | International Business Machines Corporation | Gated diode memory cells |
| US20110026323A1 (en) | 2009-07-30 | 2011-02-03 | International Business Machines Corporation | Gated Diode Memory Cells |
| JP5743045B2 (ja) * | 2008-07-16 | 2015-07-01 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置及び半導体記憶装置におけるメモリアクセス方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044373A (en) * | 1967-11-13 | 1977-08-23 | Hitachi, Ltd. | IGFET with gate protection diode and antiparasitic isolation means |
| US3573509A (en) * | 1968-09-09 | 1971-04-06 | Texas Instruments Inc | Device for reducing bipolar effects in mos integrated circuits |
| US3798512A (en) * | 1970-09-28 | 1974-03-19 | Ibm | Fet device with guard ring and fabrication method therefor |
| US3748187A (en) * | 1971-08-03 | 1973-07-24 | Hughes Aircraft Co | Self-registered doped layer for preventing field inversion in mis circuits |
| US3771147A (en) * | 1972-12-04 | 1973-11-06 | Bell Telephone Labor Inc | Igfet memory system |
| US3896485A (en) * | 1973-12-03 | 1975-07-22 | Fairchild Camera Instr Co | Charge-coupled device with overflow protection |
| US3879640A (en) * | 1974-02-11 | 1975-04-22 | Rca Corp | Protective diode network for MOS devices |
| JPS5539073B2 (ja) * | 1974-12-25 | 1980-10-08 | ||
| US4086662A (en) * | 1975-11-07 | 1978-04-25 | Hitachi, Ltd. | Memory system with read/write control lines |
| JPS5279787A (en) * | 1975-12-26 | 1977-07-05 | Toshiba Corp | Integrated circuit device |
| JPS5333542A (en) * | 1976-09-10 | 1978-03-29 | Hitachi Ltd | Signal detection circuit |
| US4110776A (en) * | 1976-09-27 | 1978-08-29 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer |
| JPS6041463B2 (ja) * | 1976-11-19 | 1985-09-17 | 株式会社日立製作所 | ダイナミツク記憶装置 |
| JPS5363938A (en) * | 1976-11-19 | 1978-06-07 | Hitachi Ltd | Dynamic memory unit |
-
1976
- 1976-11-19 JP JP51138341A patent/JPS6041463B2/ja not_active Expired
-
1977
- 1977-11-18 DE DE2751592A patent/DE2751592C2/de not_active Expired
- 1977-11-21 NL NLAANVRAGE7712820,A patent/NL190211C/xx not_active IP Right Cessation
-
1980
- 1980-05-30 US US06/154,826 patent/US4491858A/en not_active Expired - Lifetime
-
1983
- 1983-04-26 US US06/488,644 patent/US4695864A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE2751592A1 (de) | 1978-05-24 |
| DE2751592C2 (de) | 1983-10-27 |
| US4695864A (en) | 1987-09-22 |
| US4491858A (en) | 1985-01-01 |
| NL7712820A (nl) | 1978-05-23 |
| NL190211B (nl) | 1993-07-01 |
| JPS5363939A (en) | 1978-06-07 |
| NL190211C (nl) | 1993-12-01 |
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