JPH06105766B2

JPH06105766B2 - 半導体集積回路装置の製造方法

Info

Publication number: JPH06105766B2
Application number: JP59199623A
Authority: JP
Inventors: 芳久小山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-26
Filing date: 1984-09-26
Publication date: 1994-12-21
Anticipated expiration: 2009-12-21
Also published as: JPS61166064A

Description

【発明の詳細な説明】［技術分野］本発明は、半導体集積回路装置（以下、ICという）に適
用して有効な技術に関するものであり、特に、ダイナミ
ック型ランダムアクセスメモリ（以下、DRAMという）に
適用して有効な技術に関するものである。

［背景技術］ DRAMのメモリセルは、半導体基板（以下、基板という）
に一対に離隔して設けられソース領域またはドレイン領
域として用いられる半導体領域等からなる絶縁ゲート型
電界効果トランジスタ（以下、MISFETという）と容量素
子との直列回路からなっている。前記容量素子の一つの
例として、基板上部に絶縁膜を介して設けられた平板状
の導電プレートと、該導電プレートに高電位（Vcc）を
印加することによりその下部の基板の主面部に形成され
る空乏層とで構成した容量素子がある。該容量素子は、
前記空乏層に情報となる電荷を蓄積するものである。空
乏層を用いる容量素子では基板内部の不要な少数キャリ
アが空乏層に入り込むことによって、容量素子に蓄積し
た情報となる電荷量が低下し、情報を正確に読み出すこ
とが困難になる。

前記不要な少数キャリアは、基板自体が有する熱，外部
から基板内部に入射したアルファ線（以下、α線とい
う）等によって発生する。

また、基板をICのグランド線の電位に対して負電位にバ
イアスするための回路（以下、基板バイアス回路とい
う）を備えたDRAMでは、少数キャリアが基板バイアス回
路を構成する整流回路から基板内部に注入される。した
がって、前記少量キャリアも前記容量素子の電荷両を低
下させる原因となる。

前記基板が有する熱またはα線の入射線によって発生し
た不要な少数キャリアまたは基板バイアス回路から基板
の内部に注入された少数キャリア（以下、不要な小数キ
ャリアという）による影響は、特に、メモリセルアレイ
周辺部のメモリセルを構成する容量素子において著しい
ことが報告されている（特開昭53−63939号公報）。

そこで、基板のメモリセルアレイ周辺の主面部に不要な
少数キャリアを捕獲するための半導体領域（以下、半導
体型キャリア捕獲領域という）を構成して、容量素子の
電荷量が不要な少数キャリアによって変化するのを緩和
することが提案されている（特開昭53−63939号公
報）。

一方、DRAMの集積度を向上するために、基板の主面から
内部に延びる細孔と、該細孔の内壁を覆う絶縁膜と、細
孔内部に設けられた導電層と、該導電層に高電位（Vc
c）を印加することによって細孔の周囲に形成される空
乏層とによってメモリセルの容量素子（以下、細孔型容
量素子という）を構成することが提案されている（特公
昭58−12739号公報）。

本発明者は、細孔型容量素子を備えたDRAMに半導体型キ
ャリア捕獲領域を適用した場合を検討した結果、前記半
導体型キャリア捕獲領域では細孔型容量素子の空乏層に
入り込む不要な少数キャリアを充分に捕獲することは極
めて困難であるために、細孔型容量素子蓄積された電荷
量が著しく低下するという問題点を見い出した。

前記問題点は、以下に述べる原因によって生じる。

半導体型捕獲領域は、MISFETのソース領域およびドレイ
ン領域を形成する工程を用いて形成する。半導体型捕獲
領域が不要な少数キャリアを捕獲できる範囲は、基板の
主面から深さ方向に0.5［μｍ］程度までである。

細孔型容量素子は、基板の主面から深さ方向に３乃至５
［μｍ］程度に達する。

すなわち、0.5乃至５［μｍ］程度の奥深くに存在する
不要な少数キャリアは、半導体型キャリア捕獲領域に捕
獲されることなく、細孔型容量素子に侵入するからであ
る。

〔発明の目的〕

本発明の目的は、前記細孔型容量素子を構成する空乏層
に入り込む不要な少数キャリアを充分に捕獲することが
可能な技術手段を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付した図面によって明らかになる
であろう。

〔発明の概要〕

本願によって開示された発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明の半導体集積回路装置の製造方法は、
半導体基板の主面部に容量素子を形成するために、前記
半導体基板の主面からその内部方向に延在する第１の細
孔を形成する工程と、前記第１の細孔の内壁を覆う第１
の絶縁膜を形成する工程と、前記第１の細孔の内部にそ
れを埋め込むような第１の導電層を形成する工程と、容
量素子の近傍にキャリア捕獲領域を形成するために、前
記半導体基板の主面から内部方向に延在する第２の細孔
を前記第１の細孔の近傍に形成する工程と、前記第２の
細孔の内壁を覆う第２の絶縁膜を形成すると工程と、前
記第１の細孔の内部にそれを埋め込むような第２の導電
層を形成する工程とを備え、前記第１の細孔を形成する
工程と前記第２の細孔を形成する工程、または前記第１
の絶縁膜を形成する工程と前記第２の絶縁膜を形成する
工程、あるいは前記第１の導電層を形成する工程と前記
第２の導電層を形成する工程のいずれかを同一製造工程
で行うものである。

次に、本発明の構成について、実施例とともに説明す
る。

なお、全図において、同一機能を有するものは同一符号
を付してそのくり返しの説明は省略する。さらに、全平
面図において、その図面を見易くするために、各導電層
間に設けられる絶縁膜は図示しない。

〔実施例１〕第１図は、本発明の実施例１を説明するためのフォール
デットビットライン方式のDRAMのメモリセルの等価回路
図である。

第１図において、AS₁およびAS₂はセンスアンプであり、
その所定部から一対に行方向に延在して設けられたビッ
ト線BL₁₁とBL₁₂まではBL₂₁とBL₂₂（以下、ビット線の延
在する方向と行方向という）によって伝達される情報と
なる電位を増巾して読み出すためのものである。

SQ₁およびSQ₂は短絡用MISFETであり、一端ビット線BL₁₁
またはBL₂₁に接続され、他端がビット線BL₁₂またはBL₂₂
に接続されており、列方向に延在して設けられ一対とな
るビット線間を短絡する信号線WLsによってゲート電極
に高電位（Vcc）を印加することにより前記ビット線BL
₁₁とBL₁₂またはBL₂₁とBL₂₂相互を短絡して、情報を読み
出すための基準レベルとなる電位を作成するためのもの
である。

M₁₁，M₁₂，M₁₃，M₂₁，M₂₂およびM₂₃はメモリセルであ
り、一端がビット線BLに接続されゲート電極がワード線
WL（以下、ワード線の延在する方向を列方向という）に
接続されたMISFETQと、MISFETの他端に一端が接続さ
れ、他端が高電位の電源端子Vccに接続されたMISFET構
造の容量素子Ｃとからなっている。

一次に、本実施例の具体的な構造を説明する。

第２図は、本実施例のDRAMの平面図であり、第３図は、
第２図におけるDRAMのメモリセルアレイ周辺部の平面
図、第４図は、第３図のIV−IV切断線における断面図、
第５図は、第３図のＶ−Ｖ切断における断面図、第６図
は、第２図におけるDRAMのメモリセルアレイの角部を示
す平面図である。

第２図乃至第５図において、１はP^-型のシリコン単結晶
からなる基板であり、DRAMを構成するためのものであ
る。基板１の周辺には、アドレスバッファ，入出力バッ
ファおよびメインアンプ等の周辺回路が設けられた領域
（以下、周辺回路領域という）２と複数のセンスアンプ
SAが構成されたセンスアンプ領域３が設けられており、
さらに、DRAMと図示していない外部装置とを接続するた
めの複数のボンディングパッド４が設けられている。

５はワード線選択回路領域であり、基板１の後述するメ
モリセルアレイの間の所定中央部の主面部に設けられ、
ワード線選択回路を構成するためのMISFETが設けられた
領域である。

６はビット線選択回路領域であり、基板１のメモリセル
アレイの間の前記と異なる所定中央部の主面部に設けら
れ、ビット線選択回路を構成するためのMISFETが設けら
れた領域である。

７はメモリセルアレイであり、DRAMに書き込まれる情報
を記憶するためのメモリセルＭを基板１の主面部に複数
配置して構成されている。

８はキャリア捕獲領域であり、メモリセルアレイ７を囲
むようにその外周の基板１の主面部に設けられ、メモリ
セルアレイ７周辺の基板１内部からメモリセルアレイ７
に入り込む不要な少数キャリアを捕獲するためのもので
ある。

第３図乃至第５図において、９はフィールド絶縁膜であ
り、その下部の基板１の主面部に設けられたP⁺型のチャ
ネルストッパ領域とともにメモリセルＭを相互に電気的
に分離するためのものである。

11は細孔型容量素子であり、メモリセルアレイ７の所定
主面部に複数配置され、MISFET12とともにメモリセルＭ
を構成するためのものである。細孔型容量素子11は、基
板１の主面から内部方向に延在して形成された穴（以
下、細孔という）13と、角細孔13の内壁を覆って設けら
れた絶縁膜14と、細孔13内部に設けられた導電層15とに
よって構成してある。導電層15に高電位（Vcc）を印加
して、絶縁膜14と基板１との境界面から基板１の内部に
延びる空乏層（以下、細孔の周囲の空乏層という）を形
成する。前記空乏層は、メモリセルＭに書き込まれる情
報となる電荷を蓄積するものである。

MISFET12は、メモリセルＭが構成される領域の基板１の
主面部に一対の離隔して設けられソース領域またはドレ
イン領域として用いられるn⁺型の半導体領域16と、該一
対の半導体領域間部の基板１上部に設けられゲート絶縁
膜として用いられる絶縁膜17および該絶縁膜17上部では
ゲート電極として用いられる導電層18とから構成されて
いる。

また、導電層18は、後述する第２層目の絶縁膜の所定上
部を列方向に延在して設けられワード線WLとして用いら
れるものである。

19はキャリア捕獲領域８に列状に所定間隔ごとに配置さ
れた細孔であり、該細孔19の内壁の全面に覆って設けら
れた絶縁膜20と、細孔19の中に設けられた導電層21とで
キャリア捕獲領域部を構成し、前記導電層21に高電位
（Vcc）を印加することにより、細孔19の周囲に形成さ
れる空乏層によるキャリア捕獲領域８が形成される。細
孔19の深さ、すなわち基板１の主面から細孔19の底部ま
での深さは前記容量素子11を構成するための細孔19のそ
れと同様の深さを有している。したがって、細孔13を用
いてキャリア捕獲領域８を構成したことによって、細孔
19の周囲に形成される空乏層は、容量素子11を構成する
ために細孔13の周囲に形成される空乏層と同程度に、基
板１の主面から内部の深い所まで形成される。すなわ
ち、メモリセルアレイ７の外周の基板１内部からメモリ
セルアレイ７に入り込む不要な少数キャリア捕獲領域８
によって充分に捕獲できるので、特に、メモリセルアレ
イ７の周辺部のメモリセルを構成するための容量素子11
に蓄積された情報となる電荷量が、前記不要な少数キャ
リアによって変化するのを充分に緩和することができ
る。

22は導電層15および21と電気的に接続しかつMISFET12が
設けられる領域では開孔して主にフィールド絶縁膜９の
上部に設けられた導電層である。導電層22は高電位（Vc
c）の電源端子に接続してあり、導電層15と導電層21に
高電位（Vcc）を印加するために用いる。

導電層15および導電層21に高電位（Vcc）を印加して、
細孔13と細孔19のそれぞれの周囲に空乏層を形成する。

一方、細孔19を所定の間隔ごとに設けて、細孔19を形成
する際に細孔19の上部の基板１が不要にエッチングされ
るのを防止してある。

また、細孔19の相互の間は、それぞれの細孔19の周囲に
形成される空乏層が互いに結合する程度に適正に定めて
あるので、細孔19の間から不要な少数キャリアがメモリ
セルアレイ７に侵入することはない。

また、細孔13と細孔19とは、メモリセルアレイ７の中央
部に設けられた細孔13とそれに隣接する細孔13との間隔
程度に適正に離隔して設けられてある。したがって、細
孔13または19のそれぞれの周囲に形成される空乏層が結
合することはないので、容量素子11に蓄積された情報と
なる電荷がキャリア捕獲領域８にリークしたり、また、
キャリア捕獲領域８に捕獲された不要な少数キャリアが
容量素子11にリークすることによって、容量素子11の電
荷量が低下して書き込まれた情報の読出しが困難になる
ことはない。

一方、キャリア捕獲領域８において、導電層22に高電位
（Vcc）を印加することにより、基板１の主面に少数キ
ャリアからなる反転層が形成される。

この反転層は、キャリア捕獲領域８が捕獲した不要な少
数キャリアを高電位（Vcc）の電源から加わる電界によ
って基板１の外部へ放出する際の伝送路として用いられ
る。

また、キャリア捕獲領域８が形成される基板１の所定主
面部、例えば、第６図に示すように、行方向に延在して
形成されるキャリア捕獲領域８と、列方向に延在して形
成されるキャリア捕獲領域８とが交わる領域にn⁺型の半
導体領域23が設けられている。半導体領域23は、その上
部の絶縁膜を選択的に除去して形成された接続孔24を通
して導電層25に電気的に接続されている。さらに導電層
25は、高電位（Vcc）の電源端子に接続されている。す
なわち、半導体領域23は、キャリア捕獲領域８に捕獲さ
れた不要な少数キャリアを収集するために用いられる。

なお、第６図には、鈍３図に示した容量素子11,MISFET1
2,導電層18および第４層目の導電層等を図示していない
が、それらが第３図と同様に設けられている。

26は導電層22を覆うようにその上部に設けられた絶縁膜
であり、導電層18と導電層22が重なる部分において、前
記２層間の電気的接続を防止する絶縁膜として用いられ
るものである。

27は絶縁膜であり、導電層18を覆って設けられている。

28は導電層であり、所定の半導体領域16上部の絶縁膜27
を選択的に除去して形成された接続孔29を通して前記半
導体領域16に電気的に接続し、かつ絶縁膜27上部を行方
向に延在して設けられてビット線BLとして用いられるも
のである。

30は絶縁膜であり、導電層28を覆って絶縁膜27の上部に
設けられ、主として導電層28の保護膜として用いられる
ものである。

なお、本実施例では、空乏層からなるキャリア捕獲領域
８を形成するために、基板１の主面部に細孔19を所定間
隔ごとに列状に配置したが、細孔19の間の空乏層の結合
をより強くしてキャリア捕獲領域８が不要な少数キャリ
アを捕獲する捕獲率をより向上するために、細孔19の相
互間の前記所定間隔を設けることなく基板１の主面部に
列方向または行方向に延在する溝を形成し、その溝の内
壁を覆う絶縁膜を絶縁膜20と同様に形成し、さらに溝の
中にそりを埋め込むような導電層を導電層21と同様に形
成してキャリア捕獲領域部を構成し、その導電層に高電
位（Vcc）を印加することによってキャリア捕獲領域を
形成してもよい。

次に、本実施例の具体的な製造方法を説明する。

第７図乃至第11図は、本実施例の各製造工程を説明する
ための図であり、第７図と第10図は、メモリセルアレイ
およびキャリア捕獲領域部の要部を示す平面図であり、
第８図は、第７図のVIII−VIII切断線における断面図、
第９図は、メモリセルアレイの周辺部における断面図、
第11図は、第10図のXI−XI切断線における断面図であ
る。

まず、基板１にフィールド絶縁膜９とチャネルストッパ
領域10をそれぞれ形成する。そして、細孔13および19を
形成するエッチングマスクを基板１を覆うように形成す
る。エッチングマスクは、例えば、基板１主面の熱酸化
によるシリコン酸化膜とその上部に化学的気相析出技術
（以下、CVD技術という）によるシリコンナイトライド
膜、さらにその上部にCVD技術によるフォスフォシリケ
ートガラス膜とを形成して構成したものを用いる。

そして、基板１の細孔13および19が形成される主面上部
の前記エッチングマスクを選択的に除去した後に、第７
図および第８図に示すように、異方性エッチング技術を
用いて細孔13および19をそれぞれ形成する。細孔13およ
び19は、基板１の主面から細孔13および19の底部までの
深さが３乃至５［μｍ］程度になるように形成する。

第７図および第８図に示した工程の後に、細孔13および
19を形成するために使用した前記エッチングマスクを除
去し、第９図に示すように、細孔13または19のそれぞれ
の内壁と基板１の主面を覆う絶縁膜14と20を形成する。
絶縁膜14と20は、細孔13および19のそれぞれの内壁と基
板１の主面を熱酸化技術によって酸化させることによる
シリコン酸化膜を用い、その膜厚を300オングストロー
ム（以下、［Ａ］と記述する）程度に形成する。また、
絶縁膜14と20は、それの絶縁耐圧および誘電特性をより
良好なものとするために、前記熱酸化技術によるシリコ
ン酸化膜を100［Ａ］程度に形成し、そのシリコン酸化
膜を覆うようにCVD技術によるシリコンナイトライド膜
を120［Ａ］程度に形成し、さらに、熱酸化技術によっ
て前記シリコンナイトライド膜を酸化してシリコン酸化
膜を30［Ａ］程度の膜厚に形成して構成してもよい。シ
リコンナイトライド膜を酸化させることによって、シリ
コンラインライド膜の中のピンホールの内壁が酸化され
るので、ピンホールを塞ぐことができる。そして、絶縁
膜14と20を形成した後に、導電層15と21を形成する。こ
れは、例えば、まずCVD技術による多結晶シリコン層を
用い、それを細孔13と19の中を埋め込みさらに基板１上
部を覆うように充分な膜厚に形成する。そして、その多
結晶シリコン層を上面から序所にエッチングし、導電層
15と21の上面が平坦になる程度にエッチングを行なう。
このようにすることによって、細孔13と19の内部にのみ
多結晶シリコン層が残るので導電層15と21を形成でき
る。

第９図に示した工程の後に、第10図および第11図に示す
ように、導電層22および絶縁膜26を形成する。導電層22
は、CVD技術による多結晶シリコン層を用いて形成す
る。この多結晶シリコン層は、まず、導電層15および19
と電気的に接続しフィールド絶縁膜９および絶縁膜14、
20上部に7000乃至8000［Ａ］程度の膜厚に形成し、電気
的な低抵抗化を図るために、10²⁰［atoms/cm³］程度の
不純物を導入する。そして、基板１のMISFET12を設ける
領域および第６図に示した半導体領域23を設ける領域の
上部の多結晶シリコン層は、選択的に除去する。半導体
領域23を設ける領域の上部の多結晶シリコン層を除去し
たのは、MISFET12の半導体領域16を形成する不純物導入
工程を用いて、半導体領域23を形成するためである。

絶縁膜26は、導電層22を酸化させることによるシリコン
酸化膜を用い、その膜厚を3500［Ａ］程度に形成する。
絶縁膜26を形成することによって、導電層22は、その膜
厚が4000乃至5000［Ａ］程度になる。

絶縁膜26を形成する際、導電層22で覆われていない基板
１の主面上の絶縁膜も成長する。しかし、導電層22の上
面および側面には、電気的な低抵抗化のために導入され
た不純物の影響でシリコン酸化膜が特に厚く形成され
る。したがって、基板１の主面上の絶縁膜と、導電層22
上のシリコン酸化膜との膜厚差を用い、基板１の全面を
エッチングすることによって、導電層22上にのみシリコ
ン酸化膜、すなわち絶縁膜26を形成することができる。

第10図および第11図に示した工程の後に、絶縁膜17を形
成する。これは、基板１の主面部を熱酸化技術によって
酸化して得たシリコン酸化膜を用い、300［Ａ］程度の
膜厚に形成する。

絶縁膜17を形成した後に、導電層18を形成する。導電層
18は、例えば、CVD技術による多結晶シリコン層と、そ
の上部にCVD技術によるモリブデンシリサイド層とを形
成して構成する。前記多結晶シリコン層は、2000［Ａ］
程度に形成する。また、前記モリブデンシリサイド層
は、2000乃至3000［Ａ］程度に形成する。次に、半導体
領域16を形成する。半導体領域16は、例えば、導電層18
を不純物導入のためのマスクとして用い、イオン打ち込
み技術によってｎ型不純物を基板１の内部に導入して形
成する。次に、絶縁膜27をCVD技術によるシリコン酸化
膜を用い、導電層18を覆って絶縁膜26上部に、絶縁膜27
の平坦部の膜厚が6000乃至8000［Ａ］程度になるように
形成する。次に、第４図に示した接続孔29と第６図に図
示した接続孔24とを、絶縁膜27を選択的に除去すること
によって形成する。次に、第４図に図示した導電層28と
第４図に図示した導電層25とを同一製造工程によって形
成する。導電層25と28は、まず例えば、スパッタ技術に
よるアルミニュウム層またはシリコンを含有するアルミ
ニュウム層を用い、絶縁膜28を覆い、接続孔24または29
を介して半導体領域16または23と接続するように、平坦
部の膜厚が6000乃至8000［Ａ］程度になるように形成す
る。そして、そのアルミニウム層またはシリコンを含有
するアルミニウム層を選択的に除去して形成する。次
に、絶縁膜30を形成して本実施例のDRAMは完成する。前
記の製造方法は用いることにより、空乏層からなるキャ
リア捕獲領域８を形成するために用いられる細孔19を、
それ専用の製造工程を用いることなく形成できるので、
細孔19を形成するための専用の製造工程を不要にするこ
とができる。

［実施例II］第12図は、本発明の実施例IIを説明するためのメモリセ
ルアレイ７の周辺部の断面図である。

第12図において、31は容量素子11を構成する絶縁膜14を
基板１との境界部に設けられたn⁺型の半導体領域であ
り、容量素子11の一方の電極として用いられるものであ
る。容量素子11は、細孔13,絶縁膜14,導電層15および半
導体領域31とから構成されている。

32はキャリア捕獲領域８として用いられるn⁺型の半導体
領域であり、絶縁膜20と基板１との境界面から基板１の
内部に延びて設けられており、したがって、細孔19とそ
れに隣接する細孔19との間部の基板１の内部にも半導体
領域32が設けられている。

導電層22は、高電位（Vcc）の電源端子に接続してもよ
く、または、容量素子11に蓄積する電荷が前記高電位
（Vcc）の変動によって変化するのを低減するために、I
Cの基準電位（０［ｖ］）となるグランド線に接続して
もよい。メモリセルアレイ７の角部の近傍のキャリア捕
獲領域８の主面部は、第６図に示した半導体領域23を介
して高電位（Vcc）の電源端子に接続されている。した
がって、半導体領域32に高電位（Vcc）を印加すること
によって、半導体領域32の周囲の基板１の内部に電界が
加えられるので前記のように、導電層22を接地電位のボ
ンディングパッド４に接続しておいても不要な少数キャ
リアは、キャリア捕獲領域８、すなわち、半導体領域32
によって捕獲される。

半導体領域31と32は同一製造工程によって、以下のよう
に形成する。まず、細孔13および19をそれぞれ形成し、
その内部にｎ型の不純物、例えばリンまたは、ひ素を10
²⁰［atoms/cm³］程度を含有する多結晶シリコン層をCVD
技術によって埋め込む。そして、熱拡散技術によってシ
リコン層に含まれている前記不純物を基板１内部へ拡散
させて形成する。半導体領域31と32を形成した後、細孔
13と19内部の多結晶シリコン層を全で除去する。次に、
絶縁膜14および20をそれぞれ形成し、以下、実施例Ｉと
同様の製造工程によって形成する。

前記細孔13と19を形成する際に、細孔19とそれぞれに隣
接する細孔19との間の距離は、それぞれの細孔19の相互
の基板１の内部にp^-型の半導体領域を残さない程度に定
める。半導体領域32は、基板１の主面部に、細孔19と同
程度の深さを有する溝を延在して形成し、その内部に前
記多結晶シリコン層を埋め込み、これに含まれているｎ
型の不純物を基板１内部に拡散させることによって形成
してもよい。そのようにして形成した半導体領域32は、
前記溝に沿って延在する半導体領域32となる。半導体領
域32は、以下の製造方法によって形成することもでき
る。

すなわち、細孔13と19を形成した後に、基板１を拡散炉
の中に配置し、この拡散炉の中にｎ型の不純物のガスを
送り込んだ後、拡散炉を加熱することによって半導体領
域32を形成する。

［実施例III］第13図は、本発明の実施例IIIを説明するためのメモリ
セルアレイの周辺の要部を示す平面図、第14図は、第13
図のXIV−XIV切断線における断面図である。

なお、第13図は、メモリセルアレイ内に設けられた容量
素子、MISFETおよび導電層等を図示していないが、それ
らが第３図と同様に設けられている。

33は実施例Ｉにおいて説明した空乏層からなるキャリア
捕獲領域８の一方の側部の基板１の主面部に設けられた
n⁺型の半導体領域であり、キャリア捕獲領域８によって
捕獲された不要な少数キャリアを半導体領域23（第６
図）に流すための伝送路として用いられるものである。
半導体領域33を設けたことによって、捕獲した不要な少
数キャリアを良好に基板１の外部へ伝送することができ
る。それは、導電層22に高電位（Vcc）を印加すること
によってキャリア捕獲領域８の主面に形成される反転層
からなる伝送路の断面積より、半導体領域33からなる伝
送路の断面積が大きいために、半導体領域33からなる伝
送路の抵抗値が小さいからである。

半導体領域33は、以下に述べる製造工程によって形成す
る。キャリア捕獲領域８の巾（ｗ）が2.5乃至3.0［μ
ｍ］程度になるようにキャリア捕獲領域８の両側部のフ
ィールド絶縁膜９（メモリセルアレイ７にはフィールド
絶縁膜９を図示していない）を形成する。次に、絶縁膜
14,17および20と導電層15および21とを実施例Ｉと同様
の工程によってそれぞれ形成する。そして、導電層22を
形成する。導電層22を形成するエッチング工程は、導電
層22が後の工程で形成される半導体領域23および33の上
部を覆うことのないようにする。そして、絶縁膜26と導
電層18とを形成した後に、半導体領域16を形成する不純
物導入工程を用いて半導体領域33を半導体領域16および
23とともに形成する。以下の製造工程は、実施例Ｉと同
様である。

前記の製造方法によって半導体領域33を形成することに
より、半導体領域33を形成するめの専用の工程を不要に
できる。

［実施例IV］第15図は、本発明の実施例IVを説明するためのメモリセ
ルアレイの周辺の要部を示す平面図である。

8Aはメモリセルアレイ７（第１図）の外周部または内部
に設けられたキャリア捕獲領域である。キャリア捕獲領
域8Aは、実施例Ｉにおけるキャリア捕獲領域８と同様に
空乏層からなっている。すなわち、ルモリセルアレイ７
の内部または外周部の主面部に設けられた細孔19aまた
は19bと、それらの内壁を覆うように設けられた絶縁膜
（実施例Ｉにおける絶縁膜20と同様の絶縁膜）と、細孔
19aまたは19bの中を埋め込むように設けられた導電層21
とからなるキャリア捕獲領域部の前記導電層21に高電位
（Vcc）を印加することによって、細孔19aまたは19bの
周囲に形成される空乏層からキャリア捕獲領域8Aはなっ
ている。メモリセルアレイ７の内部のキャリア捕獲領域
8bに捕獲された不要な少数キャリアは、メモリセルアレ
イ７の外周部のキャリア捕獲領域8Aの主面部8Aに引き出
す。不要な少数キャリアを前記主面部8bに引き出すため
の伝送路となる反転層をメモリセルアレイ７の周辺の主
面部8aに形成する。前記反転層は、導電層22に高電位
（Vcc）を印加して、形成する。また、不要な少数キャ
リアは、第６図に図示した半導体領域23に高電位（Vc
c）を印加してその高電位（Vcc）がメモリセルアレイ７
の内部のキャリア捕獲領域８に加わることによって、主
面部8aに引き出される。半導体領域23が、主面部8aに引
き出された不要な少数キャリアをメモリセルアレイ７の
外周部のキャリア捕獲領域8Aに捕獲された不要な少数キ
ャリアとともに回収する。さらに、高電位（Vcc）の導
電層28が半導体領域23の内部の不要な少数キャリアを吸
収する。細孔19aと19bおよびそれらの細孔の内壁を覆う
絶縁膜は、実施例Ｉと同様に容量素子11を構成する細孔
13または絶縁膜14を形成する製造工程を用いて形成す
る。したがって、細孔19a,19bおよびそれらの内壁を覆
う絶縁膜20を形成するための専用の製造工程が不要にな
る。メモリセルアレイ７の中にキャリア捕獲領域8Aの一
部を形成したことによって、メモリセルアレイ７の中に
存在する不要な少数キャリアを捕獲することができる。

細孔19aとそれに隣接する細孔19aとの間部の距離Laは、
それら細孔19aの周囲に形成される空乏層が結合する程
度に縮小して、細孔19aを配置してもよく、また、細孔1
9aの長さLaを長くして形成してもよい。細孔19aの長さL
aを長くすることにより、不要な少数キャリアを捕獲す
る捕獲率を向上することができる。さらに、溝状の細孔
19aを形成することにより、キャリア捕獲領域8Aを構成
してもよい。

メモリセルアレイ７の周辺の容量素子11と、メモリセル
アレイ７中央部の容量素子11とでは、容量素子11にその
周辺の基板１の内部から加わる電気的な条件が異なって
くる。つまり、メモリセルアレイ７中央部の容量素子11
では、隣接する容量素子11が蓄積した電荷によって生じ
る電界の影響を受けるが、メモリセルアレイ７の周辺の
容量素子11では、その外側に容量素子11がないために前
記蓄積した電荷による電界の影響が少ない。しかし、本
実施例では、特に、メモリセルアレイ７内部に細孔19b
を設け、該細孔19bを容量素子11と同様の構成にしたこ
とにより、前記電気的な条件の異なりを除去することが
できる。したがって、メモリセルアレイ７の中央部の容
量素子11に蓄積される電荷と、周辺部の容量素子11に蓄
積される電荷とのバラツキを低減することができる。

［実施例Ｖ］第16図は、本発明の実施例Ｖを説明するためのDRAMの平
面図である。

34は、周辺回路領域２の所定部に設けられた基板バイア
ス回路であり、ICのグランド線の電位に対して基板１を
負電位、例えば、−2.5乃至−3.0［Ｖ］にするためのも
のである。基板バイアス回路34、発振回路と整流回路等
から構成されており、該整流回路の負電位の電源端子が
基板１に電気的に接続されている。

8Bは基板バイアス回路34の近傍の基板１の主面部に設け
られたキャリア捕獲領域であり、基板バイアス回路34か
ら基板１の内部に注入される不要な少数キャリア捕獲す
るためのものである。キャリア捕獲領域8Bは、実施例Ｉ
のキャリア捕獲領域８と同様の構成になっている。キャ
リア捕獲領域8Bを設けたことによって、基板バイアス回
路34の整流回路から基板１内部に注入する不要な少数キ
ャリアを基板バイアス回路34の近傍の外周で充分に捕獲
することができるので、メモリセルアレイ７に侵入する
不要な少数キャリアを良好に低減することができる。し
たがって、メモリセルアレイ７の容量素子11（第３図）
に蓄積された電荷が、前記不要な少数キャリアによって
低下するのを充分に緩和することができる。

本実施例では、センスアンプ、入出力バッファ回路、ワ
ード線選択回路等の周辺回路と較べて不要な少数キャリ
アを多量に発生する基板バイアス回路34の外周部にキャ
リア捕獲領域8Bを設け、さらに、メモリセルアレイ７の
外周部にキャリア捕獲領域８を設けてある。しかし、キ
ャリア捕獲領域8Bだけでも、メモリセルアレイ７に入り
込む不要な少数キャリアを低減できる。また、基板バイ
アス回路34とメモリセルアレイ７との間部の一部の領
域、例えば、点線で囲んで示したような一部領域35に実
施例Ｉで説明したキャリア捕獲領域８を設けただけでも
よい。前記一部の領域に設けられたキャリア捕獲領域８
によって、基板バイアス回路34と、それが設けられた周
辺回路領域２とから発生する不要な少数キャリアを充分
に捕獲できる。したがって、メモリセルアレイ７に入り
込む不要な少数キャリアを低減できる。

［実施例VI］第17図は、本発明の実施例VIを説明するためのDRAMの平
面図である。

8Cはキャリア捕獲領域であり、実施例Ｖにおいて説明し
たキャリア捕獲領域8Bのボンディングパッド４の側の部
分を除いて、基板バイアス回路34の外周部に設けてあ
る。基板バイアス回路34から基板１の内部に注入されボ
ンディングパッド４の側へ拡散していく不要な少数キャ
リアは、細孔型容量素子11に影響を与えない。したがっ
て、基板バイアス回路34のボンディングパッド４の側に
キャリア捕獲領域8Cを設けていない。

8Dはキャリア捕獲領域であり、メモリセルアレイ７とビ
ット線選択回路領域６との外周部を囲むように設けてあ
る。前記キャリア捕獲領域8Dによって、メモリセルアレ
イ７の内部に入り込む不要な少数キャリアを低減するこ
とができる。

［実施例VII］第18図は、本発明の実施例VIIを説明するためのDRAMの
平面図である。

本実施例のDRAMは、センスアンプ領域３がメモリセルア
レイ７とビット線選択回路領域６との間に設けてある。

8Eはキャリア捕獲領域であり、図に示すように、基板バ
イアス回路34が設けてある周辺回路領域２に近接してい
る方のメモリセルアレイ７をセンスアンプ領域３および
周辺回路領域２から遮蔽するように設けてある。キャリ
ア捕獲領域8Eによって、特に、基板バイアス回路34から
発生し、メモリセルアレイ７に入り込む不要な少数キャ
リアを低減する。

また、メモリセルアレイ７とセンスアンプ領域３との間
に設けたキャリア捕獲領域8Eは、センスアンプを動作さ
せることによって発生する不要な少数キャリアがメモリ
セルアレイ７に入り込むのを低減するものである。さら
に、ダミーセルを用いてメモリセルに書き込まれた情報
を読み出す方式のDRAMでは、ダミーセルを構成する容量
素子から基板１内部に少数キャリアが注入される。そこ
で、前記少数キャリアをキャリア捕獲領域8Eによって捕
獲するために、ダミーセルをキャリア捕獲領域8Eとセン
スアンプ領域３との間に設ける。

［実施例VIII］第19図は、本発明の実施例VIIIを説明するためのDRAMの
平面図である。

8Fはキャリア捕獲領域であり、センスアンプ領域３およ
びワード線選択回路領域５のそれぞれの外周部に設けて
あり、また、周辺回路領域２とメモリセルアレイ７との
間に設けてある。キャリア捕獲領域8Fは、特に、周辺回
路領域2,センスアンプ領域３およびワード線選択回路領
域５から発生する不要な少数キャリアを捕獲する。ビッ
ト線選択回路領域６から発生する不要な少数キャリア
は、センスアンプ領域３の外周部のキャリア捕獲領域8F
が捕獲する。前記不要な少数キャリアは、周辺回路領域
２等に設けてあるMISFETを動作することによって、前記
MISFETの主としてチャネル領域から発生する。

キャリア捕獲領域8Fを設けたことによって、メモリセル
アレイ７に入り込む不要な少数キャリアを低減すること
ができる。

［実施例IX］第20図は、本発明の実施例IXを説明するためのDRAMの平
面図である。

8Gは、キャリア捕獲領域であり、メモリセルアレイ７の
外周部にコの字状に設けてある。キャリア捕獲領域8G
は、コの字状に限定されるものではなく、メモリセルア
レイ７を周辺回路領域2,センスアンプ領域3,ワード線選
択回路領域５およびビット線選択回路領域６から遮蔽す
るものであればよい。

実施例VI,VII,VIIIおよびIXのそれぞれのキャリア捕獲
領域8C,8D,8E,8Fおよび8Gは、実施例Ｉのキャリア捕獲
領域８と同様に構成する。または、キャリア捕獲領域8
C,8D,8E,8Fおよび8Gを実施例IIのキャリア捕獲領域８と
同様に構成する。さらに、キャリア捕獲領域8D,8E,8Fお
よび8Gは、実施例IVのキャリア捕獲領域8Aと同様に構成
してもよい。

〔実施例Ｘ〕

第21図は、本発明の実施例Ｘを説明するためのDRAMのメ
モリセルアレイの周辺部における断面図である。

第21図において、22aは導電層であり、キャリア捕獲領
域８の上部を延在するようにフィールド絶縁膜９および
絶縁膜17の上部に設けられ、導電層21と電気的に接続し
て高電位（Vcc）を印加するためのものである。

導電層22aは、高電位（Vcc）の電源端子に接続する。22
bは導電層であり、導電層22aと離隔しかつ導電層21と電
気的に接続してキャリア捕獲領域８の上部の絶縁膜17の
上部を延在して設けてある。導電層22bは、高電位（Vc
c）の電源端子に接続する。また、導電層22bは、キャリ
ア捕獲領域８の基板１の内部により深く形成するため
に、前記高電位（Vcc）の電位より高電位の電源端子に
接続してもよい。例えば、高電位（Vcc）の電源端子の
電位がICのグランド線の電位に対して5.0［Ｖ］であれ
ば、導電層22bを7.0乃至8.0［Ｖ］程度の電源端子に接
続する。

また、キャリア捕獲領域８として用いるために、絶縁膜
22の周囲の基板１の内部（以下、単に絶縁膜の周囲とい
う）にn⁺型の半導体領域を形成してもよい。前記半導体
領域は、実施例IIにおいて説明した半導体領域31および
32と同様の製造工程によって形成する。絶縁膜20の周囲
と、絶縁膜14の周囲に形成した前記半導体領域は、容量
素子11に書き込まれる情報となる電荷を蓄積するもので
ある。

また、絶縁膜14または絶縁膜20のいずれか一方の周囲に
選択的にn⁺型の半導体領域を形成してもよい。

一方、導電層22aは、絶縁膜14の周囲にn⁺型の半導体領
域を設けた場合は、高電位（Vcc）の電源端子に接続し
てもよく、また、ICの基準電位（０［Ｖ］）となるグラ
ンド線に接続してもよい。また、導電層22bは、絶縁膜2
0の周囲にn⁺型の半導体領域を設けた場合は、前記グラ
ンド線または高電位（Vcc）の電源端子に接続すればよ
く、さらにVcc電位より高電位、例えば、7.0乃至8.0
［Ｖ］の電源端子に接続してもよい。

〔実施例XI〕

第22図は、本発明の実施例XIを説明するためのDRAMのメ
モリセルアレイの周辺部における断面図である。

21aは導電層であり、細孔19の中に埋め込むように内壁
に接して設けられ、キャリア捕獲領域部を構成するもの
である。キャリア捕獲領域部は、細孔19と導電層21とか
ら構成されている。

32aはn⁺型の半導体領域であり、導電層21aと基板１との
境界面から基板１の内部に延びて設けられ、キャリア捕
獲領域８を構成するものである。

導電層22は、以下に述べる製造工程によって形成する。

まず、細孔13および19を形成する。次に、細孔13および
19を形成するために用いたエッチング用マスクを耐熱酸
化用マスクとして、細孔13および19の内壁を熱酸化技術
によって酸化させて絶縁膜14または20（図示していな
い）を形成する。そして、細孔19の内壁を覆う絶縁膜20
を選択的に除去する。次に、ｎ型の不純物を含有する多
結晶シリコン層を細孔13および19のそれぞれの中に形成
する。そして、前記多結晶シリコン層に含まれているｎ
型の不純物を熱拡散技術によって基板１の内部に導入し
て、半導体領域32aを形成する。多結晶シリコン層のｎ
型の不純物濃度は、10²⁰［atoms/cm³］程度にする。

導電層22bは、高電位（Vcc）の電源端子に接続する。ま
たは、導電層22bをVcc電位より高電位、例えば、7.0乃
至8.0［Ｖ］の電源端子に接続してもよい。

本実施例では、絶縁膜14の周囲の基板１の内部にn⁺型の
半導体領域を設けていないが、絶縁膜14の周囲にn⁺型の
半導体領域を形成して容量素子11を構成してもよい。

絶縁膜14の周囲にn⁺型の半導体領域を形成するには、以
下の製造工程によって形成する。

まず、細孔13および19を形成し、次に、細孔13および19
のそれぞれの中にｎ型の不純物を含有する多結晶シリコ
ン層を形成する。多結晶シリコン層に含まれているｎ型
の不純物を基板１の中に拡散して、細孔13または19の内
壁から基板１の内部に延びるn⁺型の半導体領域を形成す
る。次に、前記多結晶シリコン層を全て除去した後、細
孔13および19の内壁の前面に絶縁膜を形成する。そし
て、細孔19の中の絶縁膜を選択的に除去する。

なお、前記絶縁膜14は、実施例Ｉと同様に、基板１の熱
酸化によるシリコン酸化膜と、CVD技術によるシリコン
ナイトライド膜と、シリコンナイトライド膜の熱酸化に
よるシリコン酸化膜とで構成してもよい。

〔実施例XII〕

第23図は、本発明の実施例XIIを説明するためのDRAMの
メモリセルアレイの周辺部における断面図である。

31aはn⁺型の半導体領域であり、細孔13棄の底部の基板
１の内部に設けられ、容量素子11を構成するものであ
る。

容量素子11は、細孔13,絶縁膜14,導電層15および半導領
域31aとによって構楠異してある。

容量素子11に書き込まれる情報となる電荷は、半導体領
域31aと、その上部の絶縁膜14の周囲に形成する空乏層
に蓄積する。

32bはn⁺型の半導体領域であり、細孔19の底部の基板１
の内部に設けられ、キャリア捕獲領域８を構成するため
のものである。

キャリア捕獲領域８は、半導体領域32bと、その上部の
絶縁膜20の周囲に形成する空乏層とによって構成する。

半導体領域31aおよび32bは、以下の製造工程によって形
成する。

まず、細孔13と19を形成する。次に、イオンを打ち込み
技術によって、細孔13と19の底部の基板１の内部にｎ型
不純物、例えばリンを導入する。

ｎ型不純物を導入する際の耐不純物導入用マスクは、細
孔13および19を形成する工程で用いた耐エッチング用マ
スクを使う。

ｎ型不純物が細孔13および19の底部の基板１の内部に入
射するとき散乱し、細孔13または19の底部の基板１の側
面部にも入射する。次に、絶縁膜14と20を実施例Ｉと同
様に形成する。

絶縁膜14および20を形成する熱酸化工程によって前記不
純物を基板１の内部に拡散させて、半導体領域31aと31b
を形成する。前記半導体領域31aおよび31bは、それと基
板１との境界部分にできる空乏層を基板１の内部に深く
形成するためにn⁺型とした。しかし、n^-型の半導体領域
31aおよび31bとすることもできる。

また、半導体領域31aまたは31bのいずれか一方を選択的
に形成するこもできる。例えば、容量素11に蓄積した電
荷量の不要な少数キャリアによる変化の緩和をされに向
上するために、半導体領域32bのみ形成する。すなわ
ち、キャリア捕獲領域８を構成する空乏層を、情報とな
る電荷を蓄積する空乏層より基板１の内部に深く形成し
て不要な少数キャリアの捕獲率を向上する。

なお、実施例Ｘ乃至XIIでは細孔13または19の内に設け
た導電層15,21または21aと電気的に接続し、フィールド
絶縁膜９と絶縁膜17との上部に設けた導電層22aまたは2
2bを相互に電気的に絶縁して設けてある。しかし、前記
導電層22aと22bとを実施例Ｉの導電層22と同様に一体に
構成してもよいのはもちろんである。導電層22aと22bと
を一体に構成した場合は、導電層22aと22bに高電位（Vc
c）を印加する。ただし、細行13および19の周囲の基板
１の内部にn⁺型の半導体領域を形成したときは、導電層
22aと22bに高電位（Vcc）または基準電位（０［Ｖ］）
を印加する。

一方、実施例Ｘ乃至XIIのそれぞれのキャリア捕獲領域
８は、実施例Ｉ乃至IXのキャリア捕獲領域に適用でき
る。

［効果］以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。

（１）．メモリセルアレイの外周部に、基板の主面から
その内部方向に延在し、かつ容量素子を構成する細孔と
同程度の深さを有する細孔を複数形成し、該複数の細孔
の内壁を覆う絶縁膜を形成し、さらに細孔の中にそれを
埋め込むように導電層を形成してキャリア捕獲領域部を
構成して、該キャリア捕獲領域部の前記導電層に高電位
（Vcc）を印加することにより、前記絶縁膜と基板との
境界面から基板の内部に延びる空乏層からなるキャリア
捕獲領域を形成したので、該キャリア捕獲領域によって
基板の主面から前記容量素子を構成する細孔の底部程度
の深さまでの範囲に存在する不要な少数キャリアを充分
に捕獲することができる。

（２）．（１）により、メモリセルアレイの周辺の基板
内部からメモリセルアレイに入り込む不要な少数キャリ
アを低減して、メモリセルを構成する容量素子に蓄積さ
れた情報となる電荷量が不要な少数キャリアによって変
化するのを緩和することができるので、DRAMのメモリセ
ルに書き込まれた情報の保持時間、すなわち、リフレッ
シュタイムを向上することができる。

（３）．（２）により、DRAMに書き込まれた情報の再書
き込みの頻度を低減することができるので、再書き込み
に要する時間が短縮し、したがってDRAMの実効的な動作
速度を向上する。

（４）．基板バイアス回路を設けた領域の外周部に、基
板の主面からその内部方向に延在し、かつ容量素子を構
成する細孔と同程度の深さを有する細孔を複数配置し、
該細孔の内壁を覆う絶縁膜を形成し、さらに細孔の中に
それを埋め込むように導電層を形成してキャリア捕獲領
域部を構成して、該キャリア捕獲領域部の前記導電層に
高電位（Vcc）を印加することにより、前記絶縁膜と基
板との境界面から基板の内部に延びる空乏層からなるキ
ャリア捕獲領域を形成したので、該キャリア捕獲領域に
よって前記基板バイアス回路から基板の内部に注入され
る不要な少数キャリアのうち、基板の主面から容量素子
の底部程度の深さまでの範囲に存在する前記不要な少数
キャリアを充分に捕獲することができるので、メモリセ
ルアレイに入り込む不要な少数キャリアを低減すること
ができる。

（５）．（４）により、メモリセルを構成する容量素子
に蓄積した情報となる電荷が不要な少数キャリアによっ
て低下するのを緩和することができるので、DRAMに書き
込まれた情報の保持時間、すなわち、リフレッシュタイ
ムを向上することができる。

（６）．（５）により、DRAMに書き込まれた情報の再書
き込みの頻度を低減することができるので、DRAMの実効
的な動作速度を向上する。

（７）．キャリア捕獲領域部を構成する第１の細孔と、
第１の絶縁膜および第１の導電層のそれぞれを、容量素
子を構成する第２の細孔と第２の絶縁膜および第２の導
電層を形成する工程と同一製造工程によって形成したの
で、前記キャリア捕獲領域を形成するための専用の製造
工程を不要にできる。

以上、本発明の構成を実施例にもとづき具体的に説明し
たが、本発明は前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはいうまでもない。

例えば、前記実施例では、基板の主面部に設けられた細
孔の周囲に形成される空乏層またはn⁺型の半導体領域に
情報となる電荷を蓄積する容量素子を用いたDRAMについ
て説明したが、本発明は、基板上部に絶縁膜を介して設
けられた平板状の導電層と、該導電層に高電位（Vcc）
を印加することによりその下部の基板の主面部に形成さ
れる空乏層、あるいは、前記導電層下部の基板の主面部
に設けられるn⁺型の半導体領域とによって構成され、前
記空乏層、あるいは、n⁺型の半導体領域に情報となる電
荷を蓄積する容量素子を用いたDRAMに適用しても有効で
あることもちろんである。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉを説明するためのホールデ
ットビットライン方式のDRAMのメモリセルの等価回路
図、第２図は、本発明の実施例ＩのDRAMの平面図、第３図は、第２図におけるDRAMのメモリセルアレイの周
辺部の平面図、第４図は、第３図のIV−IV切断線における断面図、第５図は、第３図のＶ−Ｖ切断線における断面図、第６図は、第２図におけるDRAMのメモリセルアレイの角
部を示す平面図、第７図乃至第11図は、本発明の実施例Ｉの各製造工程を
説明するための図であり、第７図と第10図は、メモリセルアレイおよびキャリア捕
獲領域の要部を示す平面図、第８図は、第７図のVIII−VIII切断線における断面図、第９図は、メモリセルアレイの周辺部における断面図、第11図は、第10図のXI−XI切断線における断面図、第12図は、本発明の実施例IIを説明するためのメモリセ
ルアレイの周辺部における断面図、第13図は、本発明の実施例IIIを説明するためのメモリ
セルアレイの周辺の要部を示す平面図、第14図は、第13図のXIV−XIV切断線における断面図、第15図は、本発明の実施例IVを説明するためのメモリセ
ルアレイの周辺の要部を示す平面図、第16図は、本発明の実施例Ｖを説明するためのDRAMの平
面図、第17図は、本発明の実施例VIを説明するためのDRAMの平
面図、第18図は、本発明の実施例VIIを説明するためのDRAMの
平面図、第19図は、本発明の実施例VIIIを説明するためのDRAMの
平面図、第20図は、本発明の実施例IXを説明するためのDRAMの平
面図、第21図は、本発明の実施例Ｘを説明するためのDRAMのメ
モリセルアレイの周辺部の断面図、第22図は、本発明の実施例XIを説明するためのDRAMのメ
モリセルアレイの周辺部の断面図、第23図は、本発明の実施例XIIを説明するためのDRAMの
メモリセルアレイの周辺部の断面図である。 SA…センスアンプ、BL…ビット線、WL…ワード線、SQ…
短絡用MISFET、Ｍ…メモリセル、Ｑ…MISFET、Ｃ…容量
素子、１…基板、２と35…周辺回路領域、３…センスア
ンプ領域、４…ボンディングパッド、５…ワード線選択
回路領域、６…ビット線選択回路領域、７…メモリセル
アレイ、8,8A,8B,8C,8D,8E,8Fおよび8G…キャリア捕獲
領域、９…フィールド絶縁膜、10…チャネルストッパ領
域、11…細孔型容量素子、12…MISFET、13,19,19aおよ
び19b…細孔、14,17,20,26,27および30…絶縁膜、15,1
8,21,22,22a,22b,25および28…導電層、16,23,31,31a,3
2,32a,32bおよび33…半導体領域、8aと8b…キャリア捕
獲領域主面部、29…接続孔、34…基板バイアス回路。

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面部に容量素子を形成する
ために、前記半導体基板の主面からその内部方向に延在
する第１の細孔を形成する工程と、前記第１の細孔の内
壁を覆う第１の絶縁膜を形成する工程と、前記第１の細
孔の内部にそれを埋め込むような第１の導電層を形成す
る工程と、容量素子の近傍にキャリア捕獲領域を形成す
るために、前記半導体基板の主面から内部方向に延在す
る第２の細孔を前記第１の細孔の近傍に形成する工程
と、前記第２の細孔の内壁を覆う第２の絶縁膜を形成す
る工程と、前記第１の細孔の内部にそれを埋め込むよう
な第２の導電層を形成する工程とを備えた半導体集積回
路装置の製造方法であって、前記第１の細孔を形成する
工程と前記第２の細孔を形成する工程、または前記第１
の絶縁膜を形成する工程と前記第２の絶縁膜を形成する
工程、あるいは前記第１の導電層を形成する工程と前記
第２の導電層を形成する工程のいずれかを同一製造工程
で行うことを特徴とする半導体集積回路装置の製造方
法。