JP2666335B2 - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JP2666335B2 JP2666335B2 JP63071025A JP7102588A JP2666335B2 JP 2666335 B2 JP2666335 B2 JP 2666335B2 JP 63071025 A JP63071025 A JP 63071025A JP 7102588 A JP7102588 A JP 7102588A JP 2666335 B2 JP2666335 B2 JP 2666335B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術［第３図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図、第２図］ H.発明の効果 （A.産業上の利用分野） 本発明は半導体メモリ装置の製造方法、特にトレンチ
型キャパシタに電荷を蓄積する半導体メモリ装置の製造
方法に関する。
型キャパシタに電荷を蓄積する半導体メモリ装置の製造
方法に関する。
（B.発明の概要） 本発明は、上記半導体メモリ装置の製造方法におい
て、α線によるソフトエラーが生じないようにするた
め、 １つの半導体基体の表面にキャパシタ形成用の溝やス
イッチングトランジスタが形成される島状の半導体領域
等を形成した後、その半導体基体表面に絶縁膜を形成
し、該半導体基体の絶縁膜上に別の基体を接着し、上記
半導体基体を裏面から研磨して上記半導体領域底面を露
出させ、該半導体領域の露出した面にスイッチングトラ
ンジスタを形成するものである。
て、α線によるソフトエラーが生じないようにするた
め、 １つの半導体基体の表面にキャパシタ形成用の溝やス
イッチングトランジスタが形成される島状の半導体領域
等を形成した後、その半導体基体表面に絶縁膜を形成
し、該半導体基体の絶縁膜上に別の基体を接着し、上記
半導体基体を裏面から研磨して上記半導体領域底面を露
出させ、該半導体領域の露出した面にスイッチングトラ
ンジスタを形成するものである。
（C.従来技術）［第３図］ RAMとして半導体基体に溝を形成し、該溝に電荷蓄積
用のキャパシタ（トレンチ型キャパシタ）を形成したも
のがあり、このようなダイナミックRAMは、月刊Semicon
ductor World1988年２月号31〜36頁「4M、16MDRAMの行
方−積層容量と溝形容量−」に記載されているように4M
（メガ）ビットの時代に入り16M（メガ）ビットの時代
も遠くはない。このようなタイプのダイナミックRAMは
メモリセルの占有面積に対するキャパシタの容量の比を
大きくすることができ、メモリの大容量化に適している
といえる。
用のキャパシタ（トレンチ型キャパシタ）を形成したも
のがあり、このようなダイナミックRAMは、月刊Semicon
ductor World1988年２月号31〜36頁「4M、16MDRAMの行
方−積層容量と溝形容量−」に記載されているように4M
（メガ）ビットの時代に入り16M（メガ）ビットの時代
も遠くはない。このようなタイプのダイナミックRAMは
メモリセルの占有面積に対するキャパシタの容量の比を
大きくすることができ、メモリの大容量化に適している
といえる。
ところで、トレンチ型キャパシタを備えたダイナミッ
クRAMは占有面積に対するキャパシタの実質的面積が大
きいという利点を有する反面において本質的にα線によ
るソフトエラーが発生し易いという欠点を有している。
α線によるソフトエラーは、日経エレクトロニクス1979
年８月６日号58〜72頁「アルファ線によるメモリー誤動
作の防止対策を探る」に記載されているように、パッケ
ージ材料に含まれる微量のウランＵあるいはトリウムTh
から放射されたα線がシリコン等の半導体基体に入ると
約30μｍ程走って電子・正孔対を発生させ、その発生し
た正孔が例えば基板側電極に流れ、電子が活性領域に吸
収される（RAMがＰ型基板のｎチャンネルMOSテバイスの
場合）ことにより発生する。
クRAMは占有面積に対するキャパシタの実質的面積が大
きいという利点を有する反面において本質的にα線によ
るソフトエラーが発生し易いという欠点を有している。
α線によるソフトエラーは、日経エレクトロニクス1979
年８月６日号58〜72頁「アルファ線によるメモリー誤動
作の防止対策を探る」に記載されているように、パッケ
ージ材料に含まれる微量のウランＵあるいはトリウムTh
から放射されたα線がシリコン等の半導体基体に入ると
約30μｍ程走って電子・正孔対を発生させ、その発生し
た正孔が例えば基板側電極に流れ、電子が活性領域に吸
収される（RAMがＰ型基板のｎチャンネルMOSテバイスの
場合）ことにより発生する。
従って、α線によるソフトエラーを防止するための措
置を講ずることが必要となっている。第３図（Ａ）、
（Ｂ）は各別のα線対策例を示すものである。同図
（Ａ）に示すものは、半導体基体ａとして高不純物濃度
（例えばP+型）のものを用意し該P+型半導体基体ａ上に
低不純物濃度（P-型）半導体層ｂをエピタキシャル成長
により形成し、該半導体層ｂに溝ｃを形成するものであ
る。これは、半導体基体の不純物濃度の高いところにα
線が入った場合にはビルトインポテンシャルが出来て電
子・正孔対が発生しなくなり、延いてはソフトエラーが
生じないという原理を利用するものである。
置を講ずることが必要となっている。第３図（Ａ）、
（Ｂ）は各別のα線対策例を示すものである。同図
（Ａ）に示すものは、半導体基体ａとして高不純物濃度
（例えばP+型）のものを用意し該P+型半導体基体ａ上に
低不純物濃度（P-型）半導体層ｂをエピタキシャル成長
により形成し、該半導体層ｂに溝ｃを形成するものであ
る。これは、半導体基体の不純物濃度の高いところにα
線が入った場合にはビルトインポテンシャルが出来て電
子・正孔対が発生しなくなり、延いてはソフトエラーが
生じないという原理を利用するものである。
第３図（Ｂ）に示すものもやはり不純物濃度の高い部
分を形成することによりα線によるソフトエラーの発生
を防止しようとするものであるが、同図（Ａ）に示すよ
うに基体ａの不純物濃度を高くするのではなく、溝ｃの
表面部に斜めイオン注入によりホウ素Ｂ等の不純物をド
ープして高濃度領域ｄを形成するものである。
分を形成することによりα線によるソフトエラーの発生
を防止しようとするものであるが、同図（Ａ）に示すよ
うに基体ａの不純物濃度を高くするのではなく、溝ｃの
表面部に斜めイオン注入によりホウ素Ｂ等の不純物をド
ープして高濃度領域ｄを形成するものである。
（D.発明が解決しようとする問題点） ところで、第３図（Ａ）に示すようなα線対策によれ
ば、P+型半導体基体ａ上に厚い半導体層ｂをエピタキシ
ャル成長により形成しなければならず、コスト増を招く
という問題があった。
ば、P+型半導体基体ａ上に厚い半導体層ｂをエピタキシ
ャル成長により形成しなければならず、コスト増を招く
という問題があった。
また、第３図（Ｂ）に示すようなα線対策によれば、
高濃度領域ｄと記憶ノード（N+）との間に形成される接
合の耐圧が劣化するという問題があった。
高濃度領域ｄと記憶ノード（N+）との間に形成される接
合の耐圧が劣化するという問題があった。
そこで、本発明は半導体メモリ装置のメモリセル形成
部より深い位置においてα線により発生する電子・正孔
対がメモリセル形成部に達するのを著しいコスト増、接
合耐圧の低下を伴なうことなく防止することを目的とす
る。
部より深い位置においてα線により発生する電子・正孔
対がメモリセル形成部に達するのを著しいコスト増、接
合耐圧の低下を伴なうことなく防止することを目的とす
る。
（E.問題点を解決するための手段） 本発明半導体メモリ装置の製造方法は上記問題点を解
決するため、１つの半導体基体の表面にキャパシタ形成
用の溝やスイッチングトランジスタが形成される島状の
半導体領域等を形成した後、その半導体基体表面に絶縁
膜を形成し、該半導体基体の絶縁膜上に別の基体を接着
し、上記半導体基体を裏面から研磨して上記半導体領域
底面を露出させ、該半導体領域の露出した面にスイッチ
ングトランジスタを形成することを特徴とする。
決するため、１つの半導体基体の表面にキャパシタ形成
用の溝やスイッチングトランジスタが形成される島状の
半導体領域等を形成した後、その半導体基体表面に絶縁
膜を形成し、該半導体基体の絶縁膜上に別の基体を接着
し、上記半導体基体を裏面から研磨して上記半導体領域
底面を露出させ、該半導体領域の露出した面にスイッチ
ングトランジスタを形成することを特徴とする。
（F.作用） 本発明半導体メモリ装置の製造方法によれば、メモリ
セルと基体の間に絶縁膜を形成することができるので、
基体にα線により電子・正孔対が発生しても電子あるい
は正孔がメモリセルに行こうとするのをその絶縁膜によ
って阻むことができる。従って、α線によるソフトエラ
ーの発生を確実に防止することができる。そして、α線
によるソフトエラーの発生防止を厚い半導体層のエピタ
キシャル成長、高不純物濃度領域の形成を要することな
く行うことができる。従って、α線によるソフトエラー
防止を著しいコスト増、接合耐圧の低下を伴うことなく
行うことができる。
セルと基体の間に絶縁膜を形成することができるので、
基体にα線により電子・正孔対が発生しても電子あるい
は正孔がメモリセルに行こうとするのをその絶縁膜によ
って阻むことができる。従って、α線によるソフトエラ
ーの発生を確実に防止することができる。そして、α線
によるソフトエラーの発生防止を厚い半導体層のエピタ
キシャル成長、高不純物濃度領域の形成を要することな
く行うことができる。従って、α線によるソフトエラー
防止を著しいコスト増、接合耐圧の低下を伴うことなく
行うことができる。
（G.実施例）［第１図、第２図］ 以下、本発明半導体メモリ装置の製造方法を図示実施
例に従って詳細に説明する。
例に従って詳細に説明する。
第１図及び第２図は本発明半導体メモリ装置の製造方
法の一つの実施例を示すもので、第１図（Ａ）乃至
（Ｊ）はキャパシタを形成するまでを工程順に示す断面
図であり、先ずこの第１図（Ａ）乃至（Ｊ）に従ってキ
ャパシタを形成するまでの工程について説明する。
法の一つの実施例を示すもので、第１図（Ａ）乃至
（Ｊ）はキャパシタを形成するまでを工程順に示す断面
図であり、先ずこの第１図（Ａ）乃至（Ｊ）に従ってキ
ャパシタを形成するまでの工程について説明する。
（Ａ）Ｐ型半導体基体１の表面にそれを碁盤割りするよ
うに溝２、２、…を縦横に形成する。第１図（Ａ）は溝
２、２、…形成後の状態を示し、３、３、…は溝２、
２、…によって仕切られて島状に孤立した半導体領域で
ある。
うに溝２、２、…を縦横に形成する。第１図（Ａ）は溝
２、２、…形成後の状態を示し、３、３、…は溝２、
２、…によって仕切られて島状に孤立した半導体領域で
ある。
（Ｂ）次に、溝２、２、…の形成のための選択エッチン
グに用いたマスクをそのまま用いてあるいはそれと略同
パターンのマスクを用いて斜めイオン注入によりＮ型不
純物を溝２、２、…の側部にドープして半導体領域４、
４、…を形成する。その後、異方性エッチングにより溝
２、２、…の底部の半導体領域４、４、…を除去する。
これにより、各島状Ｐ型半導体領域３、３、…の側面に
それを囲繞するようにリング状の半導体領域４、４、…
が形成される。各半導体領域４、４、…どうしは互いに
孤立し、各情報蓄積用キャパシタの電極を成す。第１図
（Ｂ）は上記溝３の底部の異方性エッチング後の状態を
示す。
グに用いたマスクをそのまま用いてあるいはそれと略同
パターンのマスクを用いて斜めイオン注入によりＮ型不
純物を溝２、２、…の側部にドープして半導体領域４、
４、…を形成する。その後、異方性エッチングにより溝
２、２、…の底部の半導体領域４、４、…を除去する。
これにより、各島状Ｐ型半導体領域３、３、…の側面に
それを囲繞するようにリング状の半導体領域４、４、…
が形成される。各半導体領域４、４、…どうしは互いに
孤立し、各情報蓄積用キャパシタの電極を成す。第１図
（Ｂ）は上記溝３の底部の異方性エッチング後の状態を
示す。
（Ｃ）次に、同図（Ｃ）に示すように半導体基体１の表
面に例えばSiO2からなる誘電体膜５を形成する。尚、誘
電体膜５はこの例のようにSiO2のみによって形成するの
ではなく例えばSiO2とSi3N4とSiO2とを積層した構造に
する等種々の構造、材料が考えられる。勿論、この誘電
体膜５は情報蓄積用キャパシタの誘電体を成すものであ
る。
面に例えばSiO2からなる誘電体膜５を形成する。尚、誘
電体膜５はこの例のようにSiO2のみによって形成するの
ではなく例えばSiO2とSi3N4とSiO2とを積層した構造に
する等種々の構造、材料が考えられる。勿論、この誘電
体膜５は情報蓄積用キャパシタの誘電体を成すものであ
る。
（Ｄ）次に、第１図（Ｄ）に示すように溝２、２、…に
N+型の多結晶シリコン膜６、６、…を埋め込む。該多結
晶シリコン膜６、６、…は各メモリセルのキャパシタの
共通電極であるキャパシタ電極を成す。
N+型の多結晶シリコン膜６、６、…を埋め込む。該多結
晶シリコン膜６、６、…は各メモリセルのキャパシタの
共通電極であるキャパシタ電極を成す。
（Ｅ）更に、同図（Ｅ）に示すように溝２、２、…の多
結晶シリコン膜６、６、…上の部分に絶縁膜７、７、…
を埋め込む。多結晶シリコン膜、６、６、…の表面部を
酸化することにより絶縁膜７、７、…を形成するように
しても良い。
結晶シリコン膜６、６、…上の部分に絶縁膜７、７、…
を埋め込む。多結晶シリコン膜、６、６、…の表面部を
酸化することにより絶縁膜７、７、…を形成するように
しても良い。
（Ｆ）次に、同図（Ｆ）に示すように半導体領域３、
３、…表面上を覆う誘電体膜５をエッチングにより除去
して半導体領域３、３、…表面を露出させる。
３、…表面上を覆う誘電体膜５をエッチングにより除去
して半導体領域３、３、…表面を露出させる。
（Ｇ）次に、同図（Ｇ）に示すように、半導体基体１表
面上に薄いP+型の多結晶シリコン層８をCVDにより形成
し、更に該多結晶シリコン層８上に厚い絶縁膜９を形成
する。
面上に薄いP+型の多結晶シリコン層８をCVDにより形成
し、更に該多結晶シリコン層８上に厚い絶縁膜９を形成
する。
（Ｈ）上記半導体基体１とは全く別の同図（Ｈ）に示す
半導体基体10を用意する。該半導体基体10は表面に絶縁
膜11を有している。
半導体基体10を用意する。該半導体基体10は表面に絶縁
膜11を有している。
（Ｉ）次に、同図（Ｉ）に示すように、半導体基体10の
絶縁膜11の表面に半導体基体１の絶縁膜９の表面を接着
する。即ち、半導体基体10と１どうしをその表面の絶縁
膜９、11にて貼り合せる。
絶縁膜11の表面に半導体基体１の絶縁膜９の表面を接着
する。即ち、半導体基体10と１どうしをその表面の絶縁
膜９、11にて貼り合せる。
（Ｊ）次に、半導体基体１の裏面（反絶縁膜９側の面）
を上記半導体領域３、３、…の底面（反絶縁膜９側の
面）が露出するまで研磨する。そして、この半導体領域
３、３、…の露出した底面に後でスイッチングトランジ
スタが形成されることになる。尚、この半導体領域３、
３、…の露出した面は半導体基体１の立場から見た場合
は底面といえるが、半導体基体10の立場から見た場合に
は表面ということになる。
を上記半導体領域３、３、…の底面（反絶縁膜９側の
面）が露出するまで研磨する。そして、この半導体領域
３、３、…の露出した底面に後でスイッチングトランジ
スタが形成されることになる。尚、この半導体領域３、
３、…の露出した面は半導体基体１の立場から見た場合
は底面といえるが、半導体基体10の立場から見た場合に
は表面ということになる。
第２図（Ａ）乃至（Ｆ）は半導体領域３にスイッチン
グトランジスタをどのように形成するかについて工程順
に示す斜視図であり、１つの半導体領域３のみを１つの
立方体として抽出し、その半導体領域３にスイッチング
トランジスタがどのように形成されるかを示している。
グトランジスタをどのように形成するかについて工程順
に示す斜視図であり、１つの半導体領域３のみを１つの
立方体として抽出し、その半導体領域３にスイッチング
トランジスタがどのように形成されるかを示している。
（Ａ）各半導体領域３は第２図（Ａ）に示すようのその
４つの側面にN+型半導体領域４が形成された状態になっ
ている。
４つの側面にN+型半導体領域４が形成された状態になっ
ている。
（Ｂ）次に、同図（Ｂ）に示すように、半導体領域３の
露出した表面部（半導体領域３、３、…を半導体基体１
の一部と看倣しこの半導体基体１の立場からいうと底面
部でいうべきであるが、この段階では半導体領域３、
３、…は半導体基体10の一部を成しており、従って、こ
こでは半導体基体10の立場から半導体領域３の露出した
面を表面という。）に選択的にＮ型不純物をイオン打込
みして、N+型半導体領域12を形成する。該半導体領域12
は半導体領域３の一端部に半導体領域４と接して一体化
するように形成されている。この半導体領域12は、スイ
ッチングトランジスタのゲート下のチャンネルを通じて
互いに接続されるところのソース、ドレインを成す一対
の半導体領域（今の段階では今だ形成されていない）の
うちの一方を、キャパシタの一方の電極である半導体領
域４に接続するために形成する。
露出した表面部（半導体領域３、３、…を半導体基体１
の一部と看倣しこの半導体基体１の立場からいうと底面
部でいうべきであるが、この段階では半導体領域３、
３、…は半導体基体10の一部を成しており、従って、こ
こでは半導体基体10の立場から半導体領域３の露出した
面を表面という。）に選択的にＮ型不純物をイオン打込
みして、N+型半導体領域12を形成する。該半導体領域12
は半導体領域３の一端部に半導体領域４と接して一体化
するように形成されている。この半導体領域12は、スイ
ッチングトランジスタのゲート下のチャンネルを通じて
互いに接続されるところのソース、ドレインを成す一対
の半導体領域（今の段階では今だ形成されていない）の
うちの一方を、キャパシタの一方の電極である半導体領
域４に接続するために形成する。
（Ｃ）次に、同図（Ｃ）に示すように、表面上に多結晶
シリコン膜を形成し、該多結晶シリコン膜を選択的にエ
ッチングして開口する。13は開口であり、該開口13は半
導体領域３上に半導体領域３よりも狭く形成されてい
る。その後、多結晶シリコン膜を酸化して層間絶縁膜と
する。14は該層間絶縁膜である。尚、この酸化により半
導体領域３の表面部も酸化されてゲート絶縁膜が形成さ
れる。
シリコン膜を形成し、該多結晶シリコン膜を選択的にエ
ッチングして開口する。13は開口であり、該開口13は半
導体領域３上に半導体領域３よりも狭く形成されてい
る。その後、多結晶シリコン膜を酸化して層間絶縁膜と
する。14は該層間絶縁膜である。尚、この酸化により半
導体領域３の表面部も酸化されてゲート絶縁膜が形成さ
れる。
（Ｄ）次に、同図（Ｄ）に示すように多結晶シリコンか
らなるワード線15を形成する。その後、ワード線15をマ
スクとしてイオン打込みすることによりソース・ドレイ
ン領域を形成する。これによってワード線15よりも第２
図（Ｄ）における左斜め上側の半導体領域は上記半導体
領域12を介して半導体領域４に接続されることになる。
らなるワード線15を形成する。その後、ワード線15をマ
スクとしてイオン打込みすることによりソース・ドレイ
ン領域を形成する。これによってワード線15よりも第２
図（Ｄ）における左斜め上側の半導体領域は上記半導体
領域12を介して半導体領域４に接続されることになる。
（Ｅ）次に、表面に層間絶縁膜16を形成し、該層間絶縁
膜16にビット線接続用のコンタクトホール17を形成す
る。第２図（Ｅ）はコンタクトホール17形成後の状態を
示す。
膜16にビット線接続用のコンタクトホール17を形成す
る。第２図（Ｅ）はコンタクトホール17形成後の状態を
示す。
（Ｆ）その後、同図（Ｆ）に示すようにアルミニウムか
らなるビット線18を形成する。このビット線18は上記コ
ンタクトホールにてワード線15よりも第２図（Ｆ）にお
ける右斜下側の領域表面に開口13を通じて接続される。
らなるビット線18を形成する。このビット線18は上記コ
ンタクトホールにてワード線15よりも第２図（Ｆ）にお
ける右斜下側の領域表面に開口13を通じて接続される。
図示した半導体メモリ装置の製造方法によれば、第１
図（Ｊ）に示すようにメモリセルの形成される部分と半
導体基体10との間に絶縁膜９、11を存在させることがで
きるので、半導体基体10に入ったα線によって電子・正
孔対が発生してもその電子・正孔対がメモリセル側に行
くことが絶縁膜９、11によって阻まれる。従って、α線
によるソフトエラーを完全になくすことができる。そし
て、第３図（Ａ）に示すようにメモリセルが形成される
半導体をエピタキシャル成長により形成する必要がな
く、従ってコスト増を招くことなくα線によるソフトエ
ラーの発生を防止することができる。また、第３図
（Ｂ）に示すように高濃度半導体層を形成してα線によ
るソフトエラーを防止するのではなくメモリセル形成部
と半導体基体10との間に絶縁膜９、11を介在させること
によりα線によるソフトエラーを防止するので、α線に
よるソフトエラーの防止のために耐圧の低下を伴うこと
もない。
図（Ｊ）に示すようにメモリセルの形成される部分と半
導体基体10との間に絶縁膜９、11を存在させることがで
きるので、半導体基体10に入ったα線によって電子・正
孔対が発生してもその電子・正孔対がメモリセル側に行
くことが絶縁膜９、11によって阻まれる。従って、α線
によるソフトエラーを完全になくすことができる。そし
て、第３図（Ａ）に示すようにメモリセルが形成される
半導体をエピタキシャル成長により形成する必要がな
く、従ってコスト増を招くことなくα線によるソフトエ
ラーの発生を防止することができる。また、第３図
（Ｂ）に示すように高濃度半導体層を形成してα線によ
るソフトエラーを防止するのではなくメモリセル形成部
と半導体基体10との間に絶縁膜９、11を介在させること
によりα線によるソフトエラーを防止するので、α線に
よるソフトエラーの防止のために耐圧の低下を伴うこと
もない。
（H.発明の効果） 以上に述べたように、本発明半導体メモリ装置の製造
方法は、半導体基体に形成された溝にキャパシタが形成
され、該キャパシタと接続されたスイッチングトランジ
スタを有する半導体メモリ装置の製造方法において、上
記半導体基体表面に上記溝を形成する工程と、該溝の表
面に誘電体膜を形成する工程と、上記キャパシタの一方
の電極を成すキャパシタ電極で上記溝を埋める工程と、
該溝上に上記誘電体膜と連続する絶縁膜を形成する工程
と、上記半導体基体表面に絶縁膜を形成する工程と、該
半導体基体と、表面に絶縁膜を有し該半導体基体とは別
の基体とをその表面どうしにて接着する工程と、該半導
体基体を裏面側から上記溝に底面に達するまで研磨する
工程と、該半導体基体の上記研磨により露出した半導体
領域に上記スイッチングトランジスタを形成する工程
と、からなることを特徴とするものである。
方法は、半導体基体に形成された溝にキャパシタが形成
され、該キャパシタと接続されたスイッチングトランジ
スタを有する半導体メモリ装置の製造方法において、上
記半導体基体表面に上記溝を形成する工程と、該溝の表
面に誘電体膜を形成する工程と、上記キャパシタの一方
の電極を成すキャパシタ電極で上記溝を埋める工程と、
該溝上に上記誘電体膜と連続する絶縁膜を形成する工程
と、上記半導体基体表面に絶縁膜を形成する工程と、該
半導体基体と、表面に絶縁膜を有し該半導体基体とは別
の基体とをその表面どうしにて接着する工程と、該半導
体基体を裏面側から上記溝に底面に達するまで研磨する
工程と、該半導体基体の上記研磨により露出した半導体
領域に上記スイッチングトランジスタを形成する工程
と、からなることを特徴とするものである。
従って、本発明半導体メモリ装置の製造方法によれ
ば、メモリセルと基体の間に絶縁膜を形成することがで
きるので、基体にα線により電子・正孔対が発生しても
電子あるいは正孔がメモリセルへ行こうとするのを絶縁
膜によって阻むことができる。従って、α線によるソフ
トエラーの発生を確実に防止することができる。そし
て、α線によるソフトエラーの発生防止を厚い半導体層
のエピタキシャル成長、高不純物濃度領域の形成を要す
ることなく行うことができる。従って、α線によるソフ
トエラー防止を著しいコスト増、接合耐圧の低下を伴う
ことなく行うことができる。
ば、メモリセルと基体の間に絶縁膜を形成することがで
きるので、基体にα線により電子・正孔対が発生しても
電子あるいは正孔がメモリセルへ行こうとするのを絶縁
膜によって阻むことができる。従って、α線によるソフ
トエラーの発生を確実に防止することができる。そし
て、α線によるソフトエラーの発生防止を厚い半導体層
のエピタキシャル成長、高不純物濃度領域の形成を要す
ることなく行うことができる。従って、α線によるソフ
トエラー防止を著しいコスト増、接合耐圧の低下を伴う
ことなく行うことができる。
第１図及び第２図は本発明半導体メモリ装置の製造方法
の一つの実施例を説明するためのもので、第１図（Ａ）
乃至（Ｊ）はキャパシタの形成方法を工程順に示す断面
図、第２図（Ａ）乃至（Ｆ）はスイッチングトランジス
タを形成方法を工程順に示す斜視図、第３図（Ａ）、
（Ｂ）はα線によるソフトエラーの各別の防止方法を示
す断面図である。 符号の説明 １……半導体基体、２……溝、 ３……半導体領域、 ４……半導体領域（キャパシタ電極を成す）、 ５……誘電体膜、６……キャパシタ電極、 ７……絶縁膜、８……半導体層、 ９……絶縁膜、10……別の基体、 11……絶縁膜。
の一つの実施例を説明するためのもので、第１図（Ａ）
乃至（Ｊ）はキャパシタの形成方法を工程順に示す断面
図、第２図（Ａ）乃至（Ｆ）はスイッチングトランジス
タを形成方法を工程順に示す斜視図、第３図（Ａ）、
（Ｂ）はα線によるソフトエラーの各別の防止方法を示
す断面図である。 符号の説明 １……半導体基体、２……溝、 ３……半導体領域、 ４……半導体領域（キャパシタ電極を成す）、 ５……誘電体膜、６……キャパシタ電極、 ７……絶縁膜、８……半導体層、 ９……絶縁膜、10……別の基体、 11……絶縁膜。
Claims (1)
- 【請求項１】半導体基体に形成された溝にキャパシタが
形成され、該キャパシタと接続されたスイッチングトラ
ンジスタを有する半導体メモリ装置の製造方法におい
て、 上記半導体基体表面に上記溝を形成する工程と、 上記溝の表面に誘電体膜を形成する工程と、 上記キャパシタの一方の電極を成すキャパシタ電極で上
記溝を埋める工程と、 上記溝上に上記誘電体膜と連続する絶縁膜を形成する工
程と、 上記半導体基体表面に絶縁膜を形成する工程と、 上記半導体基体と、表面に絶縁膜を有し該半導体基体と
は別の基体とをその表面どうしにて接着する工程と、 上記半導体基体を裏面側から上記溝の底面に達するまで
研磨する工程と、 上記半導体基体の上記研磨により露出した半導体領域に
上記スイッチングトランジスタを形成する工程と、 からなることを特徴とする半導体メモリ装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071025A JP2666335B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071025A JP2666335B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243575A JPH01243575A (ja) | 1989-09-28 |
| JP2666335B2 true JP2666335B2 (ja) | 1997-10-22 |
Family
ID=13448572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071025A Expired - Fee Related JP2666335B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666335B2 (ja) |
-
1988
- 1988-03-25 JP JP63071025A patent/JP2666335B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01243575A (ja) | 1989-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |