JPH0740592B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0740592B2 JPH0740592B2 JP60095901A JP9590185A JPH0740592B2 JP H0740592 B2 JPH0740592 B2 JP H0740592B2 JP 60095901 A JP60095901 A JP 60095901A JP 9590185 A JP9590185 A JP 9590185A JP H0740592 B2 JPH0740592 B2 JP H0740592B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- electrode
- semiconductor memory
- insulating film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はダイナミツク・ランダム・アクセス・メモリ
(dRAMと略す)にかかり、特に微小なメモリセルで大き
なキヤパシタ容量を得るのに好適な構造に関する。
(dRAMと略す)にかかり、特に微小なメモリセルで大き
なキヤパシタ容量を得るのに好適な構造に関する。
従来のメモリセルは、特願昭57-18740号に記載のように
Si基板に掘り込んだ溝の側壁をキヤパシタとしており、
隣接したキヤパシタの間にリーク電流が流れ、構造やSi
基板の不純物濃度に応じた最小距離が設定でき、これ以
上微小なメモリセルを構成するのが困難であつた。
Si基板に掘り込んだ溝の側壁をキヤパシタとしており、
隣接したキヤパシタの間にリーク電流が流れ、構造やSi
基板の不純物濃度に応じた最小距離が設定でき、これ以
上微小なメモリセルを構成するのが困難であつた。
本発明は特にこの隣接セル間リーク電流の発生を根本的
に抑制し、微小なメモリセルを提供することにある。
に抑制し、微小なメモリセルを提供することにある。
本発明は、p型Si基板内に形成したn+領域のキヤパシタ
電極とこれを囲んだプレートの間で形成されるキヤパシ
タを用いて1トランジスタ型dRAMのメモリセルを構成す
るものである。隣接セル間リーク電流は第1次的にはキ
ヤパシタ間の距離によらないため、微小なメモリセルを
形成することができる。
電極とこれを囲んだプレートの間で形成されるキヤパシ
タを用いて1トランジスタ型dRAMのメモリセルを構成す
るものである。隣接セル間リーク電流は第1次的にはキ
ヤパシタ間の距離によらないため、微小なメモリセルを
形成することができる。
以下本発明の一実施例を以下に説明する。第1図に示す
ようにp型10Ω−cmのSi基板1に深さ4μmの分離溝2
と拡散溝3を通常のCF4等のガスを用いたドライエツチ
ングにより形成する。拡散溝3は分離溝2によつてその
周囲を囲まれており、この部分は筒状の突出柱4をな
す。その後、拡散溝を残して他の部分をSi3N4やSiO2膜
で覆つておき、POCl3ガス中で1000℃程度の高温にする
ことによつてn+層のキヤパシタ電極6を得る。このn+層
は分離溝2に接するまで形成する。
ようにp型10Ω−cmのSi基板1に深さ4μmの分離溝2
と拡散溝3を通常のCF4等のガスを用いたドライエツチ
ングにより形成する。拡散溝3は分離溝2によつてその
周囲を囲まれており、この部分は筒状の突出柱4をな
す。その後、拡散溝を残して他の部分をSi3N4やSiO2膜
で覆つておき、POCl3ガス中で1000℃程度の高温にする
ことによつてn+層のキヤパシタ電極6を得る。このn+層
は分離溝2に接するまで形成する。
この後第2図に示すように拡散溝3はCVD法による多結
晶Siや単結晶Siで埋め、埋め戻し層7を形成する。この
後、Si3N4やSiO2の単層膜あるいはそれらの重ね膜で構
成する厚さ5〜100nmのキヤパシタ絶縁膜8を被着し、
多結晶Siのプレート9を分離溝3の中に埋め込む。全体
にpolySiを被着し、全面をドライエツチングすると第2
図のように溝の中にのみ残存させることができる。
晶Siや単結晶Siで埋め、埋め戻し層7を形成する。この
後、Si3N4やSiO2の単層膜あるいはそれらの重ね膜で構
成する厚さ5〜100nmのキヤパシタ絶縁膜8を被着し、
多結晶Siのプレート9を分離溝3の中に埋め込む。全体
にpolySiを被着し、全面をドライエツチングすると第2
図のように溝の中にのみ残存させることができる。
ここまでの工程で形成できる素子の平面図を第3図に示
した。n+層のキヤパシタ電極6はプレート9によつてそ
の周囲を囲まれている。(第2図は第3図に示した平面
のAA断面図である。)また、キヤパシタ電極6以外に、
後にアクセストランジスタを形成する活性領域5もまた
分離溝9によつて周囲を囲むように形成する。
した。n+層のキヤパシタ電極6はプレート9によつてそ
の周囲を囲まれている。(第2図は第3図に示した平面
のAA断面図である。)また、キヤパシタ電極6以外に、
後にアクセストランジスタを形成する活性領域5もまた
分離溝9によつて周囲を囲むように形成する。
その後、第4図に示すように単結晶Siのプレート9を酸
化して、プレート9の表面をプレート絶縁膜10で覆いキ
ヤパシタ絶縁膜8の所定の部分に穴をあけ、多結晶Siの
短絡片11をキヤパシタ電極6と活性領域5の一部に接続
する。この短絡片11を酸化して200nm厚の短絡片絶縁膜1
2を形成する。さらに20nm厚のゲート酸化膜13を熱酸化
によつて形成し、ゲート14を形成する。このゲートはメ
モリのワード線となる。
化して、プレート9の表面をプレート絶縁膜10で覆いキ
ヤパシタ絶縁膜8の所定の部分に穴をあけ、多結晶Siの
短絡片11をキヤパシタ電極6と活性領域5の一部に接続
する。この短絡片11を酸化して200nm厚の短絡片絶縁膜1
2を形成する。さらに20nm厚のゲート酸化膜13を熱酸化
によつて形成し、ゲート14を形成する。このゲートはメ
モリのワード線となる。
その後Asのイオン打込みによつてn+層のソース16,ドレ
イン15を形成する。さらにPSG等で代表される厚さ500nm
の層間絶縁膜17を被着し、ソース16に接続孔を形成して
Al電極のビツト線18を形成する。
イン15を形成する。さらにPSG等で代表される厚さ500nm
の層間絶縁膜17を被着し、ソース16に接続孔を形成して
Al電極のビツト線18を形成する。
第4図に示したソース16,ドレイン15,およびゲート14で
構成するアクセストランジスタは、従来からよく用いら
れている構造であるが、第5図に示すように、側壁スペ
ーサー19を利用してソース16とドレイン15の端部を薄く
形成してトランジスタのソース・ドレイン耐圧を向上し
たいわゆる低濃度ドレイン(LDD:Lightly Doped Drai
n)トランジスタも用いることができる。
構成するアクセストランジスタは、従来からよく用いら
れている構造であるが、第5図に示すように、側壁スペ
ーサー19を利用してソース16とドレイン15の端部を薄く
形成してトランジスタのソース・ドレイン耐圧を向上し
たいわゆる低濃度ドレイン(LDD:Lightly Doped Drai
n)トランジスタも用いることができる。
第4図に示した断面図は、第6図に示した平面図のAA断
面である。第6図に示したメモリセルのレイアウトはい
わゆる折り返しビツト線方式であり、メモリセル1つの
上に2本のワード線14が交差している。
面である。第6図に示したメモリセルのレイアウトはい
わゆる折り返しビツト線方式であり、メモリセル1つの
上に2本のワード線14が交差している。
本発明のメモリセルはキヤパシタ電極6とこれをとり囲
んだプレート9とで形成されるキヤパシタに信号たる電
荷を貯える。従つてキヤパシタ面は電極6の周囲とな
り、溝の深さを深くすればそれに応じてキヤパシタ容量
を大きくすることができる。従つて原理的にはキヤパシ
タ容量はメモリセルの平面面種によらない。
んだプレート9とで形成されるキヤパシタに信号たる電
荷を貯える。従つてキヤパシタ面は電極6の周囲とな
り、溝の深さを深くすればそれに応じてキヤパシタ容量
を大きくすることができる。従つて原理的にはキヤパシ
タ容量はメモリセルの平面面種によらない。
また従来のメモリセル構造は、特願昭57-18740に示した
ような空乏層がSi基板中に伸びているのでSi基板に入射
したα線によつて発生した200fC程度の電子を集め、α
線による雑音に極めて弱い。
ような空乏層がSi基板中に伸びているのでSi基板に入射
したα線によつて発生した200fC程度の電子を集め、α
線による雑音に極めて弱い。
これに比べ本発明は、空乏層はキヤパシタ電極6の下に
伸びるだけであり、α線の雑音にも強い。また第7図に
示したように、分離溝2からBoronをイオンに打込みしp
+層20を形成すればα線により発生した電子の障壁にも
なるばかりか、隣接した別のメモリセルのキヤパシタ電
極6との間のリーク電流も減少することができる。
伸びるだけであり、α線の雑音にも強い。また第7図に
示したように、分離溝2からBoronをイオンに打込みしp
+層20を形成すればα線により発生した電子の障壁にも
なるばかりか、隣接した別のメモリセルのキヤパシタ電
極6との間のリーク電流も減少することができる。
また第7図に併記したようにSi基板1の深い部分にp+層
20をBoronのイオン打込みによつて形成すれば、トラン
ジスタのソース16,ドレイン15へのα線電子の流入を防
ぎ、これも耐α線特性を高めるのに役立つ。またメモリ
セルを形成する以前にp+層上にp層をエピタキシヤル成
長したp/p+エピ基板を用いることも同様の効果を挙げる
ことができる。
20をBoronのイオン打込みによつて形成すれば、トラン
ジスタのソース16,ドレイン15へのα線電子の流入を防
ぎ、これも耐α線特性を高めるのに役立つ。またメモリ
セルを形成する以前にp+層上にp層をエピタキシヤル成
長したp/p+エピ基板を用いることも同様の効果を挙げる
ことができる。
また本発明の説明では1つの拡散溝とこれをプレートで
囲んで1つのキヤパシタを形成したが、1つの拡散溝に
よつてn+領域を形成した後、このn+層をドライエツチン
グによつて二つ以上に分割すれば、この数に応じたキヤ
パシタ電極を形成することができる。たとえば、最小寸
法1μmで加工すると、拡散溝3は1μm□、これをと
り囲む分離2は3μm□になり、レイアウトパターン上
の最小キヤパシタ電極は3μm□になる。この3μm□の
キヤパシ電極を1μm幅のパターンで真中で分割すると
3μm×1μmのキヤパシタ電極が2つできることにな
る。従つて最小寸法に比べてほぼそれに匹敵する寸法の
キヤパシタ電極を形成することができ、キヤパシタの微
小化に効果がある。
囲んで1つのキヤパシタを形成したが、1つの拡散溝に
よつてn+領域を形成した後、このn+層をドライエツチン
グによつて二つ以上に分割すれば、この数に応じたキヤ
パシタ電極を形成することができる。たとえば、最小寸
法1μmで加工すると、拡散溝3は1μm□、これをと
り囲む分離2は3μm□になり、レイアウトパターン上
の最小キヤパシタ電極は3μm□になる。この3μm□の
キヤパシ電極を1μm幅のパターンで真中で分割すると
3μm×1μmのキヤパシタ電極が2つできることにな
る。従つて最小寸法に比べてほぼそれに匹敵する寸法の
キヤパシタ電極を形成することができ、キヤパシタの微
小化に効果がある。
本発明によれば、dRAMの動作安定性を高める上で重要な
キヤパシタ容量を平面面積に制約されずに飛躍的に高め
ることができるのでメモリセルの微細化、メモリの大規
模化に極めて有利である。直径2μm,深さ5μmのキヤ
パシタ電極で、キヤパシタ絶縁膜に10nm厚のSiO2を用い
れば、キヤパシタ容量CSは108fFとなる。
キヤパシタ容量を平面面積に制約されずに飛躍的に高め
ることができるのでメモリセルの微細化、メモリの大規
模化に極めて有利である。直径2μm,深さ5μmのキヤ
パシタ電極で、キヤパシタ絶縁膜に10nm厚のSiO2を用い
れば、キヤパシタ容量CSは108fFとなる。
(CS=3.45×10-13×2×10-4×π×5×10-4/10×10-7
F)。直径2μmの平面の場合は10.8fFか得られない。
(CS=3.45×10-13×π×(1×10-4)2/10×107F) また従来の空乏層がSi基板内に伸びている溝形キヤパシ
タに比べ、n+層のキヤパシタ電極がプレートに包まれて
いるのでα線で発生した雑音電子の影響が極めて小さ
く、いわゆるソフトエラー率が小さくできる。
F)。直径2μmの平面の場合は10.8fFか得られない。
(CS=3.45×10-13×π×(1×10-4)2/10×107F) また従来の空乏層がSi基板内に伸びている溝形キヤパシ
タに比べ、n+層のキヤパシタ電極がプレートに包まれて
いるのでα線で発生した雑音電子の影響が極めて小さ
く、いわゆるソフトエラー率が小さくできる。
第1図,第2図,第4図,第5図,第7図は本発明によ
る実施例の縦断面図、第3図,第6図は本発明による実
施例の平面図である。 1…Si基板、2…分離溝、3…拡散溝、4…突出柱、5
…活性領域、6…キヤパシタ電極、7…埋め戻し層、8
…キヤパシタ絶縁膜、9…プレート、10…プレート絶縁
膜、11…短絡片、12…短絡片絶縁膜、13…ゲート絶縁
膜、14…ゲート、15…ドレイン、16…ソース、17…層間
絶縁膜、18…ビツト線、19…側壁スペーサ、20…p+層。
る実施例の縦断面図、第3図,第6図は本発明による実
施例の平面図である。 1…Si基板、2…分離溝、3…拡散溝、4…突出柱、5
…活性領域、6…キヤパシタ電極、7…埋め戻し層、8
…キヤパシタ絶縁膜、9…プレート、10…プレート絶縁
膜、11…短絡片、12…短絡片絶縁膜、13…ゲート絶縁
膜、14…ゲート、15…ドレイン、16…ソース、17…層間
絶縁膜、18…ビツト線、19…側壁スペーサ、20…p+層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 恭雄 東京都国分寺市東恋ヶ窪1丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭61−225863(JP,A)
Claims (6)
- 【請求項1】半導体基板上に形成された突出柱からなる
第1の電極と上記半導体基板表面に延在する如く該突出
柱の周囲に形成された絶縁膜と該絶縁膜の周囲に形成さ
れた第2の電極とからなるキャパシタと、 上記半導体基板表面に形成された電界効果型トランジス
タと、 上記キャパシタの上記第1の電極と上記電界効果型トラ
ンジスタのドレインとを電気的に接続するために上記キ
ャパシタの上記絶縁膜上に形成された短絡片とを具備す
ることを特徴とする半導体メモリ。 - 【請求項2】上記第2の電極は多結晶シリコンからなる
ことを特徴とする特許請求の範囲第1項記載の半導体メ
モリ。 - 【請求項3】上記半導体基板はp型、上記突出柱はn型
であることを特徴とする特許請求の範囲第1項又は第2
項の何れかに記載の半導体メモリ。 - 【請求項4】上記第2の電極下部には高濃度のp型領域
が形成されていることを特徴とする特許請求の範囲第1
項乃至第3項の何れかに記載の半導体メモリ。 - 【請求項5】上記電界効果型トランジスタ下部の上記半
導体基板内部には高濃度のp型領域が形成されているこ
とを特徴とする特許請求の範囲第1項から第4項のいず
れかに記載の半導体メモリ。 - 【請求項6】上記短絡片は多結晶シリコンからなること
を特徴とする特許請求の範囲第1項から第5項のいずれ
かに記載の半導体メモリ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60095901A JPH0740592B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体メモリ |
KR1019860000823A KR930007522B1 (ko) | 1985-03-08 | 1986-02-06 | 종형 커패시터를 사용한 반도체메모리 |
US07/157,129 US4860071A (en) | 1985-03-08 | 1988-02-10 | Semiconductor memory using trench capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60095901A JPH0740592B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61255056A JPS61255056A (ja) | 1986-11-12 |
JPH0740592B2 true JPH0740592B2 (ja) | 1995-05-01 |
Family
ID=14150197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60095901A Expired - Lifetime JPH0740592B2 (ja) | 1985-03-08 | 1985-05-08 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0740592B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03218666A (ja) * | 1989-08-31 | 1991-09-26 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
US5270242A (en) * | 1989-08-31 | 1993-12-14 | Mitsubishi Denki Kabushiki Kaisha | Method for fabricatins dynamic random access memory device having a capacitor for storing impact ionization charges |
KR20000055742A (ko) * | 1999-02-03 | 2000-09-15 | 국동호 | 꿀벌용 영양사료 제조방법 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61225863A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1985
- 1985-05-08 JP JP60095901A patent/JPH0740592B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS61255056A (ja) | 1986-11-12 |
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