JPS61280653A - Ｄｒａｍセルおよびそのメモリセルアレイならびにその製作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体デバイスに関するものであり、とくにダ
イナミック型読出し書込みメモリ、すなわちダイナミッ
クＲＡＭ　（以ＦｄＲＡＭという）に係わるものである
。

［従来の技術］ 大規模モノリシックｄＲＡＭの開発は多くの問題を提起
しているが、そのうちでももつとも重要なもののひとつ
は、チップ１１ａに集積するメモリセルの数を増大させ
るために個々のセルの寸法を縮小してもソフトエラーの
発生率が増大しないようにするには、どのようにすれば
よいかということである。大規模ｄＲＡＭはシリコンを
主たる構成材料として用いており、各メモリセルはソー
スがキャパシタと、ドレーンがビットラインと、ゲート
がワードラインとそれぞれ接続された１個のＭＯ８電界
効果トランジスタを有するのがふつうである。このよう
なメモリセルは上記キャパシタに電荷を加えたときには
論理１となり、加えないときには論理Ｏとなるように動
作する。この場合のキャパシタは、薄い酸化物層により
上層としての電極層から分離され空乏層より基板と分離
された反転層により形成するのが、従来の方式であった
。しかしながら回路動作を安定に保持するためには、該
キャパシタの容量はこれを充分なＳ／Ｎ比を与えるよう
な大きな値とすることが必要となり、そのためには、基
板内における当該キャパシタの占有面積を大きくしなけ
ればならない。さらにこのようなＭＯＳキャパシタは、
アルファ粒子により基板中に生成される電荷や（５Ｈｅ
Ｖのアルファ粒子で２００ヘムトクーロン（ｒｃ）以上
の災害電子を生成する可能性がある）、基板から侵入す
るノイズや、当該キャパシタの全域にわたるＰＮ接合リ
ーク、および当該セル中のＭＯＳＦＥＴのサブスレショ
ルドリーク等の影響を受けやすい。ｄＲＡＭ１個にたく
わえられる電荷は通常２５０ｆＣであり、従って電源電
圧が５Ｖの場合、前記キャパシタの容量はこれを５０ｆ
Ｆとすることが必要で、電荷蓄積用の二酸化物層の厚さ
が１５０人の場合は、約２０平方ミクロンのキャパシタ
領域が必要であった。従来の２次元構造ｄＲＡＭを用い
たメモリセルにおいては、これがセルの寸法上の最小限
度を規定するものであった。

こうした問題に対するひとつの試みがジョリイらの「再
結晶ポリシリコン中のダイナミックＲＡＭセル（４１Ｅ
ＥＥ　Ｅｌｅｃ、　Ｄｅｗ、　Ｌｅｔｔ、　８．１９８
３）であり、これはアクセストランジスタや電荷蓄積キ
ャパシタその他、セルの基本素子をすべてシリコン基板
上の酸化物層に被着したビーム再結晶化ポリシリコン層
内に形成しようというものである。この場合、ビットラ
インは再結晶化ポリシリコン層中に含まれ、トランジス
タをオンとすることにより電荷蓄積領域に電荷が流入す
ることとなる。電荷蓄積領域としては上面、下面および
三方を熱成長酸化物で囲まれた高不純物濃度の再結晶化
ポリシリコンを用いる。かくて得られる電荷蓄積能力は
、当該領域上下の電極が薄い酸化物層により再結晶化ポ
リシリコン中の電荷蓄積領域と分離され°Ｃいるため、
同等の蓄積面積とした通常のキャパシタの能力の約２倍
となる。しかもこの電荷蓄積領域は、下層の酸化物によ
って該領域周辺の回路から基板中に注入される電荷や、
アルファ粒子その他ソフトエラーの原因となる放射線等
により基板中に入り込む電荷から隔離されることとなる
。さらにまた、ビットラインの下方に厚い酸化物層が存
在し、かつ側壁酸化物のアイソレーションが完全である
ため、ビットラインの容量が減少するということもある
。しかしながら、たとえ容量を通常のものの２倍とした
としても、セルのキャパシタによる占有面積を充分小さ
なものとすることは不可能である。さらにビームによる
再結晶化により下層構造に障害をきたすとともに、プロ
セス自体が単純かつ確立したものでないという欠点もあ
る。

ｄＲＡＭを小形化するもうひとつの試みは、キャパシタ
のプレートを基板内部にまで延在させることである。こ
のようなキャパシタはコルゲーテッド（波型）キャパシ
タと呼ばれ、Ｈ，スナミらの［メガビットダイミックＭ
ＯＳメモリ用コルゲーテッドキャパシタセル（ｃＣＣ）
　Ｊ　　（ＩＥＥＥＩＥＤＨＴｅｃｈ、　Ｄｉｇｅｓｔ
　８０６．１９８２　）や、同じくＨ，スナミらの「メ
ガビットダイミックＭＯＳメモリ用コルゲーテッドキャ
パシタセル（ｃＣＣ）Ｊ（４１ＥＥＥ　Ｅｌｅｃ、　Ｄ
ｅｖ、Ｌｅｔｔ、　９０．１９８３　）や、さらには１
．イト−らの「オンチップ電圧制限器つき実験的１Ｍｂ
　　ＤＲＡＭＪ　　（１９８４１ＥＥＥＩＳＳＣＣＤｉ
ｇｅｓｔ　ｏｆ　Ｔｅｃｈ、　Ｐａｔｅｒ　２８２　）
等にその記載がある。このコルゲーテッドキャパシタは
シリコン基板の内部に２．５ミクロンの深さまで延びて
おり、これを製作するにはＣＶＤ二酸二酸化シリコンス
マスクいて、通常のＣＣｌ４による反応性スパッタエッ
チ法によってトレンチを形成した後、ウェットエッチを
施すことによりドライエッヂに起因する傷や汚れを除く
。かくてトレンチを形成した後、二酸化シリコン／窒化
シリコン／二酸化シリコンの３層からなる電荷蓄積層を
トレンチ壁部に形成し、しかる後置トレンチをＬＰＧＶ
Ｄポリシリコンにより充填して終りとする。このような
コルゲーテッドキャパシタは、容量を６０ｆＦとする３
層７ミクロンのセルの場合、通常のセルとくらべてその
容量は７倍以上であるという。

セルキャパシタの占有面積を低減させるための第３の試
みは、上述のようにトレンチを形成する方法と類似のも
のであって、たとえばＥ、アライによる［サブミクロン
ＭＯ８ＶＬＳＩプロセス技術Ｊ　　（ＩＥＥＥ　ＩＥＤ
ＨＴｅｃｈ、　Ｄｉｇｅｓｔ　１９．１９８３）やに３
ミネギシらによる「不純物導入フェーストレンチキャパ
シタセルを用いたサブミクロンダイナミックＲＡＭ技術
Ｊ　　（ＩＥＥＥ　ＩＥＤＨＴｅｃｈ、　Ｄｉｇｅｓｔ
３１９．１９８３）や、■、モリエらによる［メガビッ
ト級ＭＯ８ＤＲＡＭのためのデプリショントレンチキャ
パシタ技術Ｊ　　（４ＴＥＥＥ　Ｅｌｅｃ、　Ｄｅｖ。

Ｌｅｔｔ、　４１１．１９８３）等にその記載があるが
、これらはいずれもキャパシタのプレートを基板に平行
とする代わりに、基板のトレンチ壁部に形成することと
した以外は、通常のセルと同様の構成としたメモリセル
について述べたものである。このようなトレンチキャパ
シタは、単に深いトレンチを用いるだけで基板の単位面
積あたりの容量を大きくとることができるもので、上記
３論文によれば次のようにして製作される。すなわち、
まず結晶方位（１００）、Ｐ型、抵抗率４−５オーム１
のシリコン基板に幅０．４−１．０ミクロンのトレンチ
を形成したものを電子ビーム直接描画法により作成する
。ついで約１４ミリＴｏｒｒの圧力下でＣＢｒＦ３によ
る反応性イオンエツチング（ＲＩＥ）によって深さ１−
３ミクロンのトレンチを侵刻した後、硝酸、酢酸、フッ
化水素酸の混合液中でエッチ処理を施すことにより、ト
レンチ表面からＲＩＥ処理に起因する傷を取り除く。次
にＰ　Ｈ３／　Ｓ　！　ｔ」４　／　０２ガスシステム
を用いたＣＶＤによりＰＳＧ　＜燐シリケートガラス）
を蒸着してトレンチ表面層中に燐を拡散させ、フッ化水
素酸によりＰＳＧをエッチ除去する。つづいてトレンチ
表面上に１５０−５００ＡのＳ　ｆ　Ｏ２を乾燥酸素中
で成長させるか、またはＣｖＤにより５１３Ｎ４を厚さ
５００Ａに蒸着し、最後にＬＰＧＶＤポリシリコンによ
りトレンチを埋める。

このようにトレンチ側壁の単位面積あたりの容量は通常
のキャパシタの単位面積あたりの容量に匹敵するもので
あり、従ってトレンチ深さを大きくしたキャパシタは、
基板の単位面積あたりの電荷蓄積面積を増大させること
となって、セルの基板面積を低減させることが可能であ
る。しかしながら、このようなトレンチキャパシタを用
いたメモリセルにおけるセルトランジスタは、当該キャ
パシタに隣接する基板の素材（バルク）中に形成されて
いるものであるため、前述の第１の方法におけるように
アイソレートはされない。

他方、トレンチを用いてアイソレーションを行なうこと
も周知の技法であって、その研究も広く行なわれており
、たとえばＲ，ラングによる［デイーブトレンチアイソ
レーテッドＣＭＯＳデバイスＪ　（ＩＥＥＥ　ＩＥＤＥ
ＨＴｅｃｈ、　Ｄｉｇｅｓｔ　２３７．１９８２）や、
Ｋ、チャバらによる「トレンチ０ＭＯ８技術におけるト
レンチ反転の問題についての研究」（４１ＥＥＥ　Ｅｌ
ｅｃ、　Ｄｅｖ、　Ｌｅｔｔ、３０３．１９８３）や、
Ａ、ハヤサカらによる［高速バイポーラＶＬＳ　１のた
めのＵ型溝アイソレーション技法Ｊ（ＩＥＥＥ［ＥＤＥ
ＨＴｅｃｈ、　Ｄｉｇｅｓｔ　６２．１９８２）や、Ｈ
，ゴトーらによる「高性能バイポーラメモリのためのア
イソレーション技法Ｊ　　（ＩＥＥＥ　ＩＥＤＥＨＴｅ
ｃｈ。

Ｄｉｇｅｓｔ　５８．１９８２）や、■、ヤマグチらに
よる「自己整合ＴｉＳｉ、、ディープトレンチアイソレ
ーション技術を用いた高速ラッチアップ解消０．５ミク
ロンチャンネルＣＭＯＳＪ　　（ＩＥＥＥＩＥＤＥＨＴ
ｅｃｈ、　Ｄｉｇｅｓｔ　５２２．１９８３）や、Ｓ、
コーヤマらによるｒｃＭＯ８技術の方向Ｊ（ＩＥＥＥＩ
ＥＤＥＨＴｅｃｈ、　ｏ；ｇｅｓｔ　１５１．１９８３
）や、Ｋ、チャバらによる「トレンチアイソレート型０
ＭＯ８技術に関するトレンチ面問題の特徴づけおよび模
式化Ｊ　（ＩＥＥＥ　ＩＥＤＥＨＴｅｃｈ、　Ｄｉｇｅ
ｓｔ　２３．１９８３）等にその記載がある。これらに
記載されたアイソレーション用トレンチは、トレンチ形
成コルゲーテッドキャパシタの作成につきさきに述べた
と同様の方法で形成される。すなわち、パターン形成（
典型的には酸化物のマスクを用いて行なう）や、ＣＢｒ
Ｆ　　、ｃｃｌ　　、Ｃｌ２８２、ＣＣ＋４Ｏ□等によ
るＲＩＥ処理や、浸刻処理や、側壁部の熱酸化（ＬＰＧ
ＶＤによる窒化物層形成をともなう）や、さらにはポリ
シリコンによる埋込み等の処理手順を用いるものである
。

しかしながら、これら従来のメモリセルはいずれも、こ
れが基板中に占める面積を最小限とするものではない。

［＠照点を解決しようとするための手段］本発明は、基
板から突出するポストの側壁上に電界効果トランジスタ
およびキャパシタを形成し、各ポスト間の間隙部に絶縁
物質を充填することにより個々のセルを互いに分離する
とともに、前記間隙にはさらに前記ポストの基部近傍に
おいて半導体物質ないしは導体物質を充填することによ
り、前記基板の延長部もしくはキャパシタプレートの共
通電極を形成させ、基板から遠い方のポスト端部の近傍
においてワードラインとビットラインとが互いに交差す
るようにした１トランジスタ１キャパシタ型ｄＲＡＭセ
ルの構造、およびそのようなセルからなるアレイ、さら
には該ｄＲＡＭセルの製造方法を提供するもので、この
ようなアレイおよびｄＲＡＭセルを製造するにあたって
は、まずワードライン方向の分離間隔がビットライン方
向の分離よりも小さく、従ってトランジスタのゲート部
を形成する物質の被着層がワードライン方向の近傍では
該ポスト部に当接するが、ビットライン方向の近傍では
当接しないようにポスト部のア１フイを形成する工程を
含む。これによってワードラインが作られる。

従って基板中に占める面積を最小限とする問題を解決す
るようにしたものである。

［実施例］ 第１図は本発明によるｄＲＡＭセルの実施例としての１
トランジスタ１キャパシタ型セル構造を示すもので、そ
の動作態様は下記の通りである。

すなわち、キャパシタ１２は１ビツトの情報を表わす電
荷を蓄える（たとえば電荷が蓄積されてない状態は論理
Ｏを表わし、キャパシタのプレート間電位５ボルトに対
応する電荷量が蓄積された状態は、論理１を表わすもの
とする）。この１ビツトの情報は、ゲート１６に接続さ
れたワードライン１４に電圧を印加してトランジスタ１
８をオンとすることによりアクセスされる（読出し、あ
るいは新しいビットの書込みを行なう）。このトランジ
スタ１８がオンとなることにより、キャパシタ１２はビ
ットライン２０と導通して、読出しまたは書込みが行な
われる。基準電圧源１ｏの電圧値はビットラウン２０に
印加される高電圧および低電の平均値として選定するこ
とにより、キャパシタ１２の絶縁体層の両側にかかる電
圧を最小限とする。その際、漏洩Ｍ＊その他の原因によ
るキャパシタ１２の蓄積電荷の消滅分を補償すべく、定
期的に電荷のリフレッシュを行なう必要があり、これが
すなわちダイナミックＲＡＭ　（ｄＲＡＭ）なる名称の
由来である。

第２図は本発明によるｄＲＡＭセルの第１の実施例にお
けるアレイのうち３ワ一ド４ビツト分に相当する部分を
示す平面図で、ビットライン２０とこれらビットライン
２０と交差するワードライン１４との各交点にメモリセ
ル３０（一般に点線で示す）を形成させてなるものであ
る。ただしワードライン１４は第２図においてビットラ
イン２０の下方を通るように形成されており、その様子
は第３図にも図示しである。

上記セル３０は第２図において縦方向および横方向に延
在するトレンチの側壁に沿って、基板内部に延びている
。すなわち各セル３０は、基板２８内のトレンチにより
形成された基板の各ライン交差正方形ポスト部の断面の
四周の側壁上に形成されている。なお第２図において、
縦方向トレンチは横方向トレンチよりもこれを幅広とし
である。

これは必ずしも必要ではないが、後述するようにワード
ライン１４の形成を単純化するのに役立つものである。

上記のように側壁面にセル３０を配設することにより、
セルキャパシタ１２の上方にセルトランジスタ１８を積
層させて、アレイ形成面のセル集積度を最大とすること
が可能となる。

すなわち、いま仮にビットラインの線幅を１．０ミクロ
ンとしてその間の間隔を１．０ミクロンとし、かつワー
ドライン１４の線幅を２．０ミクロン（トレンチの側壁
上の厚みを０．２５ミクロンとすることにより１．５ミ
クロン平方のポスト部２８を形成する）として、その間
の間隔を０．２５ミクロンとすると、セルの占める面積
は４．５平方ミクロンとなる。

第３図は第２図の［１３−３に沿う２個のセル３０．３
０’の断面図である。（これらセル３０゜３０′は互い
に同等の構成としであるので、以下セル３０についての
み説明し、第３図にはセル３０′のキャパシタ、トラン
ジスタ、ポスト部をそれぞれ１２’　、１８’　、２８
’で示しである。）しかして上記セル３０はＰ十型ポリ
シリコンのワードライン１４と、タングステンのビット
ライン２０と、Ｐ型シリコン基板３２の一部たる基板ポ
スト部２８と、キャパシタの絶縁酸化物層４６と、上記
基板ポスト部２８中に反転層として形成したキャパシタ
電極領域４８と、基準電圧源１０（第１図）に接続する
Ｐ十型ポリシリコンキャパシタ電極部３６（このキャパ
シタ電極部３６は前記トレンチの下部空間を充たすこと
により、個々のポスト部２８すべての四周を取り囲む、
全体的に一体の格子構造を形成するものであり、必要に
応じてセル３ｏのアレイ周辺部で上記基準電圧源１０と
接続される）と、絶縁酸化物層４７と、Ｐ十型チャンネ
ルストップ領ｗｔ４９と、絶縁ゲート酸化物層５６と、
Ｎ十型ドレーン領［（エビ層）２６と、絶縁酸化物層４
０，４２．４４とからなるものである。

このように構成したセル３０のトランジスタ１８は、前
記キャパシタ電極領域４８の上部によりソース領域を、
前記Ｎ十型ドレーン領域２６によりドレーンを、前記ワ
ードライン１４によりゲートを、前記ポスト部２８の表
面領域５８によりチャンネルを、前記絶縁ゲート酸化物
層５６によりゲート酸化物層を、それぞれ形成している
。かくてこのトランジスタ１８は単結晶のチャンネル領
域をもつこととなって、縦方向延在構成としであるのに
もかかわらず良好な特性を示す。このチャンネル領域お
よび上記キャパシタ１２は、キャパシタ電極４８により
取り囲まれたポスト部２８の細い立上り部によっても基
板形成材料からある程度アイソレートされており、この
アイソレーション効果により、アルファ粒子が崩壊する
ことなくキャパシタ１２および基板３２内部に侵入する
のに必要な角度範囲が狭くなって衝突する確率が低くな
るため、アルファ粒子の衝突に起因するソフトエラーの
発生を制限する利点が得られる。また隣り合う個々のセ
ル間に酸化物層４６とポリシリコンＷ３Ｂが介在するた
め、これら相隣るセルのキャパシタ１２にアルファ粒子
が侵入することによりこれらのセルが短絡することもな
くなる。なお上記のような寸法関係とした場合は、前記
トランジスタ１８０チヤンネル領域の幅は（上記ポスト
部２８の外周で）４ミクロンとなり、以下の記載ではチ
ャンネル領域の長さはこれを１ミクロンとして説明する
。

前記セル３０のキャパシタ１２は酸化物層４６に対抗配
置された電Ｉｆｉ４８に信号電荷を貯え、これら信号電
荷は前記ポスト部２８を取り囲むスリーブ状の領域に分
布することとなる。従ってこれらの信号電荷は、前記酸
化物層４７およびＰ十チャンネルストップ領域４９によ
り、相隣るセル内の信号電荷からアイソレートされると
ともに、上述のようにポスト部２８の上記立上り部によ
り、基板３２からもある程度アイソレートされる。この
アイソレーションにより、クロストークノイズやアルフ
ァ粒子による混乱（ソフトエラー）の発生が制限される
。なお、上記トランジスタ１８がポスト部２８上で垂直
方向に占める長さが１ミクロン（チャンネル長さか１ミ
クロン）で、該ポスト部２８の高さが６ミクロンである
場合には、前記キャパシタ１２の電極面積は約３０平方
ミクロン（四周の側壁部のそれぞれで縦が５ミクロン、
幅が１．５ミクロン）となる。さらに、ポリシリコン領
域３６を前記基準電圧源１０（ビットライン２０の高電
圧と低電圧の平均値に等しい電圧の供給源）に接続する
ことにより、絶縁層４６のピーク電圧値がビットライン
２０に印加される電圧の上下幅の２分の１に限定される
。いま代表的な電源電圧Ｖｄｄを５ボルトとしたとき、
セル３゜の個々の構成要素は基板に対してほぼ次のよう
にバイアスされる。すなわち、ビットライン２０および
ドレーン領１４２６はＯボルトとＶｄｄボルトとの間で
電圧が上下して論理Ｏおよび論理１を表わし、ワードラ
イン１４はＯボルトとＶｄｄボルトとの間で電圧が上下
してトランジスタをオフ状態およびオン状態とし、ポリ
シリコン領域３６は１／２Ｖｄｄボルトに設定され、さ
らに電極４８は０ボルトとＶｄｄボルトとの間で電圧が
上下する。

つぎに上記構成のメモリセル３０の製作方法の第１の実
施例につき説明するが、この説明を通して該メモリセル
３０の寸法上および材料上の特徴についても明らかにす
る。

（ａ）　　結晶方位を（１００）とする抵抗率コないし
２オームＣｔａ以下のＰ型プレーナ基板３２に深さ０．
２５ミクロンとなるようにヒ素を注入してＰ十型エビ層
２６を形成する。ついでこのエビ層２６上にｈみｓ、ｏ
ｏｏ人＋７）ＬＰＧＶＤ　（減圧化学蒸着）酸化物層２
７を被着してパターン化した後エッチ処理することによ
り、断面が１．５ミクロン×１．５ミクロンで、基板３
２の面内における一方の方向に０．５ミクロン、他の方
向に０．７５ミクロン間隔で分離された正方形のフット
プリントを有するポスト部２８形成用マスクを画定する
。ついでこのＬＰＧＶＤ酸化物層２７をマスクとして用
いてＨＣＩによるＲＩＥ（反応性イオンエツチング）を
行なうことにより、深さが１．５ミクロンとなるように
ポスト部２８を形成し、２０００人のＬＰＣＶＤ酸化物
層２９を被着して側壁を保護した後、異方性エッチ処理
により水平面上の部分を除去する。これらのポスト部２
８には、さらに酸化物層２７をマスクとして用いてＨＣ
ＩによるＲＩＥを施寸ことにより、最終的に深さ６．０
ミクロンとして該ポスト部２８を完成させる。かくて得
られた構造の断面図を第４Ａ図に、平面図を第４Ｂ図に
それぞれ示す。

（ｂ）　　次に、前記ポスト部２８の間およびその周囲
のエッチ除去領域の底面にボロンイオンを注入すること
によりチャンネルストップを形成する。

この注入層は浅く形成するため、注入物質が酸化物層２
７に侵入することはない。ついで酸化物層２７．２９を
除去し、１０００℃でアニール処理および酸化物の成長
を行なわせた後、該酸化物層を除去することにより、上
記ＲＩＥ処理に起因するきずや汚れ等を取り除く。この
ようにして酸化物層を除去した後の断面構造を第５図に
示す。

（ｃ）　　つづいて厚みが２００人の酸化物層４６を９
００℃で水蒸気の雰囲気中で成長させることにより、キ
ャパシタ１２の絶縁層を形成する。なおこの場合、該酸
化物層は前記領域４９の不純物濃度が比較的高くしであ
るため、酸化物層４７の厚みは２００Å以上となって、
前記ポリシリコン層３６下部に反転層が形成されるのが
防止され、相隣るセルの電極４８間で短絡の生ずること
がなくなる点に注意してほしい。第６図参照。

（ｄ）　　次に高不純物濃度のポリシリコン層３６をＬ
ＰＣＶＤ法により厚みが５．０００人となるように、コ
ンフォーマルに、すなわちＦｉｌの起伏形状に従うよう
に被着する。なおこの５，０００人という厚みはポスト
部２８間の空隙を充填するのに十分な厚みである。つづ
いて前記ポリシリコン！！３６を、該ポスト部２８の上
面から１−０ミクロン下方にまでエッチバックする。こ
のエッチ停止点はさして重要なものではなく、該停止点
が不正確であってもトランジスタの特性、たとえばその
チャンネル長さに影響が及ぶにすぎない。第７図参照。

（ｅ）　　次に前記酸化物層４６の露出部を例えば四フ
ッ化シリコン（Ｓ　ｉ　Ｆ４）による等方性プラズマエ
ッチ等により除去した後、ゲート酸化物１１５６を厚み
が１５０人となるようにポスト部２８上で成長させる。

この酸化物層５６が成長されるのにともなって、前記ポ
リシリコン層３６上に酸化物層４０が、また前記領域２
６上に酸化物がそれぞれ形成される。なおこの場合、該
酸化物層４０は前記ポリシリコン領域３６の不純物濃度
が比較的＾くしであるため、その厚みは１５０人よりも
かなり大きくなる。つづいてＮ＋型ポリシリコン層１４
をＬＰＣＶＤ法により厚みが３，０００人となるように
、下層の起伏形状に従って被着する。

この厚みは、該ｎ十型ポリシリゴン層１４によりポスト
部２８間における前記０．５ミクロンの空隙（すなわち
第４Ｂ図における縦方向間隔）を満たすのに十分な厚み
であるが、ポスト部２８間における前記０．７５ミクロ
ンの空隙（すなわち第４Ｂ図における横方向間隔）を満
たすのには十分でない。かくて得られた構造を該０．７
５ミクロンの間隔方向に沿って示したものが第８図であ
る。

（ｆ）　　ついでポリシリコン層１４に異方性プラズマ
エッチ処理を行なって該ポリシリコン１４の水平部を除
去し、ポスト部２８側壁上のポリシリコン層１４が前記
０．７５ミクロン方向に隣接するポスト部２８上のポリ
シリコン層１４から分離され、しかも前記０．５ミクロ
ン方向に隣接するポスト部２８上のポリシリコン層１４
と接続状態を維持するように残して、ワードライン１４
が形成されることとなる。第９Ａ図および第９Ｂ図はこ
のようにして得られた０、７５ミクロン方向および０．
５ミクロン方向の構造を示すものである。

（ｇ）　　ついでＬＰＣＶＤ法により厚み５．０００人
の酸化物層を下層の起伏に従って被着する。これにより
相隣るワードライン１４および酸化物層４４間に酸化物
層４２を形成して、ビットライン２０が絶縁されること
となる。最後に酸化物層４４をパターン化してエッヂす
ることにより、Ｎ＋型領ｉｉｉ！２６に達するコンタク
トホール４５を開口させ、しかる後タングステン層を厚
み５．０００人となるように被着してパターン化、エッ
チ処理することにより、ビットライン２ｏを形成する。

第３図はこのようにして完成したセル３０を示したもの
である。

次に本発明によるメモリセルの第２の実施例につき説明
する。この第２の実施例が前述の第１の実施例と異なる
主たる相違点は、個々のポスト部間にあってキャパシタ
１２の電極部をそれぞれ形成するポリシリコン領域を基
板３２と直接結合させたことにあり、これにより結果的
に前記基準電圧源１０（第１図）が基板３２に対して接
地レベルとなる。第１０図は第３図と同様、セル１３０
゜１３０′を示す断面図で、前述のセル３ｏの場合と同
じ符号はそれぞれ同等の構成要素を示すものである。図
示のセル１３０はＰ＋ポリシリコンのワードライン１４
と、アルミニウムのビットライン２０と、Ｐ型シリコン
基板３２の一部たる基板ポスト部１２８と（このポスト
部１２８は前述のセル３０におけるポスト部２８とは対
照的に、その上部の断面積が下部の断面積よりも小さく
なっており、このためセル３０にくらべてワードライン
１４を形成するのに使用可能の余地が大きくなって、よ
り緊密な集積が可能となる）、キャパシタの絶縁酸化物
層４６と、Ｎ十型キャパシタ電極領域１４８と、基板３
２に結合するＰ型ポリシリコンキャパシタ電橋部１３６
と、ゲート酸化物層５６と、Ｎ十型ドレーン領域２６と
、絶縁酸化物層４０．４２．４４とからなるものである
。

このように構成したセル１３０のトランジスタ１８は、
前記キャパシタ電極領域１４８の上部によりソース領域
を、前記Ｎ十型ドレーン領域２６によりドレーンを、前
記ワードライン１４によりゲートを、前記ポスト部１２
８の表面領域１５８によりチャンネルを、前記絶縁ゲー
ト酸化物層５６によりゲート酸化物層を、それぞれ形成
している。かくてこのトランジスタ１８は前記セル３０
のトランジスタ１８と同等の特性をもつこととなる。

一方、前記セル１３０のキャパシタ１２は酸化物層４６
に対抗配置された電極１４８と、この電橋領域１４８と
前記ポスト部１２′８との間の逆バイアスされた接合部
に信号電荷を貯え、従ってこれらの信号電荷も前記セル
３０の場合と同様、ある程度アイソレートされることと
なる。

つぎに上記構成のメモリセル１３０の製作方法を本発明
による方法の第２の実施例につき説明するが、この説明
を通して該メモリセル１３０の寸法上および材料上の特
徴についても明らかにする。

（ａ）　　結晶方位を（１００）とする抵抗率コないし
２オーム１以下のＰ型プレーナ基板３２に深さ０．２５
ミクロンとなるようにヒ素を注入してＰ＋型１１層２６
を形成する。ついでこのエビ層２６上に厚み８，０００
人のＬＰＧＶＤＩＩ！化物層２７を被着してパターン化
した後エッチ処理することにより、断面が１．０ミクロ
ン×１．０ミクロンで、基板３２の面内における一方の
方向に０．５ミクロン、他の方向に０．７５ミクロンの
間隔でそれぞれ分離された正方形のフットプリントを有
するポスト部１２８形成用マスクを画定する。ついでこ
の酸化物層２７をマスクとして用いてＨＣＩによるＲＩ
Ｅを行なうことにより、深さが１．５ミクロンとなるよ
うにポスト部１２８を形成し、厚みが０．１５ミクロン
となるように保護酸化物層を下層の起伏に従って被着し
て側壁を保護した後、該保護酸化物層２９に異方性エッ
チ処理を施して基板３２を露出させる。つづいて前記酸
化物層２７およびこの保護酸化物層をマスクとして用い
てさらにＨＣＩによるＲＩＥを行なうことにより、深さ
が６．０ミクロンとなるようにポスト部１２８を形成す
る。このようにして形成したポスト部１２８の下部は、
該ポスト部の断面が１．０ミクロン×１．０ミクロンの
部分の垂直側壁部上にさらに厚みが０．１５ミクロンの
酸化物層が形成されるため、１．３ミクロン×１．３ミ
クロンの正方形のフットプリントを有することとなる。

かくてＰＯＣｌ３を８５０℃で拡散させることにより、
ポスト部１２８の下部および基板３２の露出部に不純物
を導入する。ついでＬＰＧＶＤ保Ｉｌｌ化物層を被着し
て異方性エッチ処理を施すことにより基板３２を露出さ
せ、この保護酸化物層等をマスクとして用いてＲＩＥを
施すことにより、さらに０．２５ミクロン掘り下げて基
板３２の不純物導入部を除去してキャパシタの電極１４
８を形成し、しかる後、酸化物層を除去する。かくて２
段階に分けて形成されたポスト部１２８の平面図を第１
１図に示す。この第１１図において、１２８Ａはポスト
部１２８の上部の外周面を、また１２８Ｂは該ポスト部
の下部の外周面をそれぞれ示すものである。

（ｂ）　　次にアニール処理および酸化物の成長を行な
わせた後、該酸化物層を除去することにより、上記ＲＩ
Ｅ処理に起因するきすや汚れ等を取り除く。つづいて厚
み２００人の酸化物層４６を成長させることにより、キ
ャパシタ１２の絶縁層を形成する。さらに低圧ＳｉＦ４
等による異方性酸化物プラズマエッチを行なって、ポス
ト部１２８間の酸化物層４６の一部（基板３２の面に対
して水平な部分）を除去する。この場合、該酸化物層は
厚みが小さいため当該エッチ処理は浅いエッチであり、
ポスト部１２８の側壁上の酸化物層の一部を言うことは
ない。次に高不純物濃度のポリシリコン層１３６をＬＰ
ＣＶＤ法により厚みが４，０００人となるように、下層
の起伏形状に従って被着する。この４．０００人という
厚みはポスト部１２８の下部間の空隙を充填するのに十
分な厚みであり、かくて基板３２との接続部を形成する
。

ついで前記ポリシリコン層１３６を前記領域１４８の上
面から下方に（ずなわちポスト部１２８の肩部下方にま
で）エッチバックする。このエッチ停止点はさして重要
なものではなく、該停止点が不正確であってもトランジ
スタの特性、たとえばそのゲート、ソース間の容量に影
響が及ぶにすぎない。

（ｃ）　　次に前記酸化物ｔｉｉ４８の露出部を例えば
Ｓ　ｉ　Ｆ　４による等方性プラズマエッチ等により除
去した後、ゲート酸化物層５６を厚みが１５０Ａと′な
るように、ポスト部１２８の上部に成長させる。この酸
化物層５６が成長されるのにともなって、前記ポリシリ
コン層３６上に酸化物層４０が、また前記領域２６上に
酸化物がそれぞれ形成される。つづいてＮ十型ポリシリ
コン［ｆ１４をＬＰＣＶＤ法により厚みが３．０００人
となるように、下層の起伏形状に従って被着する。なお
この厚みは、該ポリシリコン層１４によりポスト部２８
の上部間における前記０．５０ミクロンの空隙（すなわ
ち第１１図における縦方向間隔）を満たすのに十分な厚
みであるが、前記０．７５ミクロンの空隙（すなわち第
１１図における横方向間隔）を満たすのには十分でない
。

（ｄ）　　前記ポリシリコン層１４に異方性プラズマエ
ッチ処理および０．２５ミクロンのオーバーエッチ処理
を行なって該ポリシリコンの水平部を除去し、ポスト部
１２８上部の側壁上のポリシリコン層１４のうち上部の
０．２５ミクロンの部分以外の部分を残してこれが前記
０．７５ミクロン方向に隣接するポスト部１２８上のポ
リシリコン層１４からは絶縁され、しかも前記０．５ミ
クロン方向に隣接するポスト部２８上のポリシリコン層
１４とは接続状態を維持するようにし、かくてワードラ
イン１４が形成されることとなる。

（ｅ）ライでＬＰＣＶＤ法により厚み５．０ＯＯＡの酸
化物層を下層の起伏に従って被着する。これにより相隣
るワードライン１４および酸化物Ｎ４４間に酸化物層４
２を形成して、ビットライン２０が絶縁されることとな
る。最後に酸化物層４４をプレーナ化してＮ十型領域２
６に達するまでエッチした後、アルミニウム層を厚み５
．０００人となるように被着して、パターン化、かつエ
ッチ処理することにより、ビットライン２０を形成する
。第１０図はこのようにして完成したセル１３０を示し
たものである。

以上本発明によるセルやアレイ、およびその製作方法の
実施例につぎ説明してきたが、トレンチによって互いに
分割された個々のセルのキャパシタによる信号電荷の蓄
積やトランジスタのオンオフ機能が阻害されない限り、
記載の実施例はこれをいろいろに変形することが可能で
ある。そのような変形例としては、たとえば下記のよう
なものがある。

すなわちまず、ポスト部は必ずしもそのフットプリント
を正方形とする必要はなく、その断面形状としてはこれ
を円形、六角形、任意の凸形等各種適宜の形状とするこ
とが可能である。同様にポスト部は必ずしもこれを垂直
とする必要はなく、たとえば側壁の一部を横方向に膨ま
せたり、全体的にテーバ状としたり、段差を有するもの
とじたり、あるいはその他の斜面としたりする等、形成
可能のものならばどのような形状としてもよい。

またこれらポスト部の各種形状や１１部の各種構成に加
えて、基板上のポスト部の配列はこれを記載の実施例に
おけるように行方向および列方向に配列するほかに、極
端な場合にはこれを無作為に分散させる等、他に各種の
配列パターンを用いるようにしてもよい。こうした各種
のポスト部配列は、プロセス上の便宜を考慮し、あるい
は基板上に上記以外のデバイスを用いるような場合に必
要となるものである。またワードラインは、ビットライ
ンの上方でワードラインに垂直方向に結合させたり、あ
るいは個々のポスト部を画定するトレンチにラインを形
成すること等により、該ワードラインをトランジスタの
ゲートと分離して形成するようにしてもよい。ざらにポ
スト部の各種寸法（深さや断面積、直径等）もこれをい
ろいろに変更することが可能であるが、ただし実際には
これらは要求される容量や、プロセスを軽便に行なうた
めの条件、基板の占有面積等を考慮した妥協値として選
定される。この場合要求される容量値は、リフレッシュ
タイムやトランジスタの漏洩電流、電源電圧、ソフトエ
ラーに対する余裕度、キャパシタの漏洩電流等により定
まるものであることは言うまでもない。さらに前記第１
および第２の実施例の各工程上の特徴はこれを互いに混
用して、例えば第２の実施例においてワードラインのオ
ーバーエツチングを行なうことにより平坦なビットライ
ンがポスト部の上面に接触させたり、あるいはポスト部
を２段構造としたが、これを第１の実施例のキャパシタ
の基準電圧側電極に用いることも可能である。

さらに前記キャパシタの絶縁層に用いる物質は、これを
酸化物または窒化物、あるいは酸化物と窒化物の組合せ
からなる積層構造または酸化物、窒化物および酸化物の
組合せからなる積層構造等とすることができる。また、
酸化物としてはこれを各種の雰囲気中における熱Ｉｉ長
法や、ＬＰＣＶＤ法やプラズマ法による蒸着等を用いて
形成することができる。ざらにこの絶縁層の厚みは、要
求される容量や、降伏電圧値、絶縁体の信頼性、プロセ
スを軽便に行なうための条件等を考慮した妥協値として
選定されるが、この値も広い範囲にわたってこれを変更
することかできる。なお、セルおよびアレイをシリコン
以外の半導体物質（たとえばガリウムひ素、アルミニウ
ムガリウムひ素、テルル化水銀カドミウム、ゲルマニウ
ム、燐化インジウム等）とする場合は、当該キャパシタ
の絶縁層もこれにそれぞれ準する物質とすることとする
。

またポリシリコンの代りに再結晶アモルファスシリコン
を使用することも可能であり、その場合の再結晶化はエ
ネルギービーム法またはアニーリング等によって行なう
ようにしてもよい。さらに高濃度ポリシリコンによるキ
ャパシタ電極はこれをＰ十型またはＮ十型ポリシリコン
、あるいはその他の１１１１性物質としてもよい。

さらに前記トランジスタはそのスレショルド電圧を調節
する（このためには例えば記載の実施例の場合、ゲート
酸化物層を成長させる直前に浅い拡散またはイオン注入
を行なう）ことにより、該トランジスタをいろいろのス
レショルド電圧で動作しつるように形成させることが可
能であり、またそのようなトランジスタはこれをＰチャ
ンネル型デバイスとしてもＮチャンネル型デバイスとし
てもよく、あるいは反転モードで動作するようにしても
蓄積モードで動作するようにしてもよい。

ざらにこのトランジスタはその不純物濃度レベルや不純
物源として用いる物質はこれらを各種変更して、当該ト
ランジスタの特性を変更させることができる。ただしト
ランジスタのチャンネル長およびチャンネル幅はこれを
広縫囲で変化させることができ、チャンネル幅はほぼポ
スト部の外周寸法により定まる。

さらに本発明によるセルはこれを記載の実施例のような
アレイのほかに各種のアレイに適用することが可能であ
る。

［発明の効果］ 以上のように、本発明はｄＲＡＭセルおよびこれらセル
からなるアレイ、ならびに該セルおよびアレイの製作方
法を提供するもので、これらセルは基板から突出するポ
スト２８，１２８の側壁上に形成され、ワードライン１
４およびビットライン２０を行および列方向に配設して
なるものである。このセルは１トランジスタ１キャパシ
タセルであって、トランジスタはこれを電界効果トラン
ジスタとしてその電流の流れる方向がビットラインから
垂直に電荷蓄積キャパシタに向かうようにこれを形成す
る。基板３２はシリコンとし、上記トランジスタのゲー
トを形成する物質はこれを十分に厚く蒸着することによ
り、相隣るゲートが互いに接触してワードラインを形成
するようにする。

かくて本発明によるセルや、これらセルを用いて構成さ
れるアレイ、さらに該はルを製作する方法は、セルによ
る基板の占有面積が小さく、標準的なプロセス技法を用
いて製作することができ、蓄積１荷やトランジスタのチ
ャンネルが基板からある程度絶縁され、トランジスタの
特性が良好で、セル自体の特性にも例えばキャパシタの
基準電圧側電極に非接地接続部を用いることが可能であ
る等、フレキシビリティに富むものであるなど各種の効
果がある。こうした効果により、セルの集積度を高め、
ノイズやアルファ粒子（ソフトエラー）に対する余裕度
を向上させ、さらにプロセスフローの経済性を高める等
の利点が得られることとなる。

以上の説明に関連してさらに以下の項を開示する。

（１）　　実質的にプレーナ構造をもつ半導体基板に形
成したメモリセルにおいて、 （ａ）前記基板、ヒに形成したポストの側壁に形成した
キャパシタと、 （ｂ）該側壁上に形成した電界効果トランジスタとから
なることを特徴とするメモリセル。

（２）　（ａ）前記キャパシタはこれを主として前記ポ
スト部の基部に形成し、 （ｂ）前記トランジスタのチャンネル領域はこれを主と
して前記基部から遠いポスト部に形成するとともに、そ
のチャンネルの伝導方向が前記ポスト部の軸方向に実質
的に沿うようにした第１項に記載のメモリセル。

（３）　（ａ）　前記ポスト部は前記基板に対して実質
的に垂直の側壁を有し、これらの側壁を１個またはそれ
以上のセグメントに配列してこれらセグメントを水平方
向において互いにずらせるようにした第２項に記載のメ
モリセル。

（４）　（ａ）前記キャパシタは前記側壁の１領域によ
り形成した第１の電極と、この領域上の層により形成し
た絶縁層と、前記絶縁層と隣接するようにして前記基板
に被着した第２の電極からなり、（ｂ）前記トランジス
タのゲートは前記ポスト部および前記半導体物質上に被
着しかつこれらから絶縁した導電性物質からなることと
した第２項に記載のメモリセル。

（５）　（ａ）　ｔｔｉ記キャパシタは前記側壁の１領
域により形成した第１の電極と、この領域上の層により
形成した絶縁層と、前記絶縁層上に被着しかつ前記基板
から絶縁した第１の導電性物質により形成した第２の電
極とからなり、 （ｂ）　＊記トランジスタのゲートは前記ポスト部およ
び前記第１の導電性物質上に被着しかっこれらから絶縁
した第２の導電性物質からなることとした第２項に記載
のメモリセル。

（６）　（ａ）前記トランジスタのチャンネルおよび前
記トランジスタのゲートはいずれも前記ポスト部を取り
囲むようにこれを形成した第２項に記載のメモリセル。

（７）　　実質的にプレーナ構造をもつ基板に形成した
メモリセルにおいて、 （ａ）前記基板上に形成した複数本の平行な第１のＩ！
導電ライン、 （ｂ）前記第１の導電ラインと交叉しかつこれから絶縁
した複数本の平行な第２の導電ラインと、（ｃ）前記交
叉点のそれぞれに形成した複数のセルとからなり、これ
らセルの各々は、（ｉ）前記交叉点の各々において前記
基板上の側壁に位置し、（１１）さらに各セルは前記基
板の前記基板の近傍における側壁の一部に形成したキャ
パシタと、（ｉｉｉ）ソースが前記キャパシタの両電極
の一方と接続され、ゲートが前記第２の導電ラインのう
ちの１本と接続され、前記電極の他方の電極が前記基板
と接続された電界効果トランジスタを有するようにした
ことを特徴とするメモリセルアレイ。

（８）　（ａ）前記ポスト部上において前記トランジス
タのゲートは第１の方向で前記ワードラインと当接して
該第１の方向に該ワードラインを形成するようにした第
７項に記載のメモリセルアレイ。

（９）　（ａ）前記ビットラインは前記基板に対して前
記ポスト部の上面上方に位置して該ポスト部上面に結合
する垂直の結合部を介して前記トランジスタと接続する
ようにした第８項に記載のメモリレルアレイ。

（１０）前記キャパシタは前記側壁中に形成して前記ポ
スト部を取り囲むようにした第１の電極と、該ポスト部
の周辺に被着されて前記基板と結合した第２の電極とを
有することとした第８項に記載のメモリセルアレイ。

（１１）半導体基板に形成したトレンチメモリセルに１
トランジスタ１キャパシタを製作する方法において、 （ａ）前記基板から突出し、前記基板形成物質と同一の
物質で形成されかつ前記ポスト部のうち該基板に隣接す
る部分および該基板と離れた部分において不純物の導入
により該基板の導電型と逆の導電型としたポスト部を形
成する工程と、（ｂ）前記基板に隣接する不純物導入部
分上に絶縁層を形成した後、該絶縁層上に前記基板の導
電型と同一の導電型に不純物を導入した半導体物質を被
着して前記基板と結合させることにより、前記ポスト部
の基部にキャパシタを形成する工程と、 （ｃ）前記不純物導入部間において前記ポスト部上にゲ
ート絶縁層を被着した後、該ゲート絶縁層上に導電性ゲ
ート材料を被着することにより、前記ポスト部のうち前
記基板から遠い方の部分にトランジスタを形成するよう
にしたことを特徴とする１トランジスタ１キャパシタ製
作方法。

（１２）（ａ）前記導電性ゲート材料はこれを十分厚く
被着することにより、前記基板上の第１の方向において
隣接するポスト部の対応する導電性ゲート材料と結合さ
せて接触側の導電性ゲート材料からワードラインを形成
する一方、前記導電性ゲート材料はこれを十分厚く被着
することにより前記第１の方向と異る方向において隣接
するポスト部の対応する導電性ゲート材料とは結合しな
いようにした第１１項に記載の１トランジスタ１キャパ
シタ製作方法。

【図面の簡単な説明】

第１図は本発明によるｄＲＡＭセルの等価回路を示す概
略図、第２図は該セルを用いたセルアレイのうち３ワ一
ド４ビツト分に相当する部分を示す平面図、第３図は本
発明によるｄＲＡＭセルの第１の実施例を構成する一対
のヒルを示す断面図、第４Ａ図および第４Ｂ図はこの第
１の実施例によるｄＲＡＭを本発明によるセル製作方法
の第１の実施例により製作する場合の最初の工程を示す
断面図、第５図は第４Ａ図および第４Ｂ図に示す工程に
引き続く工程を示す断面図、第６図は第５図に示す工程
に引き続く工程を示す断面図、第７図は第６図に示す工
程に引き続く工程を示す断面図、第８図は第７図に示す
工程に引き続く工程を示す断面図、第９Ａ図および第９
Ｂ図は第８図に示す工程に引き続く工程を示す断面図、
第１０図は本発明によるｄＲＡＭセルの第２の実施例を
構成する一対のセルを示す断面図、第１１図は該セルを
用いたセルアレイを示す平面図である。 １０・・・基準電圧源、 １２・・・キャパシタ、 １４・・・ワードライン、 １６・・・ゲート、 １８・・・トランジスタ、 ２０・・・ビットライン、 ２６・・・ドレーン領域（エビ層）、 ２８．１２８・・・ポスト部、 ３０．３０’　、１３０．１３０’　・・・メモリセル
、３２・・・基板、 ３６．４８，１３６．１４８・・・キャパシタの電極、 ４０．４２．４４・・・絶縁酸化物層、４４・・・チャ
ンネル、 ４６・・・キャパシタの絶縁酸化物層、５６・・・ゲー
ト酸化物層。

Claims (3)

【特許請求の範囲】
1. （１）実質的にプレーナ構造をもつ半導体基板に形成し
   たメモリセルにおいて、 （ａ）前記基板上に形成したポストの側壁に形成したキ
   ャパシタと、 （ｂ）該側壁上に形成した電界効果トランジスタとから
   なることを特徴とするメモリセル。
2. （２）実質的にプレーナ構造をもつ基板に形成したメモ
   リセルにおいて、 （ａ）前記基板上に形成した複数本の平行な第１の導電
   ラインと、 （ｂ）前記第１の導電ラインと交叉しかつこれから絶縁
   された複数本の平行な第２の導電ラインと、（ｃ）前記
   交叉点のそれぞれに形成した複数のセルとからなり、こ
   れらセルの各々は、（ｉ）前記交叉点の各々において前
   記基板上の側壁に位置し、（ｉｉ）さらに各セルは前記
   基板の前記基板の近傍における側壁の一部に形成したキ
   ャパシタと、（ｉｉｉ）ソースが前記キャパシタの両電
   極の一方と接続され、ゲートが前記第２の導電ラインの
   うちの１本と接続され、前記電極の他方の電極が前記基
   板と接続された電界効果トランジスタを有するようにし
   たことを特徴とするメモリセルアレイ。
3. （３）半導体基板に形成したトレンチメモリセルに１ト
   ランジスタ１キャパシタを製作する方法において、 （ａ）前記基板から突出し、前記基板形成物質と同一の
   物質で形成されかつ前記ポスト部のうち該基板に隣接す
   る部分および該基板と離れた部分において不純物の導入
   により該基板の導電型と逆の導電型としたポスト部を形
   成する工程と、 （ｂ）前記基板に隣接する不純物導入部分上に絶縁層を
   形成した後、該絶縁層上に前記基板の導電型と同一の導
   電型に不純物を導入した半導体物質を被着して前記基板
   と結合させることにより、前記ポスト部の基部にキャパ
   シタを形成する工程と、（ｃ）前記不純物導入部間にお
   いて前記ポスト部上にゲート絶縁層を被着した後、該ゲ
   ート絶縁層上に導電性ゲート材料を被着することにより
   、前記ポスト部のうち前記基板から遠い方の部分にトラ
   ンジスタを形成するようにしたことを特徴とする１トラ
   ンジスタ１キャパシタ製作方法。