JPS62219660A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置およびその製造方法に係り、特に
高密度なダイナミック・ランダム・アクセス・メモリセ
ル等の半導体記憶装置に適用するのに好適な半導体装置
およびその製造方法に関する。

〔従来の技術〕

近年、１個のトランジスタと１個のキャパシタから成る
１トランジスタ型のメモリセルから構成されるダイナミ
ック・ランダム・アクセス・メモリ（以下ＤＲＡＭと略
記する）の高密度化が著しく進み、ＩＭｂの容量を有す
るものが実用化されている。試作段階では４ＭｂＤＲＡ
Ｍが研究されており、それに適合するメモリセル構造が
いくつか提案されている。それらの特徴は、セル面積を
小さくし、かつ必要とするキャパシタ面積を得るために
、基板に形成した溝の内部に素子を形成することにある
。すなわち、ＩＭｂ　ＤＲＡＭの平面的なセル構造では
、セル面積を小さくすると、キャパシタ面積が小さくな
って、信号検出に必要な蓄積電荷量が得られない。そこ
で、まずキャパシ夕形成領域に溝（穴）を形成してその
内壁にもキャパシタを形成して容量を増加させる方法（
エイチ・スナミ（Ｈ、Ｓ　ｕｎａｍｉ）他による（アイ
・イー・ディー・エム　テクニカル　ダイジェスト（Ｉ
ＥＤＭ　Ｔｅｃｈ、　Ｄｉｇ、）８０６頁（１９８２年
））が提案された。

次に、溝の中にキャパシタ部とセル間分離部を併設する
方法（ケイ・ナカムラ（Ｋ　、　Ｎ　ａｋａｍｕｒａ）
他による同書２３６頁（１９８４年）、ニス・ナカジマ
（Ｓ。

Ｎａｋａｊｉｍａ）他による同書２４０頁（１９８４年
）、エム・ワダ（Ｍ　、Ｗａｄａ）他による同書２４４
頁（１９８４年））、さらに、溝の中にキャパシタとト
ランジスタの一部を埋め込む方法（ダブりニー・エフ・
リチャードソン（Ｗ　、　Ｆ　、　Ｒ１ｃｈａｒｄｓｏ
ｎ）他による同書７１４頁（１９８５年））が提案され
た。

最後の方法について、第２図（、）、（ｂ）を用いて説
明する。第２図（ａ）はこの従来の半導体記憶装置の平
面図、第２図（ｂ）は第２図（ａ）のｎ−ｎ断面図であ
る。穴１内の下部に誘電体薄膜１０を介してキャパシタ
電極２が埋め込まれている。キャパシタの他方の電極は
シリコン基板３を用いている。穴１内の上部側壁にはト
ランジスタのチャネル領域４が形成され、キャパシタ部
とトランジスタ部の境に不純物ドープ層（拡散層）から
なるドレイン領域５、穴１の上部コーナ一部に不純物ド
ープ層（拡散層）からなるソース領域６（ビット線とし
て働く）が形成されている。さらに、ゲート電極（ワー
ド線として働く）７により穴１が埋め込まれている。セ
ル間（ビット線間）はＬＯＣＯ８法により形成された酸
化膜８により分離されている。

この構造の利点は、■穴側壁にキャパシタとトランジス
タを形成しているために、他のセル構造に比べてセル面
積の縮小が容易に実現できること、■セル部の形成に必
要なマスクは、ビット線（ソース領域６）形成用（ＬＯ
ＧＯ８）、穴１形成用およびワード線（ゲート電極７）
形成用の３枚であるので、プロセスが簡便であるし、マ
スク合わせ余裕による面積ロスが少なくて済むので、セ
ルの微細化に有利であること、および■蓄積電荷を穴内
部にためこむので、α線によるセル部のソフトエラーに
対して耐性が向」ニする、ということである。■に関し
てさらに詳しく説明すると、セル部のソフトエラーはα
線が基板に入射した際、空乏層中に生じた電荷がキャパ
シタ電極に集められて蓄積電荷を打消すために起こるが
、第１図および第２図の従来構造の場合、キャパシタ電
極２に接続する不純物ドープ層はドレイン領域５の微小
部分だけであるので、ソフトエラーの起こる確率が小さ
くなる。その結果、この構造では、従来ソフトエラー防
止のために必要とされてきた蓄積電荷量２００〜３００
ｆｃを信号検出に必要な量のみ（〜１００ｆｃ）に減ら
すことが可能となり、穴が浅くて済み、プロセスの再現
性、スループットが向上するという利点をもたらす。

以上の利点により、本構造ではＬ６Ｍｂ　ＤＲＡＭ級の
セル（セル面積〜５／ＩＩＩ＋２）の実現が可能となる
。

〔発明が解決しようとする問題点〕

しかし、この構造を用いて６４Ｍｂ　ＤＲＡＭ級のセル
（セル面積〜１廊２）を実現するには以下のような問題
がある。すなわち、セル間の分離をＬＯＣＯ８法により
基板主平面上に形成しているため、分離部分の面積縮小
に限界がある。すなわち、ＬＯＣＯ８幅（分離幅）を０
．５７７１＋＋以下にすることは困難である。さらに、
マスク合わせ余裕として第１図に示すＸおよびＹが必要
である（　Ｘ　／は拡散層６の形成に必要な領域幅）。

将来的に、この合わせ余裕を０．２＃Ｉ１１程度以下に
できないと、この面積ロスはセル面積のかなり大きな部
分を占めることになる。これらの２つの問題に加えて、
基板をトランジスタのチャネル部として利用しているた
めに、セル間（穴間）を接近させた場合、隣接するセル
の不純物ドープ層間でパンチスルーが生じ、セル間の電
気的干渉が生じるという欠点がある。

本発明の目的は、セル部におけるマスク合わせ余裕によ
る面積ロスが最小限に抑えられ、かつセル間の電気的電
気的干渉を完全に防止し、かつセル面積１〜２Ｉｆｆｉ
２を実現可能とする超微細メモリセルを提供できる半導
体装置の構造およびその製造方法を提供することにある
。

〔問題点を解決するための手段〕

本発明の半導体装置は、半導体基板の主面に設けられた
複数個の穴と、上記穴内の下部に設けられたキャパシタ
と、上記穴内の上部に上記半導体基板と絶縁膜により分
離して設けられたトランジスタと、上記穴同士を連結し
、上記穴より浅く設けられた溝と、上記溝内に設けられ
た導電層とを具備することを特徴とする。

また、本発明の半導体装置の製造方法は、半導体基板の
主面に、複数個の穴と、上記穴より浅く、上記穴同士を
連結する溝とを形成する工程と、上記穴内の下部にキャ
パシタを形成する工程と、上記穴内の上部にトランジス
タを、上記半導体基板と絶縁膜により絶縁して形成する
工程と、上記溝内に導電層を埋め込む工程とを含むこと
を特徴とする。

〔作用〕

本発明の半導体装置は、トランジスタ部およびキャパシ
タ部が全て穴内に埋め込まれ、かっ半導体基板とは完全
に電気的に絶縁されているので、セル面積を縮小できる
とともに、セル間の電気的干渉を防止できるので、セル
同士を接近させることができるので、メモリの高密度化
に好適である。

また、本発明の半導体装置の製造方法は、上記の深い穴
と浅い溝とを自己整合的に形成することができるので、
セル部とアクセスラインとの間の合わせ余裕による面積
ロスを削減することができるので、セルの微細化を可能
とすることができる。

〔実施例〕

以下の実施例では、ｎチャネル形ＭＯ８を基本に説明す
るが、導電形をすべて逆にすればｐチャネル形にするこ
とができる。また、基板はキャパシタの電極としてのみ
用いられるため、基板内に空乏層が形成されて実効的容
量が減少しないように（ｎ　Ｍ　ＯＳの場合）、高濃度
のｐ形またはｎ形基板を用意しなければならない。もし
くはセル部領域に上記条件を満たすように、不純物をド
ーピングしてウェルを形成しても良い。

実施例　１ 第１図（ａ）〜（ｃ）は、本発明の第１の実施例を説明
する図である。第１図（ａ）は、本発明の第１の実施例
の半導体装置の平面図、第１図（ｂ）および（ｃ）は、
それぞれ第１図（ａ）のｆＶ−ｒＶ断面図および■−■
断面図である。これらの図において、数字は第２図（ａ
）、（ｂ）の従来例の数字に対応する。

本実施例では、第１図（ｂ）に示すようにｐ形（または
ｎ形）シリコン基板（またはウェル）３内に形成された
深い穴１内の下部に誘電体薄膜１゜を介して、ｎ形導電
体薄膜例えばリン等のｎ形不純物をドープしたポリシリ
コンが埋込まれてなるキャパシタ電極２が設けられてい
る。穴１内の上部には、例えばリンドープポリシリコン
からなるワード線（ゲート電極）７に囲まれてｐ形シリ
コンからなるチャネル領域４１が埋め込まれている。

穴上部に配線されたビット線６はチャネル領域４１と穴
上部においてｐｎ接合を介して接続されている。ビット
線６は例えばリンドープポリシリコンなどのｎ形半導体
、または、少なくともチャネル領域４１と接する部分は
ｎ形シリコンであり、他の部分がシリサイドなどである
複合材料などにより構成されている。

第１図（ａ）に示すように、深い穴１は各セルに対応し
、穴１の列はワード線（ゲート電極）７方向に浅い溝１
１で連結されている。第１図（ｃ）に示すように、浅い
溝１１内には、例えばシリコン酸化膜からなる絶縁膜１
２により基板３がら電気的に絶縁されて、ワード線７が
埋め込まれている。

基板３は各セルのキャパシタに共通の電極（いわゆるセ
ルプレート）として働く。

従来の装置では、第２図（ａ）、（ｂ）に示したように
、穴１内の上部の側壁にはトランジスタのチャネル部４
が形成され、このチャネル部４および不純物ドープ層か
らなるドレイン領域５は絶縁膜によって遮蔽されておら
ず、各セル（ビット線）間はＬＯＣＯ８法による酸化膜
８によって分離しているのみであるので、隣接するセル
間でパンチスルーが生じ、セル間の電気的干渉が生じた
が、本発明では、以上の構成から明らかなように、各メ
モリセルは絶縁膜１２により基板３から完全に絶縁され
ているので、セル間の電気的干渉を防止することができ
る。また、このような構成により、セル部に起因するα
線によるソフトエラーも防止することができる。

次に、第１図（ａ）〜（ｃ）に示した構造のメモリセル
の製造方法について、第３図〜第９図により説明する。

まず、ｎ形もしくは不純物濃度Ｉ　ＸＩＯ”０１−”程
度以上のｐ形のシリコン基板３を用意する１次に、メモ
リセル部領域に厚さ２０００〜４０００人程度のシリコ
ン酸化膜１３をＬＯＣＯ８法等公知の選択酸化法により
形成する。さらに、厚さ１０００人程度０シリコン窒化
膜１４と厚さ５０００〜１ｏｏｏｏ人程度のシリコン酸
化膜１５を公知の化学的気相成長法（以下ＣＶＤ法と記
す）により堆積する。次に、公知のホトリソグラフィ技
術および異方性を有するドライエツチング技術を用いて
上記の３層１１１１３．１４．１５を線状にパターニン
グする。この３層膜の寸法は、例えば、幅を０．４４．
間隔を０．６ＩＩｍとする（第３図（ａ）および（ｂ）
）。

次に、厚さ２０００人程度０シリコン酸化膜１５１をＣ
ＶＤ法により堆積する。次に、公知の例えば多層レジス
トプロセスを用いて、レジスト膜１６を塗布した後、上
記３層膜のラインに直交するように線状にレジスト膜１
６をパターニングする。このレジスト膜１６の寸法は、
例えば幅を１ｐ、間隔を１−とする（第４図（ａ）およ
び（ｂ））。

次に、レジスト膜１６をマスクとして、緩衝フッ酸液を
用いたウェットエツチングまたは等方的なドライエツチ
ング技術により、シリコン酸化膜１５１をエツチングし
、レジスト膜１６の下部にのみシリコン酸化膜１５１を
残す。エツチングが等方的であるため、レジスト膜１６
端部からアンダーカットが生じ、残ったシリコン酸化膜
１５１の幅は、両側から膜厚分程度（０，２−）減少し
、上記の例では０．６．となる、また、間隔は１．４．
どなる。この後、レジストｌｌ１１６を除去する（第５
図（ａ）〜（Ｃ））。

次に、シリコン酸化膜１５１および１５をマスクとして
、異方性を有するドライエツチング技術を用いて、シリ
コン基板３に深さ３〜５ｊ１ｍ程度の穴１を形成する０
次に、シリコン酸化膜１５１を異方性を有するドライエ
ツチング技術を用いてエツチングし、３層膜１３．１４
および１５の側壁の一部にのみシリコン酸化膜１５１を
残す。次に、残ったシリコン酸化膜１５１および１５を
マスクとして、異方性を有するドライエツチング技術を
用いて、シリコン基板３に深さ１〜２−程度の溝１１を
形成する。この際、穴１も同時にエツチングされ、穴１
の深さも１〜２ｊ１ｍ深くなる。この結果、シリコン基
板３には深さ４〜７＃ｌＩ程度で、幅０．６−１長さ１
．４．程度の穴１の配列と、それらを一方向に連結する
深さ１〜２＃ｍｌ、幅０．２Ｉ１ｍ、長さ０．６−程度
の溝１１が形成される（第６図（ａ）〜（、）　）　。

次に、熱酸化法により、穴１および溝１１の内面に厚さ
１００〜３００人程度のシリコン酸化膜１０１を形成す
る。このシリコン酸化膜１０１はセルキャパシタの誘電
体薄膜として用いられる。したがって、シリコン酸化膜
１０１の代わりにシリコン酸化膜（８ｉＯ１）／シリコ
ン窒化膜（Ｓ　ｉａ　Ｎ４）　／　シリコン酸化膜など
の誘電体多層膜、もしくは酸化タンタル（’ｒａｚｏｉ
）等の高誘電体薄膜またはそれを含む多層膜などを用い
ても良い。次に、リン等のｎ形不純物をドープしたポリ
シリコンを厚さ０．６〜ｌｌ１ｍ程度、ＣＶＤ法により
堆積し、穴１および溝１１を埋込み、キャパシタ電極２
を形成する。次に、ポリシリコン膜２をドライエツチン
グ法によりエツチングし、溝１１の内部には残さないで
、穴１の下部にのみポリシリコン膜２が残るようにする
。その後、異方性を有するドライエツチング技術を用い
てシリコン酸化膜１５および１５１の上部を除去する。

ただし、この工程は、後述するシリコン膜４１の酸化ま
でに行なえば良い（第７図（ａ）〜（ｃ））。

次に、露出しているシリコン酸化膜１０１を緩衝フッ酸
液で除去した後、ポリシリコン膜２の表面および穴１と
溝１１の内壁に熱酸化法またはＣＶＤ法により、シリコ
ン酸化膜１２を厚さ５００〜１５００人程度形成する。

次に、リンを例えば３ＸｌＯ”ｃｍ−”以上にドープし
て、導電率を増加させたポリシリコン膜７を厚さ２００
０人程度堆積する。このとき、溝１１はポリシリコン膜
７により完全に埋め込まれるが、穴１の上部は埋め込ま
れないようにする６次に、異方性を有するドライエツチ
ング技術を用いて、ポリシリコン膜７をエツチングして
、溝１１の内部および穴１上部の側壁にのみポリシリコ
ン膜７を残す（第８図（ａ）〜（ｃ））。

次に、ポリシリコン膜７の表面に、熱酸化法などにより
、シリコン酸化１１１２１を厚さ１００〜３００人程度
形成す堆積次に、異方性を有するドライエツチング技術
を用いて、穴１の中央部に露出しているシリコン酸化膜
１２（第８図（Ｃ））を除去して。

ポリシリコン膜２を露出させる。なお、この際、同時に
穴１上端のポリシリコン膜７上部表面に形成されていた
シリコン酸化膜１２１の一部、およびシリコン窒化膜１
４も除去される０次に、ボロンなどのｐ形不純物を１０
１７（！ｌ−”程度にドープしたシリコン膜４１を穴１
に選択的に形成し、穴１を完全に埋め込むとともにポリ
シリコン膜２とｐｎ接合を形成する。シリコン膜４１は
公知のＳＯＩ技術を用いて単結晶化したものでも良いし
、多結晶のままでも良い。ただし、多結晶の場合はジー
・ピー・ボラック（Ｇ　、Ｐ　、Ｐ　ｏｌｌａｅｋ）他
によるアイ・イー・イー・イーエレクトロンデヴアイス
　レターズ（ＩＥＥＥ　　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉ
ｃｅ　Ｌｅｔｔｅｒｓ　ＥＤＬ　−５巻　４６８−４７
０頁（１９８４年）に記されているように、全プロセス
終了後プラズマ・デポジション法によるシリコン窒化膜
から成るパッシベーション膜を堆積した後、窒素雰囲気
中でアニールすることにより、トランジスタとしての特
性改善を図ると良い。次に、例えば７００℃の水蒸気雰
囲気中で８時間程度酸化を行なうと、高濃度のｎ形不純
物を含むポリシリコン膜７上には厚さ１０００Å以上の
シリコン酸化膜１２１が、低濃度のｐ形不純物を含むシ
リコン膜４１上には厚さ３００人程堆積シリコン酸化膜
１２２が形成される（第９図（ａ）〜（Ｃ））。　次に
、緩衝フッ酸によりシリコン酸化膜１２２を除去し、シ
リコン膜４１を露出させる。この後。

リンなどのｎ形不純物をドープしたポリシリコン膜６を
堆積し、シリコン膜４１との間にｐｎ接合を形成する。

最後に、ポリシリコン膜６にビット線としてのパターニ
ングを施して、第１図（ａ）〜（ｃ）に示した構造のメ
モリセルを得る。なお。

前述したように、ビット線抵抗を減少させるために、ポ
リシリコン膜６上にシリサイド膜などを形成しても良い
。

実施例　２ 第１０図（ａ）〜（Ｑ）は、本発明の第２の実施例を説
明する図である。ここで、第１０図（ａ）は平面図、第
１０図（ｂ）および（ｃ）はそれぞれ第１０図（ａ）の
■−■断面図およびＩＸ−ＩＸ断面図である。第１０図
（ａ）〜（ｃ）において、数字は第２図（ａ）、（ｂ）
の従来例の数字に対応する。

本実施例では、実施例１とは逆に、穴１内に形成したト
ランジスタにおいて、外側にチャネル領域４１が設けら
れ、ワード線（ゲート電極）７により穴１が埋め込まれ
ている。ビット線６はチャネル領域４１の上部に設けら
れ、チャネル領域４１と共に溝１１内に埋め込まれてセ
ル列を（第１Ｏ図（ａ）において縦方向に）接続する。

したがって、ワード線とビット線の方向は、第１図（ａ
）と第１０図（ａ）では逆になる。

以上の構成から明らかなように、本実施例でも実施例１
と全く同様な効果が生ずる。本実施例では、実施例１と
異なり、ワード線７が最上層を走っており、またワード
線材料により穴１を完全に埋め込む必要がないため、ワ
ード線としてＷまたはＭｏのような高融点金属、または
それらのシリサイドなどを用いる公知技術が利用できる
。これによりワード線を低抵抗化でき、メモリ動作の高
速化が実現できるという利点がある。

次に、本実施例の製造方法について第１１図（ａ）〜（
ｃ）を用いて説明する。実施例１の第３図から第７図に
示したところまでは、実施例１と全く同様のプロセスを
とる。ただし、第７図（ａ）〜（Ｃ）において除去した
シリコン酸化１１１５は、残しておいた方が良い、以下
、第７図（ａ）〜（ａ）以降の工程について説明する。

露出しているシリコン酸化膜１０１を緩衝フッ酸液で除
去した後、ポリシリコン膜２の表面および穴１と溝１１
の内壁に、熱酸化法またはＣＶＤ法により、シリコン酸
化膜１２を厚さ５００〜１５００人程度形成する堆 積に、異方性を有するドライエツチング法により、ポリ
シリコン膜２上のシリコン酸化膜１２を除去する。次に
、ボロンなどのｐ形不純物を１０１０ｌ７”程度にドー
プしたｐ形シリコン膜４１を、ＣＶＤ法などにより厚さ
２０００人程度堆積し、ポリシリコン膜２との間にｐｎ
接合を形成する。このとき、溝１１はシリコン膜４１に
より完全に埋め込まれるが、穴１の上部は埋め込まれな
いようにする。次に、異方性を有するドライエツチング
法によりシリコン膜４１をエツチングして、溝１１の内
部および穴１上部の側壁にのみシリコン膜４１を残す。

なお、シリコン膜４１は、実施例１の場合と同様に、単
結晶でも良いし、多結晶でも良い（第１１図（ａ）〜（
Ｃ））。

次に、ヒ素などのｎ形不純物を、例えばエネルギー３５
ｋｅ　Ｖ、打ち込み量Ｉ　ＸＩＯ”ａｍ−”程度で基板
に垂直な方向にイオン注入し、シリコン膜４１の上部に
ｎ形不純物ドープ層（拡散層）（ビット線）６を形成す
る。次に、シリコン膜４１上にゲート絶縁膜を形成しく
同時にポリシリコン膜２上にも絶縁膜が形成される。）
、ゲート電極（ワード線）７を形成して、第１０図（ａ
）〜（ｃ）に示した構造を得る。

本実施例の製造方法においては、チャネル部となるＳｔ
薄膜４１の表面を熱酸化することによりゲート絶縁膜を
形成するので、実施例１のようにゲート絶縁膜を形成し
てからチャネル部を形成する場合に比べて、良好な界面
特性を得ることが容易で、製造歩留りが向上するという
利点がある。

〔発明の効果〕

以上説明したように、本発明によれば、メモリセルを構
成するトランジスタおよびキャパシタが基板から絶縁膜
により誘電的に分離されているのでセル間の電気的干渉
を防止することができる。

したがって、セル同士を接近させることができ、メモリ
の高密度化に好適である。また、各セルに対応する穴と
アクセスラインを埋め込む溝を自己整合的に形成できる
ので、マスク合わせ余裕をとる必要がなく、セルの微細
化が可能となる。

【図面の簡単な説明】

第１図（ａ）〜（Ｑ）は本発明の第１の実施例の半導体
記憶装置の平面図と断面図、第２図（ａ）、（ｂ）は従
来の半導体記憶装置の一例の平面図と断面図、第３図〜
第９図は第１図（ａ）〜（ｃ）に示した半導体記憶装置
の製造方法を示す工程断面図と平面図、第１０図（ａ）
〜（Ｑ）は本発明の第２の実施例の半導体記憶装置の断
面図と平面図、第１１図（ａ）〜（ｃ）は□本発明の第
２の実施例の半導体記憶装置の製造方法を示す工程平面
図と断面図である。 １・・・穴 ２・・・キャパシタ電極（ｎ形ポリシリコン層）３・・
・シリコン基板 ４．４１・・・セルトランジスタのチャネル領域５・・
・ドレイン領域 ６・・・ビット線（ソース領域） ７・・・ワード線（ゲート電極） ８．１２．１３．１２１．１２２・・・分離用絶縁膜（
シリコン酸化膜）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面に設けられた複数個の穴と、上記
   穴内の下部に設けられたキャパシタと、上記穴内の上部
   に上記半導体基板と絶縁膜により分離して設けられたト
   ランジスタと、上記穴同士を連結し、上記穴より浅く設
   けられた溝と、上記溝内に設けられた導電層とを具備す
   ることを特徴とする半導体装置。 ２、半導体基板の主面に、複数個の穴と、上記穴より浅
   く、上記穴同士を連結する溝とを形成する工程と、上記
   穴内の下部にキャパシタを形成する工程と、上記穴内の
   上部にトランジスタを、上記半導体基板と絶縁膜により
   絶縁して形成する工程と、上記溝内に導電層を埋め込む
   工程とを含むことを特徴とする半導体装置の製造方法。