JPS583269A - 縦型ｍｏｓダイナミツクメモリ−セル - Google Patents

縦型ｍｏｓダイナミツクメモリ−セル

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JPS583269A
JPS583269A JP56100523A JP10052381A JPS583269A JP S583269 A JPS583269 A JP S583269A JP 56100523 A JP56100523 A JP 56100523A JP 10052381 A JP10052381 A JP 10052381A JP S583269 A JPS583269 A JP S583269A
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JP
Japan
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layer
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memory cell
electrode
dynamic memory
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JP56100523A
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Yuji Furumura
雄二 古村
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＭＯ８ダイナンツクメモリーセルに関するもの
でＴｏシ、特に縦ｍＭＯ８を応用し九改良されえ新しい
ダイナ建ツクメモリーセルに関するものである。
従来ＭＯ８ダイナミックメモリーセルは例えば′＃ｇ１
図に示すようにドレイン領域であるｎ層０１、ソース領
域であるｎ＋層０２、ダート電極０７、キャノ臂ジター
電極０６、で構成されている。電荷蓄積部となるｎ１０
１はその面積が大きく集積度の点で問題があるばかりで
なく、キャリア゛の寿命の長い高抵抗Ｐ型基板の中に形
成されているため、α線の入射によ多発生する電子・正
孔が容易に移動し蓄積されていた電荷を中和して、情報
を破壊する、いわゆるソフトエラーの問題や、あるいは
、多層配線の必要から、表面の平坦性が喪好でなく、配
線の断線などの問題の発生も頻繁でおった。
本発明の１つの目的は高密度に集積されたｌトランジス
タダイナミックメモリーセルを提供することである。
本発明の他の目的はα線に強いグイナはツクメモリーセ
ルを提供することである。
本発明の目的は一導電型の半導体層内に設けられた柱状
のゲート電極と、該ゲート電極の側面および底面に設け
られた絶縁層と、骸側面に設けられた絶縁層に接し該−
導電型半導体層内に設けられ友達導電型の半導体領域と
一導電型の半導体層内でかつ該底面に設けられ九絶縁層
下に設けられた逆導電型の半導体層と、該逆導電型の半
導体層と核−導電盤半導体層の間に設けられた逆導電型
の半導体領域を有することを特徴とする縦型ＭＯ８〆イ
チャックメモリーセルによって達成される。
本発明によればセルのトランジスタ部が従来の平面型と
異なり、円筒状ｆ−）の上部端面のみを表面に露出させ
た構造−の縦型のシリンドリカル（円筒状）のＭＯ８ダ
イナ建ツクメモリーセルで構成せしめられるので集積度
の大きいしかも平坦な表面を有する１トランジスタメモ
リーセルが形成される。さらにｐ＋の半導体層上にゲー
ト・ソース・ドレインの各電極が形成されるので、α線
によシ生成された電子正５Ｌの寿命がｐ＋層中のホウ素
によって小となシα纏によるソフトエラーの障害発生率
も減少する。即ち、ｐ＋層上に形成され石本発明に係る
ｌトランジスタ部そリーセルはα線に強いという特徴を
有する。
以下本発明をその製法とともに図面に基づいて説明する
。
第２図ムに示すようにｐ＋シリコンＯ単結晶基板ｌに故
意に高密度の格子欠陥を有するようにｎ＋層２を形成す
る。このｎ＋層の形成は例えばｓＯ「の加速電圧、１０
”／−以上のドーズ量でムｌをｐ＋　層に打ち込むとと
によって行なわれ、高密度の格子欠陥を有する１層を得
る。
次に第２図Ｂに示すように該ｐ＋シリコン単結晶基板１
及びｎ＋層２上に常圧、１１００ｙＪでＢ、Ｈａを不純
物ガスとしｐ＋層３を約２μの厚みにエピタキシャル成
長させて形成する。形成させたｐ＋層４はその下層にあ
るｎ＋層２が高密度結晶欠陥を有するため多結晶化する
とともにＡｍ＋が自動的にドーピング（オートドーピン
グ）される。／ｐ＋層３のエピタキシャル成長を常圧下
で行うのは、このオートドーピングの効果が顕著である
のでこの効果を有効に利用するためである。
次に第２図Ｃに示すようにＡｓがオートド−ｅングされ
たｎ＋層４にさらにＡｓ＋を例えば１００ＫＶの加速電
圧で１０締／−のドーズ量で注入する。これｔ−１１０
０℃で例えば５０分間アニールするとオートドープされ
九ム露と注入され九Ａ畠は外方に拡散し、実効的なｎ＋
層線破線の所まで拡大される。この破線はｐｗの接合面
を表わすものであるが、この接合面が物理的表電極形成
面の外方に出ゐか逆に、内側にもぐプ込むかは、こむで
云えば層４のＡ８　濃度と、層３のＢ濃度に依存するこ
とは、拡散に関する初等的な教科書に配達されているの
で特に述べないが、Ｂに対しＡｓ　の濃度を大自くする
ことが、必要であることは言うまでも表い。
次に第２図りに示すようにｐ一層５をＢ、Ｈａをドー゛
ノ臂ンとして１０５０℃でＳｉＨ，０４，Ｈ，ガスを用
いて減圧例えば１０Ｔｏｒｒでエピタキシャル成長させ
る。ここで、減圧下という条件を特に選ぶ理由は下のｐ
＋層からのＢのオートドーピングを小ならしめる為であ
る。
次に例えば湿式で、１０００℃、約１００分の熱酸化に
より約６０００１の厚さで、シＩＪ：２ン酸化膜６を形
成し、レゾストを用いる通常の方法で酸化膜６に窓開け
を行い、レジストを除去した彼、再び乾燥０８中で１０
５０℃約３０分間熱酸化し約５００１の厚さの熱酸化膜
を窓開けした部分に形成させこの酸化膜を通して、ムｔ
を５０ｆｆの加速電圧で１０鮪／−ドーズ注入し、Ｎ、
中で１０５０℃約３０分間アニールし不純物の活性化を
行いソースあるいはドレイン電極１層５′を形成する（
第２図Ｅを参照）。
次に第２図Ｆに示すようにＣｖ４＋烏とＣＦ、　＋　Ｃ
４ガスのイオンビームエツチングにより垂直円筒状にレ
ジストでノ々ターンニンダされた絶縁層６、ｐ一層５及
びｎ＋層４の上部を除去せしめる。このときＣＦ４＋　
Ｌ　（約１０％）ガスから得られるイオンビームが約５
００大の絶縁層６を短時間のうちに除去し、シリコン表
面が露出した後はＣＦ、＋０４（約５０−）ガスから得
られるイオンビームがｐ一層５およびｎ＋層４の上部を
効率よ（（３００Ａ−）除去する。
次に第２図Ｇに示すように、Ｗｔを添加した乾燥へ中で
１０５０″０でダート酸化を行ない約７００λ厚のダー
ト酸化層６′を形成する。なおこのｙ−ト酸化の前に、
エツチング時の残渣を除去し安定な特性を得るためＫ（
１０００）”Ｃで約５００λの熱酸化膜を形成させＨＦ
系の酸でエツチングをする。
次に第２図Ｈに示すようにダート電極としてアル１ニウ
ム８をＭＯＣＶＤ法（有機金属化学気相反応法）によっ
て形成する。アルミニウム上面は図のように平坦とかつ
ていないが特に必要なら０．３声φ粒径のエメリーを用
いるパフ研磨法によって容易に絶縁層６に＃１は平坦に
せしめることかで色る。
第３図は第２図人ないし第２図Ｈの工程によって形成さ
れた完成図を示す。第３図によればダート電極８及びソ
ース又はドレーン電極と表るｎ＋層４が円筒形状に作ら
れておシ、ドレーン又はソース領域である一層５′は、
ビットラインであって、前述のｎ＋層４間は電荷蓄積用
キャパシタの一方の電極である。
本発明において該ｎ＋層４はＭ２図Ａ、Ｂで示したよう
に多結晶シリコンとな多形成されるのでマスクの位置合
せが容易で、かつ不純物拡散が容易であるｋど工程上有
利な点が得られる。ｎＪ４の形状は基板に対して斜めに
なっていても台形状になっていても形が一定であれば目
的は達せられる。本発明と従来のＭＯＳデバイスの比較
を示す第４図Ａ、及び第４図Ｂをみると一定のチャネル
幅とチャネル長、キャパシタ面積が与えられたとき本発
明の方が笹来の装置よシその表面占有面積が小であるこ
とがわかる。これは集積度を向上させるものである。
＋３　、　Ｇ　、　Ｓはそれぞれドレーン領域、ｆ−）
、ソース領域を示す。
なお、本発明の実施例ではドレイン電極４は円柱状とし
て示したが、バイポーラトランジスタにおけるｎ＋＋没
電極の構造と製造方法をそのまま利用できることも確認
されているのでそれを第５図に示しておく。
【図面の簡単な説明】
第１図は従来のＭＯＳダイナミックメモリーセルの一実
施例を示す概略断面図であり、第２図人ないし第２図Ｈ
は本発明に係る縦型ＭＯＳダイナミックメモリーセルの
製造工程を示す概略断面図であり、第３図人は本発明の
一実施例を示す概略断面図であ）、ＷＪａ図Ｂは、第３
図人の装置の郷価回路を示したものであり、第４図Ａ、
及び第４図Ｂは本発明と従来のメモリーセルの面積の比
較を示す模式図であり、第５図はｎ＋壇浸没電極構造を
有するバイポーラトランジスタを示す概略図である。 １・・・ｐ＋　シリコン基板、２・ｍ＋層、３・・・ｐ
＋エピタキシャル成長層、４−ｎ＋層（高書度欠陥′　
部であってソース又はドレーン領域）、６・・・絶縁層
、６・・・ｐ−エピタキシャル成長層、７・・・ｎ＋層
、８・・・アルミニウム（ｒ−ト電極）。 特許出願人 富士通株式会社 ％軒出朧代理人 弁理士　青　木　　　　網 弁理士　西　舘　和　之 弁理士　内　１）φ　男 弁理士　　山　　口　　昭　　之 第１図 ｏｌ　　　　　　　　　０２

Claims (1)

    【特許請求の範囲】
  1. １４　−導電型の半導体層内に設けられた柱状のダート
    電極と、該ｆ−）電極の側面および底面に設けられ九絶
    縁層と、該側面に設けられた絶縁層に接し該−導電型半
    導体層内に設けられた逆導電型の半導体領域と一導電ｗ
    ｉの半導体層内でかつ該底面に設けられた絶縁層下に設
    けられた逆導電型の半導体層と、該逆導電型の半導体層
    と核−導電瀝半導体層の間に設けられた逆導電型の半導
    体領域を有することを特徴とする縦型ＭＯＳダイナミッ
    クメモリー七ル。
JP56100523A 1981-06-30 1981-06-30 縦型ｍｏｓダイナミツクメモリ−セル Pending JPS583269A (ja)

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