JPH0689968A - キャパシタおよびその製造方法 - Google Patents
キャパシタおよびその製造方法Info
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- JPH0689968A JPH0689968A JP5153478A JP15347893A JPH0689968A JP H0689968 A JPH0689968 A JP H0689968A JP 5153478 A JP5153478 A JP 5153478A JP 15347893 A JP15347893 A JP 15347893A JP H0689968 A JPH0689968 A JP H0689968A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
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Abstract
(57)【要約】
【構成】第１の電極（１）を形成し、その上にＴａ2Ｏ5
誘電体膜（２）を形成し、その上にＳｉ3Ｎ4膜（３）を
形成し、所定時間熱処理を行なって第１の電極（１）と
Ｔａ2Ｏ5誘電体膜（２）との間にＳｉＯ2膜を形成し、
Ｓｉ3Ｎ4膜（３）の上に第２の電極を設ける構成。 【効果】誘電率の大きいＴａ2Ｏ5誘電体膜の漏洩電流を
顕著に減少させることができ、半導体メモリセルの高集
積化に有利である。
誘電体膜（２）を形成し、その上にＳｉ3Ｎ4膜（３）を
形成し、所定時間熱処理を行なって第１の電極（１）と
Ｔａ2Ｏ5誘電体膜（２）との間にＳｉＯ2膜を形成し、
Ｓｉ3Ｎ4膜（３）の上に第２の電極を設ける構成。 【効果】誘電率の大きいＴａ2Ｏ5誘電体膜の漏洩電流を
顕著に減少させることができ、半導体メモリセルの高集
積化に有利である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のキャパシ
タおよびその製造方法に係り、特に、半導体メモリセル
のキャパシタの誘電体膜の漏洩電流を減少し得るキャパ
シタおよびその製造方法に関する。
タおよびその製造方法に係り、特に、半導体メモリセル
のキャパシタの誘電体膜の漏洩電流を減少し得るキャパ
シタおよびその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体メモリセルのキャパシタ
の誘電体膜に使用されるＴａ2Ｏ5膜は、誘電率が２５で
あり、二酸化シリコン膜の３．９やシリコン窒化膜の
７．５より約３〜６倍程度大きい。したがって、従来の
シリコン窒化膜／二酸化シリコン膜との積層膜から成る
キャパシタの誘電体膜の代替膜として広く研究されてい
る。
の誘電体膜に使用されるＴａ2Ｏ5膜は、誘電率が２５で
あり、二酸化シリコン膜の３．９やシリコン窒化膜の
７．５より約３〜６倍程度大きい。したがって、従来の
シリコン窒化膜／二酸化シリコン膜との積層膜から成る
キャパシタの誘電体膜の代替膜として広く研究されてい
る。
【０００３】すなわち、誘電率が大きいからシリコン窒
化膜／二酸化シリコン膜との積層膜よりキャパシタの容
量を大きくすることができるので、同一の容量ならば、
面積を小さくすることができるから、６４Ｍあるいは２
５６Ｍビット級のＤＲＡＭに有望な材料である。
化膜／二酸化シリコン膜との積層膜よりキャパシタの容
量を大きくすることができるので、同一の容量ならば、
面積を小さくすることができるから、６４Ｍあるいは２
５６Ｍビット級のＤＲＡＭに有望な材料である。
【０００４】
【発明が解決しようとする課題】しかし、Ｔａ2Ｏ5膜か
ら成る誘電体においては電子の動きは効果的に妨げる
が、該膜中で正孔は容易に動くため、漏洩電流が多く、
特に、いまだ実用化が難しい。
ら成る誘電体においては電子の動きは効果的に妨げる
が、該膜中で正孔は容易に動くため、漏洩電流が多く、
特に、いまだ実用化が難しい。
【０００５】漏洩電流を少なくするための従来の公知の
技術は、Ｔａ2Ｏ5膜の形成後のアニールに関するものが
主である。このようなアニールは、ＵＶ−Ｏ3またはＯ2
雰囲気中におけるドライ酸化が最も広く用いられてい
る。また、既存の導電型不純物をドープした多結晶シリ
コン膜の代わりに、ＴｉＮを用いて良い結果が得られ
た。しかし、後で詳しく述べるように、正の方向のバイ
アスの漏洩電流は未だ望まれる値が得られないのが実情
である。
技術は、Ｔａ2Ｏ5膜の形成後のアニールに関するものが
主である。このようなアニールは、ＵＶ−Ｏ3またはＯ2
雰囲気中におけるドライ酸化が最も広く用いられてい
る。また、既存の導電型不純物をドープした多結晶シリ
コン膜の代わりに、ＴｉＮを用いて良い結果が得られ
た。しかし、後で詳しく述べるように、正の方向のバイ
アスの漏洩電流は未だ望まれる値が得られないのが実情
である。
【０００６】図２（Ａ）、（Ｂ）は、従来の半導体メモ
リセルのＴａ2Ｏ5誘電体膜を用いたキャパシタの製造工
程を示すキャパシタの部分断面図である。
リセルのＴａ2Ｏ5誘電体膜を用いたキャパシタの製造工
程を示すキャパシタの部分断面図である。
【０００７】まず、図２（Ａ）に示すように、キャパシ
タの多結晶シリコン膜から成る第１電極１（蓄積電極）
を形成した後、その上にＴａ2Ｏ5から成る誘電体膜２を
形成する。
タの多結晶シリコン膜から成る第１電極１（蓄積電極）
を形成した後、その上にＴａ2Ｏ5から成る誘電体膜２を
形成する。
【０００８】次に、図２（Ｂ）に示すように、ＵＶ−Ｏ
3またはＯ2雰囲気を用いたドライ酸化または熱処理を行
なう。
3またはＯ2雰囲気を用いたドライ酸化または熱処理を行
なう。
【０００９】次に、図示はしないが、その上に、導電型
不純物をドープした多結晶シリコン膜または金属膜から
成るキャパシタの第２の電極を形成してキャパシタを作
製する。
不純物をドープした多結晶シリコン膜または金属膜から
成るキャパシタの第２の電極を形成してキャパシタを作
製する。
【００１０】Ｔａ2Ｏ5誘電体膜２の形成後、ドライ酸化
を行なう理由は、熱処理の間にＴａ2Ｏ5誘電体膜２中に
酸素が拡散され、その結果、Ｔａ2Ｏ5誘電体膜２内部の
欠陥を除去されるからである。この場合、熱処理によ
り、多結晶シリコン膜から成る第１の電極１とＴａ2Ｏ5
誘電体膜２との間に二酸化シリコン膜（図示省略）が形
成される。この二酸化シリコン膜は正孔の流れを妨げる
が、電子は容易にトンネルする。
を行なう理由は、熱処理の間にＴａ2Ｏ5誘電体膜２中に
酸素が拡散され、その結果、Ｔａ2Ｏ5誘電体膜２内部の
欠陥を除去されるからである。この場合、熱処理によ
り、多結晶シリコン膜から成る第１の電極１とＴａ2Ｏ5
誘電体膜２との間に二酸化シリコン膜（図示省略）が形
成される。この二酸化シリコン膜は正孔の流れを妨げる
が、電子は容易にトンネルする。
【００１１】二酸化シリコン膜に接する第１の電極１に
正の電圧がチャージされるような負の方向のバイアスの
場合には、漏洩電流が少なく、Ｔａ2Ｏ5誘電体膜２に接
する第２の電極に正の電圧がチャージされるような正の
方向のバイアスの場合には、漏洩電流が増加する。なぜ
ならば、電子は二酸化シリコン膜を容易にトンネルし、
正孔はＴａ2Ｏ5誘電体膜２中を容易に移動する。それゆ
え、Ｔａ2Ｏ5誘電体膜を半導体メモリセルのキャパシタ
に用いるのは問題がある。
正の電圧がチャージされるような負の方向のバイアスの
場合には、漏洩電流が少なく、Ｔａ2Ｏ5誘電体膜２に接
する第２の電極に正の電圧がチャージされるような正の
方向のバイアスの場合には、漏洩電流が増加する。なぜ
ならば、電子は二酸化シリコン膜を容易にトンネルし、
正孔はＴａ2Ｏ5誘電体膜２中を容易に移動する。それゆ
え、Ｔａ2Ｏ5誘電体膜を半導体メモリセルのキャパシタ
に用いるのは問題がある。
【００１２】本発明の目的は、正負両方向のバイアスの
場合に、漏洩電流を少なくすることができるキャパシお
よびその製造方法を提供することにある。
場合に、漏洩電流を少なくすることができるキャパシお
よびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に、本発明のキャパシタは、第１の電極と、前記第１の
電極の上に設けたＴａ2Ｏ5誘電体膜と、前記Ｔａ2Ｏ5誘
電体膜の上に設けた第２の電極とを含んで成るキャパシ
タにおいて、前記第１の電極と前記Ｔａ2Ｏ5誘電体膜と
の間に設けたＳｉＯ2膜と、前記Ｔａ2Ｏ5誘電体膜と前
記第２の電極との間に設けたシリコン オキシナイトラ
イド膜、Ｓｉ3Ｎ4膜またはＳｉＯ2膜とを有することを
特徴とする。
に、本発明のキャパシタは、第１の電極と、前記第１の
電極の上に設けたＴａ2Ｏ5誘電体膜と、前記Ｔａ2Ｏ5誘
電体膜の上に設けた第２の電極とを含んで成るキャパシ
タにおいて、前記第１の電極と前記Ｔａ2Ｏ5誘電体膜と
の間に設けたＳｉＯ2膜と、前記Ｔａ2Ｏ5誘電体膜と前
記第２の電極との間に設けたシリコン オキシナイトラ
イド膜、Ｓｉ3Ｎ4膜またはＳｉＯ2膜とを有することを
特徴とする。
【００１４】また、前記第１の電極が導電型不純物がド
ープされた多結晶シリコンから成ることを特徴とする。
ープされた多結晶シリコンから成ることを特徴とする。
【００１５】また、前記キャパシタが半導体メモリセル
のキャパシタであることを特徴とする。
のキャパシタであることを特徴とする。
【００１６】また、本発明のキャパシタの製造方法は、
第１の電極を形成する第１の工程と、前記第１の電極の
上にＴａ2Ｏ5誘電体膜を形成する第２の工程と、前記Ｔ
ａ2Ｏ5誘電体膜の上にＳｉ3Ｎ4から成る絶縁膜を形成す
る第３の工程と、前記絶縁膜の上に第２の電極を設ける
第４の工程と、前記第２の工程または第３の工程の後
に、所定時間熱処理を行なって前記第１の電極と前記Ｔ
ａ2Ｏ5誘電体膜との間にＳｉＯ2膜を形成する工程とを
含んで成ることを特徴とする。
第１の電極を形成する第１の工程と、前記第１の電極の
上にＴａ2Ｏ5誘電体膜を形成する第２の工程と、前記Ｔ
ａ2Ｏ5誘電体膜の上にＳｉ3Ｎ4から成る絶縁膜を形成す
る第３の工程と、前記絶縁膜の上に第２の電極を設ける
第４の工程と、前記第２の工程または第３の工程の後
に、所定時間熱処理を行なって前記第１の電極と前記Ｔ
ａ2Ｏ5誘電体膜との間にＳｉＯ2膜を形成する工程とを
含んで成ることを特徴とする。
【００１７】また、前記Ｓｉ3Ｎ4から成る絶縁膜の厚さ
が約２０Å以下であることを特徴とする。
が約２０Å以下であることを特徴とする。
【００１８】また、本発明のキャパシタの製造方法は、
第１の電極を形成する第１の工程と、前記第１の電極の
上にＴａ2Ｏ5誘電体膜を形成する第２の工程と、所定時
間熱処理を行なって前記第１の電極と前記Ｔａ2Ｏ5誘電
体膜との間にＳｉＯ2膜を形成する第３の工程と、前記
Ｔａ2Ｏ5誘電体膜の上にＳｉＯ2膜を形成する第４の工
程と、前記ＳｉＯ2膜の上に第２の電極を設ける第５の
工程とを含んで成ることを特徴とする。
第１の電極を形成する第１の工程と、前記第１の電極の
上にＴａ2Ｏ5誘電体膜を形成する第２の工程と、所定時
間熱処理を行なって前記第１の電極と前記Ｔａ2Ｏ5誘電
体膜との間にＳｉＯ2膜を形成する第３の工程と、前記
Ｔａ2Ｏ5誘電体膜の上にＳｉＯ2膜を形成する第４の工
程と、前記ＳｉＯ2膜の上に第２の電極を設ける第５の
工程とを含んで成ることを特徴とする。
【００１９】また、前記第１の電極が多結晶シリコンか
ら成ることを特徴とする。
ら成ることを特徴とする。
【００２０】また、前記熱処理はＵＶ−Ｏ3またはＯ2雰
囲気中において約７００〜９００℃の温度で約１０〜３
０分間ドライ酸化することにより行なうことを特徴とす
る。
囲気中において約７００〜９００℃の温度で約１０〜３
０分間ドライ酸化することにより行なうことを特徴とす
る。
【００２１】
【作用】本発明では、Ｔａ2Ｏ5誘電体膜内部の欠陥を除
去するというＴａ2Ｏ5誘電体膜の熱処理効果が得られる
とともに、Ｔａ2Ｏ5誘電体膜を中心にして上下に正孔の
流れを阻止するＳｉＯ2膜とシリコン オキシナイトライ
ド膜、Ｓｉ3Ｎ4膜３あるいはＳｉＯ2膜とを形成するこ
とにより、誘電率の大きいＴａ2Ｏ5誘電体膜の漏洩電流
を顕著に減少させることができ、半導体メモリセルの高
集積化に有利である。
去するというＴａ2Ｏ5誘電体膜の熱処理効果が得られる
とともに、Ｔａ2Ｏ5誘電体膜を中心にして上下に正孔の
流れを阻止するＳｉＯ2膜とシリコン オキシナイトライ
ド膜、Ｓｉ3Ｎ4膜３あるいはＳｉＯ2膜とを形成するこ
とにより、誘電率の大きいＴａ2Ｏ5誘電体膜の漏洩電流
を顕著に減少させることができ、半導体メモリセルの高
集積化に有利である。
【００２２】
【実施例】図１（Ａ）、（Ｂ）は、本発明の一実施例の
半導体メモリセルのキャパシタの製造工程を示すキャパ
シタの部分断面図である。
半導体メモリセルのキャパシタの製造工程を示すキャパ
シタの部分断面図である。
【００２３】まず、図１（Ａ）に示すように、導電型不
純物がドープされた多結晶シリコン膜を形成するか、ま
たは多結晶シリコン膜を形成した後、導電型不純物をド
ープして第１の電極１を形成する。次に、第１の電極１
の上にＴａ2Ｏ5から成る誘電体膜２を形成する。
純物がドープされた多結晶シリコン膜を形成するか、ま
たは多結晶シリコン膜を形成した後、導電型不純物をド
ープして第１の電極１を形成する。次に、第１の電極１
の上にＴａ2Ｏ5から成る誘電体膜２を形成する。
【００２４】次に、図１（Ｂ）に示すように、Ｔａ2Ｏ5
誘電体膜２の上に化学気相蒸着法を用いてＳｉ3Ｎ4膜
（シリコン窒化膜）３を厚さ１０〜２０Å程度形成す
る。その後、ＵＶ−Ｏ3またはＯ2雰囲気中において約７
００〜９００℃の温度で約１０〜３０分間ドライ酸化に
より熱処理を行なう。この熱処理の間に、多結晶シリコ
ン膜から成る第１の電極１とＴａ2Ｏ5から成る誘電体膜
２との間にＳｉＯ2膜（二酸化シリコン膜。図示省略）
が形成される。また、Ｓｉ3Ｎ4膜３はＳｉＯＮとＳｉ3
Ｎ4が混在するシリコン オキシナイトライド膜に変化す
る。その上に図示しない多結晶シリコン等から成る導電
層を形成し、キャパシタの第２の電極を形成し、キャパ
シタが完成する。
誘電体膜２の上に化学気相蒸着法を用いてＳｉ3Ｎ4膜
（シリコン窒化膜）３を厚さ１０〜２０Å程度形成す
る。その後、ＵＶ−Ｏ3またはＯ2雰囲気中において約７
００〜９００℃の温度で約１０〜３０分間ドライ酸化に
より熱処理を行なう。この熱処理の間に、多結晶シリコ
ン膜から成る第１の電極１とＴａ2Ｏ5から成る誘電体膜
２との間にＳｉＯ2膜（二酸化シリコン膜。図示省略）
が形成される。また、Ｓｉ3Ｎ4膜３はＳｉＯＮとＳｉ3
Ｎ4が混在するシリコン オキシナイトライド膜に変化す
る。その上に図示しない多結晶シリコン等から成る導電
層を形成し、キャパシタの第２の電極を形成し、キャパ
シタが完成する。
【００２５】シリコン オキシナイトライド膜は、第１
の電極とＴａ2Ｏ5誘電体膜２との間のＳｉＯ2膜と同様
に、正孔の流れを妨げる。すなわち、ＳｉＯ2／Ｔａ2Ｏ
5／シリコン オキシナイトライドのほぼ上下対称の構造
により、負の方向のバイアスと同様に正の方のバイアス
の場合も漏洩電流を減少させることができる。
の電極とＴａ2Ｏ5誘電体膜２との間のＳｉＯ2膜と同様
に、正孔の流れを妨げる。すなわち、ＳｉＯ2／Ｔａ2Ｏ
5／シリコン オキシナイトライドのほぼ上下対称の構造
により、負の方向のバイアスと同様に正の方のバイアス
の場合も漏洩電流を減少させることができる。
【００２６】なお、上記熱処理工程は、Ｓｉ3Ｎ4膜３を
形成する前に行なってもよい。この場合、Ｓｉ3Ｎ4膜３
も正孔の流れを妨げるので、同様の効果が得られる。
形成する前に行なってもよい。この場合、Ｓｉ3Ｎ4膜３
も正孔の流れを妨げるので、同様の効果が得られる。
【００２７】また、Ｓｉ3Ｎ4膜３の代わりに、Ｔａ2Ｏ5
誘電体膜２の上にＳｉＯ2膜を化学気相蒸着法により設
けてもよい。しかし、ＳｉＯ2膜は２０Å以下の薄膜に
形成するのは難しく、また、誘電率が小さいから誘電体
膜の全体の厚さの増加を招くので、誘電率がＳｉＯ2よ
り大きく、１０Å程度の薄膜に容易に形成可能なＳｉ3
Ｎ4膜を形成するのが望ましい。
誘電体膜２の上にＳｉＯ2膜を化学気相蒸着法により設
けてもよい。しかし、ＳｉＯ2膜は２０Å以下の薄膜に
形成するのは難しく、また、誘電率が小さいから誘電体
膜の全体の厚さの増加を招くので、誘電率がＳｉＯ2よ
り大きく、１０Å程度の薄膜に容易に形成可能なＳｉ3
Ｎ4膜を形成するのが望ましい。
【００２８】このように上記実施例では、Ｔａ2Ｏ5誘電
体膜２内部の欠陥を除去するというＴａ2Ｏ5誘電体膜２
の熱処理効果が得られるとともに、Ｔａ2Ｏ5誘電体膜２
を中心にして上下に正孔の流れを阻止するＳｉＯ2膜と
シリコン オキシナイトライド膜、Ｓｉ3Ｎ4膜３あるい
はＳｉＯ2膜とを形成することにより、誘電率の大きい
Ｔａ2Ｏ5誘電体膜２の漏洩電流を顕著に減少させること
ができる。したがって、半導体メモリセルのキャパシタ
に適用した場合、メモリセルの高集積化に有利である。
体膜２内部の欠陥を除去するというＴａ2Ｏ5誘電体膜２
の熱処理効果が得られるとともに、Ｔａ2Ｏ5誘電体膜２
を中心にして上下に正孔の流れを阻止するＳｉＯ2膜と
シリコン オキシナイトライド膜、Ｓｉ3Ｎ4膜３あるい
はＳｉＯ2膜とを形成することにより、誘電率の大きい
Ｔａ2Ｏ5誘電体膜２の漏洩電流を顕著に減少させること
ができる。したがって、半導体メモリセルのキャパシタ
に適用した場合、メモリセルの高集積化に有利である。
【００２９】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば上記実施例では、キャパ
シタの第１および第２の電極の材料として多結晶シリコ
ンを用いたが、その他の導電材料を用いてもよい。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば上記実施例では、キャパ
シタの第１および第２の電極の材料として多結晶シリコ
ンを用いたが、その他の導電材料を用いてもよい。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
誘電率の大きいＴａ2Ｏ5誘電体膜の漏洩電流を顕著に減
少させることができ、半導体メモリセルの高集積化に有
利である。
誘電率の大きいＴａ2Ｏ5誘電体膜の漏洩電流を顕著に減
少させることができ、半導体メモリセルの高集積化に有
利である。
【図１】本発明の一実施例のキャパシタの製造方法を示
す工程部分断面図である。
す工程部分断面図である。
【図２】従来のキャパシタの製造方法を示す工程部分断
面図である。
面図である。
１…多結晶シリコンから成る第１の電極、２…Ｔａ2Ｏ5
誘電体膜、３…Ｓｉ3Ｎ4膜。
誘電体膜、３…Ｓｉ3Ｎ4膜。
Claims (8)
- 【請求項１】第１の電極と、前記第１の電極の上に設け
たＴａ2Ｏ5誘電体膜と、前記Ｔａ2Ｏ5誘電体膜の上に設
けた第２の電極とを含んで成るキャパシタにおいて、前
記第１の電極と前記Ｔａ2Ｏ5誘電体膜との間に設けたＳ
ｉＯ2膜と、前記Ｔａ2Ｏ5誘電体膜と前記第２の電極と
の間に設けたシリコン オキシナイトライド膜、Ｓｉ3Ｎ
4膜またはＳｉＯ2膜とを有することを特徴とするキャパ
シタ。 - 【請求項２】前記第１の電極が導電型不純物がドープさ
れた多結晶シリコンから成ることを特徴とする請求項１
記載のキャパシタ。 - 【請求項３】前記キャパシタが半導体メモリセルのキャ
パシタであることを特徴とする請求項１記載のキャパシ
タ。 - 【請求項４】第１の電極を形成する第１の工程と、前記
第１の電極の上にＴａ2Ｏ5誘電体膜を形成する第２の工
程と、前記Ｔａ2Ｏ5誘電体膜の上にＳｉ3Ｎ4から成る絶
縁膜を形成する第３の工程と、前記絶縁膜の上に第２の
電極を設ける第４の工程と、前記第２の工程または第３
の工程の後に、所定時間熱処理を行なって前記第１の電
極と前記Ｔａ2Ｏ5誘電体膜との間にＳｉＯ2膜を形成す
る工程とを含んで成ることを特徴とするキャパシタの製
造方法。 - 【請求項５】前記Ｓｉ3Ｎ4から成る絶縁膜の厚さが約２
０Å以下であることを特徴とする請求項３記載のキャパ
シタの製造方法。 - 【請求項６】第１の電極を形成する第１の工程と、前記
第１の電極の上にＴａ2Ｏ5誘電体膜を形成する第２の工
程と、所定時間熱処理を行なって前記第１の電極と前記
Ｔａ2Ｏ5誘電体膜との間にＳｉＯ2膜を形成する第３の
工程と、前記Ｔａ2Ｏ5誘電体膜の上にＳｉＯ2膜を形成
する第４の工程と、前記ＳｉＯ2膜の上に第２の電極を
設ける第５の工程とを含んで成ることを特徴とするキャ
パシタの製造方法。 - 【請求項７】前記第１の電極が多結晶シリコンから成る
ことを特徴とする請求項４または６記載のキャパシタの
製造方法。 - 【請求項８】前記熱処理はＵＶ−Ｏ3またはＯ2雰囲気中
において約７００〜９００℃の温度で約１０〜３０分間
ドライ酸化することにより行なうことを特徴とする請求
項４または６記載のキャパシタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-11008 | 1992-06-24 | ||
| KR1019920011008A KR950012555B1 (ko) | 1992-06-24 | 1992-06-24 | 메모리셀 캐패시터의 유전막 누설전류 개선방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689968A true JPH0689968A (ja) | 1994-03-29 |
Family
ID=19335176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5153478A Pending JPH0689968A (ja) | 1992-06-24 | 1993-06-24 | キャパシタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH0689968A (ja) |
| KR (1) | KR950012555B1 (ja) |
| DE (1) | DE4320089B4 (ja) |
| TW (1) | TW230843B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825518B2 (en) | 2002-08-28 | 2004-11-30 | Hynix Semiconductor Inc. | Capacitor in semiconductor device and method for fabricating the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548854B1 (en) | 1997-12-22 | 2003-04-15 | Agere Systems Inc. | Compound, high-K, gate and capacitor insulator layer |
| EP0851473A3 (en) * | 1996-12-23 | 1998-07-22 | Lucent Technologies Inc. | Method of making a layer with high dielectric K, gate and capacitor insulator layer and device |
| KR19980060601A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 캐패시터 제조방법 |
| JP4353665B2 (ja) * | 2001-10-31 | 2009-10-28 | 三洋アクアテクノ株式会社 | 濾過装置 |
| US9868902B2 (en) | 2014-07-17 | 2018-01-16 | Soulbrain Co., Ltd. | Composition for etching |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338248A (ja) * | 1986-08-04 | 1988-02-18 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1992
- 1992-06-24 KR KR1019920011008A patent/KR950012555B1/ko not_active IP Right Cessation
-
1993
- 1993-05-28 TW TW082104256A patent/TW230843B/zh not_active IP Right Cessation
- 1993-06-17 DE DE4320089A patent/DE4320089B4/de not_active Expired - Fee Related
- 1993-06-24 JP JP5153478A patent/JPH0689968A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825518B2 (en) | 2002-08-28 | 2004-11-30 | Hynix Semiconductor Inc. | Capacitor in semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012555B1 (ko) | 1995-10-18 |
| DE4320089B4 (de) | 2007-05-03 |
| DE4320089A1 (de) | 1994-01-05 |
| TW230843B (ja) | 1994-09-21 |
| KR940001405A (ko) | 1994-01-11 |
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