JPH05326842A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH05326842A JPH05326842A JP4222579A JP22257992A JPH05326842A JP H05326842 A JPH05326842 A JP H05326842A JP 4222579 A JP4222579 A JP 4222579A JP 22257992 A JP22257992 A JP 22257992A JP H05326842 A JPH05326842 A JP H05326842A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- silicon
- silicon nitride
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 リーク電流か少なく、さらにリーク電流の温
度依存性も小さい薄膜化が可能な容量絶縁膜構造を用い
ることを特徴とする半導体装置およびその製造方法を提
供する。また本発明の製造方法によれば高誘電体膜と電
極の反応を大幅に低減できる。 【構成】 電子の移動度の小さいシリコン窒化膜と正孔
の移動度が小さいSi酸化膜を下部電極側4から窒化膜
6/酸化膜7/窒化膜8/酸化膜9の順番で交互に積層
する。この構造の絶縁膜中を流れる電流成分は、電子で
あれ正孔であれ移動度の遅い層で律速を受ける。このた
めリーク電流は低減する。さらに本発明の酸化法によれ
ば、数オングストローム程度の酸化膜厚の制御を厳密に
行なうことができるため、薄膜化に対応可能である。ま
た本発明の製造方法によれば、高誘電体膜と電極の間に
シリコン窒化膜を形成することで下地シリコン電極と高
誘電体膜の反応を抑えることができる。
度依存性も小さい薄膜化が可能な容量絶縁膜構造を用い
ることを特徴とする半導体装置およびその製造方法を提
供する。また本発明の製造方法によれば高誘電体膜と電
極の反応を大幅に低減できる。 【構成】 電子の移動度の小さいシリコン窒化膜と正孔
の移動度が小さいSi酸化膜を下部電極側4から窒化膜
6/酸化膜7/窒化膜8/酸化膜9の順番で交互に積層
する。この構造の絶縁膜中を流れる電流成分は、電子で
あれ正孔であれ移動度の遅い層で律速を受ける。このた
めリーク電流は低減する。さらに本発明の酸化法によれ
ば、数オングストローム程度の酸化膜厚の制御を厳密に
行なうことができるため、薄膜化に対応可能である。ま
た本発明の製造方法によれば、高誘電体膜と電極の間に
シリコン窒化膜を形成することで下地シリコン電極と高
誘電体膜の反応を抑えることができる。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置に用いる絶
縁膜および、その製造方法に関するものである。
縁膜および、その製造方法に関するものである。
【0002】
【従来の技術】近年、DRAMの高集積化に伴いセルサ
イズは縮小し、キャパシターの面積は小さくなる傾向に
ある。そこで十分な容量を確保するため、容量部面積が
大きく、耐α線特性や容量部間の干渉が少ないスタック
トキャパシタやトレンチスタックトキャパシタが用いら
れている。しかし、64MbitDRAMでは、セル面
積が1.5μm2 以下になると見込まれており、これら
の構造を用いたとしても、容量絶縁膜として酸化膜換算
で50オングストローム(以下Aと略記)以下の膜厚が
要求されている。この要求を満足するために、SiO2
とSi3 N4 を組み合わせた絶縁膜の薄膜化および高誘
電体膜のデバイス適用研究が積極的に検討されている。
イズは縮小し、キャパシターの面積は小さくなる傾向に
ある。そこで十分な容量を確保するため、容量部面積が
大きく、耐α線特性や容量部間の干渉が少ないスタック
トキャパシタやトレンチスタックトキャパシタが用いら
れている。しかし、64MbitDRAMでは、セル面
積が1.5μm2 以下になると見込まれており、これら
の構造を用いたとしても、容量絶縁膜として酸化膜換算
で50オングストローム(以下Aと略記)以下の膜厚が
要求されている。この要求を満足するために、SiO2
とSi3 N4 を組み合わせた絶縁膜の薄膜化および高誘
電体膜のデバイス適用研究が積極的に検討されている。
【0003】近年SiO2 とSi3 N4 を組み合わせた
絶縁膜の容量部への適用においては、LPCVD法でシ
リコン電極上にシリコン窒化膜を直接形成した後に熱酸
化処理を施したSiO2 /Si3 N4 2層膜で50A程
度の均質な絶縁膜が形成されることが報告されている。
電子情報通信学会技術報告(SDM88−43)にON
膜トレンチキャパシタの信頼性と題して発表された論文
においてこの膜の信頼性の高さが示されている。
絶縁膜の容量部への適用においては、LPCVD法でシ
リコン電極上にシリコン窒化膜を直接形成した後に熱酸
化処理を施したSiO2 /Si3 N4 2層膜で50A程
度の均質な絶縁膜が形成されることが報告されている。
電子情報通信学会技術報告(SDM88−43)にON
膜トレンチキャパシタの信頼性と題して発表された論文
においてこの膜の信頼性の高さが示されている。
【0004】また高誘電体膜および強誘電体膜をデバイ
スに適用する際には、下地電極にPt等の非酸化電極を
適用し電極表面に低誘電率層が形成されることを防止し
ている。これを実際に適用した例としてはソリッド ス
テイト テクノロジー アンド マテリアルズ(SOL
ID STATE DEVICES ANDMATER
IALS)1991年192−194頁にフォーメーシ
ョン オブPZT フィルムズ バイ MOCVD(F
ORMATION OF PZTFILMS BY M
OCVD)と題して報告された論文がある。
スに適用する際には、下地電極にPt等の非酸化電極を
適用し電極表面に低誘電率層が形成されることを防止し
ている。これを実際に適用した例としてはソリッド ス
テイト テクノロジー アンド マテリアルズ(SOL
ID STATE DEVICES ANDMATER
IALS)1991年192−194頁にフォーメーシ
ョン オブPZT フィルムズ バイ MOCVD(F
ORMATION OF PZTFILMS BY M
OCVD)と題して報告された論文がある。
【0005】
【発明が解決しようとする課題】LPCVD法でシリコ
ン電極上にシリコン窒化膜を直接形成した後に熱酸化処
理を施したSiO2 /Si3 N4 2層膜で酸化膜換算で
50A程度の均質な絶縁膜の形成は可能であるが、40
A程度の薄膜化を行った際にはリーク電流が増加してし
まいデバイス適用が困難となる。これについては、ソリ
ッド ステイトテクノロジー アンド マテリアルズ
(SOLID STATE DEVICES AND
MATERIALS)1988年の173−176頁に
インターポリ SiO2 /Si3 N4 キャパシタ フ
ィルムズ 5nm シック フォーディープ サブミク
ロン LSIs(Inter−Poly SiO2 /S
i3N4 Capacitor Films 5nm T
hich for DeepSubmicron LS
Is)と題して報告された論文がある。また、室温に於
てリーク電流が低くてもデバイス動作温度120℃に於
てリーク電流が増加してしまう。
ン電極上にシリコン窒化膜を直接形成した後に熱酸化処
理を施したSiO2 /Si3 N4 2層膜で酸化膜換算で
50A程度の均質な絶縁膜の形成は可能であるが、40
A程度の薄膜化を行った際にはリーク電流が増加してし
まいデバイス適用が困難となる。これについては、ソリ
ッド ステイトテクノロジー アンド マテリアルズ
(SOLID STATE DEVICES AND
MATERIALS)1988年の173−176頁に
インターポリ SiO2 /Si3 N4 キャパシタ フ
ィルムズ 5nm シック フォーディープ サブミク
ロン LSIs(Inter−Poly SiO2 /S
i3N4 Capacitor Films 5nm T
hich for DeepSubmicron LS
Is)と題して報告された論文がある。また、室温に於
てリーク電流が低くてもデバイス動作温度120℃に於
てリーク電流が増加してしまう。
【0006】本発明の目的はこの様な従来の欠点を除去
して、容量絶縁膜のリーク電流を低減し、温度上昇に伴
うリーク電流増加の少ない絶縁膜を実現するための絶縁
膜構造とその形成方法を提供することにある。
して、容量絶縁膜のリーク電流を低減し、温度上昇に伴
うリーク電流増加の少ない絶縁膜を実現するための絶縁
膜構造とその形成方法を提供することにある。
【0007】また高誘電体膜および強誘電体膜をデバイ
スに適用する際に下地電極にPt等の非酸化電極を適用
する方法が使われているが、電極の加工が非常に難しい
という問題が残る。
スに適用する際に下地電極にPt等の非酸化電極を適用
する方法が使われているが、電極の加工が非常に難しい
という問題が残る。
【0008】本発明の他の目的はこの様な従来の欠点を
除去して、高誘電体膜等の酸化種を含む絶縁膜を形成す
る際にシリコン窒化膜を電極表面に形成しシリコン電極
の酸化を防ぐ方法を提供することにある。
除去して、高誘電体膜等の酸化種を含む絶縁膜を形成す
る際にシリコン窒化膜を電極表面に形成しシリコン電極
の酸化を防ぐ方法を提供することにある。
【0009】
【課題を解決するための手段】本発明の半導体装置は、
下部電極、絶縁膜、上部電極から構成されるキャパシタ
を有する半導体装置において、該絶縁膜としてシリコン
窒化膜とシリコン酸化膜を交互に4層以上積層した多層
絶縁膜を用いることを特徴とする半導体装置である。
下部電極、絶縁膜、上部電極から構成されるキャパシタ
を有する半導体装置において、該絶縁膜としてシリコン
窒化膜とシリコン酸化膜を交互に4層以上積層した多層
絶縁膜を用いることを特徴とする半導体装置である。
【0010】本発明の半導体装置の製造方法は、少なく
ともシリコン窒化膜を含んだ絶縁膜を形成する製造方法
において、シリコン窒化膜形成後、水素あるいは水分を
積極的に添加していないO2 雰囲気中で酸化処理を行い
極薄い酸化膜を窒化膜上に形成する工程を含むものであ
る。
ともシリコン窒化膜を含んだ絶縁膜を形成する製造方法
において、シリコン窒化膜形成後、水素あるいは水分を
積極的に添加していないO2 雰囲気中で酸化処理を行い
極薄い酸化膜を窒化膜上に形成する工程を含むものであ
る。
【0011】本発明の半導体の製造方法は、シリコン電
極上に酸化種を含む絶縁材料を形成する製造方法におい
て、シリコン電極の酸化を防止するためシリコン窒化膜
を電極上に形成し、この上に酸化種を含む絶縁材料を形
成することで、シリコン電極の酸化を防止することを特
徴とするものである。
極上に酸化種を含む絶縁材料を形成する製造方法におい
て、シリコン電極の酸化を防止するためシリコン窒化膜
を電極上に形成し、この上に酸化種を含む絶縁材料を形
成することで、シリコン電極の酸化を防止することを特
徴とするものである。
【0012】
【作用】本発明者は、酸素の含有量の少ないシリコン窒
化膜を水素や水分を積極的に添加していない酸素雰囲気
中で酸化した場合、800℃で5時間程度の酸化処理を
施しても酸化膜は20A以上形成されず、しかも均一な
薄い酸化膜が形成されることを見出した。本プロセスは
極薄い酸化膜を窒化膜上に均質に形成できるため絶縁膜
の欠陥低減に非常に有効である。さらに本プロセスでは
20A程度の膜厚の酸化膜/シリコン窒化膜2層膜が容
易に形成できる。
化膜を水素や水分を積極的に添加していない酸素雰囲気
中で酸化した場合、800℃で5時間程度の酸化処理を
施しても酸化膜は20A以上形成されず、しかも均一な
薄い酸化膜が形成されることを見出した。本プロセスは
極薄い酸化膜を窒化膜上に均質に形成できるため絶縁膜
の欠陥低減に非常に有効である。さらに本プロセスでは
20A程度の膜厚の酸化膜/シリコン窒化膜2層膜が容
易に形成できる。
【0013】また、本発明者は、正孔のバリアである酸
化膜と、電子のバリアである窒化膜を交互に4層積層し
た構造を形成し、40A程度の容量膜を形成できた。そ
の電気的測定の結果、次のような効果があることを確認
した。 正孔の移動度の小さいシリコン酸化膜と電子の移動度
の小さいシリコン窒化膜を交互に四層以上積層化する
と、この構造中を流れる電流成分は電子であれ正孔であ
れ、移動度の遅い層で律連される。このため、窒化膜の
リーク電流成分であるプール・フレンケル(Poole
−Frenkel)伝導に寄与するキャリア移動度が下
がり、プール・フレンケル成分が減少し、リーク電流が
低減される。で述べたように絶縁膜を四層以上多層化
することにより、プール・フレンケル伝導に寄与するト
ラップ準位が深くなるため、リーク電流の温度依存性が
小さくなる。
化膜と、電子のバリアである窒化膜を交互に4層積層し
た構造を形成し、40A程度の容量膜を形成できた。そ
の電気的測定の結果、次のような効果があることを確認
した。 正孔の移動度の小さいシリコン酸化膜と電子の移動度
の小さいシリコン窒化膜を交互に四層以上積層化する
と、この構造中を流れる電流成分は電子であれ正孔であ
れ、移動度の遅い層で律連される。このため、窒化膜の
リーク電流成分であるプール・フレンケル(Poole
−Frenkel)伝導に寄与するキャリア移動度が下
がり、プール・フレンケル成分が減少し、リーク電流が
低減される。で述べたように絶縁膜を四層以上多層化
することにより、プール・フレンケル伝導に寄与するト
ラップ準位が深くなるため、リーク電流の温度依存性が
小さくなる。
【0014】本発明者は上述した様に、酸素の含有量の
少ないシリコン窒化膜を水素や水分を積極的に添加して
いない酸素雰囲気中で酸化した場合、800℃で5時間
程度の長い酸化処理を施しても酸化膜は20A以上形成
されないことを見出した。そこで、シリコン電極と酸化
種を含む絶縁物の間にシリコン窒化膜を設けることでシ
リコン電極に酸化膜が形成されることを防止することが
できる。本プロセスを用いることで、高誘電体膜の電極
にPt等の加工の難しい電極を使用する必要が無くな
る。
少ないシリコン窒化膜を水素や水分を積極的に添加して
いない酸素雰囲気中で酸化した場合、800℃で5時間
程度の長い酸化処理を施しても酸化膜は20A以上形成
されないことを見出した。そこで、シリコン電極と酸化
種を含む絶縁物の間にシリコン窒化膜を設けることでシ
リコン電極に酸化膜が形成されることを防止することが
できる。本プロセスを用いることで、高誘電体膜の電極
にPt等の加工の難しい電極を使用する必要が無くな
る。
【0015】
【実施例】以下本発明について図面を参照して説明す
る。
る。
【0016】(実施例1)請求項1に示した多層容量絶
縁膜を請求項2の製造プロセスを用いて形成した例を単
純な立方体構造のスタックトキャパシタ電極において示
す。まずSi基板1上に酸化膜2を形成し、その上にレ
ジスト3を塗布してパターニングし、ドライエッチング
酸化膜2をエッチングする(図2)。その後リンドープ
ポリシリコン4をLPCVD法によりSi2 H6 ガス
(150cc/min)と4%PH3+96%Heガス
(480cc/min)を用いて0.2Torrで20
00A堆積した。このポリシリコン膜4上にレジスト5
を塗布しパターニング(図3)、これをマスクにしてリ
ンドープポリシリコン膜4をドライエッチングする(図
4)。
縁膜を請求項2の製造プロセスを用いて形成した例を単
純な立方体構造のスタックトキャパシタ電極において示
す。まずSi基板1上に酸化膜2を形成し、その上にレ
ジスト3を塗布してパターニングし、ドライエッチング
酸化膜2をエッチングする(図2)。その後リンドープ
ポリシリコン4をLPCVD法によりSi2 H6 ガス
(150cc/min)と4%PH3+96%Heガス
(480cc/min)を用いて0.2Torrで20
00A堆積した。このポリシリコン膜4上にレジスト5
を塗布しパターニング(図3)、これをマスクにしてリ
ンドープポリシリコン膜4をドライエッチングする(図
4)。
【0017】レジスト5を除去した後にHF処理を施し
て自然酸化膜を除去し、ランプ加熱装置中にアンモニア
ガスを1000cc/minの流量で流し、850℃で
30秒間加熱処理しシリコン電極上にシリコン窒化膜6
を厚さ15A形成した(図5)。この実施例では熱窒化
を用いているが、シリコン窒化膜であればどの様な方法
で形成した膜でもよい。この後、酸化炉で800℃:3
0分の酸化処理を酸素流量10000cc/分の条件下
で行ない厚さ10A程度のシリコン酸化膜7を均一に形
成した(図6)。
て自然酸化膜を除去し、ランプ加熱装置中にアンモニア
ガスを1000cc/minの流量で流し、850℃で
30秒間加熱処理しシリコン電極上にシリコン窒化膜6
を厚さ15A形成した(図5)。この実施例では熱窒化
を用いているが、シリコン窒化膜であればどの様な方法
で形成した膜でもよい。この後、酸化炉で800℃:3
0分の酸化処理を酸素流量10000cc/分の条件下
で行ない厚さ10A程度のシリコン酸化膜7を均一に形
成した(図6)。
【0018】次にこの酸化膜/窒化膜2層膜上にLPC
VD法でシリコン窒化膜8を30A堆積した。この時の
堆積条件はSiH4 流量120cc/分、NH3 流量9
67cc/分成長温度780℃である。この後、酸化炉
で800℃:30分の酸化処理を酸素流量10000c
c/分の条件下で行ない10A程度のシリコン酸化膜9
を均一に形成した(図7)。
VD法でシリコン窒化膜8を30A堆積した。この時の
堆積条件はSiH4 流量120cc/分、NH3 流量9
67cc/分成長温度780℃である。この後、酸化炉
で800℃:30分の酸化処理を酸素流量10000c
c/分の条件下で行ない10A程度のシリコン酸化膜9
を均一に形成した(図7)。
【0019】次に上部電極10としてリンドープポリシ
リコンをLPCVD法によりSi2H6 ガス(150c
c/min)と4%PH3 +96%Heガス(480c
c/min)を用いて0.2Torrで2000A堆積
し、電極加工を行い上層電極を形成した(図8)。
リコンをLPCVD法によりSi2H6 ガス(150c
c/min)と4%PH3 +96%Heガス(480c
c/min)を用いて0.2Torrで2000A堆積
し、電極加工を行い上層電極を形成した(図8)。
【0020】以上のようにして、酸化膜換算45AのS
iO2 /SiO3 N4 /SiO2 /Si3 N4 四層膜を
形成した。比較のため、同じく酸化膜換算で45AのS
iO2 /Si3 N4 二層膜も形成した。形成方法は以下
の通りである。厚さ15Aの熱窒化膜形成後、LPCV
D法でシリコン窒化膜を堆積し、トータルで厚さ60A
のシリコン窒化膜を堆積した。続いて、酸化処理を80
0℃30分、酸素流量5L/min、水素流量5L/m
inの条件で行い、ON二層膜が形成された。
iO2 /SiO3 N4 /SiO2 /Si3 N4 四層膜を
形成した。比較のため、同じく酸化膜換算で45AのS
iO2 /Si3 N4 二層膜も形成した。形成方法は以下
の通りである。厚さ15Aの熱窒化膜形成後、LPCV
D法でシリコン窒化膜を堆積し、トータルで厚さ60A
のシリコン窒化膜を堆積した。続いて、酸化処理を80
0℃30分、酸素流量5L/min、水素流量5L/m
inの条件で行い、ON二層膜が形成された。
【0021】図9に酸化膜換算45AのONON四層膜
のリーク電流特性を同膜厚のON二層膜と比べたものを
示す。これより、四層化することで、リーク電流が低減
されていることが分かる。また、リーク電流の低減は、
正バイアス側で顕著である。
のリーク電流特性を同膜厚のON二層膜と比べたものを
示す。これより、四層化することで、リーク電流が低減
されていることが分かる。また、リーク電流の低減は、
正バイアス側で顕著である。
【0022】また、リーク電流の低減は正バイアス側に
おいて顕著である。そのためメモリに用いた場合蓄積電
荷保持時間が平均で5倍以上長くなるためにDRAMリ
フレッシュサイクルを長くすることができる。
おいて顕著である。そのためメモリに用いた場合蓄積電
荷保持時間が平均で5倍以上長くなるためにDRAMリ
フレッシュサイクルを長くすることができる。
【0023】本実施例の膜厚構成では正バイアス側にお
いてリーク電流の減少が顕著であることを前述したが、
四層膜の膜厚構成を変える(例えば最下層の窒化膜6の
膜厚を増やすこと)ことにより、本実施例とは逆に負バ
イアス側のリーク電流を減少することもできるし、リー
ク電流の異方性を除去することも可能である。
いてリーク電流の減少が顕著であることを前述したが、
四層膜の膜厚構成を変える(例えば最下層の窒化膜6の
膜厚を増やすこと)ことにより、本実施例とは逆に負バ
イアス側のリーク電流を減少することもできるし、リー
ク電流の異方性を除去することも可能である。
【0024】図10にリーク電流の温度依存性を示す。
ON二層膜では、温度が上昇するに伴い、リーク電流も
増加しているのに対して、四層膜では120℃まではリ
ーク電流はほとんど増加せず、120℃を越えるとリー
ク電流が増加し始めることが分かる。120℃における
リーク電流密度が1×10- 8 A/cm2 に達する電圧
は、正負バイアスそれぞれONON四層膜で+1.60
V,−1.26Vであり、ON二層膜で+1.13V,
−1.21Vであった。
ON二層膜では、温度が上昇するに伴い、リーク電流も
増加しているのに対して、四層膜では120℃まではリ
ーク電流はほとんど増加せず、120℃を越えるとリー
ク電流が増加し始めることが分かる。120℃における
リーク電流密度が1×10- 8 A/cm2 に達する電圧
は、正負バイアスそれぞれONON四層膜で+1.60
V,−1.26Vであり、ON二層膜で+1.13V,
−1.21Vであった。
【0025】図11に、2μm角スタックが25000
個並んだパターンに酸化膜換質45AのONON四層膜
を形成した場合の初期耐圧分布を示す。これにより、実
際のスタックキャパシタにONON四層膜を適用しても
初期不良等の問題はないことが分かる。
個並んだパターンに酸化膜換質45AのONON四層膜
を形成した場合の初期耐圧分布を示す。これにより、実
際のスタックキャパシタにONON四層膜を適用しても
初期不良等の問題はないことが分かる。
【0026】図12に、定電圧TDDB(Time D
ependent Dielectric Break
down)測定から得られた酸化膜換質45AのONO
N四層膜の50%絶縁破壊時間(T5 0 )の電界依存性
を示す。これより、ONON四層膜はDRAM動作電圧
1.5Vにおいても10年以上の寿命をもち、デバイス
適用可能な高い信頼性を有することがわかる。
ependent Dielectric Break
down)測定から得られた酸化膜換質45AのONO
N四層膜の50%絶縁破壊時間(T5 0 )の電界依存性
を示す。これより、ONON四層膜はDRAM動作電圧
1.5Vにおいても10年以上の寿命をもち、デバイス
適用可能な高い信頼性を有することがわかる。
【0027】(実施例2)図13〜16に請求項2の製
造プロセスを適用し形成した容量絶縁膜の製造方法の一
例を単純なプレーナー電極構造において示す。
造プロセスを適用し形成した容量絶縁膜の製造方法の一
例を単純なプレーナー電極構造において示す。
【0028】まず図13に示すようにシリコン基板1上
に厚いシリコン酸化膜2を形成してLOCOS素子分離
を行う。次に、HF処理を施し自然酸化膜を除去し、ラ
ンプ加熱装置中にアンモニアガスを1000cc/mi
nの流量で流し、850℃で30秒間加熱処理しシリコ
ン電極となる基板上のシリコン窒化膜を15A形成した
(図14)。次に比誘電率200を有するSrTiO3
膜を蒸着するために、基板を蒸着装置中に導入し、真空
排気を行った。この時の到達真空度は10- 7Torr
である。この状態で基板を600℃に加熱し、酸素ガス
を流し、真空度が1×10- 3 Torrになるようにし
た。次にTiは電子銃を用いて、SrはK−cellを
370℃に加熱し1000Aの膜12が形成されるまで
堆積した。ただし、これだけの処理ではSrTiO3 膜
中に高密度の酸素欠陥が存在するため、この処理を施し
た試料を酸化炉に導入し700℃で30分の酸化処理を
施した(図15)。下地窒化膜6は、SrTiO3 膜堆
積時の酸素雰囲気中でも、SrTiO3 膜堆積後の酸素
処理時でもシリコン下地電極酸化を防止する層として有
効に機能する。
に厚いシリコン酸化膜2を形成してLOCOS素子分離
を行う。次に、HF処理を施し自然酸化膜を除去し、ラ
ンプ加熱装置中にアンモニアガスを1000cc/mi
nの流量で流し、850℃で30秒間加熱処理しシリコ
ン電極となる基板上のシリコン窒化膜を15A形成した
(図14)。次に比誘電率200を有するSrTiO3
膜を蒸着するために、基板を蒸着装置中に導入し、真空
排気を行った。この時の到達真空度は10- 7Torr
である。この状態で基板を600℃に加熱し、酸素ガス
を流し、真空度が1×10- 3 Torrになるようにし
た。次にTiは電子銃を用いて、SrはK−cellを
370℃に加熱し1000Aの膜12が形成されるまで
堆積した。ただし、これだけの処理ではSrTiO3 膜
中に高密度の酸素欠陥が存在するため、この処理を施し
た試料を酸化炉に導入し700℃で30分の酸化処理を
施した(図15)。下地窒化膜6は、SrTiO3 膜堆
積時の酸素雰囲気中でも、SrTiO3 膜堆積後の酸素
処理時でもシリコン下地電極酸化を防止する層として有
効に機能する。
【0029】次にTiN電極をスパッタにより形成し上
部電極10を形成する(図16)。
部電極10を形成する(図16)。
【0030】(実施例3)四層容量絶縁膜の形成方法の
別の例及び、その電気的特性を示す。
別の例及び、その電気的特性を示す。
【0031】実施例1と同様の方法で下部シリコン電極
を形成した。この後、RCA洗浄を施し、純水で1/1
00に薄めたHFにより自然酸化膜を除去し、ランプ加
熱装置中にアンモニアガスを2000cc/minの流
量で流し、850℃で60秒間加熱処理しシリコン電極
上にシリコン窒化膜を17A形成した。この実施例では
熱窒化を用いているが、シリコン窒化膜であればどの様
な方法で形成した膜でもよい。この後、LPCVD炉で
シリコン酸化膜を10A堆積した。堆積条件はSi
H4 :100cc/min、N2 O:1000cc/m
in、800℃の条件下で行った。この上に同様にして
窒化膜20Aと酸化膜10Aを順に堆積した。以上のよ
うにして、酸化膜換算45AのSiO2 /Si3 N4 /
SiO2 /Si3 N4 四層構造膜を形成した。
を形成した。この後、RCA洗浄を施し、純水で1/1
00に薄めたHFにより自然酸化膜を除去し、ランプ加
熱装置中にアンモニアガスを2000cc/minの流
量で流し、850℃で60秒間加熱処理しシリコン電極
上にシリコン窒化膜を17A形成した。この実施例では
熱窒化を用いているが、シリコン窒化膜であればどの様
な方法で形成した膜でもよい。この後、LPCVD炉で
シリコン酸化膜を10A堆積した。堆積条件はSi
H4 :100cc/min、N2 O:1000cc/m
in、800℃の条件下で行った。この上に同様にして
窒化膜20Aと酸化膜10Aを順に堆積した。以上のよ
うにして、酸化膜換算45AのSiO2 /Si3 N4 /
SiO2 /Si3 N4 四層構造膜を形成した。
【0032】この上に、実施例1と同様にリンドープポ
リシリコンを堆積し、電極加工を行って、スタックキャ
パシタを形成した。この膜の電気特性について以下に示
す。
リシリコンを堆積し、電極加工を行って、スタックキャ
パシタを形成した。この膜の電気特性について以下に示
す。
【0033】リーク特性を実施例1のONON四層膜と
比較したものを図17に示す。これより、シリコン酸化
膜層をCVD法で形成したもののほうがリーク電流が小
さいことがわかる。これは、熱酸化で酸化膜層を形成し
た場合、窒化膜中にも酸素が導入され、窒化膜の比誘電
率が減少し、実膜厚が減少したためと考えられる。ま
た、この膜の初期耐圧分布(図18)及び、長期信頼性
(1.5Vで10年以上)(図19)も問題ない。
比較したものを図17に示す。これより、シリコン酸化
膜層をCVD法で形成したもののほうがリーク電流が小
さいことがわかる。これは、熱酸化で酸化膜層を形成し
た場合、窒化膜中にも酸素が導入され、窒化膜の比誘電
率が減少し、実膜厚が減少したためと考えられる。ま
た、この膜の初期耐圧分布(図18)及び、長期信頼性
(1.5Vで10年以上)(図19)も問題ない。
【0034】(実施例4)請求項1に示した多層容量絶
縁膜の形成方法の一例を示す。
縁膜の形成方法の一例を示す。
【0035】実施例1と同様に下部シリコン電極を加工
した後、RCA洗浄を施し、純水で1/100に薄めた
HFにより自然酸化膜を除去し、UHV−CVD装置に
導入した。本装置はベースプレッシャ10- 1 1 Tor
rで、ソースガスはビーム状に基板に照射され、10
- 3 Torr台でCVDにより多層膜の成膜が可能であ
る。
した後、RCA洗浄を施し、純水で1/100に薄めた
HFにより自然酸化膜を除去し、UHV−CVD装置に
導入した。本装置はベースプレッシャ10- 1 1 Tor
rで、ソースガスはビーム状に基板に照射され、10
- 3 Torr台でCVDにより多層膜の成膜が可能であ
る。
【0036】ウエハをロードロック導入後、基板温度7
00℃でNH3 (20cc/min)とSiH4 (1c
c/min)を基板に照射し、20Aの窒化膜を形成し
た。次に温度を800℃に上げて、N2 O(40cc/
min)とSiH4 (1cc/min)を照射し、酸化
膜を10A形成した。この上に同様にして窒化膜20A
と酸化膜10Aを順に堆積し、SiO2 /Si3 N4 /
SiO2 /Si3 N4四層構造膜を形成した。本絶縁膜
の酸化膜換算膜は40Aであった。
00℃でNH3 (20cc/min)とSiH4 (1c
c/min)を基板に照射し、20Aの窒化膜を形成し
た。次に温度を800℃に上げて、N2 O(40cc/
min)とSiH4 (1cc/min)を照射し、酸化
膜を10A形成した。この上に同様にして窒化膜20A
と酸化膜10Aを順に堆積し、SiO2 /Si3 N4 /
SiO2 /Si3 N4四層構造膜を形成した。本絶縁膜
の酸化膜換算膜は40Aであった。
【0037】このように、途中大気にさらすことなく、
多層膜を形成することで、自然酸化膜や汚染物質の影響
のない清浄な界面を得ることができ、さらに、容量膜の
薄膜化にも有効である。
多層膜を形成することで、自然酸化膜や汚染物質の影響
のない清浄な界面を得ることができ、さらに、容量膜の
薄膜化にも有効である。
【0038】
【発明の効果】本発明のようにシリコン酸化膜とシリコ
ン窒化膜を四層以上積層した構造によれば、リーク電流
が低減ししかもその温度依存性が小さくなる。しかも初
期不良、長期信頼性の問題もなく高い信頼性を示す。ま
た本発明の酸化法によればシリコン窒化膜上に薄いシリ
コン酸化膜を制御性良く形成できる。また本発明の製造
方法によれば高誘電体膜の電極にPt等の加工の難しい
材料を使う必要がなくなった。
ン窒化膜を四層以上積層した構造によれば、リーク電流
が低減ししかもその温度依存性が小さくなる。しかも初
期不良、長期信頼性の問題もなく高い信頼性を示す。ま
た本発明の酸化法によればシリコン窒化膜上に薄いシリ
コン酸化膜を制御性良く形成できる。また本発明の製造
方法によれば高誘電体膜の電極にPt等の加工の難しい
材料を使う必要がなくなった。
【図1】本発明の一実施例を説明するための断面図であ
る。
る。
【図2】本発明の一実施例を説明するための断面図であ
る。
る。
【図3】本発明の一実施例を説明するための断面図であ
る。
る。
【図4】本発明の一実施例を説明するための断面図であ
る。
る。
【図5】本発明の一実施例を説明するための断面図であ
る。
る。
【図6】本発明の一実施例を説明するための断面図であ
る。
る。
【図7】本発明の一実施例を説明するための断面図であ
る。
る。
【図8】本発明の一実施例を説明するための断面図であ
る。
る。
【図9】本発明のONON四層構造容量絶縁膜のリーク
電流特性を示す図である。
電流特性を示す図である。
【図10】本発明のONON四層構造容量絶縁膜のリー
ク電流の温度特性を示す図である。
ク電流の温度特性を示す図である。
【図11】本発明のONON四層構造容量絶縁膜の初期
耐圧分布を示す図である。
耐圧分布を示す図である。
【図12】本発明のONON四層構造容量絶縁膜の50
%破壊寿命の電界依存性を示す図である。
%破壊寿命の電界依存性を示す図である。
【図13】本発明の別の実施例を説明するための断面図
である。
である。
【図14】本発明の別の実施例を説明するための断面図
である。
である。
【図15】本発明の別の実施例を説明するための断面図
である。
である。
【図16】本発明の別の実施例を説明するための断面図
である。
である。
【図17】本発明のONON四層構造容量絶縁膜のリー
ク電流特性を示す図で、シリコン酸化膜の製法による相
違を示す図である。
ク電流特性を示す図で、シリコン酸化膜の製法による相
違を示す図である。
【図18】本発明のONON四層構造容量絶縁膜の初期
耐圧分布特性を示す図である。
耐圧分布特性を示す図である。
【図19】本発明のONON四層構造容量絶縁膜の長期
信頼性を示す図である。
信頼性を示す図である。
1 シリコン基板 2、7、9 シリコン酸化膜 3、5 レジスト 4 リンドープポリシリコン 6、8 シリコン窒化膜 10 上部電極
Claims (3)
- 【請求項1】 下部電極、絶縁膜、上部電極から構成さ
れるキャパシタを有する半導体装置において、該絶縁膜
としてシリコン窒化膜とシリコン酸化膜を交互に4層以
上積層した多層絶縁膜を用いることを特徴とする半導体
装置。 - 【請求項2】 少なくともシリコン窒化膜を含んだ絶縁
膜を形成する製造方法において、シリコン窒化膜形成
後、水素あるいは水分を積極的に添加していないO2 雰
囲気中で酸化処理を行い極薄い酸化膜を窒化膜上に形成
する工程を含むことを特徴とする半導体装置の製造方法 - 【請求項3】 シリコン窒化膜をシリコン電極上に形成
し、この上に酸化種を含む絶縁材料を形成することで、
シリコン電極の酸化を防止することを特徴とする半導体
装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4222579A JP3014014B2 (ja) | 1991-12-28 | 1992-08-21 | 半導体装置およびその製造方法 |
US07/996,978 US5397748A (en) | 1991-12-28 | 1992-12-24 | Method of producing semiconductor device with insulating film having at least silicon nitride film |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-360582 | 1991-12-28 | ||
JP36058291 | 1991-12-28 | ||
JP4222579A JP3014014B2 (ja) | 1991-12-28 | 1992-08-21 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05326842A true JPH05326842A (ja) | 1993-12-10 |
JP3014014B2 JP3014014B2 (ja) | 2000-02-28 |
Family
ID=18470031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4222579A Expired - Fee Related JP3014014B2 (ja) | 1991-12-28 | 1992-08-21 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3014014B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07193136A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 記憶素子 |
KR100224729B1 (ko) * | 1996-12-10 | 1999-10-15 | 윤종용 | 반도체장치의 강유전체 커패시터 및 그 제조방법 |
KR100237022B1 (ko) * | 1996-12-28 | 2000-01-15 | 김영환 | 캐패시터의 유전체막 형성방법 |
US6096619A (en) * | 1994-03-01 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device comprising a capacitor with an intrinsic polysilicon electrode |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02156564A (ja) * | 1988-12-08 | 1990-06-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
-
1992
- 1992-08-21 JP JP4222579A patent/JP3014014B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02156564A (ja) * | 1988-12-08 | 1990-06-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07193136A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 記憶素子 |
US6096619A (en) * | 1994-03-01 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device comprising a capacitor with an intrinsic polysilicon electrode |
KR100224729B1 (ko) * | 1996-12-10 | 1999-10-15 | 윤종용 | 반도체장치의 강유전체 커패시터 및 그 제조방법 |
KR100237022B1 (ko) * | 1996-12-28 | 2000-01-15 | 김영환 | 캐패시터의 유전체막 형성방법 |
Also Published As
Publication number | Publication date |
---|---|
JP3014014B2 (ja) | 2000-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5397748A (en) | Method of producing semiconductor device with insulating film having at least silicon nitride film | |
JP2550852B2 (ja) | 薄膜キャパシタの製造方法 | |
US20020197790A1 (en) | Method of making a compound, high-K, gate and capacitor insulator layer | |
US5432732A (en) | Dynamic semiconductor memory | |
JP2000022111A (ja) | 高温酸化を用いた半導体素子のキャパシタ形成方法 | |
JPH05110024A (ja) | 半導体装置及びその製造方法 | |
JP3636846B2 (ja) | 高誘電体キャパシタの製造方法 | |
JP2000124425A (ja) | 高誘電体多層膜を利用したセルキャパシタ及びその製造方法 | |
JPH1117153A (ja) | 半導体素子のキャパシタ形成方法 | |
US6475856B1 (en) | Capacitors and capacitor forming methods | |
KR0147639B1 (ko) | 고유전율 캐패시터의 하부전극 형성방법 | |
KR0147655B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
JP2820930B2 (ja) | 半導体素子のキャパシタ製造方法 | |
US20030020122A1 (en) | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby | |
JPH05109982A (ja) | 半導体装置及びその製造方法 | |
US5494840A (en) | Method for manufacturing DRAM memory cells having a thin metal oxide film on a thin metal film | |
US6548854B1 (en) | Compound, high-K, gate and capacitor insulator layer | |
EP0851473A2 (en) | Method of making a layer with high dielectric K, gate and capacitor insulator layer and device | |
JP4009356B2 (ja) | MgTiO3 薄膜を備えたFRAM素子及びFFRAM素子並びにその製造方法 | |
JP2924753B2 (ja) | 薄膜キャパシタの製造方法 | |
JP3014014B2 (ja) | 半導体装置およびその製造方法 | |
JPH11307736A (ja) | 半導体メモリ素子の製造方法 | |
US6635524B2 (en) | Method for fabricating capacitor of semiconductor memory device | |
JPH06338599A (ja) | 半導体装置およびその製造方法 | |
JPH0689968A (ja) | キャパシタおよびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960416 |
|
LAPS | Cancellation because of no payment of annual fees |