JPH06338599A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06338599A JPH06338599A JP5231672A JP23167293A JPH06338599A JP H06338599 A JPH06338599 A JP H06338599A JP 5231672 A JP5231672 A JP 5231672A JP 23167293 A JP23167293 A JP 23167293A JP H06338599 A JPH06338599 A JP H06338599A
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Abstract
(57)【要約】
【目的】キャパシタ絶縁膜として、シリコン酸化膜より
も誘電率が高い遷移金属酸化膜を用いた場合に生じ得
る、キャパシタ電極とキャパシタ絶縁膜との反応に起因
する信頼性の低下を防止できる半導体装置の製造法を提
供すること。 【構成】下部キャパシタ電極となるタングステン膜９を
形成する工程と、酸化性雰囲気中の熱処理により、タン
グステン膜９の表面に二酸化タングステン膜１０を形成
する工程と、二酸化タングステン膜１０上にキャパシタ
絶縁膜としてチタン酸ストロンチウム膜１１を形成する
工程と、このチタン酸ストロンチウム膜１１上に酸化ル
テニウム膜１２を形成する工程とを備えている。
も誘電率が高い遷移金属酸化膜を用いた場合に生じ得
る、キャパシタ電極とキャパシタ絶縁膜との反応に起因
する信頼性の低下を防止できる半導体装置の製造法を提
供すること。 【構成】下部キャパシタ電極となるタングステン膜９を
形成する工程と、酸化性雰囲気中の熱処理により、タン
グステン膜９の表面に二酸化タングステン膜１０を形成
する工程と、二酸化タングステン膜１０上にキャパシタ
絶縁膜としてチタン酸ストロンチウム膜１１を形成する
工程と、このチタン酸ストロンチウム膜１１上に酸化ル
テニウム膜１２を形成する工程とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、キャパシタを有する半
導体装置およびその製造方法に関する。
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来より、情報処理装置の記憶装置とし
て、磁気ディスク装置が広く用いられている。しかし、
磁気ディスク装置は、高度に精密な機械的駆動機構を有
するので衝撃に弱く、また、機械的に記録媒体にアクセ
スするので高速なアクセスができない等の欠点がある。
て、磁気ディスク装置が広く用いられている。しかし、
磁気ディスク装置は、高度に精密な機械的駆動機構を有
するので衝撃に弱く、また、機械的に記録媒体にアクセ
スするので高速なアクセスができない等の欠点がある。
【０００３】そこで、近年、情報処理装置の記憶装置と
して、半導体記憶装置の開発が進められている。半導体
記憶装置は、機械的駆動部分を有しないので衝撃に強
く、高速アクセスが可能であるという長所を有してい
る。
して、半導体記憶装置の開発が進められている。半導体
記憶装置は、機械的駆動部分を有しないので衝撃に強
く、高速アクセスが可能であるという長所を有してい
る。
【０００４】ところで、近年の半導体技術の進歩、特に
微細化加工技術の進歩により、半導体記憶装置の高集積
化が急速に進められ、これによって、記憶保持に関する
問題が顕在化している。
微細化加工技術の進歩により、半導体記憶装置の高集積
化が急速に進められ、これによって、記憶保持に関する
問題が顕在化している。
【０００５】例えば、メモリセルがＭＯＳトランジスタ
とキャパシタとの直列接続で構成されたＤＲＡＭにあっ
ては、高集積化に伴うキャパシタ面積の減少によって、
キャパシタ容量が少なくなる方向に向かっている。この
結果、メモリ内容が誤って読み出されたり、α線等によ
るメモリ内容が破壊されるというソフトエラーが問題と
なっている。
とキャパシタとの直列接続で構成されたＤＲＡＭにあっ
ては、高集積化に伴うキャパシタ面積の減少によって、
キャパシタ容量が少なくなる方向に向かっている。この
結果、メモリ内容が誤って読み出されたり、α線等によ
るメモリ内容が破壊されるというソフトエラーが問題と
なっている。
【０００６】そこで、実効的なキャパシタ面積を大きく
するために、キャパシタをトランジスタの上に積み上げ
た、いわゆる、スタック型キャパシタセルや、シリコン
基板に溝を掘ってその内壁をキャパシタとして利用す
る、いわゆる、トレンチ型キャパシタセルなどが提案さ
れている。
するために、キャパシタをトランジスタの上に積み上げ
た、いわゆる、スタック型キャパシタセルや、シリコン
基板に溝を掘ってその内壁をキャパシタとして利用す
る、いわゆる、トレンチ型キャパシタセルなどが提案さ
れている。
【０００７】このようなメモリセル構造の工夫の他に、
キャパシタ絶縁膜として、従来より用いられているシリ
コン酸化膜の代わりに、より誘電率の高い絶縁膜である
遷移金属酸化膜の使用が検討されている。具体的には、
誘電率εがシリコン酸化膜の約７倍（ε〜２７）もある
タンタル酸化膜等遷移金属酸化膜のが比較的早くから検
討がなされている。
キャパシタ絶縁膜として、従来より用いられているシリ
コン酸化膜の代わりに、より誘電率の高い絶縁膜である
遷移金属酸化膜の使用が検討されている。具体的には、
誘電率εがシリコン酸化膜の約７倍（ε〜２７）もある
タンタル酸化膜等遷移金属酸化膜のが比較的早くから検
討がなされている。
【０００８】しかしながら、この種の遷移金属酸化膜を
キャパシタ絶縁膜として用いるには次のような問題があ
った。すなわち、従来より用いられている単結晶または
多結晶シリコンの下部キャパシタ電極上に、キャパシタ
絶縁膜としての遷移金属酸化膜を形成する場合を考える
と、この遷移金属酸化膜上に多結晶シリコンの上部キャ
パシタ電極を形成するときの熱工程や、キャパシタ完成
後の熱工程によって、遷移金属酸化膜がキャパシタ電極
であるシリコンによって還元され、遷移金属酸化膜中に
多くの酸素欠損が発生する。この結果、キャパシタの絶
縁特性が劣化し、リーク電流が増大するので、メモリ内
容が消滅するなどの問題があった。
キャパシタ絶縁膜として用いるには次のような問題があ
った。すなわち、従来より用いられている単結晶または
多結晶シリコンの下部キャパシタ電極上に、キャパシタ
絶縁膜としての遷移金属酸化膜を形成する場合を考える
と、この遷移金属酸化膜上に多結晶シリコンの上部キャ
パシタ電極を形成するときの熱工程や、キャパシタ完成
後の熱工程によって、遷移金属酸化膜がキャパシタ電極
であるシリコンによって還元され、遷移金属酸化膜中に
多くの酸素欠損が発生する。この結果、キャパシタの絶
縁特性が劣化し、リーク電流が増大するので、メモリ内
容が消滅するなどの問題があった。
【０００９】また、キャパシタ面積を増大させる目的か
ら、キャパシタ電極および絶縁膜に凹凸を多く設ける必
要性が生じる場合がある。この場合、凹凸の設けられた
キャパシタ絶縁膜表面に段差被覆性良く上部キャパシタ
電極を形成するため、ＣＶＤ法による成膜が好ましい場
合がある。
ら、キャパシタ電極および絶縁膜に凹凸を多く設ける必
要性が生じる場合がある。この場合、凹凸の設けられた
キャパシタ絶縁膜表面に段差被覆性良く上部キャパシタ
電極を形成するため、ＣＶＤ法による成膜が好ましい場
合がある。
【００１０】しかしながら、キャパシタ絶縁膜としての
遷移金属酸化膜上に、金属，金属窒化物または金属珪化
物からなる上部キャパシタ電極をＣＶＤ法により形成す
る場合には、以下のような問題があった。
遷移金属酸化膜上に、金属，金属窒化物または金属珪化
物からなる上部キャパシタ電極をＣＶＤ法により形成す
る場合には、以下のような問題があった。
【００１１】すなわち、金属，金属窒化物または金属珪
化物を形成するための原料ガスと遷移金属酸化膜とが反
応し、遷移金属酸化膜が還元されるため、遷移金属酸化
膜中に多くの酸素欠損が発生したり、遷移金属酸化膜が
窒化されたり、或いはハロゲンによってエッチングされ
る。したがって、この場合にも、キャパシタの絶縁特性
が劣化し、リーク電流が増大するので、メモリ内容が消
滅するなどの問題が生じる。
化物を形成するための原料ガスと遷移金属酸化膜とが反
応し、遷移金属酸化膜が還元されるため、遷移金属酸化
膜中に多くの酸素欠損が発生したり、遷移金属酸化膜が
窒化されたり、或いはハロゲンによってエッチングされ
る。したがって、この場合にも、キャパシタの絶縁特性
が劣化し、リーク電流が増大するので、メモリ内容が消
滅するなどの問題が生じる。
【００１２】
【発明が解決しようとする課題】上述の如く、キャパシ
タ絶縁膜として遷移金属酸化膜を用いた従来のキャパシ
タの形成方法にあっては、多結晶シリコンの上部キャパ
シタ電極を形成するときの熱工程で、遷移金属酸化膜が
シリコンによって還元され、遷移金属酸化膜に酸素欠損
が発生する結果、キャパシタのリーク電流が増大し、信
頼性が低下するという問題があった。
タ絶縁膜として遷移金属酸化膜を用いた従来のキャパシ
タの形成方法にあっては、多結晶シリコンの上部キャパ
シタ電極を形成するときの熱工程で、遷移金属酸化膜が
シリコンによって還元され、遷移金属酸化膜に酸素欠損
が発生する結果、キャパシタのリーク電流が増大し、信
頼性が低下するという問題があった。
【００１３】また、金属，金属窒化物または金属珪化物
の上部キャパシタ電極をＣＶＤ法により形成する場合に
は、原料ガスと遷移金属酸化膜とが反応し、遷移金属酸
化膜中に酸素欠損が発生するなどし、キャパシタのリー
ク電流が増大し、信頼性が低下するという問題があっ
た。
の上部キャパシタ電極をＣＶＤ法により形成する場合に
は、原料ガスと遷移金属酸化膜とが反応し、遷移金属酸
化膜中に酸素欠損が発生するなどし、キャパシタのリー
ク電流が増大し、信頼性が低下するという問題があっ
た。
【００１４】本発明は、上記事情を考慮してなされたも
ので、その解決しようとする課題は、キャパシタ絶縁膜
として、シリコン酸化膜よりも誘電率が高い遷移金属酸
化膜などの金属酸化膜を用いても、キャパシタ絶縁膜に
起因する信頼性の低下を招かない半導体装置およびその
製造方法を提供することにある。
ので、その解決しようとする課題は、キャパシタ絶縁膜
として、シリコン酸化膜よりも誘電率が高い遷移金属酸
化膜などの金属酸化膜を用いても、キャパシタ絶縁膜に
起因する信頼性の低下を招かない半導体装置およびその
製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体層装置（請求項１）は、表面に導
電性の金属酸化膜が形成された金属膜からなる第１のキ
ャパシタ電極と、この第１のキャパシタ電極上に設けら
れ、絶縁性の金属酸化膜からなるキャパシタ絶縁膜と、
このキャパシタ絶縁膜上に設けられた第２のキャパシタ
電極とを備えていることを特徴とする。
めに、本発明の半導体層装置（請求項１）は、表面に導
電性の金属酸化膜が形成された金属膜からなる第１のキ
ャパシタ電極と、この第１のキャパシタ電極上に設けら
れ、絶縁性の金属酸化膜からなるキャパシタ絶縁膜と、
このキャパシタ絶縁膜上に設けられた第２のキャパシタ
電極とを備えていることを特徴とする。
【００１６】また、本発明の半導体層装置の製造方法
（請求項２）は、第１のキャパシタ電極となる金属膜を
形成する工程と、この金属膜上にキャパシタ絶縁膜とし
ての絶縁性の金属酸化膜を形成する工程と、酸化性雰囲
気中の熱処理により、前記金属膜の表面に導電性の金属
酸化膜を形成する工程と、前記絶縁性の金属酸化膜上に
第２のキャパシタ電極を形成する工程とを備えたことを
特徴とする。
（請求項２）は、第１のキャパシタ電極となる金属膜を
形成する工程と、この金属膜上にキャパシタ絶縁膜とし
ての絶縁性の金属酸化膜を形成する工程と、酸化性雰囲
気中の熱処理により、前記金属膜の表面に導電性の金属
酸化膜を形成する工程と、前記絶縁性の金属酸化膜上に
第２のキャパシタ電極を形成する工程とを備えたことを
特徴とする。
【００１７】ここで、上記熱酸化雰囲気中の熱処理は、
上記絶縁性の金属酸化膜を形成する前または後またはこ
れと同時に、行なうと良い。また、本発明の他の半導体
装置の製造方法（請求項３）は、第１のキャパシタ電極
となる第１の金属膜を形成する工程と、この第１の金属
膜上にキャパシタ絶縁膜となる第２の金属膜を形成する
工程と、酸化性雰囲気中の熱処理により、前記第１の金
属膜の表面に導電性の金属酸化膜を形成し、且つ前記第
２の金属膜を絶縁性の金属酸化膜に変える工程と、この
絶縁性の金属酸化膜の形成時または形成後に、前記絶縁
性の金属酸化膜上に第２のキャパシタ電極を形成する工
程とを備えたことを特徴とする。
上記絶縁性の金属酸化膜を形成する前または後またはこ
れと同時に、行なうと良い。また、本発明の他の半導体
装置の製造方法（請求項３）は、第１のキャパシタ電極
となる第１の金属膜を形成する工程と、この第１の金属
膜上にキャパシタ絶縁膜となる第２の金属膜を形成する
工程と、酸化性雰囲気中の熱処理により、前記第１の金
属膜の表面に導電性の金属酸化膜を形成し、且つ前記第
２の金属膜を絶縁性の金属酸化膜に変える工程と、この
絶縁性の金属酸化膜の形成時または形成後に、前記絶縁
性の金属酸化膜上に第２のキャパシタ電極を形成する工
程とを備えたことを特徴とする。
【００１８】なお、上記第２のキャパシタ電極は、導電
性の金属酸化膜であることが望ましい。また、本発明の
他の半導体装置の製造方法（請求項４）は、第１のキャ
パシタ電極となる金属膜を形成する工程と、この金属膜
上にキャパシタ絶縁膜としての絶縁性の金属酸化膜を形
成する工程と、前記絶縁性の金属酸化膜上に第２のキャ
パシタ電極としての導電性の金属酸化膜を酸化性雰囲気
中で気相成長法により形成する工程とを備えたことを特
徴とする。
性の金属酸化膜であることが望ましい。また、本発明の
他の半導体装置の製造方法（請求項４）は、第１のキャ
パシタ電極となる金属膜を形成する工程と、この金属膜
上にキャパシタ絶縁膜としての絶縁性の金属酸化膜を形
成する工程と、前記絶縁性の金属酸化膜上に第２のキャ
パシタ電極としての導電性の金属酸化膜を酸化性雰囲気
中で気相成長法により形成する工程とを備えたことを特
徴とする。
【００１９】
【作用】本発明の半導体装置の製造方法（請求項２，
３）によれば、第１のキャパシタ電極となる金属膜上に
導電性の金属酸化膜が形成される前若しくはされた後、
または導電性の金属酸化膜が形成されながら、上記金属
膜上にキャパシタ絶縁膜としての絶縁性の金属酸化膜が
形成される。
３）によれば、第１のキャパシタ電極となる金属膜上に
導電性の金属酸化膜が形成される前若しくはされた後、
または導電性の金属酸化膜が形成されながら、上記金属
膜上にキャパシタ絶縁膜としての絶縁性の金属酸化膜が
形成される。
【００２０】このため、上記金属膜と上記絶縁性の金属
酸化膜との間に上記導電性の金属酸化膜が介在すること
によって、上記金属膜による上記絶縁性の金属酸化膜の
還元が抑制される。したがって、キャパシタ絶縁膜中の
酸素欠損の発生を防止でき、信頼性の高いキャパシタが
得られる。
酸化膜との間に上記導電性の金属酸化膜が介在すること
によって、上記金属膜による上記絶縁性の金属酸化膜の
還元が抑制される。したがって、キャパシタ絶縁膜中の
酸素欠損の発生を防止でき、信頼性の高いキャパシタが
得られる。
【００２１】このため、上記導電性の金属酸化膜の存在
によって、第１のキャパシタ電極となる金属膜による、
キャパシタ絶縁膜となる絶縁性の金属酸化膜の還元が抑
制される。したがって、キャパシタ絶縁膜中の酸素欠損
の発生を防止でき、信頼性の高いキャパシタが得られ
る。
によって、第１のキャパシタ電極となる金属膜による、
キャパシタ絶縁膜となる絶縁性の金属酸化膜の還元が抑
制される。したがって、キャパシタ絶縁膜中の酸素欠損
の発生を防止でき、信頼性の高いキャパシタが得られ
る。
【００２２】本発明の半導体装置（請求項１）の如きの
構成のキャパシタであれば、上記方法により、製造時に
おける信頼性の低下を防止するに適した構造を提供でき
る。このため、シリコン酸化膜よりも誘電率の高い絶縁
膜である遷移金属酸化膜の使用が可能となり、素子の微
細化が図れる。
構成のキャパシタであれば、上記方法により、製造時に
おける信頼性の低下を防止するに適した構造を提供でき
る。このため、シリコン酸化膜よりも誘電率の高い絶縁
膜である遷移金属酸化膜の使用が可能となり、素子の微
細化が図れる。
【００２３】また、本発明の他の半導体装置の製造方法
（請求項４）によれば、酸化性雰囲気中での気相成長法
により、第２のキャパシタ電極としての導電性の金属酸
化膜を形成しているので、キャパシタ絶縁膜としての絶
縁性の金属酸化膜には十分な酸素などの酸化種が与えら
れる。
（請求項４）によれば、酸化性雰囲気中での気相成長法
により、第２のキャパシタ電極としての導電性の金属酸
化膜を形成しているので、キャパシタ絶縁膜としての絶
縁性の金属酸化膜には十分な酸素などの酸化種が与えら
れる。
【００２４】このため、上記導電性の金属酸化膜となる
原料ガスによるキャパシタ絶縁膜の還元を抑制できる。
したがって、キャパシタ絶縁膜中の酸素欠損の発生を防
止でき、信頼性の高いキャパシタが得られる。
原料ガスによるキャパシタ絶縁膜の還元を抑制できる。
したがって、キャパシタ絶縁膜中の酸素欠損の発生を防
止でき、信頼性の高いキャパシタが得られる。
【００２５】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係るスタック型Ｄ
ＲＡＭのメモリセルの形成方法を示す工程断面図であ
る。
る。図１は、本発明の第１の実施例に係るスタック型Ｄ
ＲＡＭのメモリセルの形成方法を示す工程断面図であ
る。
【００２６】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１（例えば、比抵抗１０Ω・ｃｍ、結晶面（１
００））の表面に素子分離用溝２を形成する。次いでこ
の素子分離用溝２が完全に塞がれる程度の厚さの素子分
離用酸化膜３をＣＶＤ法により全面に堆積した後、この
素子分離用酸化膜３をパターニングし、素子分離用溝２
の領域のみに素子分離用酸化膜３を残置する。
コン基板１（例えば、比抵抗１０Ω・ｃｍ、結晶面（１
００））の表面に素子分離用溝２を形成する。次いでこ
の素子分離用溝２が完全に塞がれる程度の厚さの素子分
離用酸化膜３をＣＶＤ法により全面に堆積した後、この
素子分離用酸化膜３をパターニングし、素子分離用溝２
の領域のみに素子分離用酸化膜３を残置する。
【００２７】次に全面にゲート絶縁膜となる薄い熱酸化
膜４を形成した後、この薄い熱酸化膜４上にゲート電極
となるｎ+ 型ポリシリコン膜５を形成する。次いで薄い
熱酸化膜４およびｎ+ 型ポリシリコン膜５をゲート電極
状にパターニングした後、残った熱酸化膜４およびｎ+
型ポリシリコン膜５をマスクとして、ｐ型シリコン基板
１の表面にｎ型不純物イオンを注入することにより、自
己整合的にｎ- 型ソース・ドレイン領域６を形成する。
膜４を形成した後、この薄い熱酸化膜４上にゲート電極
となるｎ+ 型ポリシリコン膜５を形成する。次いで薄い
熱酸化膜４およびｎ+ 型ポリシリコン膜５をゲート電極
状にパターニングした後、残った熱酸化膜４およびｎ+
型ポリシリコン膜５をマスクとして、ｐ型シリコン基板
１の表面にｎ型不純物イオンを注入することにより、自
己整合的にｎ- 型ソース・ドレイン領域６を形成する。
【００２８】次に図１（ｂ）に示すように、全面に厚い
酸化膜７をＣＶＤ法により堆積した後、この厚い酸化膜
７をエッチングして、一方のソース・ドレイン領域６上
の厚い酸化膜７にコンタクトホール８を開口する。
酸化膜７をＣＶＤ法により堆積した後、この厚い酸化膜
７をエッチングして、一方のソース・ドレイン領域６上
の厚い酸化膜７にコンタクトホール８を開口する。
【００２９】次に全面に下部キャパシタ電極となるタン
グステン膜９（第１のキャパシタ電極となる金属膜）を
形成した後、このタングステン膜９を下部キャパシタ電
極状にパターニングする。
グステン膜９（第１のキャパシタ電極となる金属膜）を
形成した後、このタングステン膜９を下部キャパシタ電
極状にパターニングする。
【００３０】次いで酸化性雰囲気中での３００〜６００
℃程度、好ましくは、４５０〜６００℃程度の熱処理に
より、タングステン膜９の表面を酸化して、例えば、厚
さ１０〜２０ｎｍ程度の二酸化タングステン膜１０（導
電性の金属酸化膜）を形成する。なお、タングステン膜
９の代わりに、ルテニウム膜を用いた場合にも、熱処理
温度は３００〜６００℃程度、好ましくは４５０〜６０
０℃程度である。
℃程度、好ましくは、４５０〜６００℃程度の熱処理に
より、タングステン膜９の表面を酸化して、例えば、厚
さ１０〜２０ｎｍ程度の二酸化タングステン膜１０（導
電性の金属酸化膜）を形成する。なお、タングステン膜
９の代わりに、ルテニウム膜を用いた場合にも、熱処理
温度は３００〜６００℃程度、好ましくは４５０〜６０
０℃程度である。
【００３１】この熱処理工程における上限温度は導線性
の金属酸化膜の成膜について制御性により決まり、一
方、下限温度は実用的な厚さの導線性の金属酸化膜が形
成される温度によって決まる。この後、全面にゲート絶
縁膜となる遷移金属酸化膜の一種であるチタン酸ストロ
ンチウム膜１１（絶縁性の金属酸化膜）を形成する。
の金属酸化膜の成膜について制御性により決まり、一
方、下限温度は実用的な厚さの導線性の金属酸化膜が形
成される温度によって決まる。この後、全面にゲート絶
縁膜となる遷移金属酸化膜の一種であるチタン酸ストロ
ンチウム膜１１（絶縁性の金属酸化膜）を形成する。
【００３２】ここで、二酸化タングステン膜１０は導電
性の金属酸化膜であるので、キャパシタ容量が減少する
恐れはない。また、タングステン膜９の酸化をその表面
までにとどめたのは、タングステン膜９の酸化がコンタ
クトホール８内のタングステン膜９にまで進行すると、
酸化による膨脹の悪影響（例えば、タングステン膜９の
剥がれ）が心配されるからである。
性の金属酸化膜であるので、キャパシタ容量が減少する
恐れはない。また、タングステン膜９の酸化をその表面
までにとどめたのは、タングステン膜９の酸化がコンタ
クトホール８内のタングステン膜９にまで進行すると、
酸化による膨脹の悪影響（例えば、タングステン膜９の
剥がれ）が心配されるからである。
【００３３】最後に、図１（ｃ）に示すように、上部キ
ャパシタ電極となる酸化ルテニウム膜１２（第２のキャ
パシタ電極）をスパッタ法により全面に堆積した後、チ
タン酸ストロンチウム膜１１および酸化ルテニウム膜１
２を所定の形状にパターンニングして、スタック型ＤＲ
ＡＭのメモリセルが完成する。
ャパシタ電極となる酸化ルテニウム膜１２（第２のキャ
パシタ電極）をスパッタ法により全面に堆積した後、チ
タン酸ストロンチウム膜１１および酸化ルテニウム膜１
２を所定の形状にパターンニングして、スタック型ＤＲ
ＡＭのメモリセルが完成する。
【００３４】なお、チタン酸ストロンチウム膜１１を化
成スパッタ法或いはプラズマＣＶＤ法により形成する場
合には、チタン酸ストロンチウム膜１１を形成する前ま
たは形成時に、酸素プラズマによりタングステン膜９の
表面を酸化することで、二酸化タングステン膜１０を形
成しても良い。
成スパッタ法或いはプラズマＣＶＤ法により形成する場
合には、チタン酸ストロンチウム膜１１を形成する前ま
たは形成時に、酸素プラズマによりタングステン膜９の
表面を酸化することで、二酸化タングステン膜１０を形
成しても良い。
【００３５】また、チタン酸ストロンチウム膜１１を熱
ＣＶＤ法により形成する場合には、チタン酸ストロンチ
ウム膜１１を形成する前または形成時に、熱酸化により
タングステン膜９の表面を酸化することで、二酸化タン
グステン膜１０を形成しても良い。
ＣＶＤ法により形成する場合には、チタン酸ストロンチ
ウム膜１１を形成する前または形成時に、熱酸化により
タングステン膜９の表面を酸化することで、二酸化タン
グステン膜１０を形成しても良い。
【００３６】図２は、本実施例の方法に従い作成された
キャパシタ（下部キャパシタ電極：二酸化タングステン
膜、キャパシタ絶縁膜：Ｔａ2 Ｏ5 膜）の電流密度（リ
ーク電流）が熱処理（６００℃，１時間）の前後におい
てどのように変わるかを示す図である。
キャパシタ（下部キャパシタ電極：二酸化タングステン
膜、キャパシタ絶縁膜：Ｔａ2 Ｏ5 膜）の電流密度（リ
ーク電流）が熱処理（６００℃，１時間）の前後におい
てどのように変わるかを示す図である。
【００３７】この図２から本実施例のように、下部キャ
パシタ電極として、その表面に二酸化タングステン膜が
形成されているものを用いる場合には、熱処理によるリ
ーク電流の増加はほとんど生じないことが分かる。
パシタ電極として、その表面に二酸化タングステン膜が
形成されているものを用いる場合には、熱処理によるリ
ーク電流の増加はほとんど生じないことが分かる。
【００３８】図３は、下部キャパシタ電極として窒化チ
タン膜を用いた従来法のキャパシタのリーク電流が熱処
理（６００℃，１時間）の前後においてどのように変わ
るかを示す図である。
タン膜を用いた従来法のキャパシタのリーク電流が熱処
理（６００℃，１時間）の前後においてどのように変わ
るかを示す図である。
【００３９】この図３から従来法に従い作成されたキャ
パシタの場合、本実施例のキャパシタに比べて、熱処理
によってリーク電流が大きく増大することが分かる。こ
のように本実施例に従って形成されたキャパシタのリー
ク電流が、従来法の場合のそれに比べて小さくなったの
は、本実施例の場合、タングステン膜の表面に形成され
た二酸化タングステン膜がＴａ2 Ｏ5 膜とが接触するか
らである。
パシタの場合、本実施例のキャパシタに比べて、熱処理
によってリーク電流が大きく増大することが分かる。こ
のように本実施例に従って形成されたキャパシタのリー
ク電流が、従来法の場合のそれに比べて小さくなったの
は、本実施例の場合、タングステン膜の表面に形成され
た二酸化タングステン膜がＴａ2 Ｏ5 膜とが接触するか
らである。
【００４０】すなわち、窒化チタン膜の酸素親和力はＴ
ａ2 Ｏ5 膜のそれよりも強いので、従来法のように、窒
化チタン膜とＴａ2 Ｏ5 膜とが接触する状態では、熱処
理によって、Ｔａ2 Ｏ5 膜が窒化チタン膜によって還元
され、Ｔａ2 Ｏ5 膜中に大量の酸素欠損が生じるので、
リーク電流が大きくなる。
ａ2 Ｏ5 膜のそれよりも強いので、従来法のように、窒
化チタン膜とＴａ2 Ｏ5 膜とが接触する状態では、熱処
理によって、Ｔａ2 Ｏ5 膜が窒化チタン膜によって還元
され、Ｔａ2 Ｏ5 膜中に大量の酸素欠損が生じるので、
リーク電流が大きくなる。
【００４１】一方、実施例の場合、窒化チタン膜よりも
酸素親和力が小さい二酸化タングステン膜がＴａ2 Ｏ5
膜と接触しているため、熱処理を施しても、Ｔａ2 Ｏ5
膜の還元が抑制されるので、リーク電流は小さくなる。
酸素親和力が小さい二酸化タングステン膜がＴａ2 Ｏ5
膜と接触しているため、熱処理を施しても、Ｔａ2 Ｏ5
膜の還元が抑制されるので、リーク電流は小さくなる。
【００４２】以上述べたように本実施例によれば、キャ
パシタ絶縁膜として、シリコンよりも誘電率が高いチタ
ン酸ストロンチウム膜１１を用いても、タングステン膜
９の表面の二酸化タングステン膜の存在によって、上部
キャパシタ電極や層間絶縁膜や配線などの形成工程で熱
処理が施されても、処理タングステン膜９とチタン酸ス
トロンチウム膜１１との間で酸化還元反応は進まない。
パシタ絶縁膜として、シリコンよりも誘電率が高いチタ
ン酸ストロンチウム膜１１を用いても、タングステン膜
９の表面の二酸化タングステン膜の存在によって、上部
キャパシタ電極や層間絶縁膜や配線などの形成工程で熱
処理が施されても、処理タングステン膜９とチタン酸ス
トロンチウム膜１１との間で酸化還元反応は進まない。
【００４３】したがって、リーク電流の増加による信頼
性の低下を防止でき、これによりシリコン酸化膜よりも
誘電率が高いというチタン酸ストロンチウム膜の特徴を
生かしたキャパシタを形成でき、もって、高信頼、大容
量のスタック型ＤＲＡＭのメモリセルが得られる。
性の低下を防止でき、これによりシリコン酸化膜よりも
誘電率が高いというチタン酸ストロンチウム膜の特徴を
生かしたキャパシタを形成でき、もって、高信頼、大容
量のスタック型ＤＲＡＭのメモリセルが得られる。
【００４４】ところで、本実施例では、下部キャパシタ
電極として、スパッタ法やＣＶＤ法により直接導電性の
金属酸化膜（二酸化タングステン膜１０）をシリコン下
地（直接ｎ- 型ソース・ドレイン領域６）上に形成する
のではなく、金属膜（タングステン膜１０）を形成した
後、酸化性雰囲気中の熱処理により、導電性の金属酸化
膜を形成している。
電極として、スパッタ法やＣＶＤ法により直接導電性の
金属酸化膜（二酸化タングステン膜１０）をシリコン下
地（直接ｎ- 型ソース・ドレイン領域６）上に形成する
のではなく、金属膜（タングステン膜１０）を形成した
後、酸化性雰囲気中の熱処理により、導電性の金属酸化
膜を形成している。
【００４５】シリコン下地上に、直接、上記の如きに導
電性の金属酸化膜を形成する場合には、シリコン下地と
導電性の金属酸化膜との間に絶縁性の酸化膜（例えば、
ＳｉＯ2 膜）が形成される恐れがある。このため、シリ
コン下地と導電性の金属酸化膜との間の密着性が低下し
たり、コンタクト抵抗が増加する恐れがある。
電性の金属酸化膜を形成する場合には、シリコン下地と
導電性の金属酸化膜との間に絶縁性の酸化膜（例えば、
ＳｉＯ2 膜）が形成される恐れがある。このため、シリ
コン下地と導電性の金属酸化膜との間の密着性が低下し
たり、コンタクト抵抗が増加する恐れがある。
【００４６】一方、本実施例の場合、シリコン下地と接
触するのは金属膜なので、導電性の金属酸化膜の場合の
ように、シリコン下地の表面に、絶縁性の酸化膜が形成
されることは防止され、密着性の低下やコンタクト抵抗
の増加は生じない。
触するのは金属膜なので、導電性の金属酸化膜の場合の
ように、シリコン下地の表面に、絶縁性の酸化膜が形成
されることは防止され、密着性の低下やコンタクト抵抗
の増加は生じない。
【００４７】図４は、本発明の第２の実施例に係るスタ
ック型ＤＲＡＭのメモリセルの形成方法を示す工程断面
図である。まず、図４（ａ）に示すように、例えば、比
抵抗が１０Ω・ｃｍのｐ型シリコン基板２１の（１０
０）面に、素子分離用溝２２を形成する。次いでこの素
子分離用溝２２が完全に塞がれる程度の厚さの素子分離
用酸化膜２３をＣＶＤ法により全面に堆積した後、この
素子分離用酸化膜２３をパターニングし、素子分離用溝
２２の領域のみに素子分離用酸化膜２３を残置する。
ック型ＤＲＡＭのメモリセルの形成方法を示す工程断面
図である。まず、図４（ａ）に示すように、例えば、比
抵抗が１０Ω・ｃｍのｐ型シリコン基板２１の（１０
０）面に、素子分離用溝２２を形成する。次いでこの素
子分離用溝２２が完全に塞がれる程度の厚さの素子分離
用酸化膜２３をＣＶＤ法により全面に堆積した後、この
素子分離用酸化膜２３をパターニングし、素子分離用溝
２２の領域のみに素子分離用酸化膜２３を残置する。
【００４８】次に全面にゲート絶縁膜となる薄い熱酸化
膜２４を形成した後、この薄い熱酸化膜２４上にゲート
電極となるｎ+ 型ポリシリコン膜２５を形成する。次い
で薄い熱酸化膜２４およびｎ+ 型ポリシリコン膜２５を
ゲート電極状にパターニングした後、残った熱酸化膜２
４およびｎ+ 型ポリシリコン膜２５をマスクとして、ｐ
型シリコン基板２１の表面にｎ型不純物イオンを注入す
ることにより、自己整合的にｎ- 型ソース・ドレイン領
域２６を形成する。
膜２４を形成した後、この薄い熱酸化膜２４上にゲート
電極となるｎ+ 型ポリシリコン膜２５を形成する。次い
で薄い熱酸化膜２４およびｎ+ 型ポリシリコン膜２５を
ゲート電極状にパターニングした後、残った熱酸化膜２
４およびｎ+ 型ポリシリコン膜２５をマスクとして、ｐ
型シリコン基板２１の表面にｎ型不純物イオンを注入す
ることにより、自己整合的にｎ- 型ソース・ドレイン領
域２６を形成する。
【００４９】次に図４（ｂ）に示すように、全面に厚い
酸化膜２７をＣＶＤ法により堆積した後、この厚い酸化
膜２７をエッチングして、一方のソース・ドレイン領域
６上の厚い酸化膜２７にコンタクトホール２８を開口す
る。次いで全面に白金膜２９（第１のキャパシタ電極と
なる金属膜）を形成した後、この白金膜２９を下部キャ
パシタ電極状にパターニングする。次いで全面にキャパ
シタ絶縁膜としてのチタン酸バリウム膜３０（絶縁性の
金属酸化膜）をＣＶＤ法により堆積する。
酸化膜２７をＣＶＤ法により堆積した後、この厚い酸化
膜２７をエッチングして、一方のソース・ドレイン領域
６上の厚い酸化膜２７にコンタクトホール２８を開口す
る。次いで全面に白金膜２９（第１のキャパシタ電極と
なる金属膜）を形成した後、この白金膜２９を下部キャ
パシタ電極状にパターニングする。次いで全面にキャパ
シタ絶縁膜としてのチタン酸バリウム膜３０（絶縁性の
金属酸化膜）をＣＶＤ法により堆積する。
【００５０】次に図４（ｃ）に示すように、酸化性雰囲
気中で白金膜２９を熱処理することにより、白金膜２９
の表面を酸化し、白金膜２９とチタン酸バリウム膜３０
との間に、下部キャパシタ電極の一部である導電性の酸
化白金（Ｐｔ3 Ｏ4 ）膜３１（導線性の金属酸化膜）を
形成する。
気中で白金膜２９を熱処理することにより、白金膜２９
の表面を酸化し、白金膜２９とチタン酸バリウム膜３０
との間に、下部キャパシタ電極の一部である導電性の酸
化白金（Ｐｔ3 Ｏ4 ）膜３１（導線性の金属酸化膜）を
形成する。
【００５１】最後に、図４（ｄ）に示すように、上部キ
ャパシタ電極となる酸化モリブデン膜３２（第２のキャ
パシタ電極）をスパッタ法により全面に堆積した後、チ
タン酸バリウム膜３０および酸化モリブデン膜３２とを
所定の形状にパターンニングして、スタック型ＤＲＡＭ
のメモリセルが完成する。
ャパシタ電極となる酸化モリブデン膜３２（第２のキャ
パシタ電極）をスパッタ法により全面に堆積した後、チ
タン酸バリウム膜３０および酸化モリブデン膜３２とを
所定の形状にパターンニングして、スタック型ＤＲＡＭ
のメモリセルが完成する。
【００５２】このような形成方法でも、実質的に白金膜
２９の表面に酸化白金膜３１が形成された状態で、白金
膜２９上にチタン酸バリウム膜３０が形成されるので、
先の実施例と同様な効果が得られる。
２９の表面に酸化白金膜３１が形成された状態で、白金
膜２９上にチタン酸バリウム膜３０が形成されるので、
先の実施例と同様な効果が得られる。
【００５３】図５は、本発明の第３の実施例に係るスタ
ック型ＤＲＡＭのメモリセルの形成方法を示す工程断面
図である。まず、図５（ａ）に示すように、例えば、比
抵抗１０Ω・ｃｍ、結晶面（１００）のｐ型シリコン基
板４１の表面に素子分離用溝４２を形成する。次いでこ
の素子分離用溝４２が完全に塞がれる程度の厚さの素子
分離用酸化膜４３をＣＶＤ法により全面に堆積した後、
この素子分離用酸化膜４３をパターニングして、素子分
離用溝４２の領域のみに素子分離用酸化膜４３を残置す
る。
ック型ＤＲＡＭのメモリセルの形成方法を示す工程断面
図である。まず、図５（ａ）に示すように、例えば、比
抵抗１０Ω・ｃｍ、結晶面（１００）のｐ型シリコン基
板４１の表面に素子分離用溝４２を形成する。次いでこ
の素子分離用溝４２が完全に塞がれる程度の厚さの素子
分離用酸化膜４３をＣＶＤ法により全面に堆積した後、
この素子分離用酸化膜４３をパターニングして、素子分
離用溝４２の領域のみに素子分離用酸化膜４３を残置す
る。
【００５４】次に全面にゲート絶縁膜となる薄い熱酸化
膜４４を形成した後、この薄い熱酸化膜４４上にゲート
電極となるｎ+ 型ポリシリコン膜４５を形成する。次い
で薄い熱酸化膜４４およびｎ+ 型ポリシリコン膜４５を
ゲート電極状にパターニングした後、残った熱酸化膜４
４およびｎ+ 型ポリシリコン膜４５をマスクとして、ｐ
型シリコン基板４１の表面にｎ型不純物イオンを注入す
ることにより、自己整合的にｎ- 型ソース・ドレイン領
域４６を形成する。
膜４４を形成した後、この薄い熱酸化膜４４上にゲート
電極となるｎ+ 型ポリシリコン膜４５を形成する。次い
で薄い熱酸化膜４４およびｎ+ 型ポリシリコン膜４５を
ゲート電極状にパターニングした後、残った熱酸化膜４
４およびｎ+ 型ポリシリコン膜４５をマスクとして、ｐ
型シリコン基板４１の表面にｎ型不純物イオンを注入す
ることにより、自己整合的にｎ- 型ソース・ドレイン領
域４６を形成する。
【００５５】次に図５（ｂ）に示すように、全面に厚い
酸化膜４７を熱ＣＶＤ法により堆積した後、この厚い酸
化膜４７をエッチングして、一方のソース・ドレイン領
域６上の厚い酸化膜４７にコンタクトホール４８を開口
する。この後、全面にタングステン膜４９（第１のキャ
パシタ電極となる第１の金属膜）を形成し、このタング
ステン膜４９を下部キャパシタ電極状にパターニングす
る。この後、全面にキャパシタ絶縁膜となるタンタル膜
５０（キャパシタ絶縁膜となる第２の金属膜）を熱ＣＶ
Ｄ法により２０ｎｍの厚さに堆積する。
酸化膜４７を熱ＣＶＤ法により堆積した後、この厚い酸
化膜４７をエッチングして、一方のソース・ドレイン領
域６上の厚い酸化膜４７にコンタクトホール４８を開口
する。この後、全面にタングステン膜４９（第１のキャ
パシタ電極となる第１の金属膜）を形成し、このタング
ステン膜４９を下部キャパシタ電極状にパターニングす
る。この後、全面にキャパシタ絶縁膜となるタンタル膜
５０（キャパシタ絶縁膜となる第２の金属膜）を熱ＣＶ
Ｄ法により２０ｎｍの厚さに堆積する。
【００５６】次に図５（ｃ）に示すように、全面にタン
グステン膜５１をスパッタ法により堆積した後、このタ
ングステン膜５１およびタンタル膜５０を所定の形状に
パターニングする。
グステン膜５１をスパッタ法により堆積した後、このタ
ングステン膜５１およびタンタル膜５０を所定の形状に
パターニングする。
【００５７】最後に、図５（ｄ）に示すように、プラズ
マ酸素やラジカル酸素等の酸化性雰囲気中の熱処理によ
り、タングステン膜５１を二酸化タングステン膜５２に
変え、タンタル膜５０を五酸化タンタル膜５３（絶縁性
の金属酸化膜）に変え、そして、タングステン膜４９の
表面を二酸化タングステン膜５４（導線性の金属酸化
膜）に変えて、スタック型ＤＲＡＭのメモリセルが完成
する。
マ酸素やラジカル酸素等の酸化性雰囲気中の熱処理によ
り、タングステン膜５１を二酸化タングステン膜５２に
変え、タンタル膜５０を五酸化タンタル膜５３（絶縁性
の金属酸化膜）に変え、そして、タングステン膜４９の
表面を二酸化タングステン膜５４（導線性の金属酸化
膜）に変えて、スタック型ＤＲＡＭのメモリセルが完成
する。
【００５８】このような製造方法でも、先の実施例と同
様に、熱処理工程におけるキャパシタ電極とキャパシタ
絶縁膜との間の酸化還元反応を防止できるので、信頼性
の改善が図れる。
様に、熱処理工程におけるキャパシタ電極とキャパシタ
絶縁膜との間の酸化還元反応を防止できるので、信頼性
の改善が図れる。
【００５９】図６は、本発明の第４の実施例に係るスタ
ック型ＤＲＡＭのメモリセルの形成方法を示す工程断面
図である。まず、図６（ａ）に示すように、ｐ型シリコ
ン基板６１（例えば、比抵抗１０Ω・ｃｍ、結晶面（１
００））の表面に素子分離用溝６２を形成する。次いで
この素子分離用溝６２が完全に塞がれる程度の厚さの素
子分離用酸化膜６３をＣＶＤ法により全面に堆積した
後、この素子分離用酸化膜６３をパターニングし、素子
分離用溝６２の領域のみに素子分離用酸化膜６３を残置
する。
ック型ＤＲＡＭのメモリセルの形成方法を示す工程断面
図である。まず、図６（ａ）に示すように、ｐ型シリコ
ン基板６１（例えば、比抵抗１０Ω・ｃｍ、結晶面（１
００））の表面に素子分離用溝６２を形成する。次いで
この素子分離用溝６２が完全に塞がれる程度の厚さの素
子分離用酸化膜６３をＣＶＤ法により全面に堆積した
後、この素子分離用酸化膜６３をパターニングし、素子
分離用溝６２の領域のみに素子分離用酸化膜６３を残置
する。
【００６０】次に全面にゲート絶縁膜となる薄い熱酸化
膜６４を形成した後、この薄い熱酸化膜６４上にゲート
電極となるｎ+ 型ポリシリコン膜６５を形成する。次い
で薄い熱酸化膜６４およびｎ+ 型ポリシリコン膜６５を
ゲート電極状にパターニングした後、残った熱酸化膜６
およびｎ+ 型ポリシリコン膜６をマスクとして、ｐ型シ
リコン基板１の表面にｎ型不純物イオンを注入すること
により、自己整合的にｎ- 型ソース・ドレイン領域６６
を形成する。
膜６４を形成した後、この薄い熱酸化膜６４上にゲート
電極となるｎ+ 型ポリシリコン膜６５を形成する。次い
で薄い熱酸化膜６４およびｎ+ 型ポリシリコン膜６５を
ゲート電極状にパターニングした後、残った熱酸化膜６
およびｎ+ 型ポリシリコン膜６をマスクとして、ｐ型シ
リコン基板１の表面にｎ型不純物イオンを注入すること
により、自己整合的にｎ- 型ソース・ドレイン領域６６
を形成する。
【００６１】次に図６（ｂ）に示すように、全面に厚い
酸化膜６７をＣＶＤ法により堆積した後、この厚い酸化
膜６７をエッチングして、一方のソース・ドレイン領域
６６上の厚い酸化膜６７にコンタクトホール６８を開口
する。
酸化膜６７をＣＶＤ法により堆積した後、この厚い酸化
膜６７をエッチングして、一方のソース・ドレイン領域
６６上の厚い酸化膜６７にコンタクトホール６８を開口
する。
【００６２】次に全面に下部キャパシタ電極となるタン
グステン膜６９（第１のキャパシタ電極となる金属膜）
を形成した後、このタングステン膜６９を下部キャパシ
タ電極状にパターニングする。
グステン膜６９（第１のキャパシタ電極となる金属膜）
を形成した後、このタングステン膜６９を下部キャパシ
タ電極状にパターニングする。
【００６３】次いで酸化性雰囲気中で熱処理し、タング
ステン膜６９上に三酸化タングステン膜７０（導電性の
金属酸化膜）を形成した後、全面にキャパシタ絶縁膜と
しての遷移金属酸化膜の一種である五酸化タンタル膜
（Ｔａ2 Ｏ5 膜）７１（絶縁性の金属酸化膜）を形成す
る。
ステン膜６９上に三酸化タングステン膜７０（導電性の
金属酸化膜）を形成した後、全面にキャパシタ絶縁膜と
しての遷移金属酸化膜の一種である五酸化タンタル膜
（Ｔａ2 Ｏ5 膜）７１（絶縁性の金属酸化膜）を形成す
る。
【００６４】最後に、図６（ｃ）に示すように、上部キ
ャパシタ電極となる酸化ルテニウム膜７２（第２のキャ
パシタ電極となる導電性の金属酸化膜））を、原料ガス
としてＲｕ（Ｃ5 Ｈ7 Ｏ2 ）3 ガス，Ｒｕ（Ｃ5 Ｈ5 ）
2 ガスを用いた酸素雰囲気中でのＣＶＤ法により全面に
段差被覆性良く堆積した後、五酸化タンタル膜７１およ
び酸化ルテニウム膜７２を所定の形状にパターンニング
して、スタック型ＤＲＡＭのメモリセルが完成する。
ャパシタ電極となる酸化ルテニウム膜７２（第２のキャ
パシタ電極となる導電性の金属酸化膜））を、原料ガス
としてＲｕ（Ｃ5 Ｈ7 Ｏ2 ）3 ガス，Ｒｕ（Ｃ5 Ｈ5 ）
2 ガスを用いた酸素雰囲気中でのＣＶＤ法により全面に
段差被覆性良く堆積した後、五酸化タンタル膜７１およ
び酸化ルテニウム膜７２を所定の形状にパターンニング
して、スタック型ＤＲＡＭのメモリセルが完成する。
【００６５】上部キャパシタ電極を本実施例の方法に従
って作成したキャパシタと、上部キャパシタ電極をスパ
ッタ法により作成したキャパシタ（上部キャパシタ電
極：酸化ルテニウム、キャパシタ絶縁膜：Ｔａ2 Ｏ5
膜）の電流密度との電流密度を調べたところ、図７に示
すような結果が得られた。
って作成したキャパシタと、上部キャパシタ電極をスパ
ッタ法により作成したキャパシタ（上部キャパシタ電
極：酸化ルテニウム、キャパシタ絶縁膜：Ｔａ2 Ｏ5
膜）の電流密度との電流密度を調べたところ、図７に示
すような結果が得られた。
【００６６】すなわち、上部キャパシタ電極を酸化性雰
囲気中のＣＶＤ法により形成する場合には、スパッタ法
で上部キャパシタ電極を形成した場合とほとんどリーク
電流の大きさが変わらないことを確認した。
囲気中のＣＶＤ法により形成する場合には、スパッタ法
で上部キャパシタ電極を形成した場合とほとんどリーク
電流の大きさが変わらないことを確認した。
【００６７】また、上部キャパシタ電極としての窒化チ
タン膜を、四塩化チタンガスとアンモニアガスとの混合
ガスを原料ガスとする窒素雰囲気中のＣＶＤ法により作
成したキャパシタと、上部キャパシタ電極としての窒化
チタン膜をスパッタにより作成したキャパシタの電流密
度との電流密度を調べたところ、図８に示すような結果
が得られた。
タン膜を、四塩化チタンガスとアンモニアガスとの混合
ガスを原料ガスとする窒素雰囲気中のＣＶＤ法により作
成したキャパシタと、上部キャパシタ電極としての窒化
チタン膜をスパッタにより作成したキャパシタの電流密
度との電流密度を調べたところ、図８に示すような結果
が得られた。
【００６８】すなわち、上部キャパシタ電極を窒素雰囲
気中のＣＶＤ法により形成する従来法の場合には、スパ
ッタ法で上部キャパシタ電極を形成した場合に比べて、
リーク電流が大幅に増加することを確認した。
気中のＣＶＤ法により形成する従来法の場合には、スパ
ッタ法で上部キャパシタ電極を形成した場合に比べて、
リーク電流が大幅に増加することを確認した。
【００６９】このように本実施例の方法に従って形成さ
れたキャパシタのリーク電流が、従来法の場合のそれに
比べて小さくなったのは、本実施例の場合、上部キャパ
シタ電極は酸素雰囲気中に晒されているので、原料ガス
による上部キャパシタ電極の還元が抑制されるからであ
る。
れたキャパシタのリーク電流が、従来法の場合のそれに
比べて小さくなったのは、本実施例の場合、上部キャパ
シタ電極は酸素雰囲気中に晒されているので、原料ガス
による上部キャパシタ電極の還元が抑制されるからであ
る。
【００７０】しかし、従来法の場合には、例えば、上記
の如きに、四塩化チタンガスとアンモニアガスとにより
窒化チタン膜を形成する場合には、四塩化チタンガス中
の塩素によりキャパシタ絶縁膜であるタンタル酸化膜が
エッチングされたり、アンモニアによりタンタル酸化膜
が窒化されるため、リーク電流が大きくなる。
の如きに、四塩化チタンガスとアンモニアガスとにより
窒化チタン膜を形成する場合には、四塩化チタンガス中
の塩素によりキャパシタ絶縁膜であるタンタル酸化膜が
エッチングされたり、アンモニアによりタンタル酸化膜
が窒化されるため、リーク電流が大きくなる。
【００７１】以上述べたように本実施例によれば、キャ
パシタ絶縁膜として、シリコン酸化膜よりも誘電率が高
いタンタル酸化膜７１を用いても、上部キャパシタ電極
を酸化性雰囲気中でのＣＶＤ法により形成しているた
め、原料ガスによるタンタル酸化膜７１の還元を抑制で
きる。
パシタ絶縁膜として、シリコン酸化膜よりも誘電率が高
いタンタル酸化膜７１を用いても、上部キャパシタ電極
を酸化性雰囲気中でのＣＶＤ法により形成しているた
め、原料ガスによるタンタル酸化膜７１の還元を抑制で
きる。
【００７２】したがって、リーク電流の増加による信頼
性の低下を防止でき、これによりシリコン酸化膜よりも
誘電率が高いタンタル酸化膜の特徴を生かしたキャパシ
タを形成でき、もって、高信頼、大容量のスタック型Ｄ
ＲＡＭのメモリセルが得られる。
性の低下を防止でき、これによりシリコン酸化膜よりも
誘電率が高いタンタル酸化膜の特徴を生かしたキャパシ
タを形成でき、もって、高信頼、大容量のスタック型Ｄ
ＲＡＭのメモリセルが得られる。
【００７３】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記第４の実施例では、酸化
性雰囲気として酸素雰囲気の場合について説明したが、
他の酸化性雰囲気、例えば、酸素プラズマ，酸素ラジカ
ル，Ｏ3 などの活性酸素雰囲気や、Ｈ2 Ｏ，ＣＨ3 ＯＨ
の雰囲気、並びにＨ2 Ｏ，ＣＨ3 ＯＨのプラズマやラジ
カルの雰囲気であっても良い。
るものではない。例えば、上記第４の実施例では、酸化
性雰囲気として酸素雰囲気の場合について説明したが、
他の酸化性雰囲気、例えば、酸素プラズマ，酸素ラジカ
ル，Ｏ3 などの活性酸素雰囲気や、Ｈ2 Ｏ，ＣＨ3 ＯＨ
の雰囲気、並びにＨ2 Ｏ，ＣＨ3 ＯＨのプラズマやラジ
カルの雰囲気であっても良い。
【００７４】また、上記実施例では、下部キャパシタ電
極として、二酸化タングステン，酸化白金，二酸化ルテ
ニウムを用いたが、他の導電性の金属酸化膜、例えば、
ＩｒＯ2 ，ＰｄＯ2 ，ＯｓＯ2 ，ＣｒＯ2 ，ＴＩ2 Ｏ
3 ，Ｆｅ3 Ｏ4 ，ＭｏＯ2 ，（Ｌａx Ｃａ1-x ）ＣｒＯ
3 ，ＲｅＯ2 ，ＺｎＯ，Ｓｒ（Ｎｂ1-x Ｔｉx ）Ｏ3 ，
ＬａＮｉＯ3 などを用いても良い。
極として、二酸化タングステン，酸化白金，二酸化ルテ
ニウムを用いたが、他の導電性の金属酸化膜、例えば、
ＩｒＯ2 ，ＰｄＯ2 ，ＯｓＯ2 ，ＣｒＯ2 ，ＴＩ2 Ｏ
3 ，Ｆｅ3 Ｏ4 ，ＭｏＯ2 ，（Ｌａx Ｃａ1-x ）ＣｒＯ
3 ，ＲｅＯ2 ，ＺｎＯ，Ｓｒ（Ｎｂ1-x Ｔｉx ）Ｏ3 ，
ＬａＮｉＯ3 などを用いても良い。
【００７５】また、上記実施例では、シリコン酸化膜よ
りも誘電率が高いキャパシタ絶縁膜として、五酸化タン
タル，チタン酸ストロンチウム，チタン酸バリウムを用
いたが、その他に、例えば、酸化チタン（ＴｉＯ2 ），
酸化ジルコニウム（ＺｒＯ2），酸化イットリウム（Ｙ2
Ｏ3 ），酸化ハウニウム（ＨｆＯ2 ）などの遷移金属
酸化膜、並びにこれら遷移金属酸化膜の複合膜を用いて
も良い。
りも誘電率が高いキャパシタ絶縁膜として、五酸化タン
タル，チタン酸ストロンチウム，チタン酸バリウムを用
いたが、その他に、例えば、酸化チタン（ＴｉＯ2 ），
酸化ジルコニウム（ＺｒＯ2），酸化イットリウム（Ｙ2
Ｏ3 ），酸化ハウニウム（ＨｆＯ2 ）などの遷移金属
酸化膜、並びにこれら遷移金属酸化膜の複合膜を用いて
も良い。
【００７６】また、ＣＶＤ法における原料ガスとして、
上記した導電性の金属酸化膜を構成する金属のカルボコ
ル化合物，アルコキシド化合物，アルキル化合物，シク
ロペンタジエニル化合物等のような有機金属化合物のガ
スを用いることが可能である。
上記した導電性の金属酸化膜を構成する金属のカルボコ
ル化合物，アルコキシド化合物，アルキル化合物，シク
ロペンタジエニル化合物等のような有機金属化合物のガ
スを用いることが可能である。
【００７７】また、上部キャパシタ電極だけ、下部キャ
パシタ電極だけ、或いは上部キャパシタ電極および下部
キャパシタ電極の両方が導電性の金属酸化膜であっても
良い。
パシタ電極だけ、或いは上部キャパシタ電極および下部
キャパシタ電極の両方が導電性の金属酸化膜であっても
良い。
【００７８】また、上記実施例では、スタック型キャパ
シタセルの場合について説明したが、本発明は、トレン
チ型キャパシタなどの他の３次元構造のキャパシタにも
適用できる。
シタセルの場合について説明したが、本発明は、トレン
チ型キャパシタなどの他の３次元構造のキャパシタにも
適用できる。
【００７９】また、本発明は、ＤＲＡＭ以外のキャパシ
タを用いた半導体装置にも適用できる。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施できる。
タを用いた半導体装置にも適用できる。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施できる。
【００８０】
【発明の効果】以上詳述したように本発明（請求項１，
２，３）によれば、第１のキャパシタ電極となる金属膜
とキャパシタ絶縁膜となる絶縁性の金属酸化膜との間に
形成される導電性の金属酸化膜によって、上記金属膜と
上記金属酸化膜との間の酸化還元反応が抑制されるの
で、高信頼、大容量のキャパシタが得られる。
２，３）によれば、第１のキャパシタ電極となる金属膜
とキャパシタ絶縁膜となる絶縁性の金属酸化膜との間に
形成される導電性の金属酸化膜によって、上記金属膜と
上記金属酸化膜との間の酸化還元反応が抑制されるの
で、高信頼、大容量のキャパシタが得られる。
【００８１】また、本発明の他の本発明（請求項４）に
よれば、第２のキャパシタ電極として導電性の金属酸化
膜を酸化性雰囲気中での気相成長法により形成している
ため、上記金属酸化膜の還元が抑制され、高信頼、大容
量のキャパシタが得られる。
よれば、第２のキャパシタ電極として導電性の金属酸化
膜を酸化性雰囲気中での気相成長法により形成している
ため、上記金属酸化膜の還元が抑制され、高信頼、大容
量のキャパシタが得られる。
【図１】本発明の第１の実施例に係るスタック型ＤＲＡ
Ｍのメモリセルの形成方法を示す工程断面図
Ｍのメモリセルの形成方法を示す工程断面図
【図２】本発明の第２の実施例に係るスタック型ＤＲＡ
Ｍのメモリセルの形成方法を示す工程断面図
Ｍのメモリセルの形成方法を示す工程断面図
【図３】本発明のキャパシタのリーク電流が熱処理の前
後においてどのように変わるかを示す図
後においてどのように変わるかを示す図
【図４】従来のキャパシタのリーク電流が熱処理の前後
においてどのように変わるかを示す図
においてどのように変わるかを示す図
【図５】本発明の第３の実施例に係るスタック型ＤＲＡ
Ｍのメモリセルの形成方法を示す工程断面図
Ｍのメモリセルの形成方法を示す工程断面図
【図６】本発明の第４の実施例に係るスタック型ＤＲＡ
Ｍのメモリセルの形成方法を示す工程断面図
Ｍのメモリセルの形成方法を示す工程断面図
【図７】上部キャパシタ電極を本発明の方法に従って作
成したキャパシタのリーク電流と、上部キャパシタ電極
をスパッタ法により作成したキャパシタのリーク電流と
を示す図
成したキャパシタのリーク電流と、上部キャパシタ電極
をスパッタ法により作成したキャパシタのリーク電流と
を示す図
【図８】上部キャパシタを従来法に従って作成したキャ
パシタのリーク電流と、上部キャパシタ電極をスパッタ
法により作成したキャパシタのリーク電流とを示す図
パシタのリーク電流と、上部キャパシタ電極をスパッタ
法により作成したキャパシタのリーク電流とを示す図
１…ｐ型シリコン基板 ２…素子分離用溝 ３…素子分離用酸化膜 ４…熱酸化膜（ゲート絶縁膜） ５…ｎ+ 型ポリシリコン膜（ゲート電極） ６…ｎ- 型ソース・ドレイン領域 ７…ＣＶＤ酸化膜 ８…コンタクトホール ９…タングステン膜（第１のキャパシタ電極となる金属
膜） １０…二酸化タングステン膜（導電性の金属酸化膜） １１…チタン酸ストロンチウム膜（絶縁性の金属酸化
膜） １２…酸化ルテニウム膜（第２のキャパシタ電極） ２１…ｐ型シリコン基板 ２２…素子分離用溝 ２３…素子分離用酸化膜 ２４…熱酸化膜（ゲート絶縁膜） ２５…ｎ+ 型ポリシリコン膜（ゲート電極） ２６…ｎ- 型ソース・ドレイン領域 ２７…ＣＶＤ酸化膜 ２８…コンタクトホール ２９…白金膜（第１のキャパシタ電極となる第１の金属
膜） ３０…チタン酸バリウム膜（絶縁性の金属酸化膜） ３１…酸化白金膜（導線性の金属酸化膜） ３２…酸化モリブデン膜（第２のキャパシタ電極） ４１…ｐ型シリコン基板 ４２…素子分離用溝 ４３…素子分離用酸化膜 ４４…熱酸化膜（ゲート絶縁膜） ４５…ｎ+ 型ポリシリコン膜（ゲート電極） ４６…ｎ- 型ソース・ドレイン領域 ４７…ＣＶＤ酸化膜 ４８…コンタクトホール ４９…タングステン膜（第１のキャパシタ電極となる第
１の金属膜） ５０…タンタル膜（キャパシタ絶縁膜となる第２の金属
膜） ５１…タングステン膜 ５２…二酸化タングステン膜 ５３…五酸化タンタル膜（絶縁性の金属酸化膜） ５４…二酸化タングステン膜（導線性の金属酸化膜） ６１…ｐ型シリコン基板 ６２…素子分離用溝 ６３…素子分離用酸化膜 ６４…熱酸化膜（ゲート絶縁膜） ６５…ｎ+ 型ポリシリコン膜（ゲート電極） ６６…ｎ- 型ソース・ドレイン領域 ６７…ＣＶＤ酸化膜 ６８…コンタクトホール ６９…タングステン膜（第１のキャパシタ電極となる金
属膜） ７０…三酸化タングステン膜 ７１…五酸化タンタル膜（絶縁性の金属酸化膜） ７２…酸化ルテニウム膜（第２のキャパシタ電極となる
導電性の金属酸化膜）
膜） １０…二酸化タングステン膜（導電性の金属酸化膜） １１…チタン酸ストロンチウム膜（絶縁性の金属酸化
膜） １２…酸化ルテニウム膜（第２のキャパシタ電極） ２１…ｐ型シリコン基板 ２２…素子分離用溝 ２３…素子分離用酸化膜 ２４…熱酸化膜（ゲート絶縁膜） ２５…ｎ+ 型ポリシリコン膜（ゲート電極） ２６…ｎ- 型ソース・ドレイン領域 ２７…ＣＶＤ酸化膜 ２８…コンタクトホール ２９…白金膜（第１のキャパシタ電極となる第１の金属
膜） ３０…チタン酸バリウム膜（絶縁性の金属酸化膜） ３１…酸化白金膜（導線性の金属酸化膜） ３２…酸化モリブデン膜（第２のキャパシタ電極） ４１…ｐ型シリコン基板 ４２…素子分離用溝 ４３…素子分離用酸化膜 ４４…熱酸化膜（ゲート絶縁膜） ４５…ｎ+ 型ポリシリコン膜（ゲート電極） ４６…ｎ- 型ソース・ドレイン領域 ４７…ＣＶＤ酸化膜 ４８…コンタクトホール ４９…タングステン膜（第１のキャパシタ電極となる第
１の金属膜） ５０…タンタル膜（キャパシタ絶縁膜となる第２の金属
膜） ５１…タングステン膜 ５２…二酸化タングステン膜 ５３…五酸化タンタル膜（絶縁性の金属酸化膜） ５４…二酸化タングステン膜（導線性の金属酸化膜） ６１…ｐ型シリコン基板 ６２…素子分離用溝 ６３…素子分離用酸化膜 ６４…熱酸化膜（ゲート絶縁膜） ６５…ｎ+ 型ポリシリコン膜（ゲート電極） ６６…ｎ- 型ソース・ドレイン領域 ６７…ＣＶＤ酸化膜 ６８…コンタクトホール ６９…タングステン膜（第１のキャパシタ電極となる金
属膜） ７０…三酸化タングステン膜 ７１…五酸化タンタル膜（絶縁性の金属酸化膜） ７２…酸化ルテニウム膜（第２のキャパシタ電極となる
導電性の金属酸化膜）
Claims (4)
- 【請求項１】表面に導電性の金属酸化膜が形成された金
属膜からなる第１のキャパシタ電極と、 この第１のキャパシタ電極上に設けられ、絶縁性の金属
酸化膜からなるキャパシタ絶縁膜と、 このキャパシタ絶縁膜上に設けられた第２のキャパシタ
電極とを具備してなることを特徴とする半導体装置。 - 【請求項２】第１のキャパシタ電極となる金属膜を形成
する工程と、 この金属膜上にキャパシタ絶縁膜としての絶縁性の金属
酸化膜を形成する工程と、 酸化性雰囲気中の熱処理により、前記金属膜の表面に導
電性の金属酸化膜を形成する工程と、 前記絶縁性の金属酸化膜上に第２のキャパシタ電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項３】第１のキャパシタ電極となる第１の金属膜
を形成する工程と、 この第１の金属膜上にキャパシタ絶縁膜となる第２の金
属膜を形成する工程と、 酸化性雰囲気中の熱処理によ
り、前記第１の金属膜の表面に導電性の金属酸化膜を形
成し、且つ前記第２の金属膜を絶縁性の金属酸化膜に変
える工程と、 この絶縁性の金属酸化膜の形成時または形成後に、前記
絶縁性の金属酸化膜上に第２のキャパシタ電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項４】第１のキャパシタ電極となる金属膜を形成
する工程と、 この金属膜上にキャパシタ絶縁膜としての絶縁性の金属
酸化膜を形成する工程と、 前記絶縁性の金属酸化膜上に第２のキャパシタ電極とな
る導電性の金属酸化膜を酸化性雰囲気中で気相成長法に
より形成する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231672A JPH06338599A (ja) | 1993-03-31 | 1993-09-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-74837 | 1993-03-31 | ||
| JP7483793 | 1993-03-31 | ||
| JP5231672A JPH06338599A (ja) | 1993-03-31 | 1993-09-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338599A true JPH06338599A (ja) | 1994-12-06 |
Family
ID=26416016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5231672A Pending JPH06338599A (ja) | 1993-03-31 | 1993-09-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338599A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852307A (en) * | 1995-07-28 | 1998-12-22 | Kabushiki Kaisha Toshiba | Semiconductor device with capacitor |
| US6762090B2 (en) | 2001-09-13 | 2004-07-13 | Hynix Semiconductor Inc. | Method for fabricating a capacitor |
| JP2007013101A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 半導体素子のキャパシタ及びその製造方法 |
| US7432183B2 (en) | 2004-12-20 | 2008-10-07 | Samsung Electronics Co., Ltd. | Methods of manufacturing a thin film including zirconium titanium oxide and methods of manufacturing a gate structure, a capacitor and a flash memory device including the same |
| JP2012151453A (ja) * | 2010-12-28 | 2012-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
| JP2020053612A (ja) * | 2018-09-28 | 2020-04-02 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-09-17 JP JP5231672A patent/JPH06338599A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852307A (en) * | 1995-07-28 | 1998-12-22 | Kabushiki Kaisha Toshiba | Semiconductor device with capacitor |
| US6156599A (en) * | 1995-07-28 | 2000-12-05 | Kabushiki Kaisha Toshiba | Method of making a semiconductor device with capacitor |
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| JP2007013101A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 半導体素子のキャパシタ及びその製造方法 |
| JP2012151453A (ja) * | 2010-12-28 | 2012-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
| US9287294B2 (en) | 2010-12-28 | 2016-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Capacitor and semiconductor device having oxide semiconductor |
| JP2016040845A (ja) * | 2010-12-28 | 2016-03-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020053612A (ja) * | 2018-09-28 | 2020-04-02 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| WO2020066819A1 (ja) * | 2018-09-28 | 2020-04-02 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
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