KR100247884B1 - 강유전 물질의 분극을 이용하는 불휘발성 반도체 메모리 - Google Patents
강유전 물질의 분극을 이용하는 불휘발성 반도체 메모리 Download PDFInfo
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Abstract
본 발명은 반도체 기판, 그 반도체 기판의 주면 상의 게이트 절연막을 통해서 형성된 게이트 전극, 그 게이트 전극을 한 쌍의 소스/드레인 영역 사이에 위치시키기 위해 반도체 기판의 주면 영역 내에 형성된 한 쌍의 소스/드레인 영역을 포함하는 불휘발성 반도체 메모리에 관한 것이다. 상기 게이트 절연막은 반도체 기판의 주면과 접촉하는 실리콘 산화막 및/또는 실리콘 질화막, 및 그 실리콘 산화막 및/또는 실리콘 질화막 상에 형성되고 50 이하의 유전율을 갖는 강유전 물질인 게르만산 납 막으로 형성된다.
Description
제1도는 강유전 물질의 분극을 이용하는 종래의 불휘발성 반도체 메모리의 제 1 예의 개략 단면도.
제2도는 강유저 물질의 분극을 이용하는 종래의 불휘발성 반도체 메모리의 제 2 예의 개략 단면도.
제3a도 내지 제3d도는 강유전 물질의 분극을 이용하는 본 발명에 따른 불휘발성 반도체 메모리의 제 1 실시예를 제조하기 위한 공정을 설명하는 개략 단면도.
제4a도 내지 제4b도는 불휘발성 반도체 메모리의 제 1 실시예의 게르만산납 막의 표면 및 단면의 주사 전자 현미경(SEM) 사진.
제5도는 불휘발성 반도체 메모리의 제 1 실시예의 게르만산납 막의 X-선 회절 측정의 결과를 설명하는 그래프.
제6a도 내재 제6d도는 강유전 물질의 분극을 이용하는 본 발명에 따른 불휘발성 반도체 메모리의 제 2 실시예를 제조하는 공정을 설명하는 단면도.
제7a도 내지 제7d도는 강유전 물질의 분극을 이용하는 본 발명에 따른 불휘발성 반도체 메모리의 제 3 및 4 실시예를 제조하는 공정을 설명하는 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : P-형 실리콘 기판 2 : 소자 분리 산화막
3 : 질화산화막 3A : 실리콘 산화막
3B : 실리콘 질화막 4 : Pb5Ge3O11막
4A : LiTaO3막 4B : YMnO3막
4C : 강유전 물질막 5 : TiN막
5A : 게이트 전극 6 : 포토레지스트막
7 : 소스 영역 8 : 드레인 영역
9 : 층간 절연막 10 : 배선
본 발명은 불휘발성 반도체 메모리, 특히 강유전 물질의 분극을 이용하여 정보를 저장하도록 구성된 불휘발성 반도체 메모리에 관한 것이다.
정보를 저장하기 위한 매체로서 강유전 물질을 이용한 불휘발성 반도체 메모리는, 강유전 물질막의 열화가 일어나지 않는다면, 정보가 장기간 동안 저장될 수 있는 이점을 갖고, 또한 메모리 셀 크기를 축소시킬 수 있도록 할 수 있으므로 큰저장 용량을 갖는 메모리를 실현할 수 있는 것으로 기대되고 있다.
레자 모아자미(Reza Moazzami) 등의 문헌 "고밀도 NVRAM용 강유전 DRAM 셀", IEEE ELECTRON DEVICE LETTERS, 제 11권, 제 10호, 1990년 10월, 제 454-456 페이지(본 출원서에 그 전부가 참조됨)"에서 DRAM 메모리 셀 커패시터의 용량 절연물은 납 지르코네이트 티타네이트(PbZr1-xTixO3)로 형성된, 전술한 종래의 불휘발성 반도체 메모리의 일 예를 제안하였다.
제 1도를 참조하면, 레자 모아자미 등에 의해서 제안된 불휘발성 반도체 메모리의 단면도가 도시되어 있다. P-형 실리콘 기판(101)의 주면상에는, 소자 분리 분리(device isolation) 산화막(필드 산화물)이 예를 들면 LOCOS(실리콘의 국부 산화) 공정과 같은 선택적 산화에 의해서 형성되고, 소자 분리 산화막에 의해서 한정된 활성영역내에서는 게이트 전극(103)이 기판의 표면 상에 있는 게이트 절연막을 통해 형성된다. 소스 영역(104) 및 드레인 영역(105)은 소스 영역과 드레인 영역사이에 게이트 전극을 위치시키기 위해서 게이트 전극(103)의 대향측 기판의 표면영역에 형성된다. 제 1 층간 절연막(106)은 기판의 전체 표면을 덮도록 형성되고, Pt 막(107)은 게이트 전극(103)의 위치 위에서 제1 층간 절연막(106) 상에 형성된다. 또한, PZT(PbZr1-xTixO3) 막(108)은 Pt 막(107)을 덮도록 형성된다. 제 2 층간 절연막(109)은 PZT 막(108)을 포함하는 기판의 전체 표면을 덮도록 형성된다. 또한, 컨택트 홀(contact holes)은 각각 드레인 영역(105) 및 PZT 막(108)에 도달하도록 형성되고, 알루미늄 배선(110)은 상기 컨택트 홀을 통해서 드레인 영역(105) 및 PZT 막(108)과 접촉하도록 제2 층간 절연막(109) 상에 형성된다.
제 2도에는 트렌지스터의 게이트 절연막이 강유전 물질 막으로 형성된 강유전 물질 막을 이용하는 종래의 불휘발성 반도체 메모리의 다른 예를 설명하는 개략단면도가 도시되어 있다.
제 2도에 도시한 바와 같이, 소자 분리 산화막(2)은 P-형 실리콘 기판(1)의 주면 상에 형성되고, 강유전 물질 막(4C)은 게이트 절연막을 구성하기 위해서 기판(1)의 주면 상에 형성된다. 게이트 전극(5A)은 강유전 물질 막(4C) 상에 형성되고, 소스 영역 및 드레인 영역 사이에 게이트 전극을 위치시키기 위해, 소스 영역(7) 및 드레인 영역(8)은 게이트 전극(5A)의 대향측에서 기판의 표면 영역에 형성된다.
이 구조는 트랜지스터 자체가 메모리부를 갖기 때문에 셀 크기를 감소시키는데에 매우 효과적이다. 지금 고려하고 있는 게이트 절연막의 강유전 물질은 BaMgF4및 PbZr1-xTixO3이다.
이러한 유형의 메모리 셀의 구조 및 동작 원리는, 예를 들면 본 출원서에 그 내용 전부가 참조된 문헌["강유전 물질 박막을 이용한 불휘발성 메모리 FET", 일본 전자 통신 학회연구회, CPM-78-46:1, 1978]에 기재되어 있다.
제 1도에 도시한 종래의 메모리 셀에서, 강유전 물질 막아래에 있는 전극은 에칭 또는 패턴화가 어려운 Pt와 같은 물질로 형성되어야 하기 때문에, 미세 패턴화가 어렵다. 또한, 각 메모리 셀은 트랜지스터와 메모리부로 구성되므로, 그 구조가 복잡하다. 이것은 미세화에는 불리하다.
한편, 제 2도에 도시한 제 2의 종래예에서, 높은 유전율을 갖는 PbZr1-xTixO3과 같은 물질은 강유전 물질로서 사용되기 때문에, 신뢰성 높은 소자를 형성하는 것이 곤란하다. 또한, 최근 사용자들이 강하게 요구하고 있는 저전압 구동을 실현시키기가 어렵다. 이하에 그 이유에 대해 설명한다.
PbZr1-xTixO3막이 게이트 절연막으로서 사용되는 경우, PbZr1-xTixO3이 직접 실리콘 기판 상에 증착되고, 약 2㎚의 두께를 갖는 자연 산화물(natual oxide)층은 불가피하게 실리콘 기판의 경계에 형성된다.
PbZr1-xTixO3막의 항전기장(분극 반전이 시작될 때의 인가 전기장)은 80kV/cm정도이고, PbZr1-xTixO3막의 유전율은 1000 정도이다. 한편, 실리콘 산화막의 유전율은 4정도이다. 따라서, 항전기장이 PbZr1-xTixO3막에 인가된 경우, 20MV/cm [=80kV/cm×(1000/4)] 만큼 높은 전기장이 자연 산화막에 인가된다. 그러나, 자연 산화막은 의도하여 형성한 막이 아니기 때문에, 자연 산화막은 막 품질이 그렇게 양호하지 않으므로, 상기 언급된 바와 같은 높은 전기장이 인가되면, 자연산화막이 파괴될 가능성이 있다.
여기서, PbZr1-xTixO3막이 100㎚의 두께를 가지도록 형성된다고 가정하면, 필요한 항전기장을 인가하기 위해서 PbZr1-xTixO3막에 0.8V의 전압을 인가할 필요가 있다. 의도적으로, 완전한 분극 반전을 일으키기 위해서, 수십 %까지 0.8V보다 더 높은 전압을 인가할 필요가 있다. 한편, 이 때, 4V의 전압(=20 MV/cm×2㎚)이 자연 산화막에 인가된다. 따라서, 분극 반전을 일으키기 위해서 게이트 전극에 5V이상의 전압을 인가할 필요가 있다. 이것은 낮은 전압으로 실제의 디바이스를 동작시키는 것이 곤란하다는 것을 의미한다.
한편, 게이트 절연막이 BaMgF4로 형성되면, BaMgF4는 산화종(oxidizing specie)을 포함하지 않기 때문에 자연 산화막이 형성되지 않는다. 그러나, 이 물질의 분극치(polarization)는 비교적 낮다. 또한, BaMgF4막이 결정 결함을 포함하는 경우, 분극치는 더 낮아진다. 따라서, 만족스러운 메모리를 구성하기 위해서, 우수한 막 품질, 즉 결정 결함이 적은 BaMgF4막을 형성할 필요가 있다. 그러나, 이것은 그렇게 쉬운 일이 아니다. 왜냐 하면 BaMgF4와 실리콘 기판 사이의 격자 상수의 차 및 그밖에 다른 이유 때문이다.
낮은 유전율을 갖는 산화물 이외에 강유전 물질이 존재하기 때문에, 산화물 이외에 강유전 물질을 사용하여 자연 산화물의 형성을 방지할 수 있다. 그러나, 이러한 강유전 물질은 분극치가 작고, 내열성이 떨어지므로, 반도체 소자 제조용의 물질로서 이러한 강유전 물질을 사용하는 것은 어렵다.
따라서, 본 발명의 목적은 종래의 것의 상기 언급된 결점들을 해결한 불휘발성 반도체 메모리를 제공하는 것이다.
본 발명의 다른 목적은 강유전 물질의 분극을 이용함으로써, 간단한 구조와 높은 신뢰도를 가지며, 제조 및 미세화가 쉬우며, 저전압으로 구동될 수 있는, 정보를 저장하도록 구성된 불휘발성 반도체 메모리를 제공하는 것이다.
본 발명의 상기 목적 및 그 밖의 목적은, 본 발명에 따르면, 반도체 기판과, 반도체 기판의 주면(主面)상에 게이트 절연막을 통해 형성된 게이트 전극과, 상기 게이트 전극을 한 쌍의 소스/드레인 영역 사이에 위치시키기 위해 반도체 기판의 주면 영역에 형성된 한 쌍의 소스/드레인 영역을 포함하고, 상기 게이트 절연막은 반도체 기판의 주면과 접촉하는 제 1 절연막으로 형성되고, 제 2 절연막은 제 1 절연막위에 형성되고, 제 2 절연막은 50이하의 유전율을 가진 강유전 산화물로 형성되는 불휘발성 반도체 메모리에 있어서, 제 1 절연막은 실리콘 질화산화막 또는 하부 실리콘 산화막과 상부 실리콘 질화막으로 구성되는 적층막으로 형성되는 불휘발성 반도체 메모리에 의해 달성된다.
불휘발성 메모리의 실시예에 있어서, 제 2 절연막은 Pb5Ge3O11, LiTaO3, YMnO3, YbMnO3, ErMnO3및 HoMnO3로 이루어진 그룹으로부터 선택된 물질을 포함한다. 실리콘 산화막 또는 실리콘 질화막은 제 2 절연막과 게이트 전극 사이에 형성된다. 또한, 게이트 전극은 TiN으로 형성되는 것이 바람직하다.
본 발명의 발명자들은, 2MV/cm 이하의 전기장이 자연 산화막에 인가되는 경우에 반도체 디바이스의 열화가 촉진되지 않는 것을 밝혀냈다. 예를들면, 80kV/cm의 항전기장과 50의 유전율을 갖는 강유전 물질의 층 및 자연(실리콘) 산화막이 서로 증착되는 경우에, 항전기장이 강유전 물질층에 인가되면, 1MV/cm [=80kV/cm×(50/4)]의 전기장이 자연(실리콘) 산화막에 인가된다. 전술한 바와 같이, 강유전 물질을 완전히 분극화시키기 위해서, 항전기장보다 큰 전기장을 인가할 필요가 있다. 따라서, 항전기장의 두 배인 전기장에 의해서 분극이 유발된다고 가정하더라도 자연 실리콘 산화막은 이 전기장에 의해서 열화되지 않는다.
한편, 신뢰성이 높은 디바이스 동작을 실현시키도록 디바이스 제조시에 결점을 제거하기 위해서, 게이트 절연막으로서 제공된 강유전 물질 막은 50㎚ 내지 200㎚ 정도의 막 두께를 가질 필요가 있다. 강유전 물질 막이 80 kV/cm의 항전기장을 갖는다고 가정하면, 그 강유전 물질 막에 0.4V 내지 1.6V의 전압을 인가할 필요가 있다. 한편, 이러한 상황 하에서, 0.2V의 전압이 자연 산화막에 인가된다. 따라서, 게이트 전극에 대해 0.6V 내지 1.8V의 전압을 인가함으로써 분극이 개시되도록 할 수 있다. 따라서, 완전한 분극을 일으키기 위해서 수십 퍼센트까지 그 전압보다 높은 전압을 인가하는 것이 필요하다고 고려하더라도, 극히 낮은 전압으로 메모리를 구동할 수 있다.
또한, 산화물 강유전 물질의 대부분은 반도체 디바이스 제조 온도가 인가되더라도 열화되지 않는다.
본 발명의 상기 목적 및 그 밖의 목적, 특징 및 이점은 첨부된 도면을 참조한 본 발명의 바람직한 실시예에 대한 다음의 설명으로부터 더욱 명백해질 것이다.
제 3a도 내지 3d도는 강유전 물질의 분극을 이용한 본 발명에 따른 불휘발성 반도체 메모리의 제 1 실시예를 제조하기 위한 공정을 설명하는 단면도이다.
먼저, 제 3a도에 도시한 바와 같이, P-형 실리콘 기판(1)의 주면위에서, LOCOS(실리콘의 국부 산하) 공정과 같은 선택적 산화에 의해서 소자 분리 산화막(펄드 산화물)(2)을 형성한다. 그 다음에, 800℃의 온도에서 저압 분위기(예를들면, 1Torr)에서 열산화를 시켜서, 기판(1)의 주면 상에 1.5㎚의 두께를 갖는 얇은 산화막을 형성한다. 다음에, 그 열 산화막을 NH3분위기 내에서 램프 가열하여 기판의 표면 상에 질화산화막(3)을 형성한다.
그런 다음, 납의 에틸레이트(또는 에톡사이드) 및 게르마늄의 에틸레이트를 제조한 다음, 5:3의 조성비를 갖도록 혼합한다. 얻어진 혼합물을 졸겔법(sol gel process)에 의해서 질화산화막(3) 상에 증착시킨다. 다음에, 650℃에서 1시간 동안 드라이 산소 분위기에서 어닐링을 수행한다. 이렇게 처리하여, 제 3a도에 도시된 바와 같은 질화산화막(3) 상에 100㎚의 두께를 갖는 Pb5Ge3O11의 막(게르만산 납막)(4)을 형성한다.
그 다음에, 게이트 전극을 형성하기 위해 사용되는 100㎚ 두께를 갖는 TiN 막(5)을 실온에서 스퍼터링에 의해서 게르만산 납 막(4) 상에 증착시킨다. 다음에, 제 3b도에 도시된 바와 같이, 포토레지스트 막을 증착시키고, 노광 및 현상시켜서 게이트 전극을 위한 패턴을 갖는 패턴화된 포토레지스트 막(6)을 형성시킨다.
패턴화된 포토레지스트 막(6)을 마스크로서 사용하여, 염소 함유 가스를 사용한 건식 에칭을 수행하여 TiN 막(5)을 패턴화시켜서 게이트 전극을 형성시킨다. 또한, 제 3c도에 도시된 바와 같이, 패턴화된 포토레지스트 막(6) 및 소자 분리 산화막(2)을 마스크로서 사용하여, 비소(As)를 이온-주입시켜서 기판(1)의 표면 영역내에 소스 영역(7) 및 드레인 영역(8)을 형성시킨다.
다음에, 포토레지스트 막(6)을 산소 플라즈마 내에서 탄화시켜, 제 3d도에 도시된 바와 같이 포토레지스트 막(6)을 제거한다.
상기 제 1 실시예에서, 실온에서 Pb5Ge3O11막(4) 위에 게이트 전극(TiN 막(5))을 형성시킨다. 그러나, 상부 전극의 형성 후 열처리를 수행하는 경우, 및 고온 공정에서 게이트 전극 자체가 형성되는 경우, Pb5Ge3O11막(4)과 게이트 전극 금속 사이의 반응을 방지하기 위해서, 게이트 전극층의 증착 전에 Pb5Ge3O11막(4)과 게이트 전극 사이의 경계에서, 즉 Pb5Ge3O11막(4) 상에서, 실리콘 산화막 또는 실리콘 질화막을 형성하는 것이 바람직하다.
제 1 실시예에서 형성된 게르만산 납 막의 특성 및 구조를 조사하기 위해서, 졸겔방법에 의해서 실리콘 기판의 전체 표면 상에 게르만산 납 막을 형성시킨다. 그렇게 형성된 게르만산 납 막의 표면 및 단면의 주사 전자 현미경 사진은 제 4a도 및 제 4b도에 도시되어 있다. 이들 사진들로부터, 매끄러운 표면과 900Å정도의 두께를 갖는 막을 실리콘 기판 상에 형성시키는 것을 보게 된다. 또한, 그렇게 형성된 게르만산 납의 X-선 회절 특정의 결과는 제 5도에 도시되어 있다. 그렇게 형성된 게르만산 납 막은 다결정인 것으로 나타났다.
또한, 그렇게 형성된 게르만산 납 상에 TiN 막(게이트 전극을 구성하기 위해 사용됨)을 형성시키고, 유전율 및 히스테리시스 특성을 측정하였다. 그 측정 결정과, 유전율은 약 18.3이고, 전류 유전 분극은 약 1.2μC/cm2이다.
또한, 제 1 실시예에서 형성된 게르만산 납 막을 상세하게 분석하기 위해서, 상기 졸겔방법에 의해서 Pt 전극 상에서 3000Å의 두께를 갖는 게르만산 납 막을 형성시킨다. 3000Å의 두께를 갖는 이러한 게르만산 납 막은 14kV/cm의 항전기장 및 약 1.6μC/cm2의 잔류 유전 분극을 가졌다. 따라서, 게르만산 납 막에 0.4V 정도의 전압을 인가함으로써 분극 역전이 일어나는 것을 알 수 있다.
제 1 실시예의 디바이스 구조에서, 강유전 물질 막 아래에, 산화막 두께로 환산하여 2㎚ 두께를 갖는 질화산화막을 형성시킨다. 따라서, 실제 디바이스에 사용된 100㎚ 두께를 갖는 게르만산 납 막을 분극시키는 경우에, 자연 산화막에 인가된 전압은 0.013V 정도이다. 이것은 자연 산화막이 PZT 막의 경우에 인가된 전압의 단지 1/300의 전압으로 인가됨을 의미한다. 이것은 강유전 물질의 유전율과 항전기장이 모두 작다는 사실에 기인한 것으로 생각된다.
또한, 메모리로서 디바이스를 실제로 동작시키는데 필요한 전하는 0.5μC/cm2정도이다. 따라서, 현재 확인될 수 있는 약 1.6μC/cm2정도의 잔류 유전분극은 만족스러운 값이다.
제 6a도 내지 제 6d도는 강유전 물질의 분극을 이용하는 본 발명에 따른 불휘발성 반도체 메모리의 제 2 실시예를 제조하는 공정을 설명하는 단면도이다.
먼저, P-형 실리콘 기판(1)의 주면 상에, 선택적 산화 공정에 의해서 소자 분리 산화막(2)를 형성한다. 다음에, 기판(1)을 800℃의 온도로 가열시킨 다음, 질소 가스에 의해서 희석된 산소가스에 노출시켜서, 그 기판(1) 위에 1.5㎚의 두께를 갖는 실리콘 산화막(3A)을 형성시킨다. 또한, 저압 CVD 방법에 의해서 실리콘 산화막(3A) 상에 약 2㎚의 두께를 갖는 실리콘 질화막(3B)을 형성시킨다.
그 다음에, 산화납 및 산화게르마늄으로 구성된 타겟을 사용한 스퍼터링에 의해서, Pb 및 Ge의 산화물을 증착시켜서 약 200㎚의 두께를 갖는 막을 형성한다. 타겟 내의 Pb 와 Ge의 몰비는 2.5대 1이다. 즉, Pb가 Ge보다 더 풍부하다. 스퍼터링 조건은 기판 온도가 450℃이고, 플라즈마는 6mTorr의 압력 하에서 10%의 산소와 90%의 아르곤으로 이루어진 분위기에서 발생시킨다. 그렇게 형성된 막은 Pb:Ge = 2:1의 조성비를 갖는다. 타켓 내의 몰비에 비해서 Pb의 비율이 떨어지는 이유는 450℃의 온도에서 납이 증발했기 때문인 것으로 생각된다.
650℃의 온도에서 산소 분위기에서 3분 동안 이 막 상에 산화처리를 수행한다. 이 산화처리 후의 Pb와 Ge의 조성비는 Pb:Ge = 1.7:1로서 이는 Pb5Ge3O11의 조성에 도달하였다. 이 막의 X-선 회절 분석으로부터, 그렇게 형성된 Pb5Ge3O11의 약 80%는 c-축-배향 막인 것으로 알려졌다. 이 막은 편의상 제 6a도의 Pb5Ge3O11막(4)이라고 칭한다.
다음에, 100㎚의 두께를 갖는 TiN 막(5)을 스퍼터링에 의해서 Pb5Ge3O11막(4) 위에 적층시킨다. 다음에, 포토레지스트 막을 증착시키고, 노광 및 현상시켜서 게이트 전극을 위한 패턴을 갖는 패턴화된 포토레지스트 막(6)을 형성한다. 제 6b도에 도시한 바와 같이, 패턴화된 포토레지스트 막(6) 및 소자 분리 산화막(2)을 마스크로서 사용하여, 비소(As)를 이온-주입시켜서 기판(1)의 표면 영역 내에 소스 영역(7) 및 드레인 영역(8)을 형성한다.
패턴화된 포토레지스트 막(6)을 마스크로서 사용하여, 건식 에칭을 수행하여 패턴화된 포토레지스트 막(6)으로 덮이지 않은 Pb5Ge3O11막(4) 및 TiN 막(5)을 제거함으로써, 제 6c도에 도시한 바와 같이 게이트 전극을 형성한다.
포토레지스트 막(6)을 산소 플라즈마 내에서 탄화 제거시킨 후, 400℃의 기판 온도로 CVD 방법에 의해서 200㎚의 두께를 갖는 실리콘 산화막을 증착시킴으로써 전체 표면을 완전히 덮는 층간 절연막(9)을 형성한다. 다음에, 제 6d도에 도시된 바와 같이, 컨택트홀을 드레인 영역(8)에 닿게 형성시키고 알루미늄 합금 막을 증착시키고 패턴화시켜서, 그 컨택홀을 통해서 드레인 영역(8)에 접촉하는 배선(10)을 형성한다. 이 배선(10)은 비트 라인을 구성한다. 실질적으로, 소스 영역(7)은 기판에 형성된 확산된 층(도시되지 않음)에 의해서 다른 메모리 셀의 소스 영역에 공통으로 연결된다.
상기에서, 불휘발성 반도체 메모리 내의 메모리셀을 제조하는 방법이 기재되었다. 그러나, 그 메모리를 동작시켜기 위해서 주변 회로를 형성할 필요가 있다. 이 주변회로는 종래의 메모리에서 주변 회로를 제조하는 것과 같은 방법으로 형성될 수 있다. 그러나, 본 발명에서 메모리 셀을 형성하기 전에 주변회로를 미리 형성하는 것이 바람직하다. 그러나, 700℃ 이하의 공정에서 주변 회로를 형성할 수 있는 경우, 그 주변 회로는 메모리 셀의 형성 후에 형성시킬 수 있다. 상기 실시예들에서, 소스 영역은 일반적으로 기판 내에 형성된 확산된 층에 의해서 다른 메모리 셀의 소스 영역에 연결되지만, 배선을 통해서 연결될 수 있다.
상기 언급된 메모리에서, 트랜지스터는 Pb5Ge3O11막(4)의 분극 방향에 의해 온-오프 제어된다. 따라서, 상기 언급된 메모리는 불휘발성 메모리로서 동작될 수 있다.
제 7a도 내지 제 7d도는 강유전 물질의 분극을 이용하는 본 발명에 따른 불휘발성 반도체 메모리의 제 3 및 4 실시예를 제조하는 공정을 설명하는 단면도이다.
먼저, P-형 실리콘 기판(1)의 주면 상에, 선택적 산화 방법에 의해서 소자 분리 산화 막(2)을 형성시킨다. 다음에, 기판(1)을 800℃로 가열시키고, 질소가스에 의해 희석된 산소 가스에 노출시켜서, 1.5㎚를 갖는 실리콘 산화막(3A)을 기판(1)의 표면 상에 형성한다. 또한, 약 3㎚의 두께를 갖는 실리콘 질화막(3A)을 저압 CVD 방법에 의해서 실리콘 산화막(3A) 상에 형성시킨다.
그 다음에, LiTaO3분말을 굳혀서 형성된 타켓을 사용한 스퍼터링에 의해서, Li와 Ta의 산화물을 증착시켜서 약 200㎚의 두께를 갖는 막을 만든다. 스퍼터링 조건은 기판 온도가 560℃이고, 플라즈마는 6mTorr의 압력 하에서 10%의 산소와 90%의 아르곤으로 이루어진 분위기에서 발생시킨다. 그렇게 형성된 막에서, Li:Ta의 몰비는 약 1:1이다. 이 후, 산소 분위기에서 1100℃의 온도에서 30초 동안 이 막 상에 산화처리를 수행한다. 이 막의 X-선 회절 분석으로부터, 그렇게 형성된 막은 LiTaO3막(4A)임이 확인되었다(제 7a도).
다음에, 그렇게 형성된 LiTaO3막(4A) 상에 100㎚의 두께를 갖는 TiN 막(5)을, 실온에서 스퍼터링에 의해서 증착시킨다. 다음에, 포토레지스트 막을 증착시키고, 노광 및 현상시켜서 게이트 전극용 패턴을 갖는 패턴화된 포토레지스트 막(6)을 형성한다. 제 7b도에 도시한 바와 같이, 패턴화된 포토레지스트 막(6) 및 소자 분리 산화막(2)을 마스크로서 사용하여, 비소(As)를 이온-주입시켜서 기판(1)의 표면 영역 내에 소스 영역(7) 및 드레인 영역(8)을 형성한다.
패턴화된 포토레지스트 막(6)을 마스크로서 사용하여, 건식 에칭을 수행하여 패턴화된 포토레지스트 막(6)으로 덮이지 않은 LiTaO3막(4A) 및 TiN 막(5)을 제거함으로써, 제 7c도에 도시한 바와 같이 게이트 전극을 형성한다.
포토레지스트 막(6)을 산소 플라즈마 내에서 탄화시켜 제거시킨 후, 기판 온도를 400℃로 한 CVD 방법에 의해서 200㎚의 두께를 갖는 실리콘 산화막을 증착시킴으로써 전체 표면을 완전히 덮는 층간 절연막(9)을 형성한다. 다음에, 제 7d도에 도시된 바와 같이, 컨택트홀을 드레인 영역(8)에 닿게 형성시키고 알루미늄 합금 막을 증착시키고 패턴화시켜서, 그 컨택트홀을 통해서 드레인 영역(8)에 접촉하는 배선(10)을 형성한다. 이 배선(10)은 비트 라인을 구성한다. 또한, 소스 영역(7)은 다른 실시예와 유사하게 기판 내에 형성된 확산된 층(도시되지 않음)에 의해서 다른 메모리 셀의 소스영역에 공통적으로 연결된다.
위에서, 불휘발성 반도체 메모리 내에 있는 메모리 셀의 제 3 실시예를 제조하는 방법이 기재되었다. 이 실시예에서, 메모리 셀을 형성하기 전에, 메모리를 동작시키는 주변 회로를 미리 형성하는 것이 바람직하다. 그 이유는, Li가 확산하기 쉽기 때문에, 디바이스 오염을 가능한 한 작게 해야 하기 때문이다. LiTaO3막 아래에 형성된 실리콘 산화막은, 트랜지스터의 성능을 향상시키기 위해서 경계에서의 에너지 레벨을 감소시키기 위해 최하층으로서 제공된다.
그렇게 형성된 LiTaO3막(4A)의 유전율은 약 45였다. 그 트랜지스터는 LiTaO3막(4A)의 분극 방향에 의해서 온-오프 제어되며, 따라서, 상기 언급된 이 메모리는 불휘발성 메모리로서 동작될 수 있다.
다음에, 강유전 물질의 분극을 이용하는 본 발명에 따른 불휘발성 반도체 메모리의 제 4 실시예는 제 7a도 내지 7d도를 참조하면서 설명할 것이다.
제 4 실시예는 제 3 실시예의 막 LiTaO3막(4A) 대신에 YMnO3막(4B)이 형성되어 있는 것에 특징이 있다. YMnO3막(4B)을 형성하는 단계 외의 공정은 제 3 실시예의 상응하는 공정과 동일하기 때문에, YMnO3막(4B)을 형성하는 단계만을 다음에 설명할 것이다.
YMnO3분말을 굳혀서 형성된 타켓을 사용한 스퍼터링에 의해서, 실리콘 질화막(3B) 상에 Y와 Mn의 산화물을 증착시켜서 약 150㎚의 두께를 갖는 막을 형성시킨다. 스퍼터링 조건은 기판 온도가 600℃이고, 플라즈마는 10 mTorr의 압력 하에서 10%의 산소와 90%의 아르곤으로 이루어진 분위기에서 발생시킨다. 그렇게 형성된 막에서, Y:Mn의 몰비는 약 1:1이다. 다음에, 산소 분위기에서 800℃의 온도에서 60초 동안 이 막 상에 산화처리를 수행한다. 이 막의 X-선 회절 분석으로부터, 그렇게 형성된 막은 YMnO3막인 것이 확인되었다(제 7a도).
제 4 실시예에서 YMnO3막 대신에, YMnO3막과 유사한 결정 구조를 갖는 ErMnO3, YMnO3또는 HoMnO3를 형성할 수 있다.
상기에서 나타낸 바와 같이, 본 발명에 따른 불휘발성 반도체 메모리는 MOS트랜지스터의 게이트 절연막이 50 이하의 유전율을 갖는 강유전 물질로 만들어지는 것을 특징으로 한다. 이러한 특징에 의해, 과도한 전기장이 자연 실리콘 산화물로 형성된 다른 게이트 절연막 부분에 인가되지 않도록 하는 것이 가능하다. 따라서, 절연막의 열화가 방지되고, 신뢰성이 높은 불휘발성 반도체 메모리가 제공될 수 있다. 또한, 강유전 물질 막 이외의 게이트 절연막 부분에 인가되는 전압을 낮게 할 수 있기 때문에, 저전압으로 메모리를 구동시킬 수 있다.
이상, 본 발명은 특정 실시예를 참조하여 도시되고 설명되었다. 그러나, 본 발명은 예시된 구조의 상세한 설명에 제한되지 않지만, 다음의 특허청구의 범위내에서 변형예 및 변경예가 가능하다는 것을 알아야 한다.
Claims (4)
- 반도체 기판(1)과, 상기 반도체 기판(1)의 주면(主面)상에 게이트 절연막을 통해 형성된 게이트 전극(5)과, 상기 게이트 전극(5)을 한 쌍의 소스/드레인 영역(7, 8) 사이에 위치시키기 위해 반도체 기판(1)의 주면 영역에 형성된 한 쌍의 소스/드레인 영역(7, 8)을 포함하고, 상기 게이트 절연막은 반도체 기판의 주면과 접촉하는 제 1 절연막(3, 3A, 3B)으로 형성되고, 제 2 절연막(4)은 제 1 절연막위에 형성되고, 제 2 절연막(4)은 50이하의 유전율을 가진 강유전 산화물로 형성되는 불휘발성 반도체 메모리에 있어서, 제 1 절연막은 실리콘 질화산화막(3) 또는 하부 실리콘 산화막(3A)과 상부 실리콘 질화막(3B)으로 구성되는 적층막으로 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제1항에 있어서, 상기 제2 절연막은 Pb5Ge3O11, LiTaO3, YMnO3, YbMnO3, ErMnO3및 HoMnO3로 이루어진 그룹으로부터 선택된 물질을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제1항에 있어서, 실리콘 산화막 또는 실리콘 질화막은 제 2 절연막(4)과 게이트 전극(5)사이에 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제1항에 있어서, 게이트 전극(5)은 TiN으로 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
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