JP2907322B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、強誘電体の分極を利用して情報を記憶
する不揮発性半導体記憶装置に関するものである。
置に関し、特に、強誘電体の分極を利用して情報を記憶
する不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】情報記憶の媒体として強誘電体を用いた
不揮発性半導体記憶装置は、強誘電体膜の劣化が起こら
なければ長時間記憶を保持できる利点を有しており、セ
ルサイズの小型化が可能で大容量のメモリを構成できる
ものとして期待されている。この構造の一例として、Ｄ
ＲＡＭキャパシタ容量絶縁膜形成部にＰｂＺｒ1-xＴｉx
Ｏ3 等を適用したものがある。この構造は、例えば１
９９０年にＩＥＥＥＥＩＥＣＴＲＯＮ ＤＥＶＩＣＥＳ
ＬＥＴＴＥＲ ＶＯｌ．１１，Ｎｏ．１０，４５４
（１９９０）により「Ａ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ
ＤＲＡＭＣｅｌｌ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔ
ｙ ＮＶＲＡＭ’ｓ」と題して報告されている。その構
造を図６に示す。
不揮発性半導体記憶装置は、強誘電体膜の劣化が起こら
なければ長時間記憶を保持できる利点を有しており、セ
ルサイズの小型化が可能で大容量のメモリを構成できる
ものとして期待されている。この構造の一例として、Ｄ
ＲＡＭキャパシタ容量絶縁膜形成部にＰｂＺｒ1-xＴｉx
Ｏ3 等を適用したものがある。この構造は、例えば１
９９０年にＩＥＥＥＥＩＥＣＴＲＯＮ ＤＥＶＩＣＥＳ
ＬＥＴＴＥＲ ＶＯｌ．１１，Ｎｏ．１０，４５４
（１９９０）により「Ａ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ
ＤＲＡＭＣｅｌｌ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔ
ｙ ＮＶＲＡＭ’ｓ」と題して報告されている。その構
造を図６に示す。
【０００３】図６に示されるように、ｐ型シリコン基板
１０１の表面には、選択酸化法により素子分離酸化膜１
０２が形成されており、素子分離酸化膜１０２により区
画された活性領域の基板上にゲート絶縁膜を介してゲー
ト電極１０３が形成されている。ゲート電極１０３を挟
んで両側のシリコン基板の表面領域内にはソース領域１
０４とドレイン領域１０５が形成されている。基板表面
全体を覆う第１層間絶縁膜１０６上にはＰｔ膜１０７が
形成され、その上にはＰｂＺｒ1-x Ｔｉx Ｏ3（ＰＺ
Ｔ）膜１０８が形成されている。さらに、その上に第２
の層間絶縁膜１０９が形成され、その上にはコンタクト
ホールを介してドレイン領域１０５とＰｂＺｒ1-x Ｔｉ
x Ｏ3 膜１０８と接触するＡｌ配線１１０が形成されて
いる。
１０１の表面には、選択酸化法により素子分離酸化膜１
０２が形成されており、素子分離酸化膜１０２により区
画された活性領域の基板上にゲート絶縁膜を介してゲー
ト電極１０３が形成されている。ゲート電極１０３を挟
んで両側のシリコン基板の表面領域内にはソース領域１
０４とドレイン領域１０５が形成されている。基板表面
全体を覆う第１層間絶縁膜１０６上にはＰｔ膜１０７が
形成され、その上にはＰｂＺｒ1-x Ｔｉx Ｏ3（ＰＺ
Ｔ）膜１０８が形成されている。さらに、その上に第２
の層間絶縁膜１０９が形成され、その上にはコンタクト
ホールを介してドレイン領域１０５とＰｂＺｒ1-x Ｔｉ
x Ｏ3 膜１０８と接触するＡｌ配線１１０が形成されて
いる。
【０００４】強誘電体膜を用いる不揮発性半導体記憶装
置のもう一つタイプはトランジスタのゲート絶縁膜に強
誘電体膜を用いるものである。その構造を図７に示す。
同図に示されるように、ｐ型シリコン基板１の表面には
素子分離酸化膜２が形成されており、基板表面にはゲー
ト絶縁膜となる強誘電体膜４ｃが形成されており、その
上にはゲート電極５ａが形成されている。ゲート電極５
ａの両側のシリコン基板の表面領域内にはソース領域３
とドレイン領域４が形成されている。
置のもう一つタイプはトランジスタのゲート絶縁膜に強
誘電体膜を用いるものである。その構造を図７に示す。
同図に示されるように、ｐ型シリコン基板１の表面には
素子分離酸化膜２が形成されており、基板表面にはゲー
ト絶縁膜となる強誘電体膜４ｃが形成されており、その
上にはゲート電極５ａが形成されている。ゲート電極５
ａの両側のシリコン基板の表面領域内にはソース領域３
とドレイン領域４が形成されている。
【０００５】この構造は、トランジスタ自体が記憶部を
有するものであるためセルサイズの縮小化に有効であ
る。ゲート絶縁膜となる強誘電体材料として現在検討さ
れているものは、ＢａＭｇＦ4 とＰｂＺｒ1-x Ｔｉx Ｏ
3 である。このタイプのメモリセルの構造および動作原
理に関しては、電子通信学会研究会、ＣＰＭ−７８−４
６：１，１９７８において「強誘電体薄膜を用いた不揮
発性メモリＦＥＴ」と題して報告されている。
有するものであるためセルサイズの縮小化に有効であ
る。ゲート絶縁膜となる強誘電体材料として現在検討さ
れているものは、ＢａＭｇＦ4 とＰｂＺｒ1-x Ｔｉx Ｏ
3 である。このタイプのメモリセルの構造および動作原
理に関しては、電子通信学会研究会、ＣＰＭ−７８−４
６：１，１９７８において「強誘電体薄膜を用いた不揮
発性メモリＦＥＴ」と題して報告されている。
【０００６】
【発明が解決しようとする課題】図６に示した従来のメ
モリセル構造では、強誘電体膜の下地電極にＰｔ等の加
工性に乏しい材料を使わなければならないため、微細加
工が難しいという問題点があった。また、セルにはトラ
ンジスタ部および記憶部を必要とするために、構造が複
雑になり微細化には不利な構造となっていた。
モリセル構造では、強誘電体膜の下地電極にＰｔ等の加
工性に乏しい材料を使わなければならないため、微細加
工が難しいという問題点があった。また、セルにはトラ
ンジスタ部および記憶部を必要とするために、構造が複
雑になり微細化には不利な構造となっていた。
【０００７】また、図７に示した従来例では強誘電体と
して、ＰｂＺｒ1-x Ｔｉx Ｏ3 などの高誘電率の材料を
用いていたため、信頼性の高い素子を形成することが困
難でであり、また近年ユーザサイドからの要望の強い低
電圧駆動を実現することが困難であった。以下にその理
由について説明する。ＰｂＺｒ1-x Ｔｉx Ｏ3 膜をゲー
ト絶縁膜として用いる場合、シリコン基板上に直接これ
を成膜した場合には、シリコン基板界面に自然酸化膜層
が２ｎｍ程度形成されてしまう。
して、ＰｂＺｒ1-x Ｔｉx Ｏ3 などの高誘電率の材料を
用いていたため、信頼性の高い素子を形成することが困
難でであり、また近年ユーザサイドからの要望の強い低
電圧駆動を実現することが困難であった。以下にその理
由について説明する。ＰｂＺｒ1-x Ｔｉx Ｏ3 膜をゲー
ト絶縁膜として用いる場合、シリコン基板上に直接これ
を成膜した場合には、シリコン基板界面に自然酸化膜層
が２ｎｍ程度形成されてしまう。
【０００８】ＰｂＺｒ1-x Ｔｉx Ｏ3 膜の抗電界（分極
の反転が始まるときの印加電界）は８０ｋＶ／ｃｍ程度
であり、またその誘電率は１０００程度である。一方、
シリコン酸化膜の誘電率は４程度である。このため、Ｐ
ｂＺｒ1-x Ｔｉx Ｏ3 膜に抗電界を印加したときには、
自然酸化膜には２０ＭＶ／ｃｍ〔＝８０ｋＶ／ｃｍ×
（１０００／４）〕の高電界が印加される。自然酸化膜
は意図して形成した膜ではなく一般にその膜質は良くな
いため、このような高い電界を印加されると破壊されて
しまう可能性が高い。
の反転が始まるときの印加電界）は８０ｋＶ／ｃｍ程度
であり、またその誘電率は１０００程度である。一方、
シリコン酸化膜の誘電率は４程度である。このため、Ｐ
ｂＺｒ1-x Ｔｉx Ｏ3 膜に抗電界を印加したときには、
自然酸化膜には２０ＭＶ／ｃｍ〔＝８０ｋＶ／ｃｍ×
（１０００／４）〕の高電界が印加される。自然酸化膜
は意図して形成した膜ではなく一般にその膜質は良くな
いため、このような高い電界を印加されると破壊されて
しまう可能性が高い。
【０００９】ここで、ＰｂＺｒ1-x Ｔｉx Ｏ3 膜を１０
０ｎｍの膜厚に形成したものとすると、抗電界を印加す
るには膜間に０．８Ｖの電圧を印加する必要がある（完
全に分極を起こさせるためにはこれより数１０％高い電
圧を印加する必要がある）。一方、このとき、自然酸化
膜には４Ｖ〔＝２０ＭＶ／ｃｍ×２ｎｍ〕が印加され
る。したがって、分極を反転させるにはゲート電極に５
Ｖ以上の電圧を加える必要があり、実際のデバイス動作
を低電圧で行うことは困難である。
０ｎｍの膜厚に形成したものとすると、抗電界を印加す
るには膜間に０．８Ｖの電圧を印加する必要がある（完
全に分極を起こさせるためにはこれより数１０％高い電
圧を印加する必要がある）。一方、このとき、自然酸化
膜には４Ｖ〔＝２０ＭＶ／ｃｍ×２ｎｍ〕が印加され
る。したがって、分極を反転させるにはゲート電極に５
Ｖ以上の電圧を加える必要があり、実際のデバイス動作
を低電圧で行うことは困難である。
【００１０】ＢａＭｇＦ4 をゲート絶縁膜に適用した場
合には、酸化種が存在しないため、自然酸化膜の形成は
起こらない。しかし、この材料の分極値は比較的小さ
い。そして、膜中に結晶欠陥を含むとさらに分極値が低
下するため、メモリを構成するには、結晶欠陥の少ない
良質なＢａＭｇＦ4 を成膜する必要があるが、シリコン
基板との格子定数の違い等の問題があり、その実現は容
易ではない。また、誘電率の低い酸化物以外の強誘電体
物質が他にも存在する。これらの材料を使うことで自然
酸化膜の形成は抑制できる。しかし、これらの材料は分
極値が小さく耐熱性も劣るため、半導体装置製造用の材
料として使用することが難しい。
合には、酸化種が存在しないため、自然酸化膜の形成は
起こらない。しかし、この材料の分極値は比較的小さ
い。そして、膜中に結晶欠陥を含むとさらに分極値が低
下するため、メモリを構成するには、結晶欠陥の少ない
良質なＢａＭｇＦ4 を成膜する必要があるが、シリコン
基板との格子定数の違い等の問題があり、その実現は容
易ではない。また、誘電率の低い酸化物以外の強誘電体
物質が他にも存在する。これらの材料を使うことで自然
酸化膜の形成は抑制できる。しかし、これらの材料は分
極値が小さく耐熱性も劣るため、半導体装置製造用の材
料として使用することが難しい。
【００１１】本発明は、上述した従来例の問題点に鑑み
てなされたものであって、その目的は、構造が単純で製
造および微細化が容易で、信頼性が高く、かつ、低電圧
駆動が可能な不揮発性半導体記憶装置を提供することで
ある。
てなされたものであって、その目的は、構造が単純で製
造および微細化が容易で、信頼性が高く、かつ、低電圧
駆動が可能な不揮発性半導体記憶装置を提供することで
ある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体基板上にゲート絶縁膜を介
してゲート電極が形成され、該ゲート電極を挟んでその
両側の半導体基板の表面領域内にソース・ドレイン領域
が形成されている不揮発性半導体記憶装置において、前
記ゲート絶縁膜は、前記半導体基板に接する、シリコン
酸化窒化膜またはシリコン酸化膜を下層とするシリコン
酸化膜とシリコン窒化膜との積層膜からなる第１の絶縁
膜と、その上に形成された、誘電率が５０以下の酸化物
の強誘電体からなる第２の絶縁膜を含んでいることを特
徴とする不揮発性半導体記憶装置、が提供される。
め、本発明によれば、半導体基板上にゲート絶縁膜を介
してゲート電極が形成され、該ゲート電極を挟んでその
両側の半導体基板の表面領域内にソース・ドレイン領域
が形成されている不揮発性半導体記憶装置において、前
記ゲート絶縁膜は、前記半導体基板に接する、シリコン
酸化窒化膜またはシリコン酸化膜を下層とするシリコン
酸化膜とシリコン窒化膜との積層膜からなる第１の絶縁
膜と、その上に形成された、誘電率が５０以下の酸化物
の強誘電体からなる第２の絶縁膜を含んでいることを特
徴とする不揮発性半導体記憶装置、が提供される。
【００１３】
【作用】本発明者は、自然酸化膜に２ＭＶ／ｃｍ以下の
電界が加わっただけでは、デバイスの劣化は加速されな
いことを見いだした。而して、誘電率が５０で抗電界が
８０ｋＶ／ｃｍの強誘電体にこの抗電界を印加すると
き、自然酸化膜には１ＭＶ／ｃｍ〔＝８０ｋＶ／ｃｍ×
（５０／４）〕の電界が加わる。強誘電体を完全に分極
させるには抗電界以上の電界を加える必要があるが、仮
に抗電界の２倍の電界により分極を起こさせるとしても
この電界によって自然酸化膜が劣化することは防止され
る。
電界が加わっただけでは、デバイスの劣化は加速されな
いことを見いだした。而して、誘電率が５０で抗電界が
８０ｋＶ／ｃｍの強誘電体にこの抗電界を印加すると
き、自然酸化膜には１ＭＶ／ｃｍ〔＝８０ｋＶ／ｃｍ×
（５０／４）〕の電界が加わる。強誘電体を完全に分極
させるには抗電界以上の電界を加える必要があるが、仮
に抗電界の２倍の電界により分極を起こさせるとしても
この電界によって自然酸化膜が劣化することは防止され
る。
【００１４】一方、デバイス製造時の欠陥をなくし、信
頼性の高いデバイス動作を実現するためには、ゲート絶
縁膜としての強誘電体の膜厚は５０〜２００ｎｍ程度は
必要である。抗電界が８０ｋＶ／ｃｍ（本発明において
実際に用いられる強誘電体膜の抗電界はこれより低い）
の強誘電体膜にこの抗電界を印加するには膜間に０．４
Ｖ〜１．６Ｖを加える必要がある。また、この電界を印
加したとき、膜厚２ｎｍの自然酸化膜には、０．２Ｖが
加わる。したがって、０．６〜１．８Ｖをゲート電極に
印加することにより、分極を開始させることが可能とな
り、完全に分極させるにはさらに数１０％高い電圧を印
加することが必要であることを考慮しても、極めて低い
電圧での駆動が可能である。また、酸化物の強誘電体に
は、デバイス製造温度を加えても劣化しない特性を示す
材料が多い。
頼性の高いデバイス動作を実現するためには、ゲート絶
縁膜としての強誘電体の膜厚は５０〜２００ｎｍ程度は
必要である。抗電界が８０ｋＶ／ｃｍ（本発明において
実際に用いられる強誘電体膜の抗電界はこれより低い）
の強誘電体膜にこの抗電界を印加するには膜間に０．４
Ｖ〜１．６Ｖを加える必要がある。また、この電界を印
加したとき、膜厚２ｎｍの自然酸化膜には、０．２Ｖが
加わる。したがって、０．６〜１．８Ｖをゲート電極に
印加することにより、分極を開始させることが可能とな
り、完全に分極させるにはさらに数１０％高い電圧を印
加することが必要であることを考慮しても、極めて低い
電圧での駆動が可能である。また、酸化物の強誘電体に
は、デバイス製造温度を加えても劣化しない特性を示す
材料が多い。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）〜（ｄ）は、本発明の第１
の実施例の製造方法を説明するための工程順断面図であ
る。まず、ｐ型シリコン基板１上に選択酸化法により素
子分離酸化膜２で形成した。次に、この基板に８００℃
の減圧雰囲気（１Ｔｏｒｒ）で熱酸化を行い１．５ｎｍ
の薄い酸化膜を形成した。この熱酸化膜に、ＮＨ3 雰囲
気でランプ加熱処理を施すことにより窒化酸化膜３を形
成した。
て説明する。 ［第１の実施例］図１（ａ）〜（ｄ）は、本発明の第１
の実施例の製造方法を説明するための工程順断面図であ
る。まず、ｐ型シリコン基板１上に選択酸化法により素
子分離酸化膜２で形成した。次に、この基板に８００℃
の減圧雰囲気（１Ｔｏｒｒ）で熱酸化を行い１．５ｎｍ
の薄い酸化膜を形成した。この熱酸化膜に、ＮＨ3 雰囲
気でランプ加熱処理を施すことにより窒化酸化膜３を形
成した。
【００１６】次に、鉛とＧｅにエトキシレートを形成
し、組成比が５：３の割合になるように混合し、窒化酸
化膜３上にゾルゲル法により塗付した。この後、６５０
℃のドライ酸素雰囲気中で１時間アニール処理を行っ
た。この処理により、膜厚１００ｎｍのＰｂ5 Ｇｅ3 Ｏ
11（ゲルマン酸鉛膜）４が形成される〔図１（ａ）〕。
し、組成比が５：３の割合になるように混合し、窒化酸
化膜３上にゾルゲル法により塗付した。この後、６５０
℃のドライ酸素雰囲気中で１時間アニール処理を行っ
た。この処理により、膜厚１００ｎｍのＰｂ5 Ｇｅ3 Ｏ
11（ゲルマン酸鉛膜）４が形成される〔図１（ａ）〕。
【００１７】次に、ゲート電極を形成するためのＴｉＮ
膜５を室温でのスパッタリング法により１００ｎｍの膜
厚に形成した。この後、フォトレジストを塗布し、露光
・現像によりゲート電極のパターン状のフォトレジスト
膜６を形成した〔図１（ｂ）〕。フォトレジスト膜６を
マスクとする塩素系ガスを用いたドライエッチング法に
より、ＴｉＮ膜５をゲート電極のパターンに加工し、次
いで、このフォトレジスト膜６および素子分離酸化膜２
をマスクとしてＡｓをイオン注入して、ソース領域７お
よびドレイン領域８を形成した〔図１（ｃ）〕。その
後、酸素プラズマ中でフォトレジストを灰化し除去した
〔図１（ｄ）〕。
膜５を室温でのスパッタリング法により１００ｎｍの膜
厚に形成した。この後、フォトレジストを塗布し、露光
・現像によりゲート電極のパターン状のフォトレジスト
膜６を形成した〔図１（ｂ）〕。フォトレジスト膜６を
マスクとする塩素系ガスを用いたドライエッチング法に
より、ＴｉＮ膜５をゲート電極のパターンに加工し、次
いで、このフォトレジスト膜６および素子分離酸化膜２
をマスクとしてＡｓをイオン注入して、ソース領域７お
よびドレイン領域８を形成した〔図１（ｃ）〕。その
後、酸素プラズマ中でフォトレジストを灰化し除去した
〔図１（ｄ）〕。
【００１８】本実施例ではＰｂ5 Ｇｅ3 Ｏ11膜４上に室
温にてゲート電極（ＴｉＮ膜５）を形成した。しかし、
上部電極形成後に熱処理が加わる場合あるいはゲート電
極を高温プロセスにより形成する場合には、Ｐｂ5 Ｇｅ
3 Ｏ11膜４とゲート電極（５）との界面に、両者間の反
応を抑止するためのシリコン酸化膜あるいは室化酸化膜
を形成することが望ましい。
温にてゲート電極（ＴｉＮ膜５）を形成した。しかし、
上部電極形成後に熱処理が加わる場合あるいはゲート電
極を高温プロセスにより形成する場合には、Ｐｂ5 Ｇｅ
3 Ｏ11膜４とゲート電極（５）との界面に、両者間の反
応を抑止するためのシリコン酸化膜あるいは室化酸化膜
を形成することが望ましい。
【００１９】第１の実施例の方法で形成したゲルマン酸
鉛膜の特性と構造を調べるために、ゲルマン酸鉛膜をシ
リコン基板全面にゾルゲル法で成膜した。形成したゲル
マン酸鉛膜の表面および断面のＳＥＭ写真を図２（ａ）
および（ｂ）に示す。これより滑らかな表面を有する９
００Å程度の膜が、シリコン基板上に形成されているこ
とが分かる。さらに、この膜のＸ線回折測定結果を図３
に示す。その解析結果から、この膜が多結晶体であるこ
とが分かる。形成されたゲルマン酸鉛膜上にゲート電極
となるＴｉＮ膜を形成し、誘電率およびヒステリシス特
性を測定した。この結果、誘電率は１８．３程度であ
り、残留分極が１．２μＣ／ｃｍ2 程度であることがわ
かった。
鉛膜の特性と構造を調べるために、ゲルマン酸鉛膜をシ
リコン基板全面にゾルゲル法で成膜した。形成したゲル
マン酸鉛膜の表面および断面のＳＥＭ写真を図２（ａ）
および（ｂ）に示す。これより滑らかな表面を有する９
００Å程度の膜が、シリコン基板上に形成されているこ
とが分かる。さらに、この膜のＸ線回折測定結果を図３
に示す。その解析結果から、この膜が多結晶体であるこ
とが分かる。形成されたゲルマン酸鉛膜上にゲート電極
となるＴｉＮ膜を形成し、誘電率およびヒステリシス特
性を測定した。この結果、誘電率は１８．３程度であ
り、残留分極が１．２μＣ／ｃｍ2 程度であることがわ
かった。
【００２０】さらに、第１の実施例により形成されたゲ
ルマン酸鉛膜の特性をさらに詳細に検討するために、上
述のゾルゲル法によりＰｔ電極上に３０００Åの膜厚の
ゲルマン酸鉛膜を形成した。この厚さ３０００Åの膜
の、抗電界は１４ｋＶ／ｃｍ程度、残留分極は１．６μ
Ｃ／ｃｍ2 程度であった。これよりこのゲルマン酸鉛膜
自体に電圧０．４Ｖ程度の電圧を印加することで、分極
反転が起こることが分かる。
ルマン酸鉛膜の特性をさらに詳細に検討するために、上
述のゾルゲル法によりＰｔ電極上に３０００Åの膜厚の
ゲルマン酸鉛膜を形成した。この厚さ３０００Åの膜
の、抗電界は１４ｋＶ／ｃｍ程度、残留分極は１．６μ
Ｃ／ｃｍ2 程度であった。これよりこのゲルマン酸鉛膜
自体に電圧０．４Ｖ程度の電圧を印加することで、分極
反転が起こることが分かる。
【００２１】第１の実施例のデバイス構造では、強誘電
体膜の下層に酸化膜換算で２ｎｍ程度の窒化酸化膜層が
形成されている。従って、実際のデバイスに用いた厚さ
１００ｎｍのゲルマン酸鉛を分極させる場合には、自然
酸化膜に加わる電圧は０．０１３Ｖ程度である。このこ
とは、ＰＺＴ膜を用いた場合に比べて、１／３００程度
の電圧しか加わっていないことを意味する。これは、誘
電率が小さくなったことと抗電界も小さくなったことに
起因する。また、このデバイスをメモリとして実際に動
作させるために必要な電荷は０．５μＣ／ｃｍ2 程度で
ある。したがって、現在確認できた残留分極１．６μＣ
／ｃｍ2 の値は十分である。
体膜の下層に酸化膜換算で２ｎｍ程度の窒化酸化膜層が
形成されている。従って、実際のデバイスに用いた厚さ
１００ｎｍのゲルマン酸鉛を分極させる場合には、自然
酸化膜に加わる電圧は０．０１３Ｖ程度である。このこ
とは、ＰＺＴ膜を用いた場合に比べて、１／３００程度
の電圧しか加わっていないことを意味する。これは、誘
電率が小さくなったことと抗電界も小さくなったことに
起因する。また、このデバイスをメモリとして実際に動
作させるために必要な電荷は０．５μＣ／ｃｍ2 程度で
ある。したがって、現在確認できた残留分極１．６μＣ
／ｃｍ2 の値は十分である。
【００２２】［第２の実施例］図４（ａ）〜（ｄ）は、
本発明の第２の実施例の製造方法を説明するための工程
順断面図である。ｐ型シリコン基板１上に選択酸化法に
より素子分離酸化膜２を形成した後、この基板を８００
℃に加熱し、窒素ガスで希釈された酸素ガスに暴露し
て、膜厚１．５ｎｍのシリコン酸化膜３ａを形成し、そ
の上に減圧ＣＶＤ法により膜厚約２ｎｍのシリコン窒化
膜３ｂを形成する。
本発明の第２の実施例の製造方法を説明するための工程
順断面図である。ｐ型シリコン基板１上に選択酸化法に
より素子分離酸化膜２を形成した後、この基板を８００
℃に加熱し、窒素ガスで希釈された酸素ガスに暴露し
て、膜厚１．５ｎｍのシリコン酸化膜３ａを形成し、そ
の上に減圧ＣＶＤ法により膜厚約２ｎｍのシリコン窒化
膜３ｂを形成する。
【００２３】次に、酸化鉛と酸化ゲルマニウムをターゲ
ットとするスパッタリングにより、ＰｂおよびＧｅの酸
化物を２００ｎｍ程度の膜厚に堆積した。このターゲッ
トのＰｂとＧｅのモル比は２．５：１で鉛の方が多く入
っている。スパッタリング時の基板温度は、４５０℃と
し、プラズマは、Ａｒ９０％と酸素１０％の雰囲気で６
ｍＴｏｒｒの圧力下で発生させた。このようにして形成
した膜の組成比はＰｂが２に対してＧｅが１となってい
た。ターゲットのモル比からＰｂの比率が低下した理由
は、４５０℃という温度で鉛が再蒸発したためと考えら
れる。
ットとするスパッタリングにより、ＰｂおよびＧｅの酸
化物を２００ｎｍ程度の膜厚に堆積した。このターゲッ
トのＰｂとＧｅのモル比は２．５：１で鉛の方が多く入
っている。スパッタリング時の基板温度は、４５０℃と
し、プラズマは、Ａｒ９０％と酸素１０％の雰囲気で６
ｍＴｏｒｒの圧力下で発生させた。このようにして形成
した膜の組成比はＰｂが２に対してＧｅが１となってい
た。ターゲットのモル比からＰｂの比率が低下した理由
は、４５０℃という温度で鉛が再蒸発したためと考えら
れる。
【００２４】次に、この膜に６５０℃の酸素雰囲気中で
３分間の酸化処理を施した〔図４（ａ）〕。この熱酸化
処理後の膜の組成比は鉛が１．７に対してＧｅが１とな
り、Ｐｂ5 Ｇｅ3 Ｏ11の組成に近づいた。この膜のＸ線
回折特性からＣ軸配向が８０％程度のＰｂ5 Ｇｅ3 Ｏ11
膜が形成されていることが分かった。図４では、この膜
を便宜上Ｐｂ5 Ｇｅ3 Ｏ11膜４として示す。
３分間の酸化処理を施した〔図４（ａ）〕。この熱酸化
処理後の膜の組成比は鉛が１．７に対してＧｅが１とな
り、Ｐｂ5 Ｇｅ3 Ｏ11の組成に近づいた。この膜のＸ線
回折特性からＣ軸配向が８０％程度のＰｂ5 Ｇｅ3 Ｏ11
膜が形成されていることが分かった。図４では、この膜
を便宜上Ｐｂ5 Ｇｅ3 Ｏ11膜４として示す。
【００２５】このＰｂ5 Ｇｅ3 Ｏ11膜４上にＴｉＮ膜５
をスパッタリング法により１００ｎｍの膜厚に形成した
後、フォトレジストを塗布し、露光・現像によりゲート
電極のパターン状のフォトレジスト膜６を形成した。次
いで、このフォトレジスト膜６および素子分離酸化膜２
をマスクとしてＡｓをイオン注入して、ソース領域７お
よびドレイン領域８を形成した〔図４（ｂ）〕。次に、
ドライエッチング法によりフォトレジスト膜６に覆われ
ていない部分のＴｉＮ膜５およびＰｂ5 Ｇｅ3 Ｏ11膜４
をエッチング除去した〔図４（ｃ）〕。
をスパッタリング法により１００ｎｍの膜厚に形成した
後、フォトレジストを塗布し、露光・現像によりゲート
電極のパターン状のフォトレジスト膜６を形成した。次
いで、このフォトレジスト膜６および素子分離酸化膜２
をマスクとしてＡｓをイオン注入して、ソース領域７お
よびドレイン領域８を形成した〔図４（ｂ）〕。次に、
ドライエッチング法によりフォトレジスト膜６に覆われ
ていない部分のＴｉＮ膜５およびＰｂ5 Ｇｅ3 Ｏ11膜４
をエッチング除去した〔図４（ｃ）〕。
【００２６】酸素プラズマ中でフォトレジストを灰化・
除去した後、基板温度を４００℃としたＣＶＤ法によ
り、シリコン酸化膜を２００ｎｍの膜厚に堆積して全面
を被覆する層間絶縁膜９を形成した。次に、ドレイン領
域８上を露出させるコンタクトホールを開孔し、Ａｌ合
金膜の堆積とそのパターンニングにより、ビット線とな
る配線１０を形成した〔図４（ｄ）〕。なお、このデバ
イスでは、ソース領域７は拡散層により他のメモリセル
のソース領域と共通に接続されている。
除去した後、基板温度を４００℃としたＣＶＤ法によ
り、シリコン酸化膜を２００ｎｍの膜厚に堆積して全面
を被覆する層間絶縁膜９を形成した。次に、ドレイン領
域８上を露出させるコンタクトホールを開孔し、Ａｌ合
金膜の堆積とそのパターンニングにより、ビット線とな
る配線１０を形成した〔図４（ｄ）〕。なお、このデバ
イスでは、ソース領域７は拡散層により他のメモリセル
のソース領域と共通に接続されている。
【００２７】以上、不揮発性メモリのメモリ領域の製造
方法について説明したが、このメモリを動作させるには
周辺回路を形成することが必要となる。この周辺回路は
従来例における周辺回路と同様の手法により形成するこ
とができるが、本発明においては、メモリセルの形成に
先立って予め作っておくことが望ましい。しかし、周辺
回路を７００℃以下のプロセスで形成できる場合には、
メモリセル形成後に作ることもできる。また、本実施例
では、ソース領域を基板に形成した拡散層により共通に
接続していたが、この方法に代え配線により接続するこ
ともできる。以上のようにして形成されたメモリは、Ｐ
ｂ5 Ｇｅ3 Ｏ11膜４の分極の方向により、トランジスタ
をオン／オフに制御することができ、これにより不揮発
性メモリとして動作させうることが確認された。
方法について説明したが、このメモリを動作させるには
周辺回路を形成することが必要となる。この周辺回路は
従来例における周辺回路と同様の手法により形成するこ
とができるが、本発明においては、メモリセルの形成に
先立って予め作っておくことが望ましい。しかし、周辺
回路を７００℃以下のプロセスで形成できる場合には、
メモリセル形成後に作ることもできる。また、本実施例
では、ソース領域を基板に形成した拡散層により共通に
接続していたが、この方法に代え配線により接続するこ
ともできる。以上のようにして形成されたメモリは、Ｐ
ｂ5 Ｇｅ3 Ｏ11膜４の分極の方向により、トランジスタ
をオン／オフに制御することができ、これにより不揮発
性メモリとして動作させうることが確認された。
【００２８】［第３の実施例］図５（ａ）〜（ｄ）は、
本発明の第３の実施例の製造方法を説明するための工程
順断面図である。ｐ型シリコン基板１上に選択酸化法に
より素子分離酸化膜２を形成した後、この基板を８００
℃に加熱し、窒素ガスで希釈された酸素ガスに暴露し
て、膜厚１．５ｎｍのシリコン酸化膜３ａを形成し、そ
の上に減圧ＣＶＤ法により膜厚約３ｎｍのシリコン窒化
膜３ｂを形成した。
本発明の第３の実施例の製造方法を説明するための工程
順断面図である。ｐ型シリコン基板１上に選択酸化法に
より素子分離酸化膜２を形成した後、この基板を８００
℃に加熱し、窒素ガスで希釈された酸素ガスに暴露し
て、膜厚１．５ｎｍのシリコン酸化膜３ａを形成し、そ
の上に減圧ＣＶＤ法により膜厚約３ｎｍのシリコン窒化
膜３ｂを形成した。
【００２９】次に、シリコン窒化膜３ｂ上に、ＬｉＴａ
Ｏ3 の粉末を固めて形成したターゲットを用いたスパッ
タリング法により、ＬｉとＴａの酸化物の膜を２００ｎ
ｍの膜厚に形成した。スパッタリング時の基板温度は、
５６０℃とし、プラズマは、Ａｒ９０％と酸素１０％の
雰囲気で６ｍＴｏｒｒの圧力下で発生させた。このよう
にして形成した膜では、ＬｉとＴａとのモル比は約１：
１となっていた。次に、この膜に１１００℃の酸素雰囲
気中で３０秒間の酸化処理を施した。Ｘ線回折結果の解
析により、上記のようにして形成した膜がＬｉＴａＯ3
膜であることが確認された〔図５（ａ）〕。
Ｏ3 の粉末を固めて形成したターゲットを用いたスパッ
タリング法により、ＬｉとＴａの酸化物の膜を２００ｎ
ｍの膜厚に形成した。スパッタリング時の基板温度は、
５６０℃とし、プラズマは、Ａｒ９０％と酸素１０％の
雰囲気で６ｍＴｏｒｒの圧力下で発生させた。このよう
にして形成した膜では、ＬｉとＴａとのモル比は約１：
１となっていた。次に、この膜に１１００℃の酸素雰囲
気中で３０秒間の酸化処理を施した。Ｘ線回折結果の解
析により、上記のようにして形成した膜がＬｉＴａＯ3
膜であることが確認された〔図５（ａ）〕。
【００３０】形成されたＬｉＴａＯ3 膜４ａ上にＴｉＮ
膜５を室温でのスパッタリング法により１００ｎｍの膜
厚に形成した後、フォトレジストを塗布し、露光・現像
によりゲート電極のパターン状のフォトレジスト膜６を
形成した。次いで、このフォトレジスト膜６および素子
分離酸化膜２をマスクとしてＡｓをイオン注入して、ソ
ース領域７およびドレイン領域８を形成した〔図５
（ｂ）〕。次に、ドライエッチング法によりフォトレジ
スト膜６に覆われていない部分のＴｉＮ膜５およびＬｉ
ＴａＯ3 膜４ａをエッチング除去した〔図５（ｃ）〕。
膜５を室温でのスパッタリング法により１００ｎｍの膜
厚に形成した後、フォトレジストを塗布し、露光・現像
によりゲート電極のパターン状のフォトレジスト膜６を
形成した。次いで、このフォトレジスト膜６および素子
分離酸化膜２をマスクとしてＡｓをイオン注入して、ソ
ース領域７およびドレイン領域８を形成した〔図５
（ｂ）〕。次に、ドライエッチング法によりフォトレジ
スト膜６に覆われていない部分のＴｉＮ膜５およびＬｉ
ＴａＯ3 膜４ａをエッチング除去した〔図５（ｃ）〕。
【００３１】酸素プラズマ中でフォトレジストを灰化・
除去した後、基板温度を４００℃としたＣＶＤ法によ
り、シリコン酸化膜を２００ｎｍの膜厚に堆積して全面
を被覆する層間絶縁膜９を形成した。次に、ドレイン領
域８上を露出させるコンタクトホールを開孔し、Ａｌ合
金膜の堆積とそのパターンニングにより、ビット線とな
る配線１０を形成した〔図５（ｄ）〕。なお、このデバ
イスでも、ソース領域７は拡散層により他のメモリセル
のソース領域と共通に接続されている。
除去した後、基板温度を４００℃としたＣＶＤ法によ
り、シリコン酸化膜を２００ｎｍの膜厚に堆積して全面
を被覆する層間絶縁膜９を形成した。次に、ドレイン領
域８上を露出させるコンタクトホールを開孔し、Ａｌ合
金膜の堆積とそのパターンニングにより、ビット線とな
る配線１０を形成した〔図５（ｄ）〕。なお、このデバ
イスでも、ソース領域７は拡散層により他のメモリセル
のソース領域と共通に接続されている。
【００３２】以上、不揮発性メモリのメモリ領域の製造
方法について説明したが、このメモリを動作させるには
周辺回路は、メモリセルの形成に先立って予め作ってお
くことが望ましい。これは、Ｌｉの拡散が起こりやすい
ため、デバイスの汚染を極力少なくするためである。ま
た、ＬｉＴａＯ3 の下層に形成されるシリコン窒化膜は
Ｌｉの拡散に対するバリアとして必要な膜である。ま
た、シリコン酸化膜を最下層とするのは界面準位を減少
させてトランジスタの特性を向上させるためである。以
上のようにして形成されたＬｉＴａＯ3 膜４ａの誘電率
は約４５であった。このメモリは、ＬｉＴａＯ3 膜４ａ
の分極の方向により、トランジスタをオン／オフに制御
することができ、これにより不揮発性メモリとして動作
させうることが確認された。
方法について説明したが、このメモリを動作させるには
周辺回路は、メモリセルの形成に先立って予め作ってお
くことが望ましい。これは、Ｌｉの拡散が起こりやすい
ため、デバイスの汚染を極力少なくするためである。ま
た、ＬｉＴａＯ3 の下層に形成されるシリコン窒化膜は
Ｌｉの拡散に対するバリアとして必要な膜である。ま
た、シリコン酸化膜を最下層とするのは界面準位を減少
させてトランジスタの特性を向上させるためである。以
上のようにして形成されたＬｉＴａＯ3 膜４ａの誘電率
は約４５であった。このメモリは、ＬｉＴａＯ3 膜４ａ
の分極の方向により、トランジスタをオン／オフに制御
することができ、これにより不揮発性メモリとして動作
させうることが確認された。
【００３３】［第４の実施例］次に、図５を再び参照し
て本発明の第４の実施例について説明する。この第４の
実施例は、第３の実施例におけるＬｉＴａＯ3 膜４ａに
代えてＹＭｎＯ3 膜４ｂを形成するものであり、他の部
分は製法をも含めて第３の実施例と同様であるので、Ｙ
ＭｎＯ3 ４ｂの部分の製造工程についてのみ説明する。
て本発明の第４の実施例について説明する。この第４の
実施例は、第３の実施例におけるＬｉＴａＯ3 膜４ａに
代えてＹＭｎＯ3 膜４ｂを形成するものであり、他の部
分は製法をも含めて第３の実施例と同様であるので、Ｙ
ＭｎＯ3 ４ｂの部分の製造工程についてのみ説明する。
【００３４】シリコン窒化膜３ｂ上に、ＹＭｎＯ3 の粉
末を固めて形成したターゲットを用いたスパッタリング
法により、ＹとＭｎの酸化物の膜を約１５０ｎｍの膜厚
に形成した。スパッタリング時の基板温度は、６００℃
とし、プラズマは、酸素１００％の雰囲気で１０ｍＴｏ
ｒｒの圧力下で発生させた。このようにして形成した膜
では、ＹとＭｎとのモル比は約１：１となっていた。次
に、この膜に８００℃の酸素雰囲気中で６０秒間の酸化
処理を施した。Ｘ線回折結果の解析により、上記のよう
にして形成した膜がＹＭｎＯ3 膜であることが確認され
た〔図５（ａ）〕。この第４の実施例におけるＹＭｎＯ
3 膜４ｂに代えて、結晶構造が同様のＥｒＭｎＯ3 、Ｙ
ｂＭｎＯ3 、ＨｏＭｎＯ3 等の膜を用いてもよい。
末を固めて形成したターゲットを用いたスパッタリング
法により、ＹとＭｎの酸化物の膜を約１５０ｎｍの膜厚
に形成した。スパッタリング時の基板温度は、６００℃
とし、プラズマは、酸素１００％の雰囲気で１０ｍＴｏ
ｒｒの圧力下で発生させた。このようにして形成した膜
では、ＹとＭｎとのモル比は約１：１となっていた。次
に、この膜に８００℃の酸素雰囲気中で６０秒間の酸化
処理を施した。Ｘ線回折結果の解析により、上記のよう
にして形成した膜がＹＭｎＯ3 膜であることが確認され
た〔図５（ａ）〕。この第４の実施例におけるＹＭｎＯ
3 膜４ｂに代えて、結晶構造が同様のＥｒＭｎＯ3 、Ｙ
ｂＭｎＯ3 、ＨｏＭｎＯ3 等の膜を用いてもよい。
【００３５】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置は、ＭＯＳ型トランジスタのゲート絶縁
膜に誘電率が５０以下の強誘電体を用いるものであるの
で、自然酸化膜などの他のゲート絶縁膜部分に過大な電
界が印加されないようにすることができ、絶縁膜の劣化
を防止して信頼性の高い不揮発性メモリを提供すること
ができる。また、強誘電体膜以外のゲート絶縁膜部分に
印加される電圧を低く抑えることができることにより、
メモリの低電圧駆動が可能になる。
半導体記憶装置は、ＭＯＳ型トランジスタのゲート絶縁
膜に誘電率が５０以下の強誘電体を用いるものであるの
で、自然酸化膜などの他のゲート絶縁膜部分に過大な電
界が印加されないようにすることができ、絶縁膜の劣化
を防止して信頼性の高い不揮発性メモリを提供すること
ができる。また、強誘電体膜以外のゲート絶縁膜部分に
印加される電圧を低く抑えることができることにより、
メモリの低電圧駆動が可能になる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図２】本発明の第１の実施例のゲルマン酸鉛膜の結晶
構造を示す表面および断面の電子顕微鏡写真。
構造を示す表面および断面の電子顕微鏡写真。
【図３】本発明の第１の実施例のゲルマン酸鉛膜のＸ線
回折結果を示す図。
回折結果を示す図。
【図４】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図５】本発明の第３および第４の実施例の製造方法を
説明するための工程順断面図。
説明するための工程順断面図。
【図６】強誘電体膜を用いた従来の不揮発性半導体記憶
装置の断面図。
装置の断面図。
【図７】強誘電体膜を用いた不揮発性半導体記憶装置の
他の従来例の断面図。
他の従来例の断面図。
１、１０１ ｐ型シリコン基板 ２、１０２ 素子分離酸化膜 ３ 窒化酸化膜 ３ａ シリコン酸化膜 ３ｂ シリコン窒化膜 ４ Ｐｂ5 Ｇｅ3 Ｏ11膜 ４ａ ＬｉＴａＯ3 膜 ４ｂ ＹＭｎＯ3 膜 ４ｃ 強誘電体膜 ５ ＴｉＮ膜 ５ａ、１０３ ゲート電極 ６ フォトレジスト膜 ７、１０４ ソース領域 ８、１０５ ドレイン領域 ９ 層間絶縁膜 １０ 配線 １０６ 第１層間絶縁膜 １０７ Ｐｔ膜 １０８ ＰｂＺｒ1-x Ｔｉx Ｏ3 膜 １０９ 第２層間絶縁膜 １１０ Ａｌ配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/10 451 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極が形成され、該ゲート電極を挟んでその両側の
半導体基板の表面領域内にソース・ドレイン領域が形成
されている不揮発性半導体記憶装置において、前記ゲー
ト絶縁膜は、前記半導体基板に接する、シリコン酸化窒
化膜またはシリコン酸化膜を下層とするシリコン酸化膜
とシリコン窒化膜との積層膜からなる第１の絶縁膜と、
その上に形成された、誘電率が５０以下の酸化物の強誘
電体からなる第２の絶縁膜を含んでいることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項２】 前記第２の絶縁膜が、Ｐｂ5 Ｇｅ3
Ｏ11、ＬｉＴａＯ3 、ＹＭｎＯ3 、ＹｂＭｎＯ3 、Ｅｒ
ＭｎＯ3 またはＨｏＭｎＯ3 の中のいずれかの材料を含
んでいることを特徴とする請求項１記載の不揮発性半導
体記憶装置。 - 【請求項３】 前記第２の絶縁膜と前記ゲート電極との
間に前記第２の絶縁膜と前記ゲート電極との双方に接し
てシリコン酸化膜またはシリコン窒化膜が形成されてい
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置。 - 【請求項４】 前記ゲート電極が、ＴｉＮによって形成
されていることを特徴とする請求項１記載の不揮発性半
導体記憶装置。
Priority Applications (5)
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