JPH05121758A - 半導体記憶素子およびその製法 - Google Patents
半導体記憶素子およびその製法Info
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- JPH05121758A JPH05121758A JP3281624A JP28162491A JPH05121758A JP H05121758 A JPH05121758 A JP H05121758A JP 3281624 A JP3281624 A JP 3281624A JP 28162491 A JP28162491 A JP 28162491A JP H05121758 A JPH05121758 A JP H05121758A
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Abstract
(57)【要約】
【目的】 強誘電体膜を使用した半導体記憶素子で、強
誘電体膜のパターニングを選択比の小さいエッチングで
行っても、半導体材料などにダメージを与えず、しかも
効率のよい分極反転を行う半導体記憶素子およびその製
法を提供する。 【構成】 半導体基板表面にソース領域２とドレイン領
域３を形成し、そのソース領域２とドレイン領域３の上
に低誘電率膜を形成したのち、ソース領域２とドレイン
領域３とで挟まれたチャネル領域６上に強誘電体膜を形
成し、前記強誘電体膜７と前記低誘電率膜14、15の表面
とが同一面に形成されるように構成したもの。
誘電体膜のパターニングを選択比の小さいエッチングで
行っても、半導体材料などにダメージを与えず、しかも
効率のよい分極反転を行う半導体記憶素子およびその製
法を提供する。 【構成】 半導体基板表面にソース領域２とドレイン領
域３を形成し、そのソース領域２とドレイン領域３の上
に低誘電率膜を形成したのち、ソース領域２とドレイン
領域３とで挟まれたチャネル領域６上に強誘電体膜を形
成し、前記強誘電体膜７と前記低誘電率膜14、15の表面
とが同一面に形成されるように構成したもの。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶素子に関す
る。さらに詳しくは強誘電体膜を使用した非破壊読み出
しが可能な半導体記憶素子で、強誘電体膜のパターニン
グ加工を改良した半導体記憶素子およびその製法に関す
る。
る。さらに詳しくは強誘電体膜を使用した非破壊読み出
しが可能な半導体記憶素子で、強誘電体膜のパターニン
グ加工を改良した半導体記憶素子およびその製法に関す
る。
【０００２】
【従来の技術】従来より利用されている強誘電体キャパ
シタを使用した半導体記憶素子は図９のような構造にな
っている。この図において、１は半導体基板、２はソー
ス領域、３はドレイン領域、４は素子分離用のフィール
ド酸化膜、５はゲート絶縁膜、６はチャネル領域、７は
強誘電体膜、８はゲート電極膜、９は層間絶縁膜、10、
11、12はそれぞれソース、ゲート、ドレイン電極のアル
ミ配線で、13はパシベーション膜である。
シタを使用した半導体記憶素子は図９のような構造にな
っている。この図において、１は半導体基板、２はソー
ス領域、３はドレイン領域、４は素子分離用のフィール
ド酸化膜、５はゲート絶縁膜、６はチャネル領域、７は
強誘電体膜、８はゲート電極膜、９は層間絶縁膜、10、
11、12はそれぞれソース、ゲート、ドレイン電極のアル
ミ配線で、13はパシベーション膜である。
【０００３】この従来例の構造で、ゲート電極膜８と半
導体基板１のあいだに電圧を印加して強誘電体を分極さ
せると強誘電体はヒステリシス特性を有するため、印加
電圧を０にしても残留分極が残り、ソース、ドレイン間
に電圧を印加することにより強誘電体膜７に残留した分
極が、半導体基板１表面のチャネル領域６に電子または
正孔を誘起し、それに応じてソース、ドレイン間にON、
OFF のスイッチング作用を生じ、記憶したデータを非破
壊で読み出すことができる。
導体基板１のあいだに電圧を印加して強誘電体を分極さ
せると強誘電体はヒステリシス特性を有するため、印加
電圧を０にしても残留分極が残り、ソース、ドレイン間
に電圧を印加することにより強誘電体膜７に残留した分
極が、半導体基板１表面のチャネル領域６に電子または
正孔を誘起し、それに応じてソース、ドレイン間にON、
OFF のスイッチング作用を生じ、記憶したデータを非破
壊で読み出すことができる。
【０００４】この従来の半導体記憶素子の製法は、半導
体基板１にまずフィールド酸化膜４を形成し、ゲート絶
縁膜５、強誘電体膜７およびゲート電極膜８を形成し、
これらがチャネル領域６上に形成されるようにパターニ
ングしてのちこれをマスクとして不純物イオンを注入
し、ソース領域２およびドレイン領域３を形成してい
る。そののち層間絶縁膜９、電極などを形成している。
体基板１にまずフィールド酸化膜４を形成し、ゲート絶
縁膜５、強誘電体膜７およびゲート電極膜８を形成し、
これらがチャネル領域６上に形成されるようにパターニ
ングしてのちこれをマスクとして不純物イオンを注入
し、ソース領域２およびドレイン領域３を形成してい
る。そののち層間絶縁膜９、電極などを形成している。
【０００５】
【発明が解決しようとする課題】しかし、この半導体記
憶素子に使用する強誘電体は通常PZT (Pb(Zr1-x Tix )O
3 ) 、 PbTiO3 などのペロブスカイト構造のものが自発
分極が大きいため使用されるが、これらの材料はエッチ
ングなどによる加工性がよくない。
憶素子に使用する強誘電体は通常PZT (Pb(Zr1-x Tix )O
3 ) 、 PbTiO3 などのペロブスカイト構造のものが自発
分極が大きいため使用されるが、これらの材料はエッチ
ングなどによる加工性がよくない。
【０００６】そのため微細な加工をするためにはイオン
ミリングなどのドライエッチング法を使用しなければな
らないが、イオンミリングはアルゴンイオンなどのイオ
ンビームエッチング方法により行うため、強誘電体膜と
他の絶縁膜や半導体材料などとの選択比を大きくとるこ
とができない。そのため周囲の半導体材料などにダメー
ジを与え易い。とくに薄いゲート絶縁膜５上に形成した
強誘電体膜７をドライエッチングで加工すると、エッチ
ングを長くやり過ぎるとゲート絶縁膜５を破って半導体
基板１にダメージを与えトランジスタの特性を劣化さ
せ、一方エッチングが不足すると強誘電体膜７が残ると
いう問題がある。
ミリングなどのドライエッチング法を使用しなければな
らないが、イオンミリングはアルゴンイオンなどのイオ
ンビームエッチング方法により行うため、強誘電体膜と
他の絶縁膜や半導体材料などとの選択比を大きくとるこ
とができない。そのため周囲の半導体材料などにダメー
ジを与え易い。とくに薄いゲート絶縁膜５上に形成した
強誘電体膜７をドライエッチングで加工すると、エッチ
ングを長くやり過ぎるとゲート絶縁膜５を破って半導体
基板１にダメージを与えトランジスタの特性を劣化さ
せ、一方エッチングが不足すると強誘電体膜７が残ると
いう問題がある。
【０００７】またダメージを余り与えないエッチング法
としてウェットエッチングで行うと充分な微細加工を行
えず、最近の超LSI 化したサブミクロンオーダの加工を
必要とする半導体装置には使用できないという問題があ
る。
としてウェットエッチングで行うと充分な微細加工を行
えず、最近の超LSI 化したサブミクロンオーダの加工を
必要とする半導体装置には使用できないという問題があ
る。
【０００８】本発明はこのような状況に鑑み、微細加工
の行いにくい強誘電体の加工を半導体素子の特性に影響
しない状態で加工できるようにすることを目的とする。
の行いにくい強誘電体の加工を半導体素子の特性に影響
しない状態で加工できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体記憶
素子は、半導体基板に形成されたソース領域と、ドレイ
ン領域と、チャネル領域と、該チャネル領域上で前記半
導体基板上に形成された強誘電体膜と電極膜とからなる
半導体記憶素子であって、前記ソース領域およびドレイ
ン領域上に低誘電率の誘電体膜である低誘電率膜が形成
され、前記チャネル領域上の強誘電体膜がその上面が前
記低誘電率膜の上面と同一面に形成され、前記低誘電率
膜上に前記電極膜の端部が形成されるように構成したも
のである。
素子は、半導体基板に形成されたソース領域と、ドレイ
ン領域と、チャネル領域と、該チャネル領域上で前記半
導体基板上に形成された強誘電体膜と電極膜とからなる
半導体記憶素子であって、前記ソース領域およびドレイ
ン領域上に低誘電率の誘電体膜である低誘電率膜が形成
され、前記チャネル領域上の強誘電体膜がその上面が前
記低誘電率膜の上面と同一面に形成され、前記低誘電率
膜上に前記電極膜の端部が形成されるように構成したも
のである。
【００１０】また本発明の半導体記憶素子の製法は前述
の構造に形成し、エッチング時に半導体材料にダメージ
を与えないようにするため、半導体基板のチャネル領域
形成場所上に保護膜をパターニングする工程と、該保護
膜の両側に不純物を拡散してソース領域およびドレイン
領域を形成する工程と、該ソース領域およびドレイン領
域の形成された半導体基板上に前記保護膜と異なる性質
を有する低誘電率の誘電体膜である低誘電率膜を形成す
る工程と、該半導体基板上に形成された膜が平坦になる
ように前記保護膜が露出するまでエッチバックする工程
と、該露出した保護膜を除去し半導体基板表面を露出す
る工程と、該露出した半導体基板表面にゲート絶縁膜を
介してまたは直接強誘電体膜を形成してのち、表面を平
坦にする工程と、該平坦面の表面からエッチバックして
前記低誘電率膜を露出させ前記チャネル領域上の強誘電
体膜と前記低誘電率膜とを同一面に形成する工程と、前
記強誘電体膜上に電極膜を形成する工程と、ソース電
極、ドレイン電極、ゲート電極を形成する工程とからな
ることを特徴とするものである。
の構造に形成し、エッチング時に半導体材料にダメージ
を与えないようにするため、半導体基板のチャネル領域
形成場所上に保護膜をパターニングする工程と、該保護
膜の両側に不純物を拡散してソース領域およびドレイン
領域を形成する工程と、該ソース領域およびドレイン領
域の形成された半導体基板上に前記保護膜と異なる性質
を有する低誘電率の誘電体膜である低誘電率膜を形成す
る工程と、該半導体基板上に形成された膜が平坦になる
ように前記保護膜が露出するまでエッチバックする工程
と、該露出した保護膜を除去し半導体基板表面を露出す
る工程と、該露出した半導体基板表面にゲート絶縁膜を
介してまたは直接強誘電体膜を形成してのち、表面を平
坦にする工程と、該平坦面の表面からエッチバックして
前記低誘電率膜を露出させ前記チャネル領域上の強誘電
体膜と前記低誘電率膜とを同一面に形成する工程と、前
記強誘電体膜上に電極膜を形成する工程と、ソース電
極、ドレイン電極、ゲート電極を形成する工程とからな
ることを特徴とするものである。
【００１１】
【作用】本発明によれば、ソース、ドレイン領域上に低
誘電率の誘電体膜（以下、低誘電率膜という）を形成し
たのち強誘電体膜を付着して、チャネル領域上の強誘電
体膜面と前記低誘電率膜面とを同一面になるようにして
形成しているため、イオンミリングなど選択比が小さく
加工性の強いドライエッチングで強誘電体の加工を行っ
て加工し過ぎても、厚い低誘電率膜の一部がエッチング
されるだけで半導体材料そのものはエッチングされず、
素子特性に影響することはない。
誘電率の誘電体膜（以下、低誘電率膜という）を形成し
たのち強誘電体膜を付着して、チャネル領域上の強誘電
体膜面と前記低誘電率膜面とを同一面になるようにして
形成しているため、イオンミリングなど選択比が小さく
加工性の強いドライエッチングで強誘電体の加工を行っ
て加工し過ぎても、厚い低誘電率膜の一部がエッチング
されるだけで半導体材料そのものはエッチングされず、
素子特性に影響することはない。
【００１２】また、本発明によれば、チャネル領域上に
形成した強誘電体膜の面と周囲のソース、ドレイン領域
上に形成した低誘電率膜とを同一面になるように形成
し、その面に低誘電率膜上にわたって電極膜を形成して
いるため、強誘電体膜はソース、ドレイン領域で挟まれ
たチャネル領域上の端から端まで有効に作用し（低誘電
率膜は誘電率が小さいため、上部に電極膜が形成されて
もキャパシタとして作用しない）、しかも半導体基板と
平行に電極膜が形成されているため、分極の方向は均一
となり、効率良く高キャパシタを形成する。
形成した強誘電体膜の面と周囲のソース、ドレイン領域
上に形成した低誘電率膜とを同一面になるように形成
し、その面に低誘電率膜上にわたって電極膜を形成して
いるため、強誘電体膜はソース、ドレイン領域で挟まれ
たチャネル領域上の端から端まで有効に作用し（低誘電
率膜は誘電率が小さいため、上部に電極膜が形成されて
もキャパシタとして作用しない）、しかも半導体基板と
平行に電極膜が形成されているため、分極の方向は均一
となり、効率良く高キャパシタを形成する。
【００１３】
【実施例】つぎに図面に基づいて本発明について説明す
る。図１は本発明の一実施例である半導体記憶素子の断
面構造を示す説明図である。図において、１〜13は図９
と同じ部分を指す。
る。図１は本発明の一実施例である半導体記憶素子の断
面構造を示す説明図である。図において、１〜13は図９
と同じ部分を指す。
【００１４】この実施例では、ソース領域２およびドレ
イン領域３上に低誘電率膜14、15がそれぞれ形成されて
おり、そののち、強誘電体膜７を形成し、チャネル領域
６上の強誘電体膜７と低誘電率膜14、15とを同一面にな
るように形成し、その同一面上で端部が低誘電率膜14、
15上にくるように電極膜８が形成されている。この低誘
電率膜14、15はたとえば、酸化ケイ素膜とかチッ化ケイ
素膜などで、通常の半導体装置の製造において便利に使
用される比誘電率が４〜７位のもので、厚さは0.5 μｍ
位形成されている。
イン領域３上に低誘電率膜14、15がそれぞれ形成されて
おり、そののち、強誘電体膜７を形成し、チャネル領域
６上の強誘電体膜７と低誘電率膜14、15とを同一面にな
るように形成し、その同一面上で端部が低誘電率膜14、
15上にくるように電極膜８が形成されている。この低誘
電率膜14、15はたとえば、酸化ケイ素膜とかチッ化ケイ
素膜などで、通常の半導体装置の製造において便利に使
用される比誘電率が４〜７位のもので、厚さは0.5 μｍ
位形成されている。
【００１５】強誘電体膜７は、たとえば PbTiO3 、PZT
(Pb(Zr1-x Tix )O3 ) 、PLZT（（Pb1-x Lax ）（Zr1-y
Tiy ）1-x/4 O3 ）などの自発分極の大きい酸化物ペロ
ブスカイト構造を有するもので比誘電率は100 〜2000位
のものを使用する。この強誘電体膜７はたとえば、スパ
ッタリング法とかCVD 法、ゾル−ゲル法などで半導体基
板の表面全体に付着し、そののち表面を平坦化してイオ
ンミリングなどのドライエッチングで低誘電率膜が露出
するまでバックエッチし、強誘電体膜と低誘電率膜とが
同一面になるように形成する。
(Pb(Zr1-x Tix )O3 ) 、PLZT（（Pb1-x Lax ）（Zr1-y
Tiy ）1-x/4 O3 ）などの自発分極の大きい酸化物ペロ
ブスカイト構造を有するもので比誘電率は100 〜2000位
のものを使用する。この強誘電体膜７はたとえば、スパ
ッタリング法とかCVD 法、ゾル−ゲル法などで半導体基
板の表面全体に付着し、そののち表面を平坦化してイオ
ンミリングなどのドライエッチングで低誘電率膜が露出
するまでバックエッチし、強誘電体膜と低誘電率膜とが
同一面になるように形成する。
【００１６】このバックエッチは、強誘電体膜との境界
面でのエッチングが低誘電率膜14、15上でなされるた
め、ドライエッチングで行っても、半導体基板１を傷つ
けたり、強誘電体膜を除去し残すことはない。すなわち
強誘電体膜を完全に除去する場所は酸化膜などソース、
ドレイン領域２、３上に形成された低誘電率膜部分であ
るため、エッチングし過ぎても厚い酸化膜などの一部が
除去されるだけで、半導体領域には及ばず、トランジス
タなど半導体構成部分には影響しないからである。
面でのエッチングが低誘電率膜14、15上でなされるた
め、ドライエッチングで行っても、半導体基板１を傷つ
けたり、強誘電体膜を除去し残すことはない。すなわち
強誘電体膜を完全に除去する場所は酸化膜などソース、
ドレイン領域２、３上に形成された低誘電率膜部分であ
るため、エッチングし過ぎても厚い酸化膜などの一部が
除去されるだけで、半導体領域には及ばず、トランジス
タなど半導体構成部分には影響しないからである。
【００１７】一方、ソース領域とドレイン領域で挟まれ
たチャネル領域６上に形成された電極膜８の端部は、チ
ャネル領域６上を超えてソース領域２、ドレイン領域３
上の低誘電率膜14、15の上まで延びているが、実際に記
憶素子として使用する書き込み時に低誘電率膜14、15に
電圧を印加しても、この部分の分極は殆んどなされず、
キャパシタとして動作しない。したがって、低誘電率膜
14、15上に延ばすことにより、強誘電体膜の端から端ま
でをキャパシタとして有効に利用できる。
たチャネル領域６上に形成された電極膜８の端部は、チ
ャネル領域６上を超えてソース領域２、ドレイン領域３
上の低誘電率膜14、15の上まで延びているが、実際に記
憶素子として使用する書き込み時に低誘電率膜14、15に
電圧を印加しても、この部分の分極は殆んどなされず、
キャパシタとして動作しない。したがって、低誘電率膜
14、15上に延ばすことにより、強誘電体膜の端から端ま
でをキャパシタとして有効に利用できる。
【００１８】つぎにこの半導体記憶素子の製法について
説明する。図２〜８は本発明の一実施例である半導体記
憶素子の製造工程を示す断面説明図である。
説明する。図２〜８は本発明の一実施例である半導体記
憶素子の製造工程を示す断面説明図である。
【００１９】まず図２に示すように、半導体基板１上に
チッ化膜などでパターニングして素子間分離のフィール
ド酸化膜４を形成し、そののちチャネル領域６形成場所
に保護膜16をパターニング形成する。具体例としてフィ
ールド酸化膜４を形成したｐ型半導体基板１上に、CVD
法により SiH2 Cl2 ガスとNH3 ガスを約750 ℃で気相反
応させ、0.5 μｍのチッ化膜を形成し、プラズマエッチ
ングして保護膜16を形成した。
チッ化膜などでパターニングして素子間分離のフィール
ド酸化膜４を形成し、そののちチャネル領域６形成場所
に保護膜16をパターニング形成する。具体例としてフィ
ールド酸化膜４を形成したｐ型半導体基板１上に、CVD
法により SiH2 Cl2 ガスとNH3 ガスを約750 ℃で気相反
応させ、0.5 μｍのチッ化膜を形成し、プラズマエッチ
ングして保護膜16を形成した。
【００２０】つぎに図３に示すように保護膜16の両側に
不純物を拡散してソース領域２、ドレイン領域３を形成
する。具体例として、イオン注入法によりAsのイオンを
ドース量５×1015cm-2でイオン打込みし、約900 ℃、約
30分間の熱処理をして拡散させ、ｎ+ 型のソース領域
２、ドレイン領域３を形成した。
不純物を拡散してソース領域２、ドレイン領域３を形成
する。具体例として、イオン注入法によりAsのイオンを
ドース量５×1015cm-2でイオン打込みし、約900 ℃、約
30分間の熱処理をして拡散させ、ｎ+ 型のソース領域
２、ドレイン領域３を形成した。
【００２１】つぎに図４に示すように、保護膜16とは異
なる性質を有する低誘電率膜17を半導体基板表面全体に
形成する。具体例としてCVD 法により SiH4 ガスと N2
O ガスを導入して約800 ℃で気相反応させ、酸化ケイ素
膜を約0.6 μｍ形成した。
なる性質を有する低誘電率膜17を半導体基板表面全体に
形成する。具体例としてCVD 法により SiH4 ガスと N2
O ガスを導入して約800 ℃で気相反応させ、酸化ケイ素
膜を約0.6 μｍ形成した。
【００２２】そののち、図５に示すように、半導体基板
表面上に形成された膜が平坦になるようにエッチバック
し、前記保護膜16を露出させる。具体例として反応性イ
オンエッチング（以下、RIE という）法によりエッチン
グすることにより表面から同じ厚さエッチングされ、保
護膜16が露出することにより、その周囲に酸化ケイ素膜
である低誘電率膜14、15がソース領域２およびドレイン
領域３上に形成された。
表面上に形成された膜が平坦になるようにエッチバック
し、前記保護膜16を露出させる。具体例として反応性イ
オンエッチング（以下、RIE という）法によりエッチン
グすることにより表面から同じ厚さエッチングされ、保
護膜16が露出することにより、その周囲に酸化ケイ素膜
である低誘電率膜14、15がソース領域２およびドレイン
領域３上に形成された。
【００２３】つぎに図６に示すように、低誘電率膜14、
15やフィールド酸化膜４は腐蝕されないで、保護膜16の
みが腐蝕されるエッチング液で保護膜16を腐蝕除去し、
半導体基板１を露出させる。具体例としては、熱 H3 PO
4 液でエッチングすることによりチッ化膜である保護膜
16のみが腐蝕除去され、酸化ケイ素膜であるフィールド
酸化膜４、低誘電率膜14、15はそのまま残り、保護膜16
の下の半導体基板１の表面が露出した。
15やフィールド酸化膜４は腐蝕されないで、保護膜16の
みが腐蝕されるエッチング液で保護膜16を腐蝕除去し、
半導体基板１を露出させる。具体例としては、熱 H3 PO
4 液でエッチングすることによりチッ化膜である保護膜
16のみが腐蝕除去され、酸化ケイ素膜であるフィールド
酸化膜４、低誘電率膜14、15はそのまま残り、保護膜16
の下の半導体基板１の表面が露出した。
【００２４】つづいて図７に示すように、ゲート絶縁膜
５、強誘電体膜７を順次形成し、表面を平坦化する。具
体例としてTEOSを用いたCVD 法により約0.6 μｍの酸化
ケイ素膜を形成し、そののち PbTiO3 をスパッタリング
により0.5 μｍ形成した。そののち、表面にレジスト17
を塗布して凹部をなくし、平坦化した。なお、強誘電体
膜と半導体基板が反応しないばあいは、ゲート絶縁膜５
は不要である。
５、強誘電体膜７を順次形成し、表面を平坦化する。具
体例としてTEOSを用いたCVD 法により約0.6 μｍの酸化
ケイ素膜を形成し、そののち PbTiO3 をスパッタリング
により0.5 μｍ形成した。そののち、表面にレジスト17
を塗布して凹部をなくし、平坦化した。なお、強誘電体
膜と半導体基板が反応しないばあいは、ゲート絶縁膜５
は不要である。
【００２５】つぎに、図８に示すように、平坦化された
表面からエッチバックして低誘電率膜14、15を露出さ
せ、チャネル領域６上の強誘電体膜７と露出した低誘電
率膜14、15とを同一面になるように形成する。そののち
引き続き電極膜８を強誘電体膜７上に形成する。この電
極膜８はその端部が低誘電率膜14、15上に形成されるよ
うにするのが望ましい。
表面からエッチバックして低誘電率膜14、15を露出さ
せ、チャネル領域６上の強誘電体膜７と露出した低誘電
率膜14、15とを同一面になるように形成する。そののち
引き続き電極膜８を強誘電体膜７上に形成する。この電
極膜８はその端部が低誘電率膜14、15上に形成されるよ
うにするのが望ましい。
【００２６】具体例としては、イオンミリングによるド
ライエッチングで基板の表面からエッチバックした。こ
のエッチバックは材料が異なっても基板の表面全体から
同じ厚さだけエッチングされるためレジスト部分17およ
びソース、ドレイン領域２、３上の強誘電体膜７も同じ
厚さづつエッチングされる。表面は平坦化されているた
め、低誘電率膜14、15が露出した時点でエッチバックを
中止することにより、強誘電体膜７と低誘電率膜14、15
との同一面を形成できた。
ライエッチングで基板の表面からエッチバックした。こ
のエッチバックは材料が異なっても基板の表面全体から
同じ厚さだけエッチングされるためレジスト部分17およ
びソース、ドレイン領域２、３上の強誘電体膜７も同じ
厚さづつエッチングされる。表面は平坦化されているた
め、低誘電率膜14、15が露出した時点でエッチバックを
中止することにより、強誘電体膜７と低誘電率膜14、15
との同一面を形成できた。
【００２７】このバックエッチの際、ゲート絶縁膜５を
形成するとき、低誘電率膜14、15上にも絶縁膜が形成さ
れるが、この絶縁膜は低誘電率膜と同質の低誘電率膜で
あるため、残存してもよい。またこの絶縁膜は薄い膜で
あるため、バックエッチの際エッチングされることもあ
るが、下地は厚い低誘電率膜であり、半導体領域にはダ
メージを受けず、特性には何ら影響を受けなかった。
形成するとき、低誘電率膜14、15上にも絶縁膜が形成さ
れるが、この絶縁膜は低誘電率膜と同質の低誘電率膜で
あるため、残存してもよい。またこの絶縁膜は薄い膜で
あるため、バックエッチの際エッチングされることもあ
るが、下地は厚い低誘電率膜であり、半導体領域にはダ
メージを受けず、特性には何ら影響を受けなかった。
【００２８】そののち白金金属をスパッタ法により付着
し、RIE 法でエッチングすることにより電極膜（ゲート
電極膜）８を形成した。この際電極膜８の端は低誘電率
膜14、15上に位置するようにエッチングした。
し、RIE 法でエッチングすることにより電極膜（ゲート
電極膜）８を形成した。この際電極膜８の端は低誘電率
膜14、15上に位置するようにエッチングした。
【００２９】最後に通常の半導体プロセスで行われる手
法により、層間絶縁膜９を形成し、ソース電極10、ゲー
ト電極11、ドレイン電極12のアルミ配線を形成し、パシ
ベーション膜13を形成することにより、図１に示すよう
な構造の半導体記憶素子を形成できる。具体例としては
CVD 法により酸化ケイ素膜を層間絶縁膜９として形成
し、電極コンタクト用孔をRIE 法で目抜き、アルミニウ
ム膜をスパッタリングで形成して各々の電極を形成し、
さらにCVD 法により酸化ケイ素膜をパシベーション膜と
して形成した。
法により、層間絶縁膜９を形成し、ソース電極10、ゲー
ト電極11、ドレイン電極12のアルミ配線を形成し、パシ
ベーション膜13を形成することにより、図１に示すよう
な構造の半導体記憶素子を形成できる。具体例としては
CVD 法により酸化ケイ素膜を層間絶縁膜９として形成
し、電極コンタクト用孔をRIE 法で目抜き、アルミニウ
ム膜をスパッタリングで形成して各々の電極を形成し、
さらにCVD 法により酸化ケイ素膜をパシベーション膜と
して形成した。
【００３０】
【発明の効果】以上説明したように、本発明によればソ
ース領域とドレイン領域上に形成した低誘電率膜を微細
加工で行い、そのあいだに強誘電体膜を形成して前記低
誘電率膜と同一面となるようにエッチバックして形成し
ているため、キャパシタ形成のための微細加工を強誘電
体のエッチングで行う必要がなく、また強誘電体膜の不
要部分の削除は厚い低誘電率膜上でのバックエッチで行
うため、半導体領域にダメージを与えることなく、加工
上の問題が解消された高特性、高性能の半導体記憶素子
を形成できる。
ース領域とドレイン領域上に形成した低誘電率膜を微細
加工で行い、そのあいだに強誘電体膜を形成して前記低
誘電率膜と同一面となるようにエッチバックして形成し
ているため、キャパシタ形成のための微細加工を強誘電
体のエッチングで行う必要がなく、また強誘電体膜の不
要部分の削除は厚い低誘電率膜上でのバックエッチで行
うため、半導体領域にダメージを与えることなく、加工
上の問題が解消された高特性、高性能の半導体記憶素子
を形成できる。
【００３１】さらに本発明によれば、強誘電体膜と周囲
のソース、ドレイン領域上の低誘電率膜14、15とを同一
平面に形成して、その面に電極膜を形成しているため、
電極膜８と強誘電体膜、さらには半導体基板とは完全な
平行状態に形成されており、分極の方向は完全に同一方
向に形成でき効率よくキャパシタを形成できる。その結
果低い電圧でも大きな分極をえられ、高特性の半導体記
憶素子をえられる。
のソース、ドレイン領域上の低誘電率膜14、15とを同一
平面に形成して、その面に電極膜を形成しているため、
電極膜８と強誘電体膜、さらには半導体基板とは完全な
平行状態に形成されており、分極の方向は完全に同一方
向に形成でき効率よくキャパシタを形成できる。その結
果低い電圧でも大きな分極をえられ、高特性の半導体記
憶素子をえられる。
【図１】本発明の一実施例である半導体記憶素子の構造
を示す断面説明図である。
を示す断面説明図である。
【図２】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図３】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図４】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図５】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図６】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図７】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図８】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図９】従来の半導体記憶素子の構造を示す断面説明図
である。
である。
【符号の説明】 １ 半導体基板 ２ ソース領域 ３ ドレイン領域 ６ チャネル領域 ７ 強誘電体膜 ８ 電極膜 10 ソース電極 11 ゲート電極 12 ドレイン電極 14、15 低誘電率膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/02
Claims (2)
- 【請求項１】 半導体基板に形成されたソース領域と、
ドレイン領域と、チャネル領域と、該チャネル領域上で
前記半導体基板上に形成された強誘電体膜と電極膜とか
らなる半導体記憶素子であって、前記ソース領域および
ドレイン領域上に低誘電率の誘電体膜である低誘電率膜
が形成され、前記チャネル領域上の強誘電体膜がその上
面が前記低誘電率膜の上面と同一面に形成され、前記低
誘電率膜上に前記電極膜の端部が形成されていることを
特徴とする半導体記憶素子。 - 【請求項２】 半導体基板のチャネル領域形成場所上に
保護膜をパターニングする工程と、該保護膜の両側に不
純物を拡散してソース領域およびドレイン領域を形成す
る工程と、該ソース領域およびドレイン領域の形成され
た半導体基板上に前記保護膜と異なる性質を有する低誘
電率の誘電体膜である低誘電率膜を形成する工程と、該
半導体基板上に形成された膜が平坦になるように前記保
護膜が露出するまでエッチバックする工程と、該露出し
た保護膜を腐蝕除去し半導体基板表面を露出させる工程
と、該露出した半導体基板表面にゲート絶縁膜を介して
または直接強誘電体膜を形成してのち、表面を平坦にす
る工程と、該平坦面の表面からエッチバックして前記低
誘電率膜を露出させ前記チャネル領域上の強誘電体膜と
前記低誘電率膜とを同一面に形成する工程と、前記強誘
電体膜上に電極膜を形成する工程と、ソース電極、ドレ
イン電極、ゲート電極を形成する工程とからなることを
特徴とすると半導体記憶素子の製法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281624A JP3045413B2 (ja) | 1991-10-28 | 1991-10-28 | 半導体装置およびその製法 |
| US07/966,495 US5384729A (en) | 1991-10-28 | 1992-10-26 | Semiconductor storage device having ferroelectric film |
| US08/274,029 US5424238A (en) | 1991-10-28 | 1994-07-12 | Method for producing a semiconductor device having a ferroelectric storage cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281624A JP3045413B2 (ja) | 1991-10-28 | 1991-10-28 | 半導体装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121758A true JPH05121758A (ja) | 1993-05-18 |
| JP3045413B2 JP3045413B2 (ja) | 2000-05-29 |
Family
ID=17641718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3281624A Expired - Fee Related JP3045413B2 (ja) | 1991-10-28 | 1991-10-28 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3045413B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855918A (ja) * | 1994-08-11 | 1996-02-27 | Nec Corp | 電界効果型半導体メモリ装置の構造およびその製造方法 |
| US6067667A (en) * | 1997-09-09 | 2000-05-30 | Katoh Electrical Machinery Co., Ltd. | Semi-automatic closing device for seat lid of toilet bowl |
| JP2002110932A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6724025B1 (en) | 1998-06-30 | 2004-04-20 | Kabushiki Kaisha Toshiba | MOSFET having high and low dielectric materials |
-
1991
- 1991-10-28 JP JP3281624A patent/JP3045413B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855918A (ja) * | 1994-08-11 | 1996-02-27 | Nec Corp | 電界効果型半導体メモリ装置の構造およびその製造方法 |
| US6067667A (en) * | 1997-09-09 | 2000-05-30 | Katoh Electrical Machinery Co., Ltd. | Semi-automatic closing device for seat lid of toilet bowl |
| US6724025B1 (en) | 1998-06-30 | 2004-04-20 | Kabushiki Kaisha Toshiba | MOSFET having high and low dielectric materials |
| JP2002110932A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3045413B2 (ja) | 2000-05-29 |
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