JPH02208978A - 半導体装置 - Google Patents
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- JPH02208978A JPH02208978A JP1028940A JP2894089A JPH02208978A JP H02208978 A JPH02208978 A JP H02208978A JP 1028940 A JP1028940 A JP 1028940A JP 2894089 A JP2894089 A JP 2894089A JP H02208978 A JPH02208978 A JP H02208978A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、強誘電体を用いた、電気的に「き換え可能な
不揮発性メモリの構造に関するものである。
不揮発性メモリの構造に関するものである。
本発明は、強誘電体を用いた、不揮発性メモリの構造に
おいて、強誘電体膜を挾む電極のうち、下部電極が金属
を主成分とした電極であり、コンタクトホールの部分で
、強誘電体膜が前記電極を介して直接、半導体基板上に
形成された高濃度拡散層に接続されていることを特徴と
する。
おいて、強誘電体膜を挾む電極のうち、下部電極が金属
を主成分とした電極であり、コンタクトホールの部分で
、強誘電体膜が前記電極を介して直接、半導体基板上に
形成された高濃度拡散層に接続されていることを特徴と
する。
従来の半導体不揮発性メモリとしては、絶縁ゲート中の
トラップまたは浮遊ゲートにシリコン基板からの重ねを
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、ＭＩＳ型トランジスタが一般
に使用されており、ＥＦＲＯＭ（紫外線消去型不揮発性
メモリ）やＥＥＰＲＯＭ （電気的古き換え可能型不揮
発性メモリ）などとして実用化されている。
トラップまたは浮遊ゲートにシリコン基板からの重ねを
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、ＭＩＳ型トランジスタが一般
に使用されており、ＥＦＲＯＭ（紫外線消去型不揮発性
メモリ）やＥＥＰＲＯＭ （電気的古き換え可能型不揮
発性メモリ）などとして実用化されている。
しかしこれらの不揮発性メモリは、情報の書き換え電圧
が、通常約２０Ｖ前後と高いことや、書き換え時間が非
常に長い（例えばＥＥＦＲＯＭの場合数十ｍ５ｅｃ）な
どの欠点を有す。また、情報の書き換え回数が、約１０
５回程度であり、非常に少なく、繰り返し使用する場合
には問題が多い。
が、通常約２０Ｖ前後と高いことや、書き換え時間が非
常に長い（例えばＥＥＦＲＯＭの場合数十ｍ５ｅｃ）な
どの欠点を有す。また、情報の書き換え回数が、約１０
５回程度であり、非常に少なく、繰り返し使用する場合
には問題が多い。
電気的に分極が反転可能である強誘電体を用いた、不揮
発性メモリについては、書き込み時間と読み出し時間が
原理的にほぼ同じであり、また電源を切っても分極は保
持されるため、理想的な不揮発性メモリとなる可能性を
有する。このようなな強誘電体を用いた不揮発性メモリ
については、例えば米国特許４１４９３０２の様に、シ
リコン基板上に強誘電体からなるキャパシタを集積した
構造や、米国特許３８３２７００のようにＭＩＳ型トラ
ンジスタのゲート部分に強誘電体膜を配置した不揮発性
メモリなどの提案がなされている。
発性メモリについては、書き込み時間と読み出し時間が
原理的にほぼ同じであり、また電源を切っても分極は保
持されるため、理想的な不揮発性メモリとなる可能性を
有する。このようなな強誘電体を用いた不揮発性メモリ
については、例えば米国特許４１４９３０２の様に、シ
リコン基板上に強誘電体からなるキャパシタを集積した
構造や、米国特許３８３２７００のようにＭＩＳ型トラ
ンジスタのゲート部分に強誘電体膜を配置した不揮発性
メモリなどの提案がなされている。
また、最近では、第３図のようなＭＯ３型半導体装置に
積層した構造の不揮発性メモリがＩＥＤＭ’８７ｐｐ、
８５０−８５１に提案されている。第３図において、３
０１はＰ型Ｓｉ基板であり、３０２は素子分離用のＬＯ
ＧＯＳ酸化膜、３０３はソースとなるＮ型拡散層であり
、３０４はドレインとなるＮ型拡散層である。
積層した構造の不揮発性メモリがＩＥＤＭ’８７ｐｐ、
８５０−８５１に提案されている。第３図において、３
０１はＰ型Ｓｉ基板であり、３０２は素子分離用のＬＯ
ＧＯＳ酸化膜、３０３はソースとなるＮ型拡散層であり
、３０４はドレインとなるＮ型拡散層である。
３０５はゲート電極であり、３０６は層間絶縁膜である
。３０８が強誘電体膜であり、電極３０８と３０９によ
り挾まれ、キャパシタを構成している。３１０は第２層
間絶縁膜であり、３１１が配線電極となるＡＩである。
。３０８が強誘電体膜であり、電極３０８と３０９によ
り挾まれ、キャパシタを構成している。３１０は第２層
間絶縁膜であり、３１１が配線電極となるＡＩである。
このようにＭＯ５型半導体装置の上部に積層した構造で
は素子面積はそれほど増えないが、製造工程が大幅に増
え（通常の半導体装置に対して、下部電極形成、強誘電
体膜形成、上部電極形成、第２層間膜形成が増える）、
仮に特性的に満足がいく強誘電体膜が得られても、製造
工程が、長くなるため、コストが高くなるという課題を
有する。そこで本発明はこのような課題を解決するもの
で、その目的とする所は、強誘電体膜を用いても工程の
増加の少なく低コストな、かつ強誘電体膜の結晶性に優
れた半導体装置、特に不揮発性メモリを提供する所にあ
る。
は素子面積はそれほど増えないが、製造工程が大幅に増
え（通常の半導体装置に対して、下部電極形成、強誘電
体膜形成、上部電極形成、第２層間膜形成が増える）、
仮に特性的に満足がいく強誘電体膜が得られても、製造
工程が、長くなるため、コストが高くなるという課題を
有する。そこで本発明はこのような課題を解決するもの
で、その目的とする所は、強誘電体膜を用いても工程の
増加の少なく低コストな、かつ強誘電体膜の結晶性に優
れた半導体装置、特に不揮発性メモリを提供する所にあ
る。
本発明の半導体装置は、強誘電体膜を挾む電極のうち、
下部電極が金属を主成分とした電極であり、コンタクト
ホールの部分で、強誘電体膜が前記電極を介して直接、
半導体基板上に形成された高濃度拡散層に接続されてい
ることを特徴とする。
下部電極が金属を主成分とした電極であり、コンタクト
ホールの部分で、強誘電体膜が前記電極を介して直接、
半導体基板上に形成された高濃度拡散層に接続されてい
ることを特徴とする。
第１図は、本発明の半導体装置の一実施例に於ける主要
断面図である。以下、第１図に従い、本発明の半導体装
置を説明する。ここでは説明の都合上ＳｉＭ板を用い、
Ｎチャンネルトランジスタを用いた例につき説明する。
断面図である。以下、第１図に従い、本発明の半導体装
置を説明する。ここでは説明の都合上ＳｉＭ板を用い、
Ｎチャンネルトランジスタを用いた例につき説明する。
１０１はＰ型Ｓｔ基板であり、例えば２００ｈｍ−ｃｍ
の比抵抗のウェハを用いる。１０２は素子分離用の絶縁
膜であり、例えば、従来技術であるＬＯＣＯ３法により
酸化膜を６０００Ａ形成する。１０３はソースとなるＮ
型拡散層であり、例えばリンを８０ＫｅＶ５Ｅ１５（２
）−２イオン注入することにより形成する。１０４はド
レインとなるＮ型拡散層であり、１０３と同時に形成す
る。
の比抵抗のウェハを用いる。１０２は素子分離用の絶縁
膜であり、例えば、従来技術であるＬＯＣＯ３法により
酸化膜を６０００Ａ形成する。１０３はソースとなるＮ
型拡散層であり、例えばリンを８０ＫｅＶ５Ｅ１５（２
）−２イオン注入することにより形成する。１０４はド
レインとなるＮ型拡散層であり、１０３と同時に形成す
る。
１０５はゲート電極であり、例えばリンでドープされた
ポリＳｔを用いる。１０６は層間絶縁膜であり、例えば
気相成長法によりリンガラスを６０００Ａ形成する。１
０９は１０６の層間絶縁膜に形成したコンタクトホール
であり、他の部分においては（図示せず）配線電極と、
拡散層やポリＳｌとを接続するコンタクトホールとなる
。１１１が実際の下部電極となる電極であり、Ｐｔ、Ｍ
ｏ、Ｔｉ、、Ｗ、Ｔａ、Ｎｉなどの高融点金属やｐｔ。
ポリＳｔを用いる。１０６は層間絶縁膜であり、例えば
気相成長法によりリンガラスを６０００Ａ形成する。１
０９は１０６の層間絶縁膜に形成したコンタクトホール
であり、他の部分においては（図示せず）配線電極と、
拡散層やポリＳｌとを接続するコンタクトホールとなる
。１１１が実際の下部電極となる電極であり、Ｐｔ、Ｍ
ｏ、Ｔｉ、、Ｗ、Ｔａ、Ｎｉなどの高融点金属やｐｔ。
Ｍｏ、Ｔｉ、 、ＷＳＴａ、Ｎｉの高融点金属からなる
シリサイドを用いる。１０７が強誘電体膜であり、１１
１の金属電極を介してＮ型高濃度拡散層上に直接形成さ
れる。強誘電体膜としては、例えばＰｂＴｉＯ３、ＰＺ
Ｔ （ＰｂＺｒ０３、ＰｂＴ ｉ０３ 、ＰＬＺＴ （
ＬａＳＰｂＺ ｒ０３ 、ＰｂＴｉ０ａ）などを用いる
。１８が電極となる例えばＡＩであり、他の部分におい
ては（図示せず）配線電極となる。
シリサイドを用いる。１０７が強誘電体膜であり、１１
１の金属電極を介してＮ型高濃度拡散層上に直接形成さ
れる。強誘電体膜としては、例えばＰｂＴｉＯ３、ＰＺ
Ｔ （ＰｂＺｒ０３、ＰｂＴ ｉ０３ 、ＰＬＺＴ （
ＬａＳＰｂＺ ｒ０３ 、ＰｂＴｉ０ａ）などを用いる
。１８が電極となる例えばＡＩであり、他の部分におい
ては（図示せず）配線電極となる。
第１図において、強誘電体膜を用いたキャパシタについ
ては、下部電極が１１１の高融点金属を主成分とした電
極したため、例えばｐｔを用いた場合、結晶性の優れた
強誘電体膜を得ることが出来た。
ては、下部電極が１１１の高融点金属を主成分とした電
極したため、例えばｐｔを用いた場合、結晶性の優れた
強誘電体膜を得ることが出来た。
工程の増加は、通常のＭＯ３型半導体装置の工程に比較
し、１０７の強誘電体膜を形成する工程と、１１１の金
属電極を形成する工程のみであり、低コストで強誘電体
膜を用いた半導体装置が可能となる。また、１０７と１
１１は同時にエツチングする工程にすれば更に工程増が
防げる。
し、１０７の強誘電体膜を形成する工程と、１１１の金
属電極を形成する工程のみであり、低コストで強誘電体
膜を用いた半導体装置が可能となる。また、１０７と１
１１は同時にエツチングする工程にすれば更に工程増が
防げる。
電気的特性については、本発明のように下部電極として
金属電極としたため、結晶性の向上により、例えば、ｐ
ｔ金金属電極とした場合、情報の書き換え回数が、金属
電極を設けない場合に対し、１０８回から１０１０回に
改善出来た。同様な効果は、ｐｔばかりでなく、Ｍｏ、
Ｔｉ、Ｐｔ５Ｗなどの金属や、これらの金属を用いたシ
リサイドにおいても、程度の違いはあれ、同様にあった
。
金属電極としたため、結晶性の向上により、例えば、ｐ
ｔ金金属電極とした場合、情報の書き換え回数が、金属
電極を設けない場合に対し、１０８回から１０１０回に
改善出来た。同様な効果は、ｐｔばかりでなく、Ｍｏ、
Ｔｉ、Ｐｔ５Ｗなどの金属や、これらの金属を用いたシ
リサイドにおいても、程度の違いはあれ、同様にあった
。
次に第２図を用い、本発明の半導体装置の製造方法を説
明する。第２図は本発明の主要工程図である。
明する。第２図は本発明の主要工程図である。
第２図（ａ） １０１のＳＬ基板に１０２の素子分１
１ｆｔ膜、１０３．１０４のＮ型拡散層、１０５のゲー
ト電極、１０６の層間絶縁膜を形成し、１０９のコンタ
クトホールを形成する。ここまでは従来技術を用いるこ
とにより、十分に構成出来る。
１ｆｔ膜、１０３．１０４のＮ型拡散層、１０５のゲー
ト電極、１０６の層間絶縁膜を形成し、１０９のコンタ
クトホールを形成する。ここまでは従来技術を用いるこ
とにより、十分に構成出来る。
そして下部電極として、例えばｐｔをスパッタ法により
、約１０００Ａ形成する。そして、従来の露光法により
、レジストパターンを形成し、ｐｔ電極を例えば、スパ
ッタエッチ法によりエツチングする。
、約１０００Ａ形成する。そして、従来の露光法により
、レジストパターンを形成し、ｐｔ電極を例えば、スパ
ッタエッチ法によりエツチングする。
第２図（ｂ） その後、強誘電体膜として例えばＰｂ
ＴｉＯ３をスパッタ法により、約５００ＯＡ形成する。
ＴｉＯ３をスパッタ法により、約５００ＯＡ形成する。
スパッタ条件としては、例えば、ガスとしてはＡｒ／酸
素−９０％／１０％、ターゲットとしては、ｐｂを５〜
１０％余分に添加したＰｂＴｉＯ３を用い、ＲＦパワー
としては２００Ｗとした。また、基板温度としては３５
０℃とした。その後、６００℃で１時間、Ｎ２雰囲気中
でアニールを行ない強誘電体膜の結晶性の改善を行なっ
た。
素−９０％／１０％、ターゲットとしては、ｐｂを５〜
１０％余分に添加したＰｂＴｉＯ３を用い、ＲＦパワー
としては２００Ｗとした。また、基板温度としては３５
０℃とした。その後、６００℃で１時間、Ｎ２雰囲気中
でアニールを行ない強誘電体膜の結晶性の改善を行なっ
た。
そして、従来技術である露光法を用いて１０７の強誘電
体膜を所定のパターンに形成した。強誘電体膜のエツチ
ングとしては、例えば、塩酸とフッ酸の混合液を用いた
。強誘電体膜のエツチングはＡｒガスを用いたイオンミ
リングでも良いし、適当な反応性ガスを用いたドライエ
ツチングでも良い。
体膜を所定のパターンに形成した。強誘電体膜のエツチ
ングとしては、例えば、塩酸とフッ酸の混合液を用いた
。強誘電体膜のエツチングはＡｒガスを用いたイオンミ
リングでも良いし、適当な反応性ガスを用いたドライエ
ツチングでも良い。
第２図（ｃ） 次に、上部電極として、Ａ１を例えば
ｌｕｍスパッタ法により形成する。そして、従来技術で
ある露光技術により１０８の電極パターンを形成する。
ｌｕｍスパッタ法により形成する。そして、従来技術で
ある露光技術により１０８の電極パターンを形成する。
以上のようにして、本発明の半導体装置を得る。
以上の説明においては、ＰｂＴｉＯ３について説明した
が、たの強誘電体膜、例えばＰＺＴや、ＰＬＺＴを用い
ても本発明が適用出来ることは言うまでもない。
が、たの強誘電体膜、例えばＰＺＴや、ＰＬＺＴを用い
ても本発明が適用出来ることは言うまでもない。
また、本発明の趣旨は強誘電体膜を直接高濃度拡散層の
上に形成することであるため、下地の構造に関しては、
第１図で説明したような構造ばかりでなく、０ＭＯ８構
造、バイポーラトランジスタを用いた構造、バイポーラ
／ＣＭＯ３の構造、また、基板としてもＳｉばがりでな
くＧａＡｓなどの化合物半導体を用いても良いことはい
うまでもない。
上に形成することであるため、下地の構造に関しては、
第１図で説明したような構造ばかりでなく、０ＭＯ８構
造、バイポーラトランジスタを用いた構造、バイポーラ
／ＣＭＯ３の構造、また、基板としてもＳｉばがりでな
くＧａＡｓなどの化合物半導体を用いても良いことはい
うまでもない。
以上述べてきた様に、本発明の半導体装置によれば、強
誘電体膜を挾む電極のうち、下部電極が金属を主成分と
した電極であり、コンタクトホールの部分で、強誘電体
膜が電極を介して直後、半導体基板上に形成された高濃
度拡散層に接続されるようにしたことにより、工程の増
加が少なく、低コストの半導体装置、特に不揮発性メモ
リが製造出来るという効果を有する。
誘電体膜を挾む電極のうち、下部電極が金属を主成分と
した電極であり、コンタクトホールの部分で、強誘電体
膜が電極を介して直後、半導体基板上に形成された高濃
度拡散層に接続されるようにしたことにより、工程の増
加が少なく、低コストの半導体装置、特に不揮発性メモ
リが製造出来るという効果を有する。
第１図は本発明の半導体装置の主要断面図であり、第２
図（ａ）〜（ｃ）は本発明の半導体装置の主要工程図で
ある。 第３図は従来の半導体装置の主要断面図である。 １０１．３０１令命・轡・・Ｓｉ基板 １０２．３０２・・・・・・素子分離膜１０３．３０３
． １０４．３０４・・・・・・Ｎ型拡散層１０５．３０５
・・・・・・ゲート電極１０６．３０６・・・・・・層
間絶縁膜１０７．３０８・・・・・・強誘電体膜１０８
．３１１・・・・寺・ＡＩ電極 １０９・尋命・ΦΦ争争・・コンタクトホール１１０・
・・・・・・・・・ＡＩ電極の大きさ１１１・・・・・
・・・・・金属電極 ３０７・・・・・・・・・・下部電極 ３０９・・・・・・・・・・上部電極 ３１０・・・・・・・・・・第２層間絶縁膜管２図 （α） ′！２図（い 笛２０ （Ｃ） 男３
図（ａ）〜（ｃ）は本発明の半導体装置の主要工程図で
ある。 第３図は従来の半導体装置の主要断面図である。 １０１．３０１令命・轡・・Ｓｉ基板 １０２．３０２・・・・・・素子分離膜１０３．３０３
． １０４．３０４・・・・・・Ｎ型拡散層１０５．３０５
・・・・・・ゲート電極１０６．３０６・・・・・・層
間絶縁膜１０７．３０８・・・・・・強誘電体膜１０８
．３１１・・・・寺・ＡＩ電極 １０９・尋命・ΦΦ争争・・コンタクトホール１１０・
・・・・・・・・・ＡＩ電極の大きさ１１１・・・・・
・・・・・金属電極 ３０７・・・・・・・・・・下部電極 ３０９・・・・・・・・・・上部電極 ３１０・・・・・・・・・・第２層間絶縁膜管２図 （α） ′！２図（い 笛２０ （Ｃ） 男３
Claims (3)
- （１）強誘電体膜が、能動素子が形成された同一半導体
基板上に集積された半導体装置において、前記強誘電体
膜を挾む電極のうち、下部電極が金属を主成分とした電
極であり、コンタクトホールの部分で、強誘電体膜が前
記電極を介して直接、半導体基板上に形成された高濃度
拡散層に接続されていることを特徴とする半導体装置。 - （２）前記下部電極がＰｔ、Ｍｏ、Ｔｉ、Ｗ、Ｔａ、Ｎ
ｉのうちのいずれかであることを特徴とする請求項１記
載の半導体装置。 - （３）前記下部電極が、Ｐｔ、Ｍｏ、Ｔｉ、Ｗ、Ｔａ、
Ｎｉ金属のシリサイドのうちの、いずれかであることを
特徴とする請求項１記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028940A JPH02208978A (ja) | 1989-02-08 | 1989-02-08 | 半導体装置 |
| KR1019900001323A KR950000156B1 (ko) | 1989-02-08 | 1990-02-05 | 반도체 장치 |
| DE69021419T DE69021419T2 (de) | 1989-02-08 | 1990-02-08 | Halbleiterspeicheranordnung mit einem ferroelektrischen Material. |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218680A (ja) * | 1990-01-24 | 1991-09-26 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| WO1992006500A1 (en) * | 1990-10-05 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| US6100201A (en) * | 1997-03-05 | 2000-08-08 | Nec Corporation | Method of forming a semiconductor memory device |
| CN103601249A (zh) * | 2013-11-04 | 2014-02-26 | 陕西科技大学 | 一种高剩余极化强度和高介电常数BiFe0.96-yMn0.04CryO3 铁电薄膜及其制备方法 |
| CN103601250A (zh) * | 2013-11-04 | 2014-02-26 | 陕西科技大学 | 一种逐层交替掺杂低漏电流BiFeO3 薄膜及其制备方法 |
| CN103601248A (zh) * | 2013-11-04 | 2014-02-26 | 陕西科技大学 | 一种Tb、Mn 和Ni 三元共掺杂的低漏电流BiFeO3 薄膜及其制备方法 |
| CN103601247A (zh) * | 2013-11-04 | 2014-02-26 | 陕西科技大学 | 一种高剩余极化强度和低漏电流密度Bi1-xSmxFe0.94Mn0.04Cr0.02O3铁电薄膜及其制备方法 |
-
1989
- 1989-02-08 JP JP1028940A patent/JPH02208978A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218680A (ja) * | 1990-01-24 | 1991-09-26 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| WO1992006500A1 (en) * | 1990-10-05 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
| US6100201A (en) * | 1997-03-05 | 2000-08-08 | Nec Corporation | Method of forming a semiconductor memory device |
| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| CN103601249A (zh) * | 2013-11-04 | 2014-02-26 | 陕西科技大学 | 一种高剩余极化强度和高介电常数BiFe0.96-yMn0.04CryO3 铁电薄膜及其制备方法 |
| CN103601250A (zh) * | 2013-11-04 | 2014-02-26 | 陕西科技大学 | 一种逐层交替掺杂低漏电流BiFeO3 薄膜及其制备方法 |
| CN103601248A (zh) * | 2013-11-04 | 2014-02-26 | 陕西科技大学 | 一种Tb、Mn 和Ni 三元共掺杂的低漏电流BiFeO3 薄膜及其制备方法 |
| CN103601247A (zh) * | 2013-11-04 | 2014-02-26 | 陕西科技大学 | 一种高剩余极化强度和低漏电流密度Bi1-xSmxFe0.94Mn0.04Cr0.02O3铁电薄膜及其制备方法 |
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