JPH05121759A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPH05121759A JPH05121759A JP3281625A JP28162591A JPH05121759A JP H05121759 A JPH05121759 A JP H05121759A JP 3281625 A JP3281625 A JP 3281625A JP 28162591 A JP28162591 A JP 28162591A JP H05121759 A JPH05121759 A JP H05121759A
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- JP
- Japan
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- film
- semiconductor memory
- ferroelectric
- dielectric constant
- low dielectric
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 強誘電体膜を使用したキャパシタとFET によ
り情報を記憶する半導体記憶素子であって、強誘電体膜
および電極膜のエッチングにより、半導体材料にダメー
ジを与えない構造であり、しかも効率のよい分極反転特
性を有する半導体記憶素子を提供する。 【構成】 半導体基板表面に形成されたソースを領域２
とドレイン領域３の上に低誘電率膜14、15が形成され、
基板のチャネル領域６上に前記低誘電率膜14、15と同一
平面になるように下部電極（ゲート電極）膜18が形成さ
れ、該下部電極膜上で前記低誘電率膜上にわたって強誘
電体膜が形成され、該強誘電体膜上に上部電極膜が形成
されてなる半導体記憶素子。
り情報を記憶する半導体記憶素子であって、強誘電体膜
および電極膜のエッチングにより、半導体材料にダメー
ジを与えない構造であり、しかも効率のよい分極反転特
性を有する半導体記憶素子を提供する。 【構成】 半導体基板表面に形成されたソースを領域２
とドレイン領域３の上に低誘電率膜14、15が形成され、
基板のチャネル領域６上に前記低誘電率膜14、15と同一
平面になるように下部電極（ゲート電極）膜18が形成さ
れ、該下部電極膜上で前記低誘電率膜上にわたって強誘
電体膜が形成され、該強誘電体膜上に上部電極膜が形成
されてなる半導体記憶素子。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶素子に関す
る。さらに詳しくは強誘電体膜を使用した非破壊読み出
しが可能な半導体記憶素子で、強誘電体膜パターニング
加工を改良した半導体記憶素子に関する。
る。さらに詳しくは強誘電体膜を使用した非破壊読み出
しが可能な半導体記憶素子で、強誘電体膜パターニング
加工を改良した半導体記憶素子に関する。
【０００２】
【従来の技術】従来より利用されている強誘電体を使用
した半導体記憶素子は図11のような構造になっている。
この図において、１は半導体基板、２はソース領域、３
はドレイン領域、４は素子分離用のフィールド酸化膜、
５はゲート絶縁膜、６はチャネル領域、７は強誘電体
膜、８はゲート電極膜、９は層間絶縁膜、10、11、12は
それぞれソース、ゲート、ドレイン電極のアルミ配線
で、13はパシベーション膜である。
した半導体記憶素子は図11のような構造になっている。
この図において、１は半導体基板、２はソース領域、３
はドレイン領域、４は素子分離用のフィールド酸化膜、
５はゲート絶縁膜、６はチャネル領域、７は強誘電体
膜、８はゲート電極膜、９は層間絶縁膜、10、11、12は
それぞれソース、ゲート、ドレイン電極のアルミ配線
で、13はパシベーション膜である。
【０００３】この従来例の構造で、ゲート電極膜８と半
導体基板１のあいだに電圧を印加して強誘電体を分極さ
せると強誘電体はヒステリシスを有するため、印加電圧
を０にしても残留分極が残り、ソース、ドレイン間に電
圧を印加することにより強誘電体膜７に残留した分極
が、半導体基板１表面のチャネル領域６に電子または正
孔を誘起し、それに応じてソース、ドレイン間にON、OF
Fのスイッチング作用を生じ、記憶したデータを非破壊
で読み出すことができる。
導体基板１のあいだに電圧を印加して強誘電体を分極さ
せると強誘電体はヒステリシスを有するため、印加電圧
を０にしても残留分極が残り、ソース、ドレイン間に電
圧を印加することにより強誘電体膜７に残留した分極
が、半導体基板１表面のチャネル領域６に電子または正
孔を誘起し、それに応じてソース、ドレイン間にON、OF
Fのスイッチング作用を生じ、記憶したデータを非破壊
で読み出すことができる。
【０００４】この従来の半導体記憶素子の製法は、半導
体基板１にまずフィールド酸化膜４を形成し、ゲート絶
縁膜５、強誘電体膜７およびゲート電極膜８を形成し、
これらがチャネル領域６上に形成されるようにパターニ
ングしてのちこれをマスクとして不純物イオンを注入
し、ソース領域２およびドレイン領域３を形成してい
る。そののち層間絶縁膜９、電極などを形成している。
体基板１にまずフィールド酸化膜４を形成し、ゲート絶
縁膜５、強誘電体膜７およびゲート電極膜８を形成し、
これらがチャネル領域６上に形成されるようにパターニ
ングしてのちこれをマスクとして不純物イオンを注入
し、ソース領域２およびドレイン領域３を形成してい
る。そののち層間絶縁膜９、電極などを形成している。
【０００５】
【発明が解決しようとする課題】しかし、この半導体記
憶素子に使用する強誘電体は通常PZT (Pb(Zr1-x Tix )O
3 ) 、 PbTiO3 などのペロブスカイト構造のものが自発
分極が大きいため使用されるが、これらの材料はエッチ
ングなどによる加工性がよくない。
憶素子に使用する強誘電体は通常PZT (Pb(Zr1-x Tix )O
3 ) 、 PbTiO3 などのペロブスカイト構造のものが自発
分極が大きいため使用されるが、これらの材料はエッチ
ングなどによる加工性がよくない。
【０００６】そのため微細な加工をするためにはイオン
ミリングなどのドライエッチング法を使用しなければな
らないが、イオンミリングはアルゴンイオンなどのイオ
ンビームエッチング方法により行うため、強誘電体膜と
他の絶縁膜や半導体材料などとの選択比を大きくとるこ
とができない。そのため周囲の半導体材料などにダメー
ジを与え易い。とくに薄いゲート絶縁膜５上に形成した
強誘電体膜７をドライエッチングで加工すると、エッチ
ングを長くやり過ぎるとゲート絶縁膜５を破って半導体
基板１にダメージを与えトランジスタの特性を劣化さ
せ、一方エッチングが不足すると強誘電体膜７が残ると
いう問題がある。
ミリングなどのドライエッチング法を使用しなければな
らないが、イオンミリングはアルゴンイオンなどのイオ
ンビームエッチング方法により行うため、強誘電体膜と
他の絶縁膜や半導体材料などとの選択比を大きくとるこ
とができない。そのため周囲の半導体材料などにダメー
ジを与え易い。とくに薄いゲート絶縁膜５上に形成した
強誘電体膜７をドライエッチングで加工すると、エッチ
ングを長くやり過ぎるとゲート絶縁膜５を破って半導体
基板１にダメージを与えトランジスタの特性を劣化さ
せ、一方エッチングが不足すると強誘電体膜７が残ると
いう問題がある。
【０００７】またダメージを余り与えないエッチング法
としてウェットエッチングで行うと充分な微細加工を行
えず、最近の超LSI 化したサブミクロンオーダの加工を
必要とする半導体装置には使用できないという問題があ
る。
としてウェットエッチングで行うと充分な微細加工を行
えず、最近の超LSI 化したサブミクロンオーダの加工を
必要とする半導体装置には使用できないという問題があ
る。
【０００８】
【課題を解決するための手段】本発明者はこのような状
況に鑑み、ソース、ドレイン領域上に低誘電率の誘電体
膜（以下、低誘電率膜という）を形成し、そののちチャ
ネル領域上の表面を含む全表面に強誘電体膜を形成し、
前記低誘電率膜上で前記強誘電体膜のパターニングをす
る方法を別途提案した。そのような記憶素子の構造を図
10に示す。図10において、符号は図11と同じ部分を示
す。この構造では低誘電率膜14、15を形成したのち、そ
のあいだのチャネル領域６上に強誘電体膜７を形成し、
低誘電率膜14、15上にその端部がくるように形成してい
るため、強誘電体膜７は凹型の形状に形成されている。
その結果、結晶方向が全面で一定方向にならず、電圧が
印加されたときの分極の向きも一定にならず分極効率が
よくないという問題がある。
況に鑑み、ソース、ドレイン領域上に低誘電率の誘電体
膜（以下、低誘電率膜という）を形成し、そののちチャ
ネル領域上の表面を含む全表面に強誘電体膜を形成し、
前記低誘電率膜上で前記強誘電体膜のパターニングをす
る方法を別途提案した。そのような記憶素子の構造を図
10に示す。図10において、符号は図11と同じ部分を示
す。この構造では低誘電率膜14、15を形成したのち、そ
のあいだのチャネル領域６上に強誘電体膜７を形成し、
低誘電率膜14、15上にその端部がくるように形成してい
るため、強誘電体膜７は凹型の形状に形成されている。
その結果、結晶方向が全面で一定方向にならず、電圧が
印加されたときの分極の向きも一定にならず分極効率が
よくないという問題がある。
【０００９】一方、図10〜11に示すようなMFMOS(金属膜
- 強誘電体膜-MOS構造）型のキャパシタを使用する記憶
素子では、強誘電体膜とゲート絶縁膜を介して電圧を印
加し、書き込みを行うためゲート絶縁膜分の電圧を余計
に印加しなければならないという問題があり、本出願人
はゲート絶縁膜と強誘電体膜間にゲート電極膜を形成し
て外部に電極を引き出す構造とし、書き込み時はゲート
電極膜と強誘電体膜上の上部電極とのあいだに電圧を印
加して書き込み、読み出し時はキャパシタの分極電荷が
ゲート電極に転送されMOSFETとして動作するような構造
の半導体記憶素子を提案した（特願平3-247714号）。
- 強誘電体膜-MOS構造）型のキャパシタを使用する記憶
素子では、強誘電体膜とゲート絶縁膜を介して電圧を印
加し、書き込みを行うためゲート絶縁膜分の電圧を余計
に印加しなければならないという問題があり、本出願人
はゲート絶縁膜と強誘電体膜間にゲート電極膜を形成し
て外部に電極を引き出す構造とし、書き込み時はゲート
電極膜と強誘電体膜上の上部電極とのあいだに電圧を印
加して書き込み、読み出し時はキャパシタの分極電荷が
ゲート電極に転送されMOSFETとして動作するような構造
の半導体記憶素子を提案した（特願平3-247714号）。
【００１０】本発明はこのような状況に鑑みなされたも
ので、MOSFETと強誘電体膜のあいだにゲート電極膜を形
成する技術および強誘電体膜のパターニング改良技術を
使用して、前記分極方向の乱れの問題を解決することに
ある。
ので、MOSFETと強誘電体膜のあいだにゲート電極膜を形
成する技術および強誘電体膜のパターニング改良技術を
使用して、前記分極方向の乱れの問題を解決することに
ある。
【００１１】本発明による半導体記憶素子は、半導体基
板に形成されたソース領域と、ドレイン領域と、チャネ
ル領域と、該チャネル領域上で前記半導体基板上に形成
されたゲート電極膜と強誘電体膜とからなる半導体記憶
素子であって、前記ソース領域およびドレイン領域上に
低誘電率膜が形成され、前記チャネル領域上に前記低誘
電率膜と同一平面になるように前記ゲート電極膜が形成
され、該ゲート電極膜上で前記低誘電率膜上にわたって
前記強誘電体膜が形成され、該強誘電体膜上にさらに上
部電極膜が形成されていることを特徴とするものであ
る。
板に形成されたソース領域と、ドレイン領域と、チャネ
ル領域と、該チャネル領域上で前記半導体基板上に形成
されたゲート電極膜と強誘電体膜とからなる半導体記憶
素子であって、前記ソース領域およびドレイン領域上に
低誘電率膜が形成され、前記チャネル領域上に前記低誘
電率膜と同一平面になるように前記ゲート電極膜が形成
され、該ゲート電極膜上で前記低誘電率膜上にわたって
前記強誘電体膜が形成され、該強誘電体膜上にさらに上
部電極膜が形成されていることを特徴とするものであ
る。
【００１２】
【作用】本発明によれば、ソース、ドレイン領域上に形
成した低誘電率膜と同一高さの平坦面になるようにチャ
ネル領域上にゲート電極膜を形成しているため、強誘電
体膜は各メモリ部で平板状に形成されている。したがっ
て強誘電体膜は上下面共に平らな平面となり、成膜時の
結晶方向は一定方向になると共に、それに接する両電極
膜も平行になり、印加される電圧も強誘電体膜に垂直方
向となり一定方向に分極される。
成した低誘電率膜と同一高さの平坦面になるようにチャ
ネル領域上にゲート電極膜を形成しているため、強誘電
体膜は各メモリ部で平板状に形成されている。したがっ
て強誘電体膜は上下面共に平らな平面となり、成膜時の
結晶方向は一定方向になると共に、それに接する両電極
膜も平行になり、印加される電圧も強誘電体膜に垂直方
向となり一定方向に分極される。
【００１３】また本発明では、強誘電体膜はゲート電極
（下部電極）膜と同一平面になっている低誘電率膜上に
連続して形成され、他のメモリ部のキャパシタを構成す
る強誘電体膜と連続して形成するか、低誘電率膜上でパ
ターニングされるため、微細加工の必要がなく、半導体
領域にダメージを与えることなく素子を形成できる。
（下部電極）膜と同一平面になっている低誘電率膜上に
連続して形成され、他のメモリ部のキャパシタを構成す
る強誘電体膜と連続して形成するか、低誘電率膜上でパ
ターニングされるため、微細加工の必要がなく、半導体
領域にダメージを与えることなく素子を形成できる。
【００１４】
【実施例】つぎに図面に基づいて本発明について説明す
る。図１は本発明の一実施例である半導体記憶素子の断
面構造を示す説明図である。図において、１〜13は図11
と同じ部分を指す。
る。図１は本発明の一実施例である半導体記憶素子の断
面構造を示す説明図である。図において、１〜13は図11
と同じ部分を指す。
【００１５】この実施例では、ソース領域２およびドレ
イン領域３上に低誘電率膜14、15がそれぞれ形成されて
おり、そののち、ゲート絶縁膜５および下部電極膜であ
るゲート電極膜18を低誘電率膜14、15と同一平面になる
ように形成し、その上に強誘電体膜７を形成し、さらに
その上に上部電極膜19を形成している。この強誘電体膜
７の端部は前記低誘電率膜14、15の上に形成されてい
る。この低誘電率膜14、15はたとえば、酸化ケイ素膜と
かチッ化ケイ素膜などで、通常の半導体装置の製造にお
いて便利に使用される比誘電率が４〜７位のもので、厚
さは0.5 μｍ位形成されている。
イン領域３上に低誘電率膜14、15がそれぞれ形成されて
おり、そののち、ゲート絶縁膜５および下部電極膜であ
るゲート電極膜18を低誘電率膜14、15と同一平面になる
ように形成し、その上に強誘電体膜７を形成し、さらに
その上に上部電極膜19を形成している。この強誘電体膜
７の端部は前記低誘電率膜14、15の上に形成されてい
る。この低誘電率膜14、15はたとえば、酸化ケイ素膜と
かチッ化ケイ素膜などで、通常の半導体装置の製造にお
いて便利に使用される比誘電率が４〜７位のもので、厚
さは0.5 μｍ位形成されている。
【００１６】強誘電体膜７は、たとえば PbTiO3 、PZT
(Pb(Zr1-x Tix )O3 ) 、PLZT（（Pb1-x Lax ）（Zr1-y
Tiy ）1-x/4 O3 ）などの自発分極の大きい酸化物ペロ
ブスカイト構造を有するもので比誘電率は100 〜2000位
のものを使用する。この強誘電体膜７はたとえば、スパ
ッタリング法とかCVD 法、ゾル−ゲル法などで半導体基
板の表面全体に付着し、そののちイオンミリングなどの
ドライエッチングで強誘電体膜の不要部分を除去するこ
とにより形成する。
(Pb(Zr1-x Tix )O3 ) 、PLZT（（Pb1-x Lax ）（Zr1-y
Tiy ）1-x/4 O3 ）などの自発分極の大きい酸化物ペロ
ブスカイト構造を有するもので比誘電率は100 〜2000位
のものを使用する。この強誘電体膜７はたとえば、スパ
ッタリング法とかCVD 法、ゾル−ゲル法などで半導体基
板の表面全体に付着し、そののちイオンミリングなどの
ドライエッチングで強誘電体膜の不要部分を除去するこ
とにより形成する。
【００１７】この強誘電体膜のエッチングは、前述のよ
うに低誘電率膜14、15上でなされるため、ドライエッチ
ングで行っても、半導体基板１を傷つけたり、強誘電体
膜を除去し残すことはない。すなわち強誘電体膜の除去
する場所は酸化膜などソース、ドレイン領域２、３上に
形成された低誘電率膜部分であるため、エッチングし過
ぎても厚い酸化膜などの一部が除去されるだけで、半導
体領域には及ばず、トランジスタなど半導体構成部分に
は影響しないからである。
うに低誘電率膜14、15上でなされるため、ドライエッチ
ングで行っても、半導体基板１を傷つけたり、強誘電体
膜を除去し残すことはない。すなわち強誘電体膜の除去
する場所は酸化膜などソース、ドレイン領域２、３上に
形成された低誘電率膜部分であるため、エッチングし過
ぎても厚い酸化膜などの一部が除去されるだけで、半導
体領域には及ばず、トランジスタなど半導体構成部分に
は影響しないからである。
【００１８】一方、ソース領域とドレイン領域で挟まれ
たチャネル領域６上に形成された強誘電体の端部は、チ
ャネル領域６上を超えてソース領域２、ドレイン領域３
上の低誘電率膜14、15の上まで延びているが、実際に記
憶素子として使用する書き込み時には、下部電極膜（ゲ
ート電極膜）18のある範囲のみが分極され、低誘電率膜
14、15上の強誘電体膜７の分極は殆んどなされず、キャ
パシタとして動作しない。したがって、低誘電率膜14、
15上に延びた部分は、何ら悪影響を及ぼさない。
たチャネル領域６上に形成された強誘電体の端部は、チ
ャネル領域６上を超えてソース領域２、ドレイン領域３
上の低誘電率膜14、15の上まで延びているが、実際に記
憶素子として使用する書き込み時には、下部電極膜（ゲ
ート電極膜）18のある範囲のみが分極され、低誘電率膜
14、15上の強誘電体膜７の分極は殆んどなされず、キャ
パシタとして動作しない。したがって、低誘電率膜14、
15上に延びた部分は、何ら悪影響を及ぼさない。
【００１９】この観点から、図９に示すように、メモリ
部が多数個あり強誘電体膜が多数個必要なときは、これ
らを連続して形成することもできる。このばあい、ソー
ス電極、ドレイン電極は強誘電体膜７を貫通して形成す
るのが難しいため、強誘電体膜７を形成する前に、WSi
などで電極膜21、22、23を形成し、強誘電体膜７のない
部分でソース電極、ドレイン電極をとり出すようにする
とよい。図９では紙面に垂直方向に電極膜21、22、23が
延びており、ソース、ドレインの取り出し電極は図示さ
れていない。
部が多数個あり強誘電体膜が多数個必要なときは、これ
らを連続して形成することもできる。このばあい、ソー
ス電極、ドレイン電極は強誘電体膜７を貫通して形成す
るのが難しいため、強誘電体膜７を形成する前に、WSi
などで電極膜21、22、23を形成し、強誘電体膜７のない
部分でソース電極、ドレイン電極をとり出すようにする
とよい。図９では紙面に垂直方向に電極膜21、22、23が
延びており、ソース、ドレインの取り出し電極は図示さ
れていない。
【００２０】一方、強誘電体膜７は平面上に形成されて
いるため、平行な膜に形成され、成膜時の結晶方向も一
定方向となり、両側の電極膜も平行であるため、電界も
平行にかかり効率よく分極され分極特性が大幅に向上す
る。
いるため、平行な膜に形成され、成膜時の結晶方向も一
定方向となり、両側の電極膜も平行であるため、電界も
平行にかかり効率よく分極され分極特性が大幅に向上す
る。
【００２１】つぎにこの半導体記憶素子の製法について
説明する。図２〜８は本発明の一実施例である半導体記
憶素子の製造工程を示す断面説明図である。
説明する。図２〜８は本発明の一実施例である半導体記
憶素子の製造工程を示す断面説明図である。
【００２２】まず図２に示すように、半導体基板１上に
チッ化膜などでパターニングして素子間分離のフィール
ド酸化膜４を形成し、そののちチャネル領域６形成場所
に保護膜16をパターニング形成する。具体例としてフィ
ールド酸化膜４を形成したｐ型半導体基板１上に、CVD
法により SiH2 Cl2 ガスとNH3 ガスを約250 ℃で気相反
応させ、0.5 μｍのチッ化膜を形成し、プラズマエッチ
ングして保護膜16を形成した。
チッ化膜などでパターニングして素子間分離のフィール
ド酸化膜４を形成し、そののちチャネル領域６形成場所
に保護膜16をパターニング形成する。具体例としてフィ
ールド酸化膜４を形成したｐ型半導体基板１上に、CVD
法により SiH2 Cl2 ガスとNH3 ガスを約250 ℃で気相反
応させ、0.5 μｍのチッ化膜を形成し、プラズマエッチ
ングして保護膜16を形成した。
【００２３】つぎに図３に示すように保護膜16の両側に
不純物を拡散してソース領域２、ドレイン領域３を形成
する。具体例として、イオン注入法によりAsのイオンを
ドース量５×1015cm-2でイオン打込みし、約900 ℃、約
30分間の熱処理をして拡散させ、ｎ+ 型のソース領域
２、ドレイン領域３を形成した。
不純物を拡散してソース領域２、ドレイン領域３を形成
する。具体例として、イオン注入法によりAsのイオンを
ドース量５×1015cm-2でイオン打込みし、約900 ℃、約
30分間の熱処理をして拡散させ、ｎ+ 型のソース領域
２、ドレイン領域３を形成した。
【００２４】つぎに図４に示すように、保護膜16とは異
なる性質を有する低誘電率膜17を半導体基板表面全体に
形成する。具体例としてCVD 法により SiH4 ガスと N2
O ガスを導入して約800 ℃で気相反応させ、酸化ケイ素
膜を約0.4 μｍ形成した。
なる性質を有する低誘電率膜17を半導体基板表面全体に
形成する。具体例としてCVD 法により SiH4 ガスと N2
O ガスを導入して約800 ℃で気相反応させ、酸化ケイ素
膜を約0.4 μｍ形成した。
【００２５】そののち、図５に示すように、半導体基板
表面上に形成された膜が平坦になるようにエッチバック
し、前記保護膜16を露出させる。具体例として、反応性
イオンエッチング（以下、RIE という）法によりエッチ
ングすることにより表面から同じ厚さエッチングされ、
保護膜16が露出することにより、その周囲に酸化ケイ素
膜である低誘電率膜14、15がソース領域２およびドレイ
ン領域３上に形成された。
表面上に形成された膜が平坦になるようにエッチバック
し、前記保護膜16を露出させる。具体例として、反応性
イオンエッチング（以下、RIE という）法によりエッチ
ングすることにより表面から同じ厚さエッチングされ、
保護膜16が露出することにより、その周囲に酸化ケイ素
膜である低誘電率膜14、15がソース領域２およびドレイ
ン領域３上に形成された。
【００２６】つぎに図６に示すように、低誘電率膜14、
15やフィールド酸化膜４は腐蝕されないで、保護膜16の
みが腐蝕されるエッチング液で保護膜16を腐蝕除去し、
半導体基板１を露出させる。具体例としては、熱 H3 PO
4 液でエッチングすることによりチッ化膜である保護膜
16のみが腐蝕除去され、酸化ケイ素膜であるフィールド
酸化膜４、低誘電率膜14、15はそのまま残り、保護膜16
の下の半導体基板１の表面が露出した。
15やフィールド酸化膜４は腐蝕されないで、保護膜16の
みが腐蝕されるエッチング液で保護膜16を腐蝕除去し、
半導体基板１を露出させる。具体例としては、熱 H3 PO
4 液でエッチングすることによりチッ化膜である保護膜
16のみが腐蝕除去され、酸化ケイ素膜であるフィールド
酸化膜４、低誘電率膜14、15はそのまま残り、保護膜16
の下の半導体基板１の表面が露出した。
【００２７】つづいて図７に示すように、ゲート絶縁膜
５、下部電極膜18を順次形成し、表面にレジスト20を塗
布して平坦化する。具体例として、TEOSを用いたCVD 法
により約0.3 μｍの酸化ケイ素膜を形成し、そののち、
白金などの金属をスパッタリング法により約0.3 μｍ付
着し、さらにレジスト20を表面が平坦になるようにスピ
ンコートにより塗布した。
５、下部電極膜18を順次形成し、表面にレジスト20を塗
布して平坦化する。具体例として、TEOSを用いたCVD 法
により約0.3 μｍの酸化ケイ素膜を形成し、そののち、
白金などの金属をスパッタリング法により約0.3 μｍ付
着し、さらにレジスト20を表面が平坦になるようにスピ
ンコートにより塗布した。
【００２８】つぎに半導体基板表面全体をエッチバック
して、下部電極膜18および低誘電率膜14、15を露出さ
せ、引き続き図８に示すように、強誘電体膜７を形成し
てパターニングし、上部電極膜19を形成する。具体例と
して、イオンミリングにより低誘電率膜14、15および下
部電極膜18が露出するまでエッチバックした。エッチバ
ック後の半導体基板表面は、平坦であり、チャネル領域
６の基板上には、下部電極膜18が露出し、その周囲には
低誘電率膜14、15が露出して同一平面が形成された。そ
ののち PbTiO3 をスパッタリングにより0.3 μｍ形成し
た。つぎに低誘電率膜14、15上にかかるようにパターニ
ングしてイオンミリングによりドライエッチングし、強
誘電体膜７を形成した。この際イオンミリングによるエ
ッチングは選択比を大きくとれなく、エッチングの厚さ
コントロールは完全には制御しきれないが、低誘電率膜
14、15はイオンミリングによりダメージを受けても半導
体領域はダメージを受けないため特性には何ら影響を受
けなかった。そののち、白金金属をスパッタリング法に
より付着し、RIE 法でエッチングすることにより上部電
極膜19を形成した。
して、下部電極膜18および低誘電率膜14、15を露出さ
せ、引き続き図８に示すように、強誘電体膜７を形成し
てパターニングし、上部電極膜19を形成する。具体例と
して、イオンミリングにより低誘電率膜14、15および下
部電極膜18が露出するまでエッチバックした。エッチバ
ック後の半導体基板表面は、平坦であり、チャネル領域
６の基板上には、下部電極膜18が露出し、その周囲には
低誘電率膜14、15が露出して同一平面が形成された。そ
ののち PbTiO3 をスパッタリングにより0.3 μｍ形成し
た。つぎに低誘電率膜14、15上にかかるようにパターニ
ングしてイオンミリングによりドライエッチングし、強
誘電体膜７を形成した。この際イオンミリングによるエ
ッチングは選択比を大きくとれなく、エッチングの厚さ
コントロールは完全には制御しきれないが、低誘電率膜
14、15はイオンミリングによりダメージを受けても半導
体領域はダメージを受けないため特性には何ら影響を受
けなかった。そののち、白金金属をスパッタリング法に
より付着し、RIE 法でエッチングすることにより上部電
極膜19を形成した。
【００２９】この実施例では強誘電体膜７のエッチング
をドライエッチングで行ったが、低誘電率膜14、15上で
強誘電体膜７をエッチングするばあいは、エッチングの
精度をそれ程必要としないので、ウェットエッチング
（たとえば、 H2 O 、HCl 、HF、NH4 F などからなるエ
ッチング液が用いられる）で行うこともできる。
をドライエッチングで行ったが、低誘電率膜14、15上で
強誘電体膜７をエッチングするばあいは、エッチングの
精度をそれ程必要としないので、ウェットエッチング
（たとえば、 H2 O 、HCl 、HF、NH4 F などからなるエ
ッチング液が用いられる）で行うこともできる。
【００３０】最後に通常の半導体プロセスで行われる手
法により、層間絶縁膜９を形成し、ソース電極10、ゲー
ト電極11、ドレイン電極12のアルミ配線を形成し、パシ
ベーション膜13を形成することにより、図１に示すよう
な構造の半導体記憶素子を形成できる。具体例としては
CVD 法により酸化ケイ素膜を層間絶縁膜９として形成
し、電極コンタクト用孔をRIE 法で目抜き、アルミニウ
ム膜をスパッタリングで形成して各々の電極を形成し、
さらにCVD 法により酸化ケイ素膜をパシベーション膜と
して形成した。
法により、層間絶縁膜９を形成し、ソース電極10、ゲー
ト電極11、ドレイン電極12のアルミ配線を形成し、パシ
ベーション膜13を形成することにより、図１に示すよう
な構造の半導体記憶素子を形成できる。具体例としては
CVD 法により酸化ケイ素膜を層間絶縁膜９として形成
し、電極コンタクト用孔をRIE 法で目抜き、アルミニウ
ム膜をスパッタリングで形成して各々の電極を形成し、
さらにCVD 法により酸化ケイ素膜をパシベーション膜と
して形成した。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
強誘電体膜は下部電極膜および低誘電率膜により平坦に
された表面上に形成されているため、一定方向の良好な
結晶層がえられ、さらに電極膜と強誘電体膜がすべて平
行になっており、電界に対してすべて一定方向に分極さ
れ、効率よく分極反転を行える。
強誘電体膜は下部電極膜および低誘電率膜により平坦に
された表面上に形成されているため、一定方向の良好な
結晶層がえられ、さらに電極膜と強誘電体膜がすべて平
行になっており、電界に対してすべて一定方向に分極さ
れ、効率よく分極反転を行える。
【００３２】さらに本発明によれば、強誘電体膜を他の
メモリ部と連続して形成するか、エッチングするばあい
でも、強誘電体膜のエッチングする場所を、半導体素子
およびキャパシタを形成する強誘電体膜のいずれにも特
性上の影響を与えない所に設定しているため、選択比の
えられにくいイオンミリングなどのドライエッチングで
も、また微細加工の行えないウェットエッチングで行っ
ても高特性の半導体記憶素子をえられる。
メモリ部と連続して形成するか、エッチングするばあい
でも、強誘電体膜のエッチングする場所を、半導体素子
およびキャパシタを形成する強誘電体膜のいずれにも特
性上の影響を与えない所に設定しているため、選択比の
えられにくいイオンミリングなどのドライエッチングで
も、また微細加工の行えないウェットエッチングで行っ
ても高特性の半導体記憶素子をえられる。
【００３３】その結果従来強誘電体膜を使用した半導体
記憶素子の加工上の問題が解消され、高特性の半導体記
憶素子を容易に形成できる。
記憶素子の加工上の問題が解消され、高特性の半導体記
憶素子を容易に形成できる。
【図１】本発明の一実施例である半導体記憶素子の構造
を示す断面説明図である。
を示す断面説明図である。
【図２】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図３】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図４】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図５】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図６】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図７】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図８】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図９】本発明の他の実施例である半導体記憶素子の構
造を示す断面説明図である。
造を示す断面説明図である。
【図１０】従来の問題を解消した半導体記憶素子の構造
を示す断面説明図である。
を示す断面説明図である。
【図１１】従来の半導体記憶素子の構造を示す断面説明
図である。
図である。
１ 半導体基板 ２ ソース領域 ３ ドレイン領域 ６ チャネル領域 ７ 強誘電体膜 14、15 低誘電率膜 18 下部電極膜（ゲート電極膜） 19 上部電極膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/02
Claims (2)
- 【請求項１】 半導体基板に形成されたソース領域と、
ドレイン領域と、チャネル領域と、該チャネル領域上で
前記半導体基板上に形成されたゲート電極膜と強誘電体
膜とからなる半導体記憶素子であって、前記ソース領域
およびドレイン領域上に低誘電率の誘電体膜である低誘
電率膜が形成され、前記チャネル領域上に前記低誘電率
膜と同一平面になるように前記ゲート電極膜が形成さ
れ、該ゲート電極膜上で前記低誘電率膜上にわたって前
記強誘電体膜が形成され、該強誘電体膜上にさらに上部
電極膜が形成されていることを特徴とする半導体記憶素
子。 - 【請求項２】 前記強誘電体膜が２以上のメモリ部の前
記チャネル領域上に連続して形成されてなる請求項１記
載の半導体記憶素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281625A JP3045414B2 (ja) | 1991-10-28 | 1991-10-28 | 半導体装置およびその製法 |
| US07/966,495 US5384729A (en) | 1991-10-28 | 1992-10-26 | Semiconductor storage device having ferroelectric film |
| US08/274,029 US5424238A (en) | 1991-10-28 | 1994-07-12 | Method for producing a semiconductor device having a ferroelectric storage cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281625A JP3045414B2 (ja) | 1991-10-28 | 1991-10-28 | 半導体装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121759A true JPH05121759A (ja) | 1993-05-18 |
| JP3045414B2 JP3045414B2 (ja) | 2000-05-29 |
Family
ID=17641731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3281625A Expired - Fee Related JP3045414B2 (ja) | 1991-10-28 | 1991-10-28 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3045414B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855918A (ja) * | 1994-08-11 | 1996-02-27 | Nec Corp | 電界効果型半導体メモリ装置の構造およびその製造方法 |
| JP2006352158A (ja) * | 1996-07-12 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
-
1991
- 1991-10-28 JP JP3281625A patent/JP3045414B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855918A (ja) * | 1994-08-11 | 1996-02-27 | Nec Corp | 電界効果型半導体メモリ装置の構造およびその製造方法 |
| JP2006352158A (ja) * | 1996-07-12 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP4580914B2 (ja) * | 1996-07-12 | 2010-11-17 | 株式会社東芝 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3045414B2 (ja) | 2000-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |