JP3045416B2 - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。さ
らに詳しくは、強誘電体膜の履歴現象である分極反転を
使用した非破壊読み出しが可能な半導体装置で、強誘電
体膜パターニング加工を改良した半導体装置およびその
製法に関する。
らに詳しくは、強誘電体膜の履歴現象である分極反転を
使用した非破壊読み出しが可能な半導体装置で、強誘電
体膜パターニング加工を改良した半導体装置およびその
製法に関する。
【０００２】
【従来の技術】従来より利用されている強誘電体を使用
した半導体記憶素子は図９のような構造になっている。
この図において、１は半導体基板、２はソース領域、３
はドレイン領域、４は素子分離用のフィールド酸化膜、
５はゲート絶縁膜、６はチャネル領域、７は強誘電体
膜、８はゲート電極膜、９は層間絶縁膜、10、11、12は
それぞれソース、ゲート、ドレイン電極のアルミ配線
で、13はパシベーション膜である。
した半導体記憶素子は図９のような構造になっている。
この図において、１は半導体基板、２はソース領域、３
はドレイン領域、４は素子分離用のフィールド酸化膜、
５はゲート絶縁膜、６はチャネル領域、７は強誘電体
膜、８はゲート電極膜、９は層間絶縁膜、10、11、12は
それぞれソース、ゲート、ドレイン電極のアルミ配線
で、13はパシベーション膜である。
【０００３】この従来例の構造で、ゲート電極膜８と半
導体基板１のあいだに電圧を印加して強誘電体を分極さ
せると強誘電体はヒステリシス特性を有するため、印加
電圧を０にしても残留分極が残り、ソース、ドレイン間
に電圧を印加することにより強誘電体膜７に残留した分
極が、半導体基板１表面のチャネル領域６に電子または
正孔を誘起し、それに応じてソース、ドレイン間にON、
OFF のスイッチング作用を生じ、記憶したデータを非破
壊で読み出すことができる。
導体基板１のあいだに電圧を印加して強誘電体を分極さ
せると強誘電体はヒステリシス特性を有するため、印加
電圧を０にしても残留分極が残り、ソース、ドレイン間
に電圧を印加することにより強誘電体膜７に残留した分
極が、半導体基板１表面のチャネル領域６に電子または
正孔を誘起し、それに応じてソース、ドレイン間にON、
OFF のスイッチング作用を生じ、記憶したデータを非破
壊で読み出すことができる。
【０００４】この従来の半導体記憶素子の製法は、半導
体基板１にまずフィールド酸化膜４を形成し、ゲート絶
縁膜５、強誘電体膜７およびゲート電極膜８を形成し、
これらがチャネル領域６上に形成されるようにパターニ
ングしてのちこれをマスクとして不純物イオンを注入
し、ソース領域２およびドレイン領域３を形成してい
る。そののち層間絶縁膜９、電極などを形成している。
体基板１にまずフィールド酸化膜４を形成し、ゲート絶
縁膜５、強誘電体膜７およびゲート電極膜８を形成し、
これらがチャネル領域６上に形成されるようにパターニ
ングしてのちこれをマスクとして不純物イオンを注入
し、ソース領域２およびドレイン領域３を形成してい
る。そののち層間絶縁膜９、電極などを形成している。
【０００５】
【発明が解決しようとする課題】しかし、この半導体記
憶素子に使用する強誘電体は通常 PZT(Pb(Zr1-x Tix )O
3 ) 、 PbTiO3 などのペロブスカイト構造のものが自発
分極が大きいため使用されるが、これらの材料はエッチ
ングなどによる加工性がよくない。
憶素子に使用する強誘電体は通常 PZT(Pb(Zr1-x Tix )O
3 ) 、 PbTiO3 などのペロブスカイト構造のものが自発
分極が大きいため使用されるが、これらの材料はエッチ
ングなどによる加工性がよくない。
【０００６】そのため微細な加工をするためにはイオン
ミリングなどのドライエッチング法を使用しなければな
らないが、イオンミリングはアルゴンイオンなどのイオ
ンビームエッチング方法により行うため、強誘電体膜と
他の絶縁膜や半導体材料などとの選択比を大きくとるこ
とができない。そのため周囲の半導体材料などにダメー
ジを与え易い。とくに薄いゲート絶縁膜５上に形成した
強誘電体膜７をドライエッチングで加工すると、エッチ
ングを長くやり過ぎるとゲート絶縁膜５を破って半導体
基板１にダメージを与えトランジスタの特性を劣化さ
せ、一方エッチングが不足すると強誘電体膜７が残ると
いう問題がある。
ミリングなどのドライエッチング法を使用しなければな
らないが、イオンミリングはアルゴンイオンなどのイオ
ンビームエッチング方法により行うため、強誘電体膜と
他の絶縁膜や半導体材料などとの選択比を大きくとるこ
とができない。そのため周囲の半導体材料などにダメー
ジを与え易い。とくに薄いゲート絶縁膜５上に形成した
強誘電体膜７をドライエッチングで加工すると、エッチ
ングを長くやり過ぎるとゲート絶縁膜５を破って半導体
基板１にダメージを与えトランジスタの特性を劣化さ
せ、一方エッチングが不足すると強誘電体膜７が残ると
いう問題がある。
【０００７】またダメージを余り与えないエッチング法
としてウェットエッチングがあるが、ウェットエッチン
グで行うと充分な微細加工を行えず、最近の超LSI 化し
たサブミクロンオーダの加工を必要とする半導体装置に
は使用できないという問題がある。
としてウェットエッチングがあるが、ウェットエッチン
グで行うと充分な微細加工を行えず、最近の超LSI 化し
たサブミクロンオーダの加工を必要とする半導体装置に
は使用できないという問題がある。
【０００８】本発明はこのような状況に鑑み、微細加工
の行いにくい強誘電体の加工を半導体装置の特性に影響
しない状態で加工できるようにすることを目的とする。
の行いにくい強誘電体の加工を半導体装置の特性に影響
しない状態で加工できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は、ソース領域、ドレイン領域およびチャネル領域が形
成された半導体基板と、前記ソース領域およびドレイン
領域上に形成された低誘電率膜と、前記チャネル領域上
に形成され、その端部が前記ソース領域およびドレイン
領域上の低誘電率膜上に延在する強誘電体膜とを有する
ものである。
は、ソース領域、ドレイン領域およびチャネル領域が形
成された半導体基板と、前記ソース領域およびドレイン
領域上に形成された低誘電率膜と、前記チャネル領域上
に形成され、その端部が前記ソース領域およびドレイン
領域上の低誘電率膜上に延在する強誘電体膜とを有する
ものである。
【００１０】また本発明の半導体装置の製法は前述の構
造に形成し、エッチング時に半導体材料にダメージを与
えないようにするため、半導体基板のチャネル領域上に
保護膜をパターニングする工程と、前記保護膜の両側に
不純物を拡散してソース領域およびドレイン領域を形成
する工程と、前記ソース領域およびドレイン領域の形成
された半導体基板上に前記保護膜と異なる性質を有する
低誘電率膜を形成する工程と、前記保護膜が露出するま
で前記低誘電率膜を平坦化する工程と、前記露出した保
護膜を除去し半導体基板表面を露出させる工程と、前記
露出した半導体基板表面にゲート絶縁膜を介してまたは
直接強誘電体膜を形成する工程と、前記強誘電体膜を前
記チャネル領域上にパターニングするとともに、前記強
誘電体膜の端部をソース領域およびドレイン領域上の低
誘電率膜上に残存させる工程とを含むものである。
造に形成し、エッチング時に半導体材料にダメージを与
えないようにするため、半導体基板のチャネル領域上に
保護膜をパターニングする工程と、前記保護膜の両側に
不純物を拡散してソース領域およびドレイン領域を形成
する工程と、前記ソース領域およびドレイン領域の形成
された半導体基板上に前記保護膜と異なる性質を有する
低誘電率膜を形成する工程と、前記保護膜が露出するま
で前記低誘電率膜を平坦化する工程と、前記露出した保
護膜を除去し半導体基板表面を露出させる工程と、前記
露出した半導体基板表面にゲート絶縁膜を介してまたは
直接強誘電体膜を形成する工程と、前記強誘電体膜を前
記チャネル領域上にパターニングするとともに、前記強
誘電体膜の端部をソース領域およびドレイン領域上の低
誘電率膜上に残存させる工程とを含むものである。
【００１１】
【作用】本発明によれば、強誘電体膜の端部をソース、
ドレイン領域上に形成した低誘電率の誘電体膜（以下、
低誘電率膜という）上に形成しているため、イオンミリ
ングなど選択比が小さく加工性の強いドライエッチング
で行ってエッチングをし過ぎても、厚い低誘電率膜の一
部がエッチングされるだけで半導体材料そのものはエッ
チングされず、素子特性に影響することはない。
ドレイン領域上に形成した低誘電率の誘電体膜（以下、
低誘電率膜という）上に形成しているため、イオンミリ
ングなど選択比が小さく加工性の強いドライエッチング
で行ってエッチングをし過ぎても、厚い低誘電率膜の一
部がエッチングされるだけで半導体材料そのものはエッ
チングされず、素子特性に影響することはない。
【００１２】一方、強誘電体膜はチャネル領域上を超え
て、ソース、ドレイン領域上の低誘電率膜まで延びてい
るが、キャパシタとして作用するのはチャネル領域上の
ゲート絶縁膜上にある部分のみで、低誘電率膜上の強誘
電体膜はキャパシタとして作用しない。その理由は、低
誘電率膜は分極が小さく、しかもこの低誘電率膜は厚
く、電圧を多く消費するため強誘電体部分の寄与は小さ
くなるからである。
て、ソース、ドレイン領域上の低誘電率膜まで延びてい
るが、キャパシタとして作用するのはチャネル領域上の
ゲート絶縁膜上にある部分のみで、低誘電率膜上の強誘
電体膜はキャパシタとして作用しない。その理由は、低
誘電率膜は分極が小さく、しかもこの低誘電率膜は厚
く、電圧を多く消費するため強誘電体部分の寄与は小さ
くなるからである。
【００１３】その結果、ソース領域とドレイン領域上に
形成された低誘電率膜のあいだに挟まれた部分の強誘電
体膜のみがキャパシタとして寄与し、この低誘電率膜の
エッチングは半導体基板との選択比を大きくとれて微細
加工ができるため、正確なキャパシタを有する強誘電体
を使用した記憶素子を形成できる。
形成された低誘電率膜のあいだに挟まれた部分の強誘電
体膜のみがキャパシタとして寄与し、この低誘電率膜の
エッチングは半導体基板との選択比を大きくとれて微細
加工ができるため、正確なキャパシタを有する強誘電体
を使用した記憶素子を形成できる。
【００１４】
【実施例】つぎに図面に基づいて本発明について説明す
る。図１は本発明の一実施例である半導体記憶素子の断
面構造を示す説明図である。図において、１〜13は図９
と同じ部分を指す。
る。図１は本発明の一実施例である半導体記憶素子の断
面構造を示す説明図である。図において、１〜13は図９
と同じ部分を指す。
【００１５】この実施例では、ソース領域２およびドレ
イン領域３上に低誘電率膜14、15がそれぞれ形成されて
おり、そののち、強誘電体膜７を形成し、パターニング
のエッジ部分、すなわち強誘電体膜７の端部が前記低誘
電率膜14、15の上に形成されている。この低誘電率膜1
4、15はたとえば、酸化ケイ素膜とかチッ化ケイ素膜な
どで、通常の半導体装置の製造において便利に使用され
る比誘電率が４〜７位のもので、厚さは0.1 〜0.5 μｍ
位形成されている。
イン領域３上に低誘電率膜14、15がそれぞれ形成されて
おり、そののち、強誘電体膜７を形成し、パターニング
のエッジ部分、すなわち強誘電体膜７の端部が前記低誘
電率膜14、15の上に形成されている。この低誘電率膜1
4、15はたとえば、酸化ケイ素膜とかチッ化ケイ素膜な
どで、通常の半導体装置の製造において便利に使用され
る比誘電率が４〜７位のもので、厚さは0.1 〜0.5 μｍ
位形成されている。
【００１６】強誘電体膜７は、たとえば PbTiO3 、PZT
(Pb(Zr1-x Tix )O3 ) 、PLZT((Pb1-x Lax )(Zr1-y Tiy
)1-x/4 O 3 ) などの自発分極の大きい酸化物ペロブス
カイト構造を有するもので比誘電率は100 〜2000位のも
のを使用する。この強誘電体膜７はたとえば、スパッタ
リング法とかCVD 法、ゾル−ゲル法などで半導体基板の
表面全体に付着し、そののちイオンミリングなどのドラ
イエッチングで強誘電体膜の不要部分を除去することに
より形成する。
(Pb(Zr1-x Tix )O3 ) 、PLZT((Pb1-x Lax )(Zr1-y Tiy
)1-x/4 O 3 ) などの自発分極の大きい酸化物ペロブス
カイト構造を有するもので比誘電率は100 〜2000位のも
のを使用する。この強誘電体膜７はたとえば、スパッタ
リング法とかCVD 法、ゾル−ゲル法などで半導体基板の
表面全体に付着し、そののちイオンミリングなどのドラ
イエッチングで強誘電体膜の不要部分を除去することに
より形成する。
【００１７】この強誘電体膜のエッチングは、前述のよ
うに低誘電率膜14、15上でなされるため、ドライエッチ
ングで行っても、半導体基板１を傷つけたり、強誘電体
膜を除去し残すことはない。すなわち強誘電体膜を除去
する場所は酸化膜などソース、ドレイン領域２、３上に
形成された低誘電率膜部分の上であるため、エッチング
し過ぎても厚い酸化膜などの一部が除去されるだけで、
半導体領域には及ばず、トランジスタなど半導体構成部
分には影響しないからである。
うに低誘電率膜14、15上でなされるため、ドライエッチ
ングで行っても、半導体基板１を傷つけたり、強誘電体
膜を除去し残すことはない。すなわち強誘電体膜を除去
する場所は酸化膜などソース、ドレイン領域２、３上に
形成された低誘電率膜部分の上であるため、エッチング
し過ぎても厚い酸化膜などの一部が除去されるだけで、
半導体領域には及ばず、トランジスタなど半導体構成部
分には影響しないからである。
【００１８】一方、ソース領域とドレイン領域で挟まれ
たチャネル領域６上に形成された強誘電体の端部は、チ
ャネル領域６上を超えてソース領域２、ドレイン領域３
上の低誘電率膜14、15の上まで延びているが、実際に記
憶素子として使用する書き込み時には、低誘電率膜14、
15上の強誘電体膜７は印加電圧の大部分が厚い低誘電率
膜14、15側にかかり、この部分の分極は殆んどなされな
い。したがって、低誘電率膜14、15上に延びた部分は、
何ら悪影響を及ぼさない。
たチャネル領域６上に形成された強誘電体の端部は、チ
ャネル領域６上を超えてソース領域２、ドレイン領域３
上の低誘電率膜14、15の上まで延びているが、実際に記
憶素子として使用する書き込み時には、低誘電率膜14、
15上の強誘電体膜７は印加電圧の大部分が厚い低誘電率
膜14、15側にかかり、この部分の分極は殆んどなされな
い。したがって、低誘電率膜14、15上に延びた部分は、
何ら悪影響を及ぼさない。
【００１９】つぎにこの半導体記憶素子の製法について
説明する。図２〜７は本発明の一実施例である半導体記
憶素子の製造工程を示す断面説明図である。
説明する。図２〜７は本発明の一実施例である半導体記
憶素子の製造工程を示す断面説明図である。
【００２０】まず図２に示すように、半導体基板１上に
チッ化膜などでパターニングして素子間分離のフィール
ド酸化膜４を形成し、そののちチャネル領域６形成場所
に保護膜16をパターニング形成する。具体例としてフィ
ールド酸化膜４を形成したｐ型半導体基板１上に、CVD
法により SiH2 Cl2 ガスとNH3 ガスを約750 ℃で気相反
応させ、0.5 μｍのチッ化膜を形成し、CF4 を用いたプ
ラズマエッチングにより保護膜16を形成した。
チッ化膜などでパターニングして素子間分離のフィール
ド酸化膜４を形成し、そののちチャネル領域６形成場所
に保護膜16をパターニング形成する。具体例としてフィ
ールド酸化膜４を形成したｐ型半導体基板１上に、CVD
法により SiH2 Cl2 ガスとNH3 ガスを約750 ℃で気相反
応させ、0.5 μｍのチッ化膜を形成し、CF4 を用いたプ
ラズマエッチングにより保護膜16を形成した。
【００２１】つぎに図３に示すように保護膜16の両側に
不純物を拡散してソース領域２、ドレイン領域３を形成
する。具体例として、イオン注入法によりAsのイオンを
ドース量５×1015cm-2でイオン打込みし、約900 ℃、約
30分間の熱処理をして拡散させ、ｎ+ 型のソース領域
２、ドレイン領域３を形成した。
不純物を拡散してソース領域２、ドレイン領域３を形成
する。具体例として、イオン注入法によりAsのイオンを
ドース量５×1015cm-2でイオン打込みし、約900 ℃、約
30分間の熱処理をして拡散させ、ｎ+ 型のソース領域
２、ドレイン領域３を形成した。
【００２２】つぎに図４に示すように、保護膜16とは異
なる性質を有する低誘電率膜17を半導体基板表面全体に
形成する。具体例としてCVD 法により SiH4 ガスと N2
O ガスを導入して約800 ℃で気相反応させ、酸化ケイ素
膜を約0.6 μｍ形成した。
なる性質を有する低誘電率膜17を半導体基板表面全体に
形成する。具体例としてCVD 法により SiH4 ガスと N2
O ガスを導入して約800 ℃で気相反応させ、酸化ケイ素
膜を約0.6 μｍ形成した。
【００２３】そののち、図５に示すように、半導体基板
表面上に形成された膜が平坦になるようにエッチバック
し、前記保護膜16を露出させる。具体例として、レジス
トで表面を平坦にしたのち、反応性イオンエッチング
（以下、RIE という）法によりエッチングすることによ
り表面から同じ厚さエッチングされ、保護膜16が露出す
ることにより、その両側に酸化ケイ素膜である低誘電率
膜14、15がソース領域２およびドレイン領域３上に形成
された。
表面上に形成された膜が平坦になるようにエッチバック
し、前記保護膜16を露出させる。具体例として、レジス
トで表面を平坦にしたのち、反応性イオンエッチング
（以下、RIE という）法によりエッチングすることによ
り表面から同じ厚さエッチングされ、保護膜16が露出す
ることにより、その両側に酸化ケイ素膜である低誘電率
膜14、15がソース領域２およびドレイン領域３上に形成
された。
【００２４】つぎに図６に示すように、低誘電率膜14、
15やフィールド酸化膜４は腐蝕されないで、保護膜16の
みが腐蝕されるエッチング液で保護膜16を腐蝕除去し、
半導体基板１を露出させる。具体例としては、熱 H3 PO
4 液でエッチングすることによりチッ化膜である保護膜
16のみが腐蝕除去され、酸化ケイ素膜であるフィールド
酸化膜４、低誘電率膜14、15はそのまま残り、保護膜16
の下の半導体基板１の表面が露出した。
15やフィールド酸化膜４は腐蝕されないで、保護膜16の
みが腐蝕されるエッチング液で保護膜16を腐蝕除去し、
半導体基板１を露出させる。具体例としては、熱 H3 PO
4 液でエッチングすることによりチッ化膜である保護膜
16のみが腐蝕除去され、酸化ケイ素膜であるフィールド
酸化膜４、低誘電率膜14、15はそのまま残り、保護膜16
の下の半導体基板１の表面が露出した。
【００２５】つづいて図７に示すように、ゲート絶縁膜
５、強誘電体膜７を順次形成し、強誘電体膜７をパター
ニングにより形成する。この際強誘電体膜と半導体基板
が反応しないばあいは、ゲート絶縁膜５は不要である。
また、パターニングのエッジ部を低誘電率膜14、15上に
形成するようにパターニングする。ひきつづき金属膜を
付着し、パターニングしてゲート電極膜８を形成する。
５、強誘電体膜７を順次形成し、強誘電体膜７をパター
ニングにより形成する。この際強誘電体膜と半導体基板
が反応しないばあいは、ゲート絶縁膜５は不要である。
また、パターニングのエッジ部を低誘電率膜14、15上に
形成するようにパターニングする。ひきつづき金属膜を
付着し、パターニングしてゲート電極膜８を形成する。
【００２６】具体例としてTEOSを用いたCVD 法により約
0.6 μｍの酸化ケイ素膜を形成し、そののち PbTiO3 を
スパッタリングにより0.5 μｍ形成した。つぎに低誘電
率膜14、15上にかかるようにパターニングしてイオンミ
リングによりドライエッチングし、強誘電体膜７を形成
した。この際イオンミリングによるエッチングは選択比
を大きくとれなく、エッチングの厚さコントロールは完
全には制御しきれないが、低誘電率膜14、15はイオンミ
リングによりダメージを受けても半導体領域はダメージ
を受けないため特性には何ら影響を受けなかった。その
のち、白金金属をスパッタ法により付着し、RIE 法でエ
ッチングすることによりゲート電極膜８を形成した。
0.6 μｍの酸化ケイ素膜を形成し、そののち PbTiO3 を
スパッタリングにより0.5 μｍ形成した。つぎに低誘電
率膜14、15上にかかるようにパターニングしてイオンミ
リングによりドライエッチングし、強誘電体膜７を形成
した。この際イオンミリングによるエッチングは選択比
を大きくとれなく、エッチングの厚さコントロールは完
全には制御しきれないが、低誘電率膜14、15はイオンミ
リングによりダメージを受けても半導体領域はダメージ
を受けないため特性には何ら影響を受けなかった。その
のち、白金金属をスパッタ法により付着し、RIE 法でエ
ッチングすることによりゲート電極膜８を形成した。
【００２７】この実施例では強誘電体膜７のエッチング
をドライエッチングで行ったが、前述のように、低誘電
率膜14、15上の強誘電体膜は、キャパシタとしての機能
を果さないで、キャパシタとしての性能を決めるのはソ
ース領域２とドレイン領域３のあいだに形成された強誘
電体膜のみであるため、低誘電率膜14、15上でのエッチ
ングの精度はそれ程必要とされない。そのため、ウェッ
トエッチング（たとえば、 H2 O 、HCl 、HF、NH4 F な
どからなるエッチング液が用いられる）で形成すること
もできる。
をドライエッチングで行ったが、前述のように、低誘電
率膜14、15上の強誘電体膜は、キャパシタとしての機能
を果さないで、キャパシタとしての性能を決めるのはソ
ース領域２とドレイン領域３のあいだに形成された強誘
電体膜のみであるため、低誘電率膜14、15上でのエッチ
ングの精度はそれ程必要とされない。そのため、ウェッ
トエッチング（たとえば、 H2 O 、HCl 、HF、NH4 F な
どからなるエッチング液が用いられる）で形成すること
もできる。
【００２８】最後に通常の半導体プロセスで行われる手
法により、層間絶縁膜９を形成し、ソース電極10、ゲー
ト電極11、ドレイン電極12のアルミ配線を形成し、パシ
ベーション膜13を形成することにより、図１に示すよう
な構造の半導体記憶素子を形成できる。具体例としては
CVD 法により酸化ケイ素膜を層間絶縁膜９として形成
し、電極コンタクト用孔をRIE 法で目抜き、アルミニウ
ム膜をスパッタリングで形成して各々の電極を形成し、
さらにCVD 法により酸化ケイ素膜をパシベーション膜と
して形成した。
法により、層間絶縁膜９を形成し、ソース電極10、ゲー
ト電極11、ドレイン電極12のアルミ配線を形成し、パシ
ベーション膜13を形成することにより、図１に示すよう
な構造の半導体記憶素子を形成できる。具体例としては
CVD 法により酸化ケイ素膜を層間絶縁膜９として形成
し、電極コンタクト用孔をRIE 法で目抜き、アルミニウ
ム膜をスパッタリングで形成して各々の電極を形成し、
さらにCVD 法により酸化ケイ素膜をパシベーション膜と
して形成した。
【００２９】図８に本発明の他の構造例を示す。この構
造は、ゲート電極をゲート絶縁膜と強誘電体膜を介して
配置しないで、ゲート絶縁膜５上にゲート電極膜18を形
成し、その上に強誘電体膜７を形成し、さらにその上に
キャパシタ用の上部電極19を形成したものである。他の
部分の機能および符号は図１と同じである。
造は、ゲート電極をゲート絶縁膜と強誘電体膜を介して
配置しないで、ゲート絶縁膜５上にゲート電極膜18を形
成し、その上に強誘電体膜７を形成し、さらにその上に
キャパシタ用の上部電極19を形成したものである。他の
部分の機能および符号は図１と同じである。
【００３０】すなわち、図１の構造ではMOSFETのモスキ
ャパシタと強誘電体によるキャパシタを合わせてゲート
電極膜８で挟んでいるため、薄いゲート絶縁膜とはい
え、誘電率の低い誘電体膜を介しており、書き込み時に
その分、高電圧を必要とすること、強誘電体材料はシリ
コン基板との密着度がよくないため、他のバッファ層を
介在させたいが、他のバッファ層を介在させると一層、
書き込み時に高電圧を必要とし、能率がわるいことなど
の問題に対し、改良したものである（特願平3-247714
号）。
ャパシタと強誘電体によるキャパシタを合わせてゲート
電極膜８で挟んでいるため、薄いゲート絶縁膜とはい
え、誘電率の低い誘電体膜を介しており、書き込み時に
その分、高電圧を必要とすること、強誘電体材料はシリ
コン基板との密着度がよくないため、他のバッファ層を
介在させたいが、他のバッファ層を介在させると一層、
書き込み時に高電圧を必要とし、能率がわるいことなど
の問題に対し、改良したものである（特願平3-247714
号）。
【００３１】このような構造に対しても強誘電体膜７の
端部を低誘電率膜14、15上に形成することにより、半導
体素子の特性を損ねることなく、強誘電体膜を使用した
半導体記憶素子をうることができる。
端部を低誘電率膜14、15上に形成することにより、半導
体素子の特性を損ねることなく、強誘電体膜を使用した
半導体記憶素子をうることができる。
【００３２】
【発明の効果】以上説明したように本発明によれば、強
誘電体膜のエッチングする場所を、半導体素子およびキ
ャパシタを形成する強誘電体膜のいずれにも特性上の影
響を与えない所に設定しているため、選択比のえられに
くいイオンミリングなどのドライエッチングでも、また
微細加工の行えないウェットエッチングで行っても高特
性の半導体記憶素子をえられる。
誘電体膜のエッチングする場所を、半導体素子およびキ
ャパシタを形成する強誘電体膜のいずれにも特性上の影
響を与えない所に設定しているため、選択比のえられに
くいイオンミリングなどのドライエッチングでも、また
微細加工の行えないウェットエッチングで行っても高特
性の半導体記憶素子をえられる。
【００３３】その結果従来の強誘電体膜を使用した半導
体記憶素子の加工上の問題が解消され、高特性の半導体
記憶素子を容易に形成できる。
体記憶素子の加工上の問題が解消され、高特性の半導体
記憶素子を容易に形成できる。
【図１】本発明の一実施例である半導体記憶素子の構造
を示す断面説明図である。
を示す断面説明図である。
【図２】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図３】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図４】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図５】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図６】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図７】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図８】本発明の他の実施例である半導体記憶素子の構
造を示す断面説明図である。
造を示す断面説明図である。
【図９】従来の半導体記憶素子の構造を示す断面説明図
である。
である。
１ 半導体基板 ２ ソース領域 ３ ドレイン領域 ６ チャネル領域 ７ 強誘電体膜 ８ ゲート電極膜 10 ソース電極 11 ゲート電極 12 ドレイン電極 14、15 低誘電率膜
Claims (2)
- 【請求項１】 ソース領域、ドレイン領域およびチャネ
ル領域が形成された半導体基板と、 前記ソース領域およびドレイン領域上に形成された低誘
電率膜と、前記チャネル領域上に形成され、その端部が前記ソース
領域およびドレイン領域上の低誘電率膜上に延在する強
誘電体膜とを有する 半導体装置。 - 【請求項２】 半導体基板のチャネル領域上に保護膜を
パターニングする工程と、 前記保護膜の両側に不純物を拡散してソース領域および
ドレイン領域を形成する工程と、前記 ソース領域およびドレイン領域の形成された半導体
基板上に前記保護膜と異なる性質を有する低誘電率膜を
形成する工程と、前記保護膜が露出するまで前記低誘電率膜を平坦化する
工程と、 前記 露出した保護膜を除去し半導体基板表面を露出させ
る工程と、前記 露出した半導体基板表面にゲート絶縁膜を介してま
たは直接強誘電体膜を形成する工程と、前記 強誘電体膜を前記チャネル領域上にパターニングす
るとともに、前記強誘電体膜の端部をソース領域および
ドレイン領域上の低誘電率膜上に残存させる工程とを含
む半導体装置の製法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282887A JP3045416B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体装置およびその製法 |
| US07/966,495 US5384729A (en) | 1991-10-28 | 1992-10-26 | Semiconductor storage device having ferroelectric film |
| US08/274,029 US5424238A (en) | 1991-10-28 | 1994-07-12 | Method for producing a semiconductor device having a ferroelectric storage cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282887A JP3045416B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121761A JPH05121761A (ja) | 1993-05-18 |
| JP3045416B2 true JP3045416B2 (ja) | 2000-05-29 |
Family
ID=17658383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282887A Expired - Fee Related JP3045416B2 (ja) | 1991-10-28 | 1991-10-29 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3045416B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313966A (ja) * | 2001-04-16 | 2002-10-25 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子とその製造方法 |
-
1991
- 1991-10-29 JP JP3282887A patent/JP3045416B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05121761A (ja) | 1993-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |