JPH0437170A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0437170A JPH0437170A JP2143563A JP14356390A JPH0437170A JP H0437170 A JPH0437170 A JP H0437170A JP 2143563 A JP2143563 A JP 2143563A JP 14356390 A JP14356390 A JP 14356390A JP H0437170 A JPH0437170 A JP H0437170A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、強誘電体を用いた、メモリ、特に電気的に書
き換え可能な不揮発性メモリの製造方法に関するもので
ある。
き換え可能な不揮発性メモリの製造方法に関するもので
ある。
［発明の概要］
本発明は、強誘電体膜を用いた、メモリの製造方法にお
いて、半導体基板上に形成されたソース、ドレインとな
る高濃度拡散層上に、強誘電体を挟む電極のうちいずれ
か一方を形成し、かつ電極と、高濃度拡散層との間に、
ポリシリコン膜を形成することにより、情報の書換え回
数に優れ、かつ、破壊耐圧や漏洩電流などの特性のよい
強誘電体膜を集積化させたメモリを得るようにしたもの
である。
いて、半導体基板上に形成されたソース、ドレインとな
る高濃度拡散層上に、強誘電体を挟む電極のうちいずれ
か一方を形成し、かつ電極と、高濃度拡散層との間に、
ポリシリコン膜を形成することにより、情報の書換え回
数に優れ、かつ、破壊耐圧や漏洩電流などの特性のよい
強誘電体膜を集積化させたメモリを得るようにしたもの
である。
［従来の技術］
従来の半導体不揮発性メモリとしては、絶縁ゲート中の
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、ＭＩＳ型トランジスタが一般
的に使用されており、ＥＰＲＯＭ （紫外線消去型不揮
発性メモリ）やＥＥＰＲＯＭ （を気的書換え可能型不
揮発性メモリ）などとして実用化されている。
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、ＭＩＳ型トランジスタが一般
的に使用されており、ＥＰＲＯＭ （紫外線消去型不揮
発性メモリ）やＥＥＰＲＯＭ （を気的書換え可能型不
揮発性メモリ）などとして実用化されている。
［発明が解決しようとする課題］
しかしこれらの不揮発性メモリは、情報の書換え電圧が
、通常２０Ｖ前後と高いことや、書換え時間が非常に長
い（例えばＥＥＰＲＯＭの場合数十ｍ５ｅｃ）等の欠点
を有する。また、情報の書換え回数が、約１０２回程度
であり、非常に少なく、繰り返し使用する場合には問題
が多い。
、通常２０Ｖ前後と高いことや、書換え時間が非常に長
い（例えばＥＥＰＲＯＭの場合数十ｍ５ｅｃ）等の欠点
を有する。また、情報の書換え回数が、約１０２回程度
であり、非常に少なく、繰り返し使用する場合には問題
が多い。
電気的に分極が反転可能である強誘電体を用いた、不揮
発性メモリについては、書き込み時間と、読みだし時間
が原理的にほぼ同じであり、また電源を切っても分極は
保持されるため、理悲的な不揮発性メモリとなる可能性
を有する。この様な強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許４１４９３０２のように、シ
リコン基板上に強誘電体からなるキャパシタを集積した
構造や、米国特許３８３２７００のようにＭＩＳ型トラ
ンジスタのゲート部分に強誘電体膜を配置した不揮発性
メモリなどの提案がなされている。また、最近では第２
図のようなＭＯ６Ｏ６型半導体装置層した構造の不揮発
性メモリがＩＥＤＭ’ ８７ｐｐ、８５０−８５１に提
案されている。第２図において、 （２０１）はＰ型Ｓ
ｉ基板であり、（２０２ンは素子分離用のＬＯＧＯＳ酸
化膜、（２０３）はソースとなるＮ型拡散層であり、（
２０４）はドレインとなるＮ型拡散層である。
発性メモリについては、書き込み時間と、読みだし時間
が原理的にほぼ同じであり、また電源を切っても分極は
保持されるため、理悲的な不揮発性メモリとなる可能性
を有する。この様な強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許４１４９３０２のように、シ
リコン基板上に強誘電体からなるキャパシタを集積した
構造や、米国特許３８３２７００のようにＭＩＳ型トラ
ンジスタのゲート部分に強誘電体膜を配置した不揮発性
メモリなどの提案がなされている。また、最近では第２
図のようなＭＯ６Ｏ６型半導体装置層した構造の不揮発
性メモリがＩＥＤＭ’ ８７ｐｐ、８５０−８５１に提
案されている。第２図において、 （２０１）はＰ型Ｓ
ｉ基板であり、（２０２ンは素子分離用のＬＯＧＯＳ酸
化膜、（２０３）はソースとなるＮ型拡散層であり、（
２０４）はドレインとなるＮ型拡散層である。
（２０５）ゲート電極であり、 （２０６）は層間絶縁
膜である。 （２０７）が強誘電体膜であり、電１（２
０８）と（２０９）により挟まれ、キャパシタを構成し
ている。（２１０）は第２層間絶縁膜であり、 （２１
１）が配線電極となるＡ１である。この様にＭＯ３型半
導体装置の上部に積層した構造では、強誘電体膜の電極
と半導体基板上のソース、ドレインとなる高濃度拡散層
との配線は第３図のようにＡ１などを用いて行なわなけ
ればならず、素子面積が増大するという課題を有する。
膜である。 （２０７）が強誘電体膜であり、電１（２
０８）と（２０９）により挟まれ、キャパシタを構成し
ている。（２１０）は第２層間絶縁膜であり、 （２１
１）が配線電極となるＡ１である。この様にＭＯ３型半
導体装置の上部に積層した構造では、強誘電体膜の電極
と半導体基板上のソース、ドレインとなる高濃度拡散層
との配線は第３図のようにＡ１などを用いて行なわなけ
ればならず、素子面積が増大するという課題を有する。
そこで本発明はこの様な課題を解決するもので、その目
的とするところは、強誘電体膜を用いても素子面積の増
加の少なく低コストな、かつ情報の書換え回数に優れた
半導体装置、特に不揮発性メモリを提供することにある
。
的とするところは、強誘電体膜を用いても素子面積の増
加の少なく低コストな、かつ情報の書換え回数に優れた
半導体装置、特に不揮発性メモリを提供することにある
。
［課題を解決するための手段］
本発明の半導体装置は、 強誘電体膜が、能動素子が形
成された同一半導体基板上に強誘電体膜を挟むように形
成された電極を介して集積された半導体装置の製造方法
において、 前記強誘電体膜を挟むように形成された電極のうちいず
れか一方の電極（以下これを下部電極とする）と、前記
半導体基板上に形成された高濃度拡散層との間に、ポリ
シリコン膜を形成する工程と、前記ポリシリコン膜上に
下部電極を形成する工程と、 選択比の低いエツチングを用いて、前記下部電極と、前
記ポリシリコン膜の一部を、エツチングする工程と、 酸化シリコンとの選択比の高いエツチングを用いて、残
りのポリシリコン膜をエツチングする工程とを含むこと
を特徴とする。
成された同一半導体基板上に強誘電体膜を挟むように形
成された電極を介して集積された半導体装置の製造方法
において、 前記強誘電体膜を挟むように形成された電極のうちいず
れか一方の電極（以下これを下部電極とする）と、前記
半導体基板上に形成された高濃度拡散層との間に、ポリ
シリコン膜を形成する工程と、前記ポリシリコン膜上に
下部電極を形成する工程と、 選択比の低いエツチングを用いて、前記下部電極と、前
記ポリシリコン膜の一部を、エツチングする工程と、 酸化シリコンとの選択比の高いエツチングを用いて、残
りのポリシリコン膜をエツチングする工程とを含むこと
を特徴とする。
［実施例］
第１図（ａ）〜（ｃ）は、本発明の半導体装置の一実施
例における主要工程断面図である。以下、第１図にした
がい、本発明の半導体装置を説明する。ここでは説明の
都合上Ｓｉ基板を用い、Ｎチャンネルトランジスタを用
いた例につき説明する。
例における主要工程断面図である。以下、第１図にした
がい、本発明の半導体装置を説明する。ここでは説明の
都合上Ｓｉ基板を用い、Ｎチャンネルトランジスタを用
いた例につき説明する。
（１０１）はＰ型Ｓｉ基板であり、例えば２０Ω・Ｃｍ
の比抵抗のウェハを用いる。（１０２）は素子分離用の
絶縁膜であり、例えば、従来技術であるＬＯＣＯ５法に
より酸化膜を６０００Ａ形成する。 （１０３）はソー
スとなるＮ型拡散層であり、例えばリンを８０ｋｅＶ５
Ｘ１０１５ｃｍ−２イオン注入することによって形成す
る。（１０４）はドレインとなるＮ型拡散層であり、
（１０３）と同時に形成する。（１０５）はゲート電極
であり、例えばリンでドープされたポリシリコンを用い
る。（１１１）は第１層間絶縁膜であり、例えば化学的
気相成長法によりリンガラスを４００ＯＡ形成した後、
従来の露光技術を用いて、接触孔を形成する。（１０６
）は本発明の主旨によるポリシリコン膜であり、化学的
気相成長法により、例えば５０００Ａ形成する。この時
、前記ポリシリコンの膜厚は、少なくとも前記第１層間
絶縁膜と同等か、それ以上であることが望ましい。 （
１０７）は強誘電体膜の電極のうちの一方の電極であり
、例えば、Ｐｔ、Ｐ（１等を、例えばスパッタ法で形成
する。（１０８）が強誘電体膜であるＰｂＴｉＯ３、Ｐ
ＺＴ （ＰｂＴｉＯ３とＰｂＺｒＯ３の混晶）、ＰＬ
ＺＴ （ＰＺＴにＬａをドープしたもの）等であり、例
えばスパッタ法等により形成する。
の比抵抗のウェハを用いる。（１０２）は素子分離用の
絶縁膜であり、例えば、従来技術であるＬＯＣＯ５法に
より酸化膜を６０００Ａ形成する。 （１０３）はソー
スとなるＮ型拡散層であり、例えばリンを８０ｋｅＶ５
Ｘ１０１５ｃｍ−２イオン注入することによって形成す
る。（１０４）はドレインとなるＮ型拡散層であり、
（１０３）と同時に形成する。（１０５）はゲート電極
であり、例えばリンでドープされたポリシリコンを用い
る。（１１１）は第１層間絶縁膜であり、例えば化学的
気相成長法によりリンガラスを４００ＯＡ形成した後、
従来の露光技術を用いて、接触孔を形成する。（１０６
）は本発明の主旨によるポリシリコン膜であり、化学的
気相成長法により、例えば５０００Ａ形成する。この時
、前記ポリシリコンの膜厚は、少なくとも前記第１層間
絶縁膜と同等か、それ以上であることが望ましい。 （
１０７）は強誘電体膜の電極のうちの一方の電極であり
、例えば、Ｐｔ、Ｐ（１等を、例えばスパッタ法で形成
する。（１０８）が強誘電体膜であるＰｂＴｉＯ３、Ｐ
ＺＴ （ＰｂＴｉＯ３とＰｂＺｒＯ３の混晶）、ＰＬ
ＺＴ （ＰＺＴにＬａをドープしたもの）等であり、例
えばスパッタ法等により形成する。
次に、露光技術により、レジストを形成した後、スパッ
タ・エッチにより（１０Ｂ）の強誘電体膜と（１０９）
の電極を同時にエツチングする。このとき、 （１０６
）のポリシリコン膜の一部が同時に削られてもかまわな
い。（第１図（ａ））その次に、反応性イオンエツチン
グを行って残りのポリシリコン膜を除去する。（第１図
（ｂ））（１０９）は強誘電体膜のもう一方の電極であ
り、ここでは、 （１１０）の配線電極と同じＡ１を用
いる。 （１１２）は第２層間絶縁膜であり、例えば化
学的気相成長法によりリンガラスを４００ＯＡ形成する
。 （第１図（Ｃ）） 第１図のような工程にすることにより、強誘電体膜は、
直接高濃度拡散層の上に形成され、かつ下部電極がポリ
シリコン膜を介し、直接高濃度拡散層と接触しているた
め、配線は上部電極の配線のみでよく、素子面積の小さ
い高集積化が可能である。
タ・エッチにより（１０Ｂ）の強誘電体膜と（１０９）
の電極を同時にエツチングする。このとき、 （１０６
）のポリシリコン膜の一部が同時に削られてもかまわな
い。（第１図（ａ））その次に、反応性イオンエツチン
グを行って残りのポリシリコン膜を除去する。（第１図
（ｂ））（１０９）は強誘電体膜のもう一方の電極であ
り、ここでは、 （１１０）の配線電極と同じＡ１を用
いる。 （１１２）は第２層間絶縁膜であり、例えば化
学的気相成長法によりリンガラスを４００ＯＡ形成する
。 （第１図（Ｃ）） 第１図のような工程にすることにより、強誘電体膜は、
直接高濃度拡散層の上に形成され、かつ下部電極がポリ
シリコン膜を介し、直接高濃度拡散層と接触しているた
め、配線は上部電極の配線のみでよく、素子面積の小さ
い高集積化が可能である。
さて、第１図において、 （１０６）のポリシリコン膜
が無い場合、接触孔における段差によって、強誘電体膜
が薄くなり、その結果、情報の書換え回数が１０５回で
書き込み／読み出し不能となり、また、破壊耐圧は１２
Ｖであった。これに対して、（１０６）のポリシリコン
膜を（１０７）の電極と高濃度拡散層との間に化学的気
相成長法により形成した場合には、ポリシリコンの付き
まわりがよいため接触孔の段差が緩和され、強誘電体膜
の膜厚が均一に形成されたことによって、書き込み／読
み出しは１０１°回まで可能であり、破壊耐圧は３０Ｖ
に改善された。
が無い場合、接触孔における段差によって、強誘電体膜
が薄くなり、その結果、情報の書換え回数が１０５回で
書き込み／読み出し不能となり、また、破壊耐圧は１２
Ｖであった。これに対して、（１０６）のポリシリコン
膜を（１０７）の電極と高濃度拡散層との間に化学的気
相成長法により形成した場合には、ポリシリコンの付き
まわりがよいため接触孔の段差が緩和され、強誘電体膜
の膜厚が均一に形成されたことによって、書き込み／読
み出しは１０１°回まで可能であり、破壊耐圧は３０Ｖ
に改善された。
以上の説明においては、主に不揮発性メモリについて説
明したが、強誘電体の比誘電率が大きいことを利用した
メモリ（ＤＲＡＭなど）にも本発明が応用できることは
言うまでもない。
明したが、強誘電体の比誘電率が大きいことを利用した
メモリ（ＤＲＡＭなど）にも本発明が応用できることは
言うまでもない。
［発明の効果］
本発明は、強誘電体膜を挟むように形成された電極のう
ちいずれか一方の電極と、高濃度拡散層との間に、化学
的気相成長法によるポリシリコン膜を形成し、前記電極
と、前記ポリシリコン膜の一部をスパッタ・エッチを用
いて同時にエツチングし、さらに残りのポリシリコン膜
を、反応性イオンエツチングで除去するようにしたため
、接触孔の段差が緩和され、強誘電体膜の膜厚が均一に
形成されることによって、素子面積の増大の無い、かつ
電気特性も良好な強誘電体膜を集積化できるという効果
を有する。
ちいずれか一方の電極と、高濃度拡散層との間に、化学
的気相成長法によるポリシリコン膜を形成し、前記電極
と、前記ポリシリコン膜の一部をスパッタ・エッチを用
いて同時にエツチングし、さらに残りのポリシリコン膜
を、反応性イオンエツチングで除去するようにしたため
、接触孔の段差が緩和され、強誘電体膜の膜厚が均一に
形成されることによって、素子面積の増大の無い、かつ
電気特性も良好な強誘電体膜を集積化できるという効果
を有する。
第１図は、本発明の実施例による、半導体装置の主要工
程断面図である。 第２図は従来の技術による、半導体記憶装置の主要断面
図である。 １０１・・・・・・・・・・・・シリコン基板１０２・
・・・・・・・・・・・・素子分離膜１０３・・・・・
・・・・・・・・ソース領域１０４・・・・・・・・・
・・・ドレイン領域１０５・・・・・・・・・・・・・
ゲート電極１０６・・・・・・・・・・・ポリシリコン
膜１０７ ・ １０８ ・ １０９ ・ １１０ ・ １１１ ・ １１２ ・ ２０１ ・ ２０２ ・ ２０３ ・ ２０４ ・ ２０５ ・ ２０６ ・ ２０７ ・ ２０８ ・ ２０９ ・ ２１０ ・ ２１１ ・ ・下部電極 ・・・強誘電体膜 ・上部電極 ・配ｕ１１ｉ極 ・・・・・・・・第１層間絶縁膜 ・・・・・・・第２層間絶縁膜 ・シリコン基板 ・・・・・・・素子分離膜 ・・・・・・・・・・ソース領域 ・・・・・・・・ドレイン領域 ・・・・・・ゲート電極 ・・・・・・・・第１層間絶縁膜 ・・・・・・・・・・強誘電体膜 ・・・・・・・・下部電極 ・・・・・・・・・・・上部電極 ・第２層間絶縁膜 ・配線電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 ｆ［！！１名図（ａ） 図（ｂ） 図（Ｃ）
程断面図である。 第２図は従来の技術による、半導体記憶装置の主要断面
図である。 １０１・・・・・・・・・・・・シリコン基板１０２・
・・・・・・・・・・・・素子分離膜１０３・・・・・
・・・・・・・・ソース領域１０４・・・・・・・・・
・・・ドレイン領域１０５・・・・・・・・・・・・・
ゲート電極１０６・・・・・・・・・・・ポリシリコン
膜１０７ ・ １０８ ・ １０９ ・ １１０ ・ １１１ ・ １１２ ・ ２０１ ・ ２０２ ・ ２０３ ・ ２０４ ・ ２０５ ・ ２０６ ・ ２０７ ・ ２０８ ・ ２０９ ・ ２１０ ・ ２１１ ・ ・下部電極 ・・・強誘電体膜 ・上部電極 ・配ｕ１１ｉ極 ・・・・・・・・第１層間絶縁膜 ・・・・・・・第２層間絶縁膜 ・シリコン基板 ・・・・・・・素子分離膜 ・・・・・・・・・・ソース領域 ・・・・・・・・ドレイン領域 ・・・・・・ゲート電極 ・・・・・・・・第１層間絶縁膜 ・・・・・・・・・・強誘電体膜 ・・・・・・・・下部電極 ・・・・・・・・・・・上部電極 ・第２層間絶縁膜 ・配線電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 ｆ［！！１名図（ａ） 図（ｂ） 図（Ｃ）
Claims (4)
- （１）強誘電体膜が、能動素子が形成された同一半導体
基板上に強誘電体膜を挟むように形成された電極を介し
て集積された半導体装置の製造方法において、 前記強誘電体膜を挟むように形成された電極のうち、前
記半導体基板上に形成された高濃度拡散層に接続される
べき電極（以下これを下部電極とする）と、前記高濃度
拡散層との間に、ポリシリコン膜を形成する工程と、 前記ポリシリコン膜上に下部電極を形成する工程と、 選択比の低いエッチングを用いて、前記下部電極と、前
記ポリシリコン膜の一部を、エッチングする工程と、 酸化シリコンとの選択比の高いエッチングを用いて、残
りのポリシリコン膜をエッチングする工程とを含むこと
を特徴とする半導体装置の製造方法。 - （２）前記ポリシリコン膜が、化学的気相成長法によっ
て形成されることを特徴とする、請求項（１）記載の半
導体装置の製造方法。 - （３）前記選択比の低いエッチングがスパッタ・エッチ
であることを特徴とする請求項（１）記載の半導体装置
の製造方法。 - （４）前記酸化シリコンとポリシリコンとの選択比の高
いエッチングが、反応性イオンエッチングであることを
特徴とする請求項（１）記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02143563A JP3092140B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
| EP91910195A EP0487739B1 (en) | 1990-06-01 | 1991-05-31 | Semiconductor device and a method of manufacturing such a semiconductor device |
| US07/828,886 US5229309A (en) | 1990-06-01 | 1991-05-31 | Method of manufacturing semiconductor device using a ferroelectric film over a source region |
| PCT/JP1991/000735 WO1991019321A1 (en) | 1990-06-01 | 1991-05-31 | Method of manufacturing semiconductor device |
| DE69123557T DE69123557T2 (de) | 1990-06-01 | 1991-05-31 | Halbleiteranordnung und ein verfahren zur herstellung einer solchen halbleiteranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02143563A JP3092140B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11225517A Division JP2000082794A (ja) | 1999-08-09 | 1999-08-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
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