JPH04158571A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04158571A JPH04158571A JP2284059A JP28405990A JPH04158571A JP H04158571 A JPH04158571 A JP H04158571A JP 2284059 A JP2284059 A JP 2284059A JP 28405990 A JP28405990 A JP 28405990A JP H04158571 A JPH04158571 A JP H04158571A
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- Japan
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- conductive oxygen
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、強誘電体を用いた、半導体記憶装置の構造に
関するものである。
関するものである。
［発明の概要］
本発明は、強誘電体を用いた半導体記憶装置において、
半導体基板と強誘電体キャパシタとの間に、導電性の酸
素非透過膜を形成することによって、以後の酸化雰囲気
中での熱処理工程における酸素の拡散を阻止し、前記導
電性の酸素非透過膜より下層に位置する素子の、酸素に
よる特性劣化を防ぐことができる。
半導体基板と強誘電体キャパシタとの間に、導電性の酸
素非透過膜を形成することによって、以後の酸化雰囲気
中での熱処理工程における酸素の拡散を阻止し、前記導
電性の酸素非透過膜より下層に位置する素子の、酸素に
よる特性劣化を防ぐことができる。
［従来の技術］
従来の半導体不揮発性メモリとしては、絶縁ゲート中の
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ボテシシャルが
変調される現象を用いた、ＭＩＳ型トランジスタが一般
的に使用されており、ＥＦＲＯＭ （紫外線消去型不揮
発性メモリ）やＥＥＰＲＯＭ（’電気的書換え可能型不
揮発性メモリ）などとして実用化されている。
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ボテシシャルが
変調される現象を用いた、ＭＩＳ型トランジスタが一般
的に使用されており、ＥＦＲＯＭ （紫外線消去型不揮
発性メモリ）やＥＥＰＲＯＭ（’電気的書換え可能型不
揮発性メモリ）などとして実用化されている。
［発明が解決しようとする課Ｍ］
しかしこれらの不揮発性メモリは、情報の書換え電圧が
、通常２０Ｖ前後と高いことや、書換え時間が非常に長
い（例えばＥＥＰＲＯＭの場合数十ｍ５ｅｃ）等の欠点
を有する。また、情報の書換え回数が、約１０２日程度
であり、非常に少なく、繰り返し使用する場合には問題
が多い。
、通常２０Ｖ前後と高いことや、書換え時間が非常に長
い（例えばＥＥＰＲＯＭの場合数十ｍ５ｅｃ）等の欠点
を有する。また、情報の書換え回数が、約１０２日程度
であり、非常に少なく、繰り返し使用する場合には問題
が多い。
電気的に分極が反転可能である強誘電体を用いた、不揮
発性メモリについては、書き込み時間と、読みだし時間
が原理的にほぼ同じであり、また電源を切フても分極は
保持されるため、理想的な不揮発性メモリとなる可能性
を有する。この様な強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許４１４９３０２のように、シ
リコン基板上に強誘電体からなるキャパシタを集積した
構造や、米国特許３８３２７００のようにＭ工Ｓ型トラ
ンジスタのゲート部分に強誘電体膜を配置した不揮発性
メモリなどの提案がなされている。また、最近では第２
図のようなＭＯＳ型半導体装置に積層した構造の不揮発
性メモリがＩＥＤＭ’ ８７ｐｐ、８５０−８５１に提
案されている。
発性メモリについては、書き込み時間と、読みだし時間
が原理的にほぼ同じであり、また電源を切フても分極は
保持されるため、理想的な不揮発性メモリとなる可能性
を有する。この様な強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許４１４９３０２のように、シ
リコン基板上に強誘電体からなるキャパシタを集積した
構造や、米国特許３８３２７００のようにＭ工Ｓ型トラ
ンジスタのゲート部分に強誘電体膜を配置した不揮発性
メモリなどの提案がなされている。また、最近では第２
図のようなＭＯＳ型半導体装置に積層した構造の不揮発
性メモリがＩＥＤＭ’ ８７ｐｐ、８５０−８５１に提
案されている。
第２図において、 （２０１＞はＰ型Ｓ１基板であり、
（２０２）は素子分離用のＬＯＧＯ５酸化膜、 （２
０３）はソースとなるＮ型拡散層であり、（２０４）は
ドレインとなるＮ型拡散層である。
（２０２）は素子分離用のＬＯＧＯ５酸化膜、 （２
０３）はソースとなるＮ型拡散層であり、（２０４）は
ドレインとなるＮ型拡散層である。
（２０５）ゲート電極でおり、 （２０６）は層間絶縁
膜である。 （２０７）が強誘電体膜であり、電極（２
０Ｂ）と（２０９）により挟まれ、キャパシタを構成し
ている。 （２１０）は第２層間絶縁膜であり、 （２
４１）が配線電極となるＡ１である。
膜である。 （２０７）が強誘電体膜であり、電極（２
０Ｂ）と（２０９）により挟まれ、キャパシタを構成し
ている。 （２１０）は第２層間絶縁膜であり、 （２
４１）が配線電極となるＡ１である。
この様にＭＯＳ型半導体装置の上部に強誘電体膜を積層
した構造では、酸化雰囲気中での熱処理の際に、半導体
素子中に酸素が拡散し、素子特性を劣化させるという課
題を有する。
した構造では、酸化雰囲気中での熱処理の際に、半導体
素子中に酸素が拡散し、素子特性を劣化させるという課
題を有する。
そこで本発明はこのような課題を解決するもので、その
目的とするところは、半導体素子中への酸素の拡散を阻
止し、それによる素子特性の劣化を防止するこ゛とによ
って、優れた半導体装置を提供することにある。
目的とするところは、半導体素子中への酸素の拡散を阻
止し、それによる素子特性の劣化を防止するこ゛とによ
って、優れた半導体装置を提供することにある。
［課題を解決するための手段］
本発明の半導体装置は、強誘電体を用いたキャパシタが
、能動素子が形成された同一半導体基板上に集積された
半導体装置において、 前記半導体基板と前記キャパシタとの間の層に、導電性
の酸素非透過膜を有し、かつ、前記導電性の酸素非透過
膜の層が、層間絶縁膜によって、他の層より絶縁されて
いることを特徴とする。
、能動素子が形成された同一半導体基板上に集積された
半導体装置において、 前記半導体基板と前記キャパシタとの間の層に、導電性
の酸素非透過膜を有し、かつ、前記導電性の酸素非透過
膜の層が、層間絶縁膜によって、他の層より絶縁されて
いることを特徴とする。
［実施例］
第１図（ａ）は、本発明の半導体装置の一実施例におけ
る主要断面図である。以下、第１！！！ｉｆｆにしたが
い、本発明の半導体装置を説明する。ここでは説明の都
合上Ｓｉ基板を用い、Ｎチャンネルトランジスタを用い
た例につき説明する。
る主要断面図である。以下、第１！！！ｉｆｆにしたが
い、本発明の半導体装置を説明する。ここでは説明の都
合上Ｓｉ基板を用い、Ｎチャンネルトランジスタを用い
た例につき説明する。
（第１図でａ））
、 （１０１）はＰ型Ｓｉ基板であり、例えば２０Ω
・ａｍの比抵抗のウェハを用いる。 （１０２＞は素子
分離用の絶縁膜であり、例えば、従来技術であるＬＯＣ
Ｏ３法により酸化膜を６００ＯＡ形成する。 （１０３
）はソースとなるＮ型拡散層であり、例えばリンを８０
ｋｅＶ５Ｘ１０１５ｃｍ−２イオン注入することによっ
て形成する。 （１０４）はドレインとなるＮ型拡散層
であり、 （１０３）と同時に形成する。 （１０５
）はゲート電極であり、例えばリンでドープされたポリ
シリコンを用いる。 （１０６）は第１層間絶縁膜であ
り、例えば化学的気相成長法によりリンガラスを４００
ＯＡ形成する。
・ａｍの比抵抗のウェハを用いる。 （１０２＞は素子
分離用の絶縁膜であり、例えば、従来技術であるＬＯＣ
Ｏ３法により酸化膜を６００ＯＡ形成する。 （１０３
）はソースとなるＮ型拡散層であり、例えばリンを８０
ｋｅＶ５Ｘ１０１５ｃｍ−２イオン注入することによっ
て形成する。 （１０４）はドレインとなるＮ型拡散層
であり、 （１０３）と同時に形成する。 （１０５
）はゲート電極であり、例えばリンでドープされたポリ
シリコンを用いる。 （１０６）は第１層間絶縁膜であ
り、例えば化学的気相成長法によりリンガラスを４００
ＯＡ形成する。
（１０７）は本発明の主旨による導電性の酸素非透過膜
であり、例えば窒化チタンを酸化雰囲気中でのスパッタ
法により、１００ＯＡ形成する。
であり、例えば窒化チタンを酸化雰囲気中でのスパッタ
法により、１００ＯＡ形成する。
その後、 （１０３）、 （１０４）などの高濃度拡散
層、及び、 （１０５）などのゲート電極と、それより
上層に位置する配線層とが接続されるべき部位の導電性
の酸素非透過膜（１０７）に、フォトリソグラフィ技術
を用いて、穴（１１４）をあける。ここで注意しなけれ
ばならないことは、（１０３）、 （１０４）、 （１
０５）等の領域と、それより上層の配線層とが接続され
るべき接続孔（１１５）の側壁に、導電性の酸素非透過
膜（１０７）が露出しないよう、穴（１１４）は接続孔
（１１５）よりおおきくしなければならない。次に、第
２層間絶縁膜として、酸化珪素を化学的気相成長法によ
り１５００Ａ形成する。
層、及び、 （１０５）などのゲート電極と、それより
上層に位置する配線層とが接続されるべき部位の導電性
の酸素非透過膜（１０７）に、フォトリソグラフィ技術
を用いて、穴（１１４）をあける。ここで注意しなけれ
ばならないことは、（１０３）、 （１０４）、 （１
０５）等の領域と、それより上層の配線層とが接続され
るべき接続孔（１１５）の側壁に、導電性の酸素非透過
膜（１０７）が露出しないよう、穴（１１４）は接続孔
（１１５）よりおおきくしなければならない。次に、第
２層間絶縁膜として、酸化珪素を化学的気相成長法によ
り１５００Ａ形成する。
（１０８）は強誘電体膜を挟む一方の１！極であり、例
えばｐｔをスパッタ法により、１００ＯＡ形成する。
（１０７）は強誘電体膜であり、例えばＰｂＴｉＯ３を
スパッタ法により、２００ＯＡ形成した後、７００℃の
酸素雰囲気中で焼結する。
えばｐｔをスパッタ法により、１００ＯＡ形成する。
（１０７）は強誘電体膜であり、例えばＰｂＴｉＯ３を
スパッタ法により、２００ＯＡ形成した後、７００℃の
酸素雰囲気中で焼結する。
（１０９）は強誘電体膜を挟む、もう一方の電極であり
、 （１０８）と同様にして形成する。 （１１０）は
第３層間絶縁膜であり、例えば化学的気相成長法により
リンガラスを４００ＯＡ形成した後、従来からの技術で
ある、フォト・エツチングによって、接続孔（１１５）
を形成する。この時注意しなければならないことは、導
電性の酸素非透過膜（１０７）が接続孔（１１，５）の
側壁より露出しないよう、第１図（ｂ）に示すように、
接続孔（１１５）を穴（１１４）より内側に形成する必
要がある。
、 （１０８）と同様にして形成する。 （１１０）は
第３層間絶縁膜であり、例えば化学的気相成長法により
リンガラスを４００ＯＡ形成した後、従来からの技術で
ある、フォト・エツチングによって、接続孔（１１５）
を形成する。この時注意しなければならないことは、導
電性の酸素非透過膜（１０７）が接続孔（１１，５）の
側壁より露出しないよう、第１図（ｂ）に示すように、
接続孔（１１５）を穴（１１４）より内側に形成する必
要がある。
（１１２）は配線１１極であり、例えば、アルミニウム
をスパッタ法により、５０００人形成し、所定のパター
ンを形成する。
をスパッタ法により、５０００人形成し、所定のパター
ンを形成する。
以上をもって、本実施例の構造を得る。
このような構造にすることによって、酸素非透過膜（１
０７）形成以後の酸素雰囲気中での熱処理による、酸素
の基板への拡散は阻止され、また、酸素非透過膜（１０
７）が導電性であることによる回路の短絡は、接続孔（
１１５）を、 （１０７）にあけられた穴（１１４）よ
り内側に形成することによって回避される。
０７）形成以後の酸素雰囲気中での熱処理による、酸素
の基板への拡散は阻止され、また、酸素非透過膜（１０
７）が導電性であることによる回路の短絡は、接続孔（
１１５）を、 （１０７）にあけられた穴（１１４）よ
り内側に形成することによって回避される。
さて、第１図（ａ）において、酸素非透過膜（１０７）
がない場合、チタン酸鉛の焼結時に、７００℃の酸素中
での熱処理を行うと、Ｎチャンネル型のＭＯＳトランジ
スタのオフリーク電流は、ドレイン電圧５ｖ時において
、約１Ｏ−７Ａであったが、本実施例の構造とした場合
、同様な熱処理を加えても、オフリーク電流は約１Ｏ−
１１Ａであった。
がない場合、チタン酸鉛の焼結時に、７００℃の酸素中
での熱処理を行うと、Ｎチャンネル型のＭＯＳトランジ
スタのオフリーク電流は、ドレイン電圧５ｖ時において
、約１Ｏ−７Ａであったが、本実施例の構造とした場合
、同様な熱処理を加えても、オフリーク電流は約１Ｏ−
１１Ａであった。
［発明の効果］
本発明によれば、能動素子が形成された半導体基板上に
導電性の酸素非透過膜を形成したことにより、それ以後
の工程における酸化雰囲気中での熱処理の際の、半導体
基板中への酸素の拡散が阻止され、それによる素子特性
の劣化を防止できるという効果を有する。
導電性の酸素非透過膜を形成したことにより、それ以後
の工程における酸化雰囲気中での熱処理の際の、半導体
基板中への酸素の拡散が阻止され、それによる素子特性
の劣化を防止できるという効果を有する。
第１図（ａ）は本発明の実施例による、半導体装置の主
要断面図である。 第１図（ｂ）は本発明の実施例による、半導体装置の主
要平面図である。 第２図は従来の技術による、半導体託憶装置の主要断面
図である。 １０１・・・・・・・・・・・・シリコン基板１０２・
・・・・・・・・・・・・素子分離膜１０３・・・・・
・ ・・・・・ ・・ソース領域１０４・・・・・・
・・・・・・ドレイン領域１０５・・・・・・・・・・
・・・ゲート電極１０６・・・・・・・・・・・第１層
間絶縁膜１０７・・・・・−・・導電性の酸素非透過膜
１０８・・・・・・・・・・・第２層間絶縁膜１１０・
・・・・・・・・・・・・強誘電体膜１０９・・・・・
・・・・・・・・・下部電極１１１・・・・・・・・・
・・・・・上部電極１１２・・・・・・・・・・・第３
層間絶縁膜１１３・・・・・・・・・・・・・・・配線
層１１４・・・・・・・ （１０７）にあけられた、短
絡防止の穴 １１５・・・・・・・・・・・・・・・接続穴２０１・
・・・・・・・・・・・シリコン基板２０２・・・・・
・・・・・・・・素子分離膜２０３・・・・・・・・・
・・・・ソース領域２０４・・・・・・ ・・・・・・
ドレイン領域２０５・・・・・・・・・・・・・ゲート
電極２０６・・・・・・・・・・・第１層間絶縁膜２０
７・・・・・・・・・・・・・強誘電体膜２０８ ・
・・・・・・・・・・・下部電極２０９・・・・・・・
・・・・・・・上部電極２１０・・・・・・・・・・・
第２層間絶縁膜２１１・・・・・・・・・・・・・・配
ｕ１１極以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）第１図（ａ） 第１図（ｂ）
要断面図である。 第１図（ｂ）は本発明の実施例による、半導体装置の主
要平面図である。 第２図は従来の技術による、半導体託憶装置の主要断面
図である。 １０１・・・・・・・・・・・・シリコン基板１０２・
・・・・・・・・・・・・素子分離膜１０３・・・・・
・ ・・・・・ ・・ソース領域１０４・・・・・・
・・・・・・ドレイン領域１０５・・・・・・・・・・
・・・ゲート電極１０６・・・・・・・・・・・第１層
間絶縁膜１０７・・・・・−・・導電性の酸素非透過膜
１０８・・・・・・・・・・・第２層間絶縁膜１１０・
・・・・・・・・・・・・強誘電体膜１０９・・・・・
・・・・・・・・・下部電極１１１・・・・・・・・・
・・・・・上部電極１１２・・・・・・・・・・・第３
層間絶縁膜１１３・・・・・・・・・・・・・・・配線
層１１４・・・・・・・ （１０７）にあけられた、短
絡防止の穴 １１５・・・・・・・・・・・・・・・接続穴２０１・
・・・・・・・・・・・シリコン基板２０２・・・・・
・・・・・・・・素子分離膜２０３・・・・・・・・・
・・・・ソース領域２０４・・・・・・ ・・・・・・
ドレイン領域２０５・・・・・・・・・・・・・ゲート
電極２０６・・・・・・・・・・・第１層間絶縁膜２０
７・・・・・・・・・・・・・強誘電体膜２０８ ・
・・・・・・・・・・・下部電極２０９・・・・・・・
・・・・・・・上部電極２１０・・・・・・・・・・・
第２層間絶縁膜２１１・・・・・・・・・・・・・・配
ｕ１１極以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）第１図（ａ） 第１図（ｂ）
Claims (4)
- （１）強誘電体を用いたキャパシタが、能動素子が形成
された同一半導体基板上に集積された半導体装置におい
て、 前記半導体基板と前記キャパシタとの間の層に、導電性
の酸素非透過膜を有することを特徴とする半導体装置。 - （２）前記導電性の酸素非透過膜の層が、層間絶縁膜に
よって、他の層より絶縁されていることを特徴とする、
請求項（１）記載の半導体装置。 - （３）前記導電性の酸素非透過膜より上部にある配線層
と、前記半導体基板とを接続するべき、接続孔部におい
て、前記導電性の酸素非透過膜に開けられた孔の内側に
、前記層間絶縁膜にあけられた、前記配線層と前記半導
体基板とを接続すべき接続孔を有することを特徴とする
、請求項（１）又は（２）記載の半導体装置。 - （４）前記導電性の酸素非透過膜が、ＴｉＮ、ＴｉＷ、
ＭｏＳｉ、酸素処理されたＴｉＮ、ＴｉＯＮのいづれか
を主成分とすることを特徴とする、請求項（１）記載の
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284059A JPH04158571A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置 |
| EP19910917701 EP0506969A4 (en) | 1990-10-22 | 1991-10-15 | Semiconductor device |
| PCT/JP1991/001398 WO1992007383A1 (en) | 1990-10-22 | 1991-10-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284059A JPH04158571A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158571A true JPH04158571A (ja) | 1992-06-01 |
Family
ID=17673759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2284059A Pending JPH04158571A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置 |
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| Country | Link |
|---|---|
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| JP (1) | JPH04158571A (ja) |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
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| WO1992007383A1 (en) | 1992-04-30 |
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