JPH11177037A - Ｍｆｓ型強誘電体記憶素子とその製造方法 - Google Patents
Ｍｆｓ型強誘電体記憶素子とその製造方法Info
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- JPH11177037A JPH11177037A JP36403397A JP36403397A JPH11177037A JP H11177037 A JPH11177037 A JP H11177037A JP 36403397 A JP36403397 A JP 36403397A JP 36403397 A JP36403397 A JP 36403397A JP H11177037 A JPH11177037 A JP H11177037A
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- ferroelectric memory
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Abstract
(57)【要約】
【課題】 セルフアライン法を適用できる、微細加工に
適した強誘電体記憶素子とその製造方法を提供するこ
と。 【解決手段】 電界効果型トランジスタのソース８、ド
レイン９間のチャネルが形成される部分を強誘電体の残
留分極を用いて制御する記憶素子は、Ｓｉ単結晶基板１
上のフィールド酸化膜２に覆われないアクティブ領域に
常誘電体薄膜としてシリコン酸化物薄膜４、セリウム酸
化物薄膜５の上に強誘電体薄膜３を設け、これに電圧印
加するための電極として不純物ドープしたシリコン薄膜
７を用い、強誘電体薄膜３と不純物ドープしたシリコン
薄膜７との間に拡散防止層６を設けている。さらに層間
絶縁膜１０を設け、コンタクト穴をあけてこの中にチタ
ン窒化物膜１１とアルミニウム電極１２とを順次設け
る。
適した強誘電体記憶素子とその製造方法を提供するこ
と。 【解決手段】 電界効果型トランジスタのソース８、ド
レイン９間のチャネルが形成される部分を強誘電体の残
留分極を用いて制御する記憶素子は、Ｓｉ単結晶基板１
上のフィールド酸化膜２に覆われないアクティブ領域に
常誘電体薄膜としてシリコン酸化物薄膜４、セリウム酸
化物薄膜５の上に強誘電体薄膜３を設け、これに電圧印
加するための電極として不純物ドープしたシリコン薄膜
７を用い、強誘電体薄膜３と不純物ドープしたシリコン
薄膜７との間に拡散防止層６を設けている。さらに層間
絶縁膜１０を設け、コンタクト穴をあけてこの中にチタ
ン窒化物膜１１とアルミニウム電極１２とを順次設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶素子お
よびその製造方法に関し、特に、トランジスタのゲート
の制御に強誘電体を用いてソース−ドレイン間電流を直
接制御することができる不揮発性メモリである強誘電体
記憶素子およびその製造方法に関する。
よびその製造方法に関し、特に、トランジスタのゲート
の制御に強誘電体を用いてソース−ドレイン間電流を直
接制御することができる不揮発性メモリである強誘電体
記憶素子およびその製造方法に関する。
【０００２】
【従来の技術】不揮発性メモリの一種として、最近、動
作速度が速く、書き換え回数を大きく取れる強誘電体メ
モリが登場した。これは、ＤＲＡＭのキャパシタを強誘
電体キャパシタに置き換えた換えた構造をしたもので、
ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（ラムトロン・コーポ
レーション 特開平２−１１３４９６号公報）と呼ばれ
る。書き込み、消去、読み出し動作のいずれもが強誘電
体の分極反転を伴うため、強誘電体の疲労が激しい。ま
た、トランジスタとキャパシタを別々に設ける必要があ
り、面積縮小化に不利となる。
作速度が速く、書き換え回数を大きく取れる強誘電体メ
モリが登場した。これは、ＤＲＡＭのキャパシタを強誘
電体キャパシタに置き換えた換えた構造をしたもので、
ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（ラムトロン・コーポ
レーション 特開平２−１１３４９６号公報）と呼ばれ
る。書き込み、消去、読み出し動作のいずれもが強誘電
体の分極反転を伴うため、強誘電体の疲労が激しい。ま
た、トランジスタとキャパシタを別々に設ける必要があ
り、面積縮小化に不利となる。
【０００３】これに対し、ＭＯＳ−ＦＥＴ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎ
ｓｉｓｔｏｒ）のゲート絶縁膜部分に強誘電体を用いた
ＭＦ（Ｉ）Ｓ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｏｅｌｅｃ
ｔｒｉｃｓ（Ｉｎｓｕｌａｔｏｒ）Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ−ＦＥＴ）、ＭＦＭＩＳ−ＦＥＴ（Ｍｅｔａｌ
Ｆｅｒｏｅｌｅｃｔｒｉｃｓ Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ＦＥＴ）な
どが、高速かつ面積縮小化に有利な強誘電体メモリとし
て提案されている。しかし、従来の手法では、ゲート電
極部を加工した後にソース、ドレインを形成する、いわ
ゆるセルフアラインプロセスを適用することができず、
微細加工技術の実用化の障害になっていた。
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎ
ｓｉｓｔｏｒ）のゲート絶縁膜部分に強誘電体を用いた
ＭＦ（Ｉ）Ｓ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｏｅｌｅｃ
ｔｒｉｃｓ（Ｉｎｓｕｌａｔｏｒ）Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ−ＦＥＴ）、ＭＦＭＩＳ−ＦＥＴ（Ｍｅｔａｌ
Ｆｅｒｏｅｌｅｃｔｒｉｃｓ Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ＦＥＴ）な
どが、高速かつ面積縮小化に有利な強誘電体メモリとし
て提案されている。しかし、従来の手法では、ゲート電
極部を加工した後にソース、ドレインを形成する、いわ
ゆるセルフアラインプロセスを適用することができず、
微細加工技術の実用化の障害になっていた。
【０００４】
【発明が解決しようとする課題】上記のセルフアライン
プロセスが適用できない理由としては、強誘電体の分極
制御する電極として、アルミニウムまたは白金を用いる
のが一般的であるため、ソース、ドレイン形成のための
不純物活性化に必要な加熱処理に、電極・強誘電体積層
構造部が反応を起こし、極度に劣化するためと考えられ
る。本発明は、このような従来の技術が有する未解決の
課題を解決するべく行われたものであり、セルフアライ
ン法を適用できる、微細加工に適したＭＦＳ型の不揮発
性強誘電体メモリの素子構造、すなわち強誘電体記憶素
子とその製造方法を提供することを目的としている。
プロセスが適用できない理由としては、強誘電体の分極
制御する電極として、アルミニウムまたは白金を用いる
のが一般的であるため、ソース、ドレイン形成のための
不純物活性化に必要な加熱処理に、電極・強誘電体積層
構造部が反応を起こし、極度に劣化するためと考えられ
る。本発明は、このような従来の技術が有する未解決の
課題を解決するべく行われたものであり、セルフアライ
ン法を適用できる、微細加工に適したＭＦＳ型の不揮発
性強誘電体メモリの素子構造、すなわち強誘電体記憶素
子とその製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】請求項１記載の発明に係
る強誘電体記憶素子は、電界効果型トランジスタのソー
ス、ドレイン間のチャネルが形成される部分を強誘電体
の残留分極を用いて制御する強誘電体記憶素子におい
て、強誘電体薄膜に電圧印加するための電極が不純物ド
ープした導電性シリコンを含む薄膜からなり、強誘電体
薄膜と不純物ドープした導電性シリコンを含む薄膜との
間に拡散防止層を有することを特徴とする。
る強誘電体記憶素子は、電界効果型トランジスタのソー
ス、ドレイン間のチャネルが形成される部分を強誘電体
の残留分極を用いて制御する強誘電体記憶素子におい
て、強誘電体薄膜に電圧印加するための電極が不純物ド
ープした導電性シリコンを含む薄膜からなり、強誘電体
薄膜と不純物ドープした導電性シリコンを含む薄膜との
間に拡散防止層を有することを特徴とする。
【０００６】請求項２記載の発明に係る強誘電体記憶素
子は、請求項１記載の強誘電体記憶素子において、前記
拡散防止層として、セリウム酸化物を主成分とする絶縁
膜を用いることを特徴とする。
子は、請求項１記載の強誘電体記憶素子において、前記
拡散防止層として、セリウム酸化物を主成分とする絶縁
膜を用いることを特徴とする。
【０００７】請求項３記載の発明に係る強誘電体記憶素
子は、請求項１記載の強誘電体記憶素子において、前記
拡散防止層として、チタン酸化物を主成分とする絶縁膜
を用いることを特徴とする。
子は、請求項１記載の強誘電体記憶素子において、前記
拡散防止層として、チタン酸化物を主成分とする絶縁膜
を用いることを特徴とする。
【０００８】請求項４記載の発明に係る強誘電体記憶素
子は、請求項１記載の強誘電体記憶素子において、前記
拡散防止層として、チタン窒化物を主成分とする薄膜を
用いることを特徴とする。
子は、請求項１記載の強誘電体記憶素子において、前記
拡散防止層として、チタン窒化物を主成分とする薄膜を
用いることを特徴とする。
【０００９】請求項５記載の発明に係る強誘電体記憶素
子は、請求項１〜４のいずれかに記載の強誘電体記憶素
子において、前記強誘電体薄膜として、ＡＢＯ3 型構造
を持つ強誘電体またはビスマス層状化合物を用いること
を特徴とする。
子は、請求項１〜４のいずれかに記載の強誘電体記憶素
子において、前記強誘電体薄膜として、ＡＢＯ3 型構造
を持つ強誘電体またはビスマス層状化合物を用いること
を特徴とする。
【００１０】請求項６記載の発明に係る強誘電体記憶素
子は、請求項１〜５のいずれかに記載の強誘電体記憶素
子において、前記不純物として、リン、ホウ素またはヒ
素を用いることを特徴とする。
子は、請求項１〜５のいずれかに記載の強誘電体記憶素
子において、前記不純物として、リン、ホウ素またはヒ
素を用いることを特徴とする。
【００１１】請求項７記載の発明に係る強誘電体記憶素
子の製造方法は、電界効果型トランジスタのソース、ド
レイン間のチャネルが形成される部分を強誘電体の残留
分極を用いて制御する強誘電体記憶素子の製造方法にお
いて、強誘電体薄膜に電圧印加するための電極として、
不純物ドープした導電性シリコンを含む薄膜を用い、強
誘電体薄膜と不純物ドープした導電性シリコンを含む薄
膜との間に拡散防止層を設けることを特徴とする。
子の製造方法は、電界効果型トランジスタのソース、ド
レイン間のチャネルが形成される部分を強誘電体の残留
分極を用いて制御する強誘電体記憶素子の製造方法にお
いて、強誘電体薄膜に電圧印加するための電極として、
不純物ドープした導電性シリコンを含む薄膜を用い、強
誘電体薄膜と不純物ドープした導電性シリコンを含む薄
膜との間に拡散防止層を設けることを特徴とする。
【００１２】請求項８記載の発明に係る強誘電体記憶素
子の製造方法は、請求項７記載の強誘電体記憶素子の製
造方法において、不純物拡散方法として、ソース、ドレ
インの形成をゲート電極部のセルフアラインを利用しイ
オン注入法で不純物をドープして形成することを特徴と
する。
子の製造方法は、請求項７記載の強誘電体記憶素子の製
造方法において、不純物拡散方法として、ソース、ドレ
インの形成をゲート電極部のセルフアラインを利用しイ
オン注入法で不純物をドープして形成することを特徴と
する。
【００１３】請求項９記載の発明に係る強誘電体記憶素
子の製造方法は、請求項７または８記載の強誘電体記憶
素子の製造方法において、前記拡散防止層として、セリ
ウム酸化物を主成分とする絶縁膜を用いることを特徴と
する。
子の製造方法は、請求項７または８記載の強誘電体記憶
素子の製造方法において、前記拡散防止層として、セリ
ウム酸化物を主成分とする絶縁膜を用いることを特徴と
する。
【００１４】請求項１０記載の発明に係強誘電体記憶素
子の製造方法は、請求項７または８記載の強誘電体記憶
素子の製造方法において、前記拡散防止層として、チタ
ン酸化物を主成分とする絶縁膜を用いることを特徴とす
る。
子の製造方法は、請求項７または８記載の強誘電体記憶
素子の製造方法において、前記拡散防止層として、チタ
ン酸化物を主成分とする絶縁膜を用いることを特徴とす
る。
【００１５】請求項１１記載の発明に係る強誘電体記憶
素子の製造方法は、請求項７または８記載の強誘電体記
憶素子の製造方法において、前記拡散防止層として、チ
タン窒化物を主成分とする薄膜を用いることを特徴とす
る。
素子の製造方法は、請求項７または８記載の強誘電体記
憶素子の製造方法において、前記拡散防止層として、チ
タン窒化物を主成分とする薄膜を用いることを特徴とす
る。
【００１６】請求項１２記載の発明に係る強誘電体記憶
素子の製造方法は、請求項７〜１１のいずれかに記載の
強誘電体記憶素子の製造方法において、前記強誘電体薄
膜として、ＡＢＯ3 型構造を持つ強誘電体またはビスマ
ス層状化合物を用いることを特徴とする。
素子の製造方法は、請求項７〜１１のいずれかに記載の
強誘電体記憶素子の製造方法において、前記強誘電体薄
膜として、ＡＢＯ3 型構造を持つ強誘電体またはビスマ
ス層状化合物を用いることを特徴とする。
【００１７】請求項１３記載の強誘電体記憶素子の製造
方法は、請求項７〜１２のいずれかに記載の強誘電体記
憶素子の製造方法において、前記不純物として、リン、
ホウ素またはヒ素を用いることを特徴とする。
方法は、請求項７〜１２のいずれかに記載の強誘電体記
憶素子の製造方法において、前記不純物として、リン、
ホウ素またはヒ素を用いることを特徴とする。
【００１８】
【発明の実施の形態】本明細書において、電界効果型ト
ランジスタとは、半導体と絶縁体を接合した構造を持つ
ゲートの両側にソース、ドレインと称する導電体電極を
有するトランジスタのことで、たとえばＭＯＳ（Ｍｅｔ
ａｌ／Ｏｘｉｄｅ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−Ｆ
ＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｕ
ｔｏｒ）などがこれにあたる。
ランジスタとは、半導体と絶縁体を接合した構造を持つ
ゲートの両側にソース、ドレインと称する導電体電極を
有するトランジスタのことで、たとえばＭＯＳ（Ｍｅｔ
ａｌ／Ｏｘｉｄｅ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−Ｆ
ＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｕ
ｔｏｒ）などがこれにあたる。
【００１９】強誘電体薄膜とは、印加電圧を取り除いて
も、内部分極が残る（残留分極）誘電体（絶縁体）のこ
とであり、ＡＢＯ3 （Ａ，Ｂは金属、Ｏは酸素）型構造
を持つ強誘電体またはビスマス層状化合物の薄膜、たと
えば
も、内部分極が残る（残留分極）誘電体（絶縁体）のこ
とであり、ＡＢＯ3 （Ａ，Ｂは金属、Ｏは酸素）型構造
を持つ強誘電体またはビスマス層状化合物の薄膜、たと
えば
【００２０】
【外１】
【００２１】を用いる。
【００２２】電界効果型トランジスタのゲート部分をこ
の強誘電体薄膜の残留分極を用いて制御するとは強誘電
体の残留分極により発生した電位によって該トランジス
タのチャネル部分を形成または消失させ、ソース−ドレ
イン間を短絡または遮断状態に維持し、記憶保持を行う
ことである。
の強誘電体薄膜の残留分極を用いて制御するとは強誘電
体の残留分極により発生した電位によって該トランジス
タのチャネル部分を形成または消失させ、ソース−ドレ
イン間を短絡または遮断状態に維持し、記憶保持を行う
ことである。
【００２３】強誘電体薄膜は、導電体電極または絶縁体
に接して配置される。シリコン基板上に強誘電体薄膜を
配置するが、シリコン基板と強誘電体の間には常誘電体
薄膜または常誘電体薄膜を積層したものを配置する。強
誘電体薄膜に電圧印加するための電極は、シリコン基板
と反対側に配置され、シリコンに不純物をドープ（注
入）し、導電性を高めたものを使用する。この不純物に
は、リン、ホウ素（ボロン）、ヒ素等を１０14〜１０17
個／ｃｍ2 、好ましくは１０15〜１０16個／ｃｍ2 、の
濃度で用いる。このように、不純物をドープしたシリコ
ン膜を強誘電体薄膜への電圧印加電極として用いること
により、従来の白金電極を用いた場合とは異なり、加工
性に富むが耐熱性を有するので、この電極をマスクとし
て用いてゲート電極構造を加工形成することができる。
に接して配置される。シリコン基板上に強誘電体薄膜を
配置するが、シリコン基板と強誘電体の間には常誘電体
薄膜または常誘電体薄膜を積層したものを配置する。強
誘電体薄膜に電圧印加するための電極は、シリコン基板
と反対側に配置され、シリコンに不純物をドープ（注
入）し、導電性を高めたものを使用する。この不純物に
は、リン、ホウ素（ボロン）、ヒ素等を１０14〜１０17
個／ｃｍ2 、好ましくは１０15〜１０16個／ｃｍ2 、の
濃度で用いる。このように、不純物をドープしたシリコ
ン膜を強誘電体薄膜への電圧印加電極として用いること
により、従来の白金電極を用いた場合とは異なり、加工
性に富むが耐熱性を有するので、この電極をマスクとし
て用いてゲート電極構造を加工形成することができる。
【００２４】さらに、強誘電体薄膜とシリコン電極の間
に、相互拡散を防止するために拡散防止層を設けること
により、セルフアラインプロセスに関わる熱工程に耐え
ることができる。この拡散防止層には、セリウム酸化
物、チタン酸化物、チタン窒化物を主成分原料とする材
料等を用いることが好ましい。この場合、主成分原料と
するとは、組成物全体の５０重量％を越える量、好まし
くは、７０重量％以上、がこれらの材料からなることを
いう。混合できる他の原料としては、たとえば、ジルコ
ニウム酸化物、イットリウム酸化物などがあげられる。
に、相互拡散を防止するために拡散防止層を設けること
により、セルフアラインプロセスに関わる熱工程に耐え
ることができる。この拡散防止層には、セリウム酸化
物、チタン酸化物、チタン窒化物を主成分原料とする材
料等を用いることが好ましい。この場合、主成分原料と
するとは、組成物全体の５０重量％を越える量、好まし
くは、７０重量％以上、がこれらの材料からなることを
いう。混合できる他の原料としては、たとえば、ジルコ
ニウム酸化物、イットリウム酸化物などがあげられる。
【００２５】このようなゲート構造を持つ素子のソー
ス、ドレイン部は、ゲート構造部を加工した後、このゲ
ート構造部をマスクとしてシリコン基板表面に不純物を
拡散して形成する。このようなソース、ドレイン形成法
をセルフアライン法という。好ましくは、イオン注入法
により不純物を注入し、活性化アニール処理を行う。
ス、ドレイン部は、ゲート構造部を加工した後、このゲ
ート構造部をマスクとしてシリコン基板表面に不純物を
拡散して形成する。このようなソース、ドレイン形成法
をセルフアライン法という。好ましくは、イオン注入法
により不純物を注入し、活性化アニール処理を行う。
【００２６】これらの特徴により、セルフアライン法を
適用することができ、微細加工に適した強誘電体メモリ
の素子構造を提供することができ、高集積の不揮発性強
誘電体メモリを得ることができる。
適用することができ、微細加工に適した強誘電体メモリ
の素子構造を提供することができ、高集積の不揮発性強
誘電体メモリを得ることができる。
【００２７】本発明の強誘電体記憶素子は、次の工程に
より作製することができる。
より作製することができる。
【００２８】１）セリウム酸化物成膜工程： フィール
ド酸化膜を設けたシリコン基板上に、セリウム酸化物膜
を成膜する。ソースとしてＣｅＯ2 タブレットを用いた
電子ビーム加熱による真空蒸着で行う。
ド酸化膜を設けたシリコン基板上に、セリウム酸化物膜
を成膜する。ソースとしてＣｅＯ2 タブレットを用いた
電子ビーム加熱による真空蒸着で行う。
【００２９】２）シリコン酸化物成膜工程： セリウム
酸化物成膜後、酸素雰囲気中で６５０〜９５０℃で１〜
３０分アニールする。
酸化物成膜後、酸素雰囲気中で６５０〜９５０℃で１〜
３０分アニールする。
【００３０】３）ＰＬＺＴ成膜工程： 酸素雰囲気ＲＦ
スパッタリングにより、焼結ターゲットを使用して１）
のセリウム酸化物膜上に成膜する。スパッタリングは、
０．５ｍＴｏｒｒの雰囲気圧で基板温度４００℃で行っ
た。成膜後、ランプ加熱により６００〜７００℃で５〜
２０分アニールして結晶化する。
スパッタリングにより、焼結ターゲットを使用して１）
のセリウム酸化物膜上に成膜する。スパッタリングは、
０．５ｍＴｏｒｒの雰囲気圧で基板温度４００℃で行っ
た。成膜後、ランプ加熱により６００〜７００℃で５〜
２０分アニールして結晶化する。
【００３１】４）セリウム酸化物（拡散防止層）成膜工
程： ソースとしてＣｅＯ2 タブレットを用いた電子ビ
ーム加熱による真空蒸着により、３）のＰＬＺＴ膜上に
成膜する。
程： ソースとしてＣｅＯ2 タブレットを用いた電子ビ
ーム加熱による真空蒸着により、３）のＰＬＺＴ膜上に
成膜する。
【００３２】５）シリコン電極成膜工程： アルゴン雰
囲気ＲＦスパッタリングで４）の拡散防止層の上に成膜
する。スパッタリングは、１ｍＴｏｒｒ圧において基板
温度４００℃で行う。
囲気ＲＦスパッタリングで４）の拡散防止層の上に成膜
する。スパッタリングは、１ｍＴｏｒｒ圧において基板
温度４００℃で行う。
【００３３】６）セリウム酸化物、ＰＬＺＴ、ＳｉＯ2
エッチング工程： リソグラフィーでパターニングし、
ＣＦ4 によるＲＩＥエッチングを行う。
エッチング工程： リソグラフィーでパターニングし、
ＣＦ4 によるＲＩＥエッチングを行う。
【００３４】７）イオン注入工程： ６）で形成したゲ
ート構造部をマスクとし、Ｐ+ を用い３０〜１５０ｋｅ
Ｖ、好ましくは、５０〜１００ｋｅＶ、１０13〜１０17
個／ｃｍ2 、好ましくは、１０15〜１０16個／ｃｍ2 の
条件で、解放されているアクティブ領域にイオン注入す
る。
ート構造部をマスクとし、Ｐ+ を用い３０〜１５０ｋｅ
Ｖ、好ましくは、５０〜１００ｋｅＶ、１０13〜１０17
個／ｃｍ2 、好ましくは、１０15〜１０16個／ｃｍ2 の
条件で、解放されているアクティブ領域にイオン注入す
る。
【００３５】８）赤外線加熱工程： 窒素雰囲気下、６
００〜１０００℃で１〜３０分赤外線照射し注入された
イオンを活性化する。
００〜１０００℃で１〜３０分赤外線照射し注入された
イオンを活性化する。
【００３６】９）層間絶縁膜形成工程： ＴＥＯＳ、オ
ゾンによる熱ＣＶＤ（温度：４００〜４５０℃）でシリ
コン酸化物膜を形成する。
ゾンによる熱ＣＶＤ（温度：４００〜４５０℃）でシリ
コン酸化物膜を形成する。
【００３７】１０）層間絶縁膜穴開け工程： フォトリ
ソグラフィー、ＣＦ4 を用いたドライエッチングでコン
タクト穴をあける。
ソグラフィー、ＣＦ4 を用いたドライエッチングでコン
タクト穴をあける。
【００３８】１１）チタン窒化物形成工程： １０）で
形成したコンタクト穴の中に、チタン金属ターゲットを
使用し、アルゴン、窒素混入雰囲気ＤＣスパッタリング
でチタン窒化物膜を膜厚３０〜１００ｎｍに形成する。
形成したコンタクト穴の中に、チタン金属ターゲットを
使用し、アルゴン、窒素混入雰囲気ＤＣスパッタリング
でチタン窒化物膜を膜厚３０〜１００ｎｍに形成する。
【００３９】１２）Ａｌ配線膜成膜工程： リソグラフ
ィー、エッチングによりＡｌ薄膜をパターニングして配
線加工する。エッチングは、塩素によるＲＩＥエッチン
グで行う。
ィー、エッチングによりＡｌ薄膜をパターニングして配
線加工する。エッチングは、塩素によるＲＩＥエッチン
グで行う。
【００４０】１３）アルミニウムエッチング工程： 塩
素によるＲＩＥエッチングで行う。
素によるＲＩＥエッチングで行う。
【００４１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００４２】（実施例１）図１は本発明の一実施例によ
る不揮発性強誘電体記憶素子を示す概略断面図である。
図２〜図６は図１の強誘電体記憶素子の作製過程におけ
る素子の断面図である。図１〜図６において、１はＳｉ
単結晶基板、２はフィールド酸化膜、３は強誘電体薄
膜、４はシリコン酸化物薄膜（常誘電体薄膜）、５はセ
リウム酸化物薄膜（常誘電体薄膜）、６はセリウム酸化
物薄膜（拡散防止層）、７はリンドープシリコン膜、８
はソース部、９はドレイン部、１０はシリコン酸化物膜
（層間絶縁膜）、１１はチタン窒化物膜、１２はアルミ
ニウム電極である。
る不揮発性強誘電体記憶素子を示す概略断面図である。
図２〜図６は図１の強誘電体記憶素子の作製過程におけ
る素子の断面図である。図１〜図６において、１はＳｉ
単結晶基板、２はフィールド酸化膜、３は強誘電体薄
膜、４はシリコン酸化物薄膜（常誘電体薄膜）、５はセ
リウム酸化物薄膜（常誘電体薄膜）、６はセリウム酸化
物薄膜（拡散防止層）、７はリンドープシリコン膜、８
はソース部、９はドレイン部、１０はシリコン酸化物膜
（層間絶縁膜）、１１はチタン窒化物膜、１２はアルミ
ニウム電極である。
【００４３】基板には、抵抗率２Ωｃｍのｐ型Ｓｉ（１
００）単結晶基板１を用い、この基板は、ＭＯＳトラン
ジスタ形成部分（アクティブ領域）は、シリコン基板が
露出しており、他の部分はフィールド酸化膜２で覆われ
ている（図２）。このアクティブ領域付きＳｉウェハに
電子ビーム加熱による真空蒸着によりソースとしてＣｅ
Ｏ2 タブレットを用いてセリウム酸化物（ＣｅＯ2 ）薄
膜５を膜厚約１２ｎｍで成膜し、ついで７００℃２０分
間Ｏ2 中でアニールしてシリコン酸化物（ＳｉＯ2 ）薄
膜４を膜厚約３ｎｍ形成する（図３）。常誘電体薄膜と
してのセリウム酸化物薄膜５上に強誘電体薄膜３とし
て、膜厚３００ｎｍのＰＬＺＴ薄膜を、焼結ターゲット
を使用して酸素雰囲気ＲＦスパッタリングで形成し、こ
の強誘電体薄膜３の上部には、拡散防止層としてのセリ
ウム酸化物薄膜６を真空蒸着法で膜厚約１０ｎｍ形成し
た後、スパッタリング法で電圧印加のためのシリコン電
極としてリンドープシリコン膜７をスパッタリング法で
形成した（図４）。このシリコン電極は、リンをドープ
したターゲットを使用し、導電率を高めた膜が得られ
る。
００）単結晶基板１を用い、この基板は、ＭＯＳトラン
ジスタ形成部分（アクティブ領域）は、シリコン基板が
露出しており、他の部分はフィールド酸化膜２で覆われ
ている（図２）。このアクティブ領域付きＳｉウェハに
電子ビーム加熱による真空蒸着によりソースとしてＣｅ
Ｏ2 タブレットを用いてセリウム酸化物（ＣｅＯ2 ）薄
膜５を膜厚約１２ｎｍで成膜し、ついで７００℃２０分
間Ｏ2 中でアニールしてシリコン酸化物（ＳｉＯ2 ）薄
膜４を膜厚約３ｎｍ形成する（図３）。常誘電体薄膜と
してのセリウム酸化物薄膜５上に強誘電体薄膜３とし
て、膜厚３００ｎｍのＰＬＺＴ薄膜を、焼結ターゲット
を使用して酸素雰囲気ＲＦスパッタリングで形成し、こ
の強誘電体薄膜３の上部には、拡散防止層としてのセリ
ウム酸化物薄膜６を真空蒸着法で膜厚約１０ｎｍ形成し
た後、スパッタリング法で電圧印加のためのシリコン電
極としてリンドープシリコン膜７をスパッタリング法で
形成した（図４）。このシリコン電極は、リンをドープ
したターゲットを使用し、導電率を高めた膜が得られ
る。
【００４４】この積層膜は、フォトリソグラフィーによ
りパターニングし、ドライエッチング法によって加工さ
れる。シリコン電極は塩素ガスをエッチャントとするＲ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）に
より加工し、セリウム酸化物、強誘電体（ＰＬＺＴ）、
シリコン酸化物は、四フッ化メタン（ＣＦ4 ）をエッチ
ャントとするＲＩＥにより加工して、ゲート電極部Ｇを
形成する。
りパターニングし、ドライエッチング法によって加工さ
れる。シリコン電極は塩素ガスをエッチャントとするＲ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）に
より加工し、セリウム酸化物、強誘電体（ＰＬＺＴ）、
シリコン酸化物は、四フッ化メタン（ＣＦ4 ）をエッチ
ャントとするＲＩＥにより加工して、ゲート電極部Ｇを
形成する。
【００４５】ゲート電極部Ｇを加工した後、イオン注入
法によって、リン（Ｐ+ ）を不純物として注入した。次
に、赤外線を基板上方から照射する加熱法によって、不
純物を活性化した。この活性化アニールにおける加熱温
度は、約７００℃であり、約５分間にわたって加熱し
た。雰囲気ガスは窒素である。これによって、ソース
８，ドレイン９を形成した（図５）。
法によって、リン（Ｐ+ ）を不純物として注入した。次
に、赤外線を基板上方から照射する加熱法によって、不
純物を活性化した。この活性化アニールにおける加熱温
度は、約７００℃であり、約５分間にわたって加熱し
た。雰囲気ガスは窒素である。これによって、ソース
８，ドレイン９を形成した（図５）。
【００４６】保護膜（層間絶縁膜）としては、シリコン
酸化物１０を用いた。このシリコン酸化物膜は、オゾン
中でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌ
ｉｃａｔｅ）ガスを反応させて成膜した。成膜温度は、
約４００℃であり、膜厚は５００ｎｍである。このシリ
コン酸化物膜１０にフォトリソグラフィーでパターニン
グした後エッチングしてコンタクト穴をあけた（図
６）。このコンタクト穴に、アルゴン、窒素混入雰囲気
ＤＣスパッタリングでチタン窒化物膜１１、アルゴン雰
囲気ＤＣスパッタリングでアルミニウム電極１２を順次
積層し、配線層とした。チタン窒化物、アルミニウムの
配線は、塩素をエッチャントとしたＲＩＥを用いて加工
し、配線加工を行って図１に示す強誘電体記憶素子を形
成した。
酸化物１０を用いた。このシリコン酸化物膜は、オゾン
中でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌ
ｉｃａｔｅ）ガスを反応させて成膜した。成膜温度は、
約４００℃であり、膜厚は５００ｎｍである。このシリ
コン酸化物膜１０にフォトリソグラフィーでパターニン
グした後エッチングしてコンタクト穴をあけた（図
６）。このコンタクト穴に、アルゴン、窒素混入雰囲気
ＤＣスパッタリングでチタン窒化物膜１１、アルゴン雰
囲気ＤＣスパッタリングでアルミニウム電極１２を順次
積層し、配線層とした。チタン窒化物、アルミニウムの
配線は、塩素をエッチャントとしたＲＩＥを用いて加工
し、配線加工を行って図１に示す強誘電体記憶素子を形
成した。
【００４７】これらの製作工程を表１に示す。
【００４８】
【表１】
【００４９】図７に示すような測定系を用いて、トラン
ジスタの記憶特性を評価した。その結果を図８に示す。
ゲート電圧（ＶG ）０ボルトとしてドレイン電流（Ｖ
D ）を測定しているが、書き込み電圧の違いにより、ド
レイン電流が大きく異なり、記憶動作をしていることを
示している。
ジスタの記憶特性を評価した。その結果を図８に示す。
ゲート電圧（ＶG ）０ボルトとしてドレイン電流（Ｖ
D ）を測定しているが、書き込み電圧の違いにより、ド
レイン電流が大きく異なり、記憶動作をしていることを
示している。
【００５０】（実施例２）基板には、抵抗率２Ωｃｍの
ｐ型Ｓｉ（１００）単結晶基板１を用い、この基板は、
ＭＯＳトランジスタ形成部分は、シリコン基板が露出し
ており、他の部分はフィールド酸化膜２で覆われてい
る。強誘電体薄膜には、スパッタリングで形成した膜厚
３００ｎｍのＳＢＴ（Ｂｉ2 ＳｒＴａ2 Ｏ9 ）薄膜を使
用した。強誘電体薄膜とシリコン基板との間には、常誘
電体薄膜として、シリコン酸化物とセリウム酸化物・ジ
ルコニウム酸化物の混晶体の積層膜を使用した。強誘電
体薄膜の上に拡散防止層としてチタン窒化物を膜厚約１
０ｎｍ形成した後、スパッタリング法で電圧印加のため
のシリコン電極をスパッタリング法で形成した。
ｐ型Ｓｉ（１００）単結晶基板１を用い、この基板は、
ＭＯＳトランジスタ形成部分は、シリコン基板が露出し
ており、他の部分はフィールド酸化膜２で覆われてい
る。強誘電体薄膜には、スパッタリングで形成した膜厚
３００ｎｍのＳＢＴ（Ｂｉ2 ＳｒＴａ2 Ｏ9 ）薄膜を使
用した。強誘電体薄膜とシリコン基板との間には、常誘
電体薄膜として、シリコン酸化物とセリウム酸化物・ジ
ルコニウム酸化物の混晶体の積層膜を使用した。強誘電
体薄膜の上に拡散防止層としてチタン窒化物を膜厚約１
０ｎｍ形成した後、スパッタリング法で電圧印加のため
のシリコン電極をスパッタリング法で形成した。
【００５１】この積層膜は、ドライエッチング法によっ
て加工される。ゲート電極部を加工した後、イオン注入
法によって、リンを不純物として注入した。次に、赤外
線を基板上方から照射する加熱法によって、不純物を活
性化した。
て加工される。ゲート電極部を加工した後、イオン注入
法によって、リンを不純物として注入した。次に、赤外
線を基板上方から照射する加熱法によって、不純物を活
性化した。
【００５２】保護膜としては、シリコン酸化物を用い
た。このシリコン酸化物膜１０は、オゾン中でＴＥＯＳ
（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）
ガスを４１０℃で反応させる熱ＣＶD 法により成膜し
た。
た。このシリコン酸化物膜１０は、オゾン中でＴＥＯＳ
（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）
ガスを４１０℃で反応させる熱ＣＶD 法により成膜し
た。
【００５３】トランジスタの記憶特性を評価した。その
結果、ゲート電圧（ＶG ）０ボルトとしてドレイン電流
（ＶD ）を測定し、実施例１と同様に、書き込み電圧の
違いにより、ドレイン電流が大きく異なり、記憶動作を
していることが判った。
結果、ゲート電圧（ＶG ）０ボルトとしてドレイン電流
（ＶD ）を測定し、実施例１と同様に、書き込み電圧の
違いにより、ドレイン電流が大きく異なり、記憶動作を
していることが判った。
【００５４】
【発明の効果】以上の説明から明らかなように、本発明
によれば、半導体メモリをセルフアラインメント法で製
造できるので、安定に動作し、微細加工に適した構造を
有するＭＦＩＳ−ＦＥＴを提供することができる。この
ため、高速かつ不揮発で低消費電力の高集積メモリを提
供することができるなどの効果がある。
によれば、半導体メモリをセルフアラインメント法で製
造できるので、安定に動作し、微細加工に適した構造を
有するＭＦＩＳ−ＦＥＴを提供することができる。この
ため、高速かつ不揮発で低消費電力の高集積メモリを提
供することができるなどの効果がある。
【図１】実施例１に従う強誘電体記憶素子を示す概略断
面図である。
面図である。
【図２】実施例１に従う強誘電体記憶素子の作製過程の
一段階における断面図である。
一段階における断面図である。
【図３】実施例１に従う強誘電体記憶素子の作製過程の
一段階における断面図である。
一段階における断面図である。
【図４】実施例１に従う強誘電体記憶素子の作製過程の
一段階における断面図である。
一段階における断面図である。
【図５】実施例１に従う強誘電体記憶素子の作製過程の
一段階における断面図である。
一段階における断面図である。
【図６】実施例１に従う強誘電体記憶素子の作製過程の
一段階における断面図である。
一段階における断面図である。
【図７】本発明の強誘電体記憶素子の電気的測定系の概
念図である。
念図である。
【図８】本発明の強誘電体記憶素子の記憶動作を示す特
性図である。
性図である。
１ Ｓｉ単結晶基板 ２ フィールド酸化膜 ３ 強誘電体薄膜 ４ シリコン酸化物薄膜（常誘電体薄膜） ５ セリウム酸化物薄膜（常誘電体薄膜） ６ セリウム酸化物薄膜（拡散防止層） ７ リンドープシリコン膜 ８ ソース部 ９ ドレイン部 １０ シリコン酸化物膜（層間絶縁膜） １１ チタン窒化物膜 １２ アルミニウム電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (13)
- 【請求項１】 電界効果型トランジスタのソース、ドレ
イン間のチャネルが形成される部分を強誘電体の残留分
極を用いて制御する強誘電体記憶素子において、強誘電
体薄膜に電圧印加するための電極が不純物ドープした導
電性シリコンを含む薄膜からなり、強誘電体薄膜と不純
物ドープした導電性シリコンを含む薄膜との間に拡散防
止層を有することを特徴とする強誘電体記憶素子。 - 【請求項２】 前記拡散防止層として、セリウム酸化物
を主成分とする絶縁膜を用いることを特徴とする請求項
１記載の強誘電体記憶素子。 - 【請求項３】 前記拡散防止層として、チタン酸化物を
主成分とする絶縁膜を用いることを特徴とする請求項１
記載の強誘電体記憶素子。 - 【請求項４】 前記拡散防止層として、チタン窒化物を
主成分とする薄膜を用いることを特徴とする請求項１記
載の強誘電体記憶素子。 - 【請求項５】 前記強誘電体薄膜として、ＡＢＯ3 型構
造を持つ強誘電体またはビスマス層状化合物を用いるこ
とを特徴とする請求項１〜４のいずれかに記載の強誘電
体記憶素子。 - 【請求項６】 前記不純物として、リン、ホウ素または
ヒ素を用いることを特徴とする請求項１〜５のいずれか
に記載の強誘電体記憶素子。 - 【請求項７】 電界効果型トランジスタのソース、ドレ
イン間のチャネルが形成される部分を強誘電体の残留分
極を用いて制御する強誘電体記憶素子の製造方法におい
て、強誘電体薄膜に電圧印加するための電極として、不
純物ドープした導電性シリコンを含む薄膜を用い、強誘
電体薄膜と不純物ドープした導電性シリコンを含む薄膜
との間に拡散防止層を設けることを特徴とする強誘電体
記憶素子の製造方法。 - 【請求項８】 不純物拡散方法として、ソース、ドレイ
ンの形成をゲート電極部のセルフアラインを利用しイオ
ン注入法で不純物をドープして形成することを特徴とす
る請求項７記載の強誘電体記憶素子の製造方法。 - 【請求項９】 前記拡散防止層として、セリウム酸化物
を主成分とする絶縁膜を用いることを特徴とする請求項
７または８記載の強誘電体記憶素子の製造方法。 - 【請求項１０】 前記拡散防止層として、チタン酸化物
を主成分とする絶縁膜を用いることを特徴とする請求項
７または８記載の強誘電体記憶素子の製造方法。 - 【請求項１１】 前記拡散防止層として、チタン窒化物
を主成分とする薄膜を用いることを特徴とする請求項７
または８記載の強誘電体記憶素子の製造方法。 - 【請求項１２】 前記強誘電体薄膜として、ＡＢＯ3 型
構造を持つ強誘電体またはビスマス層状化合物を用いる
ことを特徴とする請求項７〜１１のいずれかに記載の強
誘電体記憶素子の製造方法。 - 【請求項１３】 前記不純物として、リン、ホウ素また
はヒ素を用いることを特徴とする請求項７〜１２のいず
れかに記載の強誘電体記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36403397A JPH11177037A (ja) | 1997-12-16 | 1997-12-16 | Ｍｆｓ型強誘電体記憶素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36403397A JPH11177037A (ja) | 1997-12-16 | 1997-12-16 | Ｍｆｓ型強誘電体記憶素子とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177037A true JPH11177037A (ja) | 1999-07-02 |
Family
ID=18480816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36403397A Withdrawn JPH11177037A (ja) | 1997-12-16 | 1997-12-16 | Ｍｆｓ型強誘電体記憶素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177037A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003196A1 (de) * | 1999-07-06 | 2001-01-11 | Infineon Technologies Ag | Ferroelektrischer transistor |
| EP1191604A3 (en) * | 2000-09-22 | 2004-06-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
-
1997
- 1997-12-16 JP JP36403397A patent/JPH11177037A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003196A1 (de) * | 1999-07-06 | 2001-01-11 | Infineon Technologies Ag | Ferroelektrischer transistor |
| EP1191604A3 (en) * | 2000-09-22 | 2004-06-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US6876030B2 (en) | 2000-09-22 | 2005-04-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |