JP3916049B2 - 強誘電体メモリトランジスタの製造方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 48
- 238000000034 method Methods 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000000151 deposition Methods 0.000 claims description 57
- 239000010410 layer Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 18
- -1 arsenic ions Chemical class 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 229910052785 arsenic Inorganic materials 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- 239000011241 protective layer Substances 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 9
- 238000002161 passivation Methods 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000001802 infusion Methods 0.000 claims 2
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 7
- 239000010409 thin film Substances 0.000 description 6
- 150000004767 nitrides Chemical group 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体薄膜を組み込んだトランジスタの製作に関し、詳細には、窒化物置換技術を用いた、金属／強誘電体／金属／酸化物／半導体（ＭＦＭＯＳ）トランジスタ、および金属／強誘電体／金属／半導体（ＭＦＭＳ）トランジスタの製造に関する。
【０００２】
【従来の技術】
強誘電体薄膜は、不揮発性メモリで用いられる。金属−強誘電体−金属−シリコン半導体（本明細書中では、強誘電体メモリ（ＦＥＭ）セルとも呼ぶ）は、メモリトランジスタとして特に有用である。公知の強誘電体ランダムアクセスメモリ（ＦＲＡＭ）は、１つのトランジスタ（１Ｔ）および１つのキャパシタ（１Ｃ）で構成される。このキャパシタは、一般に、通常は白金で作製される２つの電極間に薄い強誘電体膜を挟むことにより作製される。このタイプのメモリの回路構成および読出し／書込みシーケンスは、ＦＲＡＭではデータのリフレッシュが必要とされないことを除いては、従来の動的ランダムアクセスメモリ（ＤＲＡＭ）の回路構成および読出し／書込みシーケンスと同様である。
【０００３】
メモリ用途における強誘電体薄膜の別の公知である効用は、強誘電体薄膜をＦＥＴのゲート領域に直接堆積することにより、強誘電体−ゲート制御電界効果型トランジスタ（ＦＥＴ）を形成することである。このような強誘電体−ゲート制御デバイスが知られるようになってから久しく、金属−強誘電体−シリコン（ＭＦＳ）ＦＥＴとして公知のデバイスが含まれる。ＭＦＳ ＦＥＴ構造を組み込んだＦＲＡＭは、トランジスタ−キャパシタ構成に対して以下の２つの大きな利点を有する：（１）ＭＦＳ ＦＥＴは、それが占める表面積がより狭く、かつ（２）非破壊読出し（ＮＤＲ）を提供する。後述した特徴により、強誘電体の分極をスイッチングすることなく、ＭＦＳ ＦＥＴデバイスを数千回読み出すことが可能になる。金属／強誘電体／絶縁体／シリコン（ＭＦＩＳ）ＦＥＴ、金属／強誘電体／金属／半導体（ＭＦＭＳ）ＦＥＴ、および金属／強誘電体／金属／酸化物／半導体（ＭＦＭＯＳ）ＦＥＴ等の様々な形態のＭＦＳ ＦＥＴ構造が構成され得る。
【０００４】
【発明が解決しようとする課題】
ＭＦＭＯＳメモリトランジスタおよびＭＦＭＳメモリトランジスタのゲートスタックのエッチング中に、エッチングがシリコン内部にまで著しく広がらないことが非常に重要である。ＭＦＭＯＳメモリトランジスタのゲート酸化物の厚さは非常に薄く、ゲート酸化物のレベルで、ゲートスタックエッチングプロセスを止めることは特に困難である。過剰な量のシリコンがゲートスタックエッチングプロセスにより消耗されると、大きなソース／ドレイン直列抵抗が発生し得る。ＭＦＭＳメモリトランジスタの場合、表面チャネルが非常に浅い。適切な制御が維持されない場合、このチャネルは、ゲートスタックエッチングプロセス中に、エッチングにより完全に除去され得る。
【０００５】
従って、本発明の１つの目的は、極めて精密なエッチング処理を必要としない、ＭＦＭＯＳメモリトランジスタおよびＭＦＭＳメモリトランジスタの製造方法を提供することである。
【０００６】
本発明の別の目的は、製造コストを低減し、かつ生産量を増大する、ＭＦＭＯＳメモリトランジスタおよびＭＦＭＳメモリトランジスタの製造方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明による強誘電体メモリトランジスタを製造する方法は、ａ）活性領域を分離する工程を含む、基板を調製する工程と、ｂ）ゲート領域を形成する工程と、ｃ）該ゲート領域に電極プラグを堆積する工程と、ｄ）該電極プラグの周囲に側壁酸化物を堆積する工程と、ｅ）ソース領域およびドレイン領域を形成するために、ヒ素イオンを注入する工程と、ｆ）該注入イオンを拡散するために、該工程ａ）〜ｅ）によって得られた構造をアニーリングする工程と、ｇ）該構造上に層間酸化物層を堆積する工程と、ｈ）該電極プラグを除去する工程と、ｉ）該電極プラグの代わりに下部電極を堆積する工程と、ｊ）該下部電極上に強誘電体層を堆積する工程と、ｋ）該強誘電体層上に上部電極を堆積する工程と、ｌ）保護層を堆積する工程と、ｍ）該構造上にパシベーション酸化物層を堆積する工程と、ｎ）該構造をメタライゼーションする工程とを包含し、これにより上記目的が達成される。
【０００８】
前記ゲート領域を形成する工程ｂ）が前記基板のシリコンを酸化させる工程を含んでもよい。
【０００９】
前記ゲート領域を形成する工程ｂ）が表面チャネルを形成する工程を含んでもよい。
【００１０】
前記方法は、１０ｋｅＶ〜３０ｋｅＶのエネルギーレベルでの５×１０12ｃｍ-2〜５×１０13ｃｍ-2のドーズ量のヒ素イオンのＬＤＤ注入をさらに含んでもよい。
【００１１】
前記注入する工程ｅ）が、３０ｋｅＶ〜７０ｋｅＶのエネルギーレベルで、約１×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ素イオンを注入する工程を含み、前記アニーリングする工程ｆ）が、約３０分間、約７００℃〜９５０℃の間の温度で前記構造をアニーリングする工程を含んでもよい。
【００１２】
前記保護層を堆積する工程ｌ）が、ＴｉＯ2およびシリコン窒化物からなる材料群から選択された材料の層を約１０ｎｍ〜３０ｎｍの間の厚さに堆積する工程を含んでもよい。
【００１３】
本発明による強誘電体メモリトランジスタを製造する方法は、ａ）活性領域を分離する工程を含む、基板を調製する工程と、ｂ）ゲート領域を形成する工程と、ｃ）該ゲート領域に、シリコン窒化物の電極プラグを約２００ｎｍ〜３００ｎｍの間の厚さに堆積する工程と、ｄ）該電極プラグの周囲に酸化物層を堆積し、かつ該酸化物層をエッチングすることにより、該電極プラグの周囲に側壁酸化物を形成する工程と、ｅ）３０ｋｅＶ〜７０ｋｅＶのエネルギーレベルで、約１×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ素イオンを注入することにより、ソース領域およびドレイン領域を形成し、約３０分間、約７００℃〜９５０℃の間の温度で該工程ａ）〜ｄ）によって得られた構造をアニーリングすることにより、該注入イオンを拡散する工程と、ｆ）該構造上に層間酸化物層を堆積する工程であって、該堆積する工程が、該層間酸化物層を、該電極プラグの厚さよりも少なくとも１５０％厚い厚さに堆積する工程を含む、工程と、ｇ）該構造をＣＭＰにより平坦化する工程と、ｈ）該電極プラグをエッチングすることにより完全に該電極プラグを除去する工程と、ｉ）該電極プラグの代わりに下部電極を堆積する工程と、ｊ）該下部電極上に強誘電体層を堆積する工程と、ｋ）該強誘電体層上に上部電極を堆積する工程と、ｌ）保護層を堆積する工程と、ｍ）該構造上にパシベーション酸化物層を堆積する工程と、ｎ）該構造をメタライゼーションする工程とを包含し、これにより上記目的が達成される。
【００１４】
前記ゲート領域を形成する工程ｂ）が前記基板のシリコンを酸化させる工程を含んでもよい。
【００１５】
前記ゲート領域を形成する工程ｂ）が表面チャネルを形成する工程を含んでもよい。
【００１６】
前記方法は、１０ｋｅＶ〜３０ｋｅＶのエネルギーレベルでの５×１０12ｃｍ-2〜５×１０13ｃｍ-2のドーズ量のヒ素イオンのＬＤＤ注入をさらに含んでもよい。
【００１７】
前記保護層を堆積する工程ｌ）が、ＴｉＯ2およびシリコン窒化物からなる材料群から選択された材料の層を約１０ｎｍ〜３０ｎｍの間の厚さに堆積する工程を含んでもよい。
【００１８】
強誘電体メモリトランジスタを製造する方法が、活性領域を分離する工程を含む、基板を調製する工程、ゲート領域を形成する工程、上記ゲート領域に電極プラグを堆積する工程、上記電極プラグの周囲に側壁酸化物を堆積する工程、ヒ素イオンを注入することによりソース領域およびドレイン領域を形成する工程、上記工程により得られた構造をアニーリングすることにより上記注入イオンを拡散する工程、上記構造上に層間酸化物層を堆積する工程、上記電極プラグを除去する工程、上記電極プラグの代わりに下部電極を堆積する工程、上記下部電極上に強誘電体層を堆積する工程、上記強誘電体層上に上部電極を堆積する工程、保護層を堆積する工程、上記構造上にパシベーション酸化物層を堆積する工程、および上記構造をメタライゼーションする工程を含む。
【００１９】
本発明の要旨および目的は、本発明の性質を素早く理解することを可能にするために提供される。本発明のより完全な理解は、添付の図面と共に、以下の本発明の好適な実施形態の詳細な説明を参照することにより得られ得る。
【００２０】
【発明の実施の形態】
前述したとおり、金属／強誘電体／金属／酸化物／半導体（ＭＦＭＯＳ）メモリトランジスタ、および金属／強誘電体／金属／半導体（ＭＦＭＳ）メモリトランジスタのゲートスタックをエッチングするために用いられるエッチングプロセスは、特に、ＭＦＭＯＳメモリトランジスタにおいて、ゲート酸化物が非常に薄い場合、しばしば、エッチングプロセス中にシリコンを過剰に消耗する。ゲート酸化物のレベルでゲートスタックエッチングプロセスを止めることは非常に困難である。ゲートスタックエッチングプロセス中に過剰なシリコンの消耗が発生した場合、１，０００オーム程度の大きなソース／ドレイン直列抵抗が発生し得る。ＭＦＭＳメモリトランジスタの場合、表面チャネルが非常に浅く、ゲートスタックエッチングプロセス中に完全に除去され得る。本発明の方法は、極めて精密なゲートスタックエッチング技術を必要とすることなく、ＭＦＭＯＳメモリトランジスタおよびＭＦＭＳメモリトランジスタを製造する方法を提供する。
【００２１】
本発明の方法は、窒化物置換プロセスにより、ゲートスタックの下部電極を形成する工程を含み、このプロセスは、ゲートスタックの下部電極を平坦に維持することが可能である。窒化物エッチングの途中では、隣接するゲート−ソース領域、およびゲート−ドレイン領域での実質的なシリコンの損失がない。それゆえ、超薄ゲート酸化物がＭＦＭＯＳメモリトランジスタに提供され得、かつ極めて浅い表面伝導チャネルが、ＭＦＭＳメモリトランジスタに組み込まれ得る。ＭＦＭＯＳメモリトランジスタ構造、およびＭＦＭＳメモリトランジスタ構造の製造工程を、それぞれ、図１Ａ〜６Ａ、および図１Ｂ〜６Ｂに示す。両方のタイプのデバイスを製造するために用いられる工程は、非常に類似しており、同時に説明を進める。
【００２２】
プロセスの順序は次のとおりである。まず、図１Ａおよび１Ｂを参照して、ｐ型基板１０の調製、およびウェル１２の形成のための最新プロセスに続いて、３０ｋｅＶ〜５０ｋｅＶのエネルギーレベルで、約１×１０12ｃｍ-2〜１×１０13ｃｍ-2のドーズ量のボロンイオンを注入し、活性領域１４の閾値電圧の調節を行い、酸化物１６により活性デバイスの分離を行い、ＭＦＭＯＳメモリトランジスタにはゲート１８の酸化を行い、ＭＦＭＳメモリトランジスタには表面チャネル２０の形成を行う。
【００２３】
次に、図２Ａおよび２Ｂを参照して、最終的に電極プラグを形成するシリコン窒化物層２２が、約２００ｎｍ〜３００ｎｍの間の厚さに堆積される。フォトレジストが塗布され、シリコン窒化物がプラズマエッチングされ、基板１０のシリコンのレベルでプラズマエッチングを終了する。次いで、フォトレジストが除去される。ゲートのマスク幅は、必要とされるゲート幅よりも、ウェットエッチングプロセスにより除去されるべきシリコン窒化物厚さの約２倍分厚くなければならないことに留意されたい。
【００２４】
次の工程は、ソース／ドレイン領域への低ドーピング濃度（ＬＤＤ）イオン注入であるが、ＭＦＭＳメモリトランジスタには、このＬＤＤイオン注入は必要とされ得ない。ＬＤＤ注入は、１０ｋｅＶ〜３０ｋｅＶのエネルギーレベルでの５×１０12ｃｍ-2〜５×１０13ｃｍ-2のドーズ量のヒ素イオンの注入を含む。
【００２５】
酸化物層は、ＭＦＭＯＳメモリトランジスタの場合、約２０ｎｍ〜１５０ｎｍの間の厚さに、ＭＦＭＳメモリトランジスタの場合は、約１００ｎｍ〜２００ｎｍの間の厚さに、ＣＶＤにより堆積される。この構造は、マスキングおよびエッチングされ、電極プラグ２２の周囲に側壁酸化物２４が残る。ソース領域２６およびドレイン領域２８が、３０ｋｅＶ〜７０ｋｅＶのエネルギーレベルで、約１×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ素イオンの注入により形成される。この構造は、イオン拡散させるために、約３０分間、約７００℃〜９５０℃の間の温度でアニーリングされ、ソース領域２６およびドレイン領域２８内のＮ＋注入イオンを活性化させる。
【００２６】
図３Ａおよび３Ｂを参照して、層間酸化物層３０が、ＣＶＤにより、電極プラグ２２の厚さよりも少なくとも１５０％厚い厚さに堆積される。層間酸化物層３０およびシリコン窒化物２２は、化学的機械的研磨（ＣＭＰ）により平坦化され、かつ薄くされる。次いで、シリコン窒化物が、電極プラグを完全に除去するようにウェットエッチングされ、その結果、図３Ａおよび３Ｂに示す構造が形成される。
【００２７】
図４Ａおよび４Ｂに示すように、インジウムの下部電極３２が堆積され、ＣＭＰにより平坦化される。
【００２８】
次に、図５Ａおよび５Ｂを参照して、強誘電体薄膜３４および上部電極３６が堆積される。フォトレジストがゲートスタック上に塗布され、上部電極および強誘電体がエッチングされる。次いで、フォトレジストが除去される。ＴｉＯ2またはシリコン窒化物等の保護膜３８が、約１０ｎｍ〜３０ｎｍの間の厚さに堆積される。
【００２９】
残りのプロセス工程は、パシベーション酸化物層４０のＣＶＤ、ならびにソース電極４２、ゲート電極４４、およびドレイン電極４６を形成するメタライゼーションを含み、これらの工程は、最新のプロセスを用いて実施され得る。その結果、図６Ａに示す最終的なＭＦＭＯＳメモリトランジスタデバイス４８、および図６Ｂに示す最終的なＭＦＭＳメモリデバイス５０が形成される。
【００３０】
よって、強誘電体メモリトランジスタの製造方法が開示された。さらなる変形および改変が、請求の範囲に規定される本発明の範囲内でなされ得ることが理解される。
【００３１】
【発明の効果】
以上説明してきたように、強誘電体メモリトランジスタを製造する方法は、活性領域を分離する工程を含む、基板を調製する工程、ゲート領域を形成する工程、上記ゲート領域に電極プラグを堆積する工程、上記電極プラグの周囲に側壁酸化物を堆積する工程、イオンを注入することによりソース領域およびドレイン領域を形成する工程、上記工程によって得られた構造をアニーリングすることにより上記注入イオンを拡散する工程、上記構造上に層間酸化物層を堆積する工程、上記電極プラグを除去する工程、上記電極プラグの代わりに下部電極を堆積する工程、上記下部電極上に強誘電体層を堆積する工程、上記強誘電体層上に上部電極を堆積する工程、保護層を堆積する工程、上記構造上にパシベーション酸化物層を堆積する工程、および上記構造をメタライゼーションする工程を含む。窒化物置換プロセスである電極プラグをゲート領域に堆積し、ソース領域およびドレイン領域を形成した後に電極プラグを除去して、除去された電極プラグの代わりに上記下部電極を堆積するので、精密なエッチング処理を必要とすることなく、ゲート-ソース領域およびゲート-ドレイン領域においてシリコンを過剰に消耗することなく、超薄ゲート酸化物をＭＦＭＯＳおよびＭＦＭＳメモリトランジスタに提供することができる。
【図面の簡単な説明】
【図１Ａ】図１Ａは、本発明の方法によるＭＦＭＯＳメモリトランジスタの製造工程を示す。
【図１Ｂ】図１Ｂは、本発明の別の実施形態によるＭＦＭＳメモリトランジスタの製造工程を示す。
【図２Ａ】図２Ａは、本発明の方法によるＭＦＭＯＳメモリトランジスタの製造工程を示す。
【図２Ｂ】図２Ｂは、本発明の別の実施形態によるＭＦＭＳメモリトランジスタの製造工程を示す。
【図３Ａ】図３Ａは、本発明の方法によるＭＦＭＯＳメモリトランジスタの製造工程を示す。
【図３Ｂ】図３Ｂは、本発明の別の実施形態によるＭＦＭＳメモリトランジスタの製造工程を示す。
【図４Ａ】図４Ａは、本発明の方法によるＭＦＭＯＳメモリトランジスタの製造工程を示す。
【図４Ｂ】図４Ｂは、本発明の別の実施形態によるＭＦＭＳメモリトランジスタの製造工程を示す。
【図５Ａ】図５Ａは、本発明の方法によるＭＦＭＯＳメモリトランジスタの製造工程を示す。
【図５Ｂ】図５Ｂは、本発明の別の実施形態によるＭＦＭＳメモリトランジスタの製造工程を示す。
【図６Ａ】図６Ａは、図１Ａ〜５Ａの工程により完成されたＭＦＭＯＳメモリトランジスタを示す。
【図６Ｂ】図６Ｂは、図１Ｂ〜５Ｂの工程により完成されたＭＦＭＳメモリトランジスタを示す。
【符号の説明】
１０ 基板
１２ ウェル
１４ 活性領域
１６ 酸化物
１８ ゲート
２０ 表面チャネル
２２ 電極プラグ（シリコン窒化物層）
２６ ソース領域
２８ ドレイン領域
３０ 層間酸化物層
３２ 下部電極
３４ 強誘電体薄膜
３６ 上部電極
３８ 保護膜
４０ パシベーション酸化物層
４２ ソース電極
４４ ゲート電極
４６ ドレイン電極
【発明の属する技術分野】
本発明は、強誘電体薄膜を組み込んだトランジスタの製作に関し、詳細には、窒化物置換技術を用いた、金属／強誘電体／金属／酸化物／半導体（ＭＦＭＯＳ）トランジスタ、および金属／強誘電体／金属／半導体（ＭＦＭＳ）トランジスタの製造に関する。
【０００２】
【従来の技術】
強誘電体薄膜は、不揮発性メモリで用いられる。金属−強誘電体−金属−シリコン半導体（本明細書中では、強誘電体メモリ（ＦＥＭ）セルとも呼ぶ）は、メモリトランジスタとして特に有用である。公知の強誘電体ランダムアクセスメモリ（ＦＲＡＭ）は、１つのトランジスタ（１Ｔ）および１つのキャパシタ（１Ｃ）で構成される。このキャパシタは、一般に、通常は白金で作製される２つの電極間に薄い強誘電体膜を挟むことにより作製される。このタイプのメモリの回路構成および読出し／書込みシーケンスは、ＦＲＡＭではデータのリフレッシュが必要とされないことを除いては、従来の動的ランダムアクセスメモリ（ＤＲＡＭ）の回路構成および読出し／書込みシーケンスと同様である。
【０００３】
メモリ用途における強誘電体薄膜の別の公知である効用は、強誘電体薄膜をＦＥＴのゲート領域に直接堆積することにより、強誘電体−ゲート制御電界効果型トランジスタ（ＦＥＴ）を形成することである。このような強誘電体−ゲート制御デバイスが知られるようになってから久しく、金属−強誘電体−シリコン（ＭＦＳ）ＦＥＴとして公知のデバイスが含まれる。ＭＦＳ ＦＥＴ構造を組み込んだＦＲＡＭは、トランジスタ−キャパシタ構成に対して以下の２つの大きな利点を有する：（１）ＭＦＳ ＦＥＴは、それが占める表面積がより狭く、かつ（２）非破壊読出し（ＮＤＲ）を提供する。後述した特徴により、強誘電体の分極をスイッチングすることなく、ＭＦＳ ＦＥＴデバイスを数千回読み出すことが可能になる。金属／強誘電体／絶縁体／シリコン（ＭＦＩＳ）ＦＥＴ、金属／強誘電体／金属／半導体（ＭＦＭＳ）ＦＥＴ、および金属／強誘電体／金属／酸化物／半導体（ＭＦＭＯＳ）ＦＥＴ等の様々な形態のＭＦＳ ＦＥＴ構造が構成され得る。
【０００４】
【発明が解決しようとする課題】
ＭＦＭＯＳメモリトランジスタおよびＭＦＭＳメモリトランジスタのゲートスタックのエッチング中に、エッチングがシリコン内部にまで著しく広がらないことが非常に重要である。ＭＦＭＯＳメモリトランジスタのゲート酸化物の厚さは非常に薄く、ゲート酸化物のレベルで、ゲートスタックエッチングプロセスを止めることは特に困難である。過剰な量のシリコンがゲートスタックエッチングプロセスにより消耗されると、大きなソース／ドレイン直列抵抗が発生し得る。ＭＦＭＳメモリトランジスタの場合、表面チャネルが非常に浅い。適切な制御が維持されない場合、このチャネルは、ゲートスタックエッチングプロセス中に、エッチングにより完全に除去され得る。
【０００５】
従って、本発明の１つの目的は、極めて精密なエッチング処理を必要としない、ＭＦＭＯＳメモリトランジスタおよびＭＦＭＳメモリトランジスタの製造方法を提供することである。
【０００６】
本発明の別の目的は、製造コストを低減し、かつ生産量を増大する、ＭＦＭＯＳメモリトランジスタおよびＭＦＭＳメモリトランジスタの製造方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明による強誘電体メモリトランジスタを製造する方法は、ａ）活性領域を分離する工程を含む、基板を調製する工程と、ｂ）ゲート領域を形成する工程と、ｃ）該ゲート領域に電極プラグを堆積する工程と、ｄ）該電極プラグの周囲に側壁酸化物を堆積する工程と、ｅ）ソース領域およびドレイン領域を形成するために、ヒ素イオンを注入する工程と、ｆ）該注入イオンを拡散するために、該工程ａ）〜ｅ）によって得られた構造をアニーリングする工程と、ｇ）該構造上に層間酸化物層を堆積する工程と、ｈ）該電極プラグを除去する工程と、ｉ）該電極プラグの代わりに下部電極を堆積する工程と、ｊ）該下部電極上に強誘電体層を堆積する工程と、ｋ）該強誘電体層上に上部電極を堆積する工程と、ｌ）保護層を堆積する工程と、ｍ）該構造上にパシベーション酸化物層を堆積する工程と、ｎ）該構造をメタライゼーションする工程とを包含し、これにより上記目的が達成される。
【０００８】
前記ゲート領域を形成する工程ｂ）が前記基板のシリコンを酸化させる工程を含んでもよい。
【０００９】
前記ゲート領域を形成する工程ｂ）が表面チャネルを形成する工程を含んでもよい。
【００１０】
前記方法は、１０ｋｅＶ〜３０ｋｅＶのエネルギーレベルでの５×１０12ｃｍ-2〜５×１０13ｃｍ-2のドーズ量のヒ素イオンのＬＤＤ注入をさらに含んでもよい。
【００１１】
前記注入する工程ｅ）が、３０ｋｅＶ〜７０ｋｅＶのエネルギーレベルで、約１×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ素イオンを注入する工程を含み、前記アニーリングする工程ｆ）が、約３０分間、約７００℃〜９５０℃の間の温度で前記構造をアニーリングする工程を含んでもよい。
【００１２】
前記保護層を堆積する工程ｌ）が、ＴｉＯ2およびシリコン窒化物からなる材料群から選択された材料の層を約１０ｎｍ〜３０ｎｍの間の厚さに堆積する工程を含んでもよい。
【００１３】
本発明による強誘電体メモリトランジスタを製造する方法は、ａ）活性領域を分離する工程を含む、基板を調製する工程と、ｂ）ゲート領域を形成する工程と、ｃ）該ゲート領域に、シリコン窒化物の電極プラグを約２００ｎｍ〜３００ｎｍの間の厚さに堆積する工程と、ｄ）該電極プラグの周囲に酸化物層を堆積し、かつ該酸化物層をエッチングすることにより、該電極プラグの周囲に側壁酸化物を形成する工程と、ｅ）３０ｋｅＶ〜７０ｋｅＶのエネルギーレベルで、約１×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ素イオンを注入することにより、ソース領域およびドレイン領域を形成し、約３０分間、約７００℃〜９５０℃の間の温度で該工程ａ）〜ｄ）によって得られた構造をアニーリングすることにより、該注入イオンを拡散する工程と、ｆ）該構造上に層間酸化物層を堆積する工程であって、該堆積する工程が、該層間酸化物層を、該電極プラグの厚さよりも少なくとも１５０％厚い厚さに堆積する工程を含む、工程と、ｇ）該構造をＣＭＰにより平坦化する工程と、ｈ）該電極プラグをエッチングすることにより完全に該電極プラグを除去する工程と、ｉ）該電極プラグの代わりに下部電極を堆積する工程と、ｊ）該下部電極上に強誘電体層を堆積する工程と、ｋ）該強誘電体層上に上部電極を堆積する工程と、ｌ）保護層を堆積する工程と、ｍ）該構造上にパシベーション酸化物層を堆積する工程と、ｎ）該構造をメタライゼーションする工程とを包含し、これにより上記目的が達成される。
【００１４】
前記ゲート領域を形成する工程ｂ）が前記基板のシリコンを酸化させる工程を含んでもよい。
【００１５】
前記ゲート領域を形成する工程ｂ）が表面チャネルを形成する工程を含んでもよい。
【００１６】
前記方法は、１０ｋｅＶ〜３０ｋｅＶのエネルギーレベルでの５×１０12ｃｍ-2〜５×１０13ｃｍ-2のドーズ量のヒ素イオンのＬＤＤ注入をさらに含んでもよい。
【００１７】
前記保護層を堆積する工程ｌ）が、ＴｉＯ2およびシリコン窒化物からなる材料群から選択された材料の層を約１０ｎｍ〜３０ｎｍの間の厚さに堆積する工程を含んでもよい。
【００１８】
強誘電体メモリトランジスタを製造する方法が、活性領域を分離する工程を含む、基板を調製する工程、ゲート領域を形成する工程、上記ゲート領域に電極プラグを堆積する工程、上記電極プラグの周囲に側壁酸化物を堆積する工程、ヒ素イオンを注入することによりソース領域およびドレイン領域を形成する工程、上記工程により得られた構造をアニーリングすることにより上記注入イオンを拡散する工程、上記構造上に層間酸化物層を堆積する工程、上記電極プラグを除去する工程、上記電極プラグの代わりに下部電極を堆積する工程、上記下部電極上に強誘電体層を堆積する工程、上記強誘電体層上に上部電極を堆積する工程、保護層を堆積する工程、上記構造上にパシベーション酸化物層を堆積する工程、および上記構造をメタライゼーションする工程を含む。
【００１９】
本発明の要旨および目的は、本発明の性質を素早く理解することを可能にするために提供される。本発明のより完全な理解は、添付の図面と共に、以下の本発明の好適な実施形態の詳細な説明を参照することにより得られ得る。
【００２０】
【発明の実施の形態】
前述したとおり、金属／強誘電体／金属／酸化物／半導体（ＭＦＭＯＳ）メモリトランジスタ、および金属／強誘電体／金属／半導体（ＭＦＭＳ）メモリトランジスタのゲートスタックをエッチングするために用いられるエッチングプロセスは、特に、ＭＦＭＯＳメモリトランジスタにおいて、ゲート酸化物が非常に薄い場合、しばしば、エッチングプロセス中にシリコンを過剰に消耗する。ゲート酸化物のレベルでゲートスタックエッチングプロセスを止めることは非常に困難である。ゲートスタックエッチングプロセス中に過剰なシリコンの消耗が発生した場合、１，０００オーム程度の大きなソース／ドレイン直列抵抗が発生し得る。ＭＦＭＳメモリトランジスタの場合、表面チャネルが非常に浅く、ゲートスタックエッチングプロセス中に完全に除去され得る。本発明の方法は、極めて精密なゲートスタックエッチング技術を必要とすることなく、ＭＦＭＯＳメモリトランジスタおよびＭＦＭＳメモリトランジスタを製造する方法を提供する。
【００２１】
本発明の方法は、窒化物置換プロセスにより、ゲートスタックの下部電極を形成する工程を含み、このプロセスは、ゲートスタックの下部電極を平坦に維持することが可能である。窒化物エッチングの途中では、隣接するゲート−ソース領域、およびゲート−ドレイン領域での実質的なシリコンの損失がない。それゆえ、超薄ゲート酸化物がＭＦＭＯＳメモリトランジスタに提供され得、かつ極めて浅い表面伝導チャネルが、ＭＦＭＳメモリトランジスタに組み込まれ得る。ＭＦＭＯＳメモリトランジスタ構造、およびＭＦＭＳメモリトランジスタ構造の製造工程を、それぞれ、図１Ａ〜６Ａ、および図１Ｂ〜６Ｂに示す。両方のタイプのデバイスを製造するために用いられる工程は、非常に類似しており、同時に説明を進める。
【００２２】
プロセスの順序は次のとおりである。まず、図１Ａおよび１Ｂを参照して、ｐ型基板１０の調製、およびウェル１２の形成のための最新プロセスに続いて、３０ｋｅＶ〜５０ｋｅＶのエネルギーレベルで、約１×１０12ｃｍ-2〜１×１０13ｃｍ-2のドーズ量のボロンイオンを注入し、活性領域１４の閾値電圧の調節を行い、酸化物１６により活性デバイスの分離を行い、ＭＦＭＯＳメモリトランジスタにはゲート１８の酸化を行い、ＭＦＭＳメモリトランジスタには表面チャネル２０の形成を行う。
【００２３】
次に、図２Ａおよび２Ｂを参照して、最終的に電極プラグを形成するシリコン窒化物層２２が、約２００ｎｍ〜３００ｎｍの間の厚さに堆積される。フォトレジストが塗布され、シリコン窒化物がプラズマエッチングされ、基板１０のシリコンのレベルでプラズマエッチングを終了する。次いで、フォトレジストが除去される。ゲートのマスク幅は、必要とされるゲート幅よりも、ウェットエッチングプロセスにより除去されるべきシリコン窒化物厚さの約２倍分厚くなければならないことに留意されたい。
【００２４】
次の工程は、ソース／ドレイン領域への低ドーピング濃度（ＬＤＤ）イオン注入であるが、ＭＦＭＳメモリトランジスタには、このＬＤＤイオン注入は必要とされ得ない。ＬＤＤ注入は、１０ｋｅＶ〜３０ｋｅＶのエネルギーレベルでの５×１０12ｃｍ-2〜５×１０13ｃｍ-2のドーズ量のヒ素イオンの注入を含む。
【００２５】
酸化物層は、ＭＦＭＯＳメモリトランジスタの場合、約２０ｎｍ〜１５０ｎｍの間の厚さに、ＭＦＭＳメモリトランジスタの場合は、約１００ｎｍ〜２００ｎｍの間の厚さに、ＣＶＤにより堆積される。この構造は、マスキングおよびエッチングされ、電極プラグ２２の周囲に側壁酸化物２４が残る。ソース領域２６およびドレイン領域２８が、３０ｋｅＶ〜７０ｋｅＶのエネルギーレベルで、約１×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ素イオンの注入により形成される。この構造は、イオン拡散させるために、約３０分間、約７００℃〜９５０℃の間の温度でアニーリングされ、ソース領域２６およびドレイン領域２８内のＮ＋注入イオンを活性化させる。
【００２６】
図３Ａおよび３Ｂを参照して、層間酸化物層３０が、ＣＶＤにより、電極プラグ２２の厚さよりも少なくとも１５０％厚い厚さに堆積される。層間酸化物層３０およびシリコン窒化物２２は、化学的機械的研磨（ＣＭＰ）により平坦化され、かつ薄くされる。次いで、シリコン窒化物が、電極プラグを完全に除去するようにウェットエッチングされ、その結果、図３Ａおよび３Ｂに示す構造が形成される。
【００２７】
図４Ａおよび４Ｂに示すように、インジウムの下部電極３２が堆積され、ＣＭＰにより平坦化される。
【００２８】
次に、図５Ａおよび５Ｂを参照して、強誘電体薄膜３４および上部電極３６が堆積される。フォトレジストがゲートスタック上に塗布され、上部電極および強誘電体がエッチングされる。次いで、フォトレジストが除去される。ＴｉＯ2またはシリコン窒化物等の保護膜３８が、約１０ｎｍ〜３０ｎｍの間の厚さに堆積される。
【００２９】
残りのプロセス工程は、パシベーション酸化物層４０のＣＶＤ、ならびにソース電極４２、ゲート電極４４、およびドレイン電極４６を形成するメタライゼーションを含み、これらの工程は、最新のプロセスを用いて実施され得る。その結果、図６Ａに示す最終的なＭＦＭＯＳメモリトランジスタデバイス４８、および図６Ｂに示す最終的なＭＦＭＳメモリデバイス５０が形成される。
【００３０】
よって、強誘電体メモリトランジスタの製造方法が開示された。さらなる変形および改変が、請求の範囲に規定される本発明の範囲内でなされ得ることが理解される。
【００３１】
【発明の効果】
以上説明してきたように、強誘電体メモリトランジスタを製造する方法は、活性領域を分離する工程を含む、基板を調製する工程、ゲート領域を形成する工程、上記ゲート領域に電極プラグを堆積する工程、上記電極プラグの周囲に側壁酸化物を堆積する工程、イオンを注入することによりソース領域およびドレイン領域を形成する工程、上記工程によって得られた構造をアニーリングすることにより上記注入イオンを拡散する工程、上記構造上に層間酸化物層を堆積する工程、上記電極プラグを除去する工程、上記電極プラグの代わりに下部電極を堆積する工程、上記下部電極上に強誘電体層を堆積する工程、上記強誘電体層上に上部電極を堆積する工程、保護層を堆積する工程、上記構造上にパシベーション酸化物層を堆積する工程、および上記構造をメタライゼーションする工程を含む。窒化物置換プロセスである電極プラグをゲート領域に堆積し、ソース領域およびドレイン領域を形成した後に電極プラグを除去して、除去された電極プラグの代わりに上記下部電極を堆積するので、精密なエッチング処理を必要とすることなく、ゲート-ソース領域およびゲート-ドレイン領域においてシリコンを過剰に消耗することなく、超薄ゲート酸化物をＭＦＭＯＳおよびＭＦＭＳメモリトランジスタに提供することができる。
【図面の簡単な説明】
【図１Ａ】図１Ａは、本発明の方法によるＭＦＭＯＳメモリトランジスタの製造工程を示す。
【図１Ｂ】図１Ｂは、本発明の別の実施形態によるＭＦＭＳメモリトランジスタの製造工程を示す。
【図２Ａ】図２Ａは、本発明の方法によるＭＦＭＯＳメモリトランジスタの製造工程を示す。
【図２Ｂ】図２Ｂは、本発明の別の実施形態によるＭＦＭＳメモリトランジスタの製造工程を示す。
【図３Ａ】図３Ａは、本発明の方法によるＭＦＭＯＳメモリトランジスタの製造工程を示す。
【図３Ｂ】図３Ｂは、本発明の別の実施形態によるＭＦＭＳメモリトランジスタの製造工程を示す。
【図４Ａ】図４Ａは、本発明の方法によるＭＦＭＯＳメモリトランジスタの製造工程を示す。
【図４Ｂ】図４Ｂは、本発明の別の実施形態によるＭＦＭＳメモリトランジスタの製造工程を示す。
【図５Ａ】図５Ａは、本発明の方法によるＭＦＭＯＳメモリトランジスタの製造工程を示す。
【図５Ｂ】図５Ｂは、本発明の別の実施形態によるＭＦＭＳメモリトランジスタの製造工程を示す。
【図６Ａ】図６Ａは、図１Ａ〜５Ａの工程により完成されたＭＦＭＯＳメモリトランジスタを示す。
【図６Ｂ】図６Ｂは、図１Ｂ〜５Ｂの工程により完成されたＭＦＭＳメモリトランジスタを示す。
【符号の説明】
１０ 基板
１２ ウェル
１４ 活性領域
１６ 酸化物
１８ ゲート
２０ 表面チャネル
２２ 電極プラグ（シリコン窒化物層）
２６ ソース領域
２８ ドレイン領域
３０ 層間酸化物層
３２ 下部電極
３４ 強誘電体薄膜
３６ 上部電極
３８ 保護膜
４０ パシベーション酸化物層
４２ ソース電極
４４ ゲート電極
４６ ドレイン電極
Claims (9)
- 強誘電体メモリトランジスタを製造する方法であって、
ａ）基板に、活性領域を形成するとともに、該活性領域の両側に酸化物を形成する工程と、
ｂ）前記活性領域上にゲート酸化物または表面チャネルを形成する工程と、
ｃ）前記ゲート酸化物または表面チャネル上におけるゲート領域となる部分に、電極プラグを堆積する工程と、
ｄ）該電極プラグの周囲に側壁酸化物を堆積する工程と、
ｅ）ソース領域およびドレイン領域を形成するために、前記基板にヒ素イオンを注入する工程と、
ｆ）該注入イオンを拡散するために、前記工程ａ）〜ｅ）によって得られた構造をアニーリングする工程と、
ｇ）アニーリングされた前記構造上に層間酸化物層を堆積する工程と、
ｈ）前記電極プラグを除去する工程と、
ｉ）該電極プラグの代わりに該電極プラグが除去された部分に下部電極を堆積して平坦化する工程と、
ｊ）該下部電極上に強誘電体層を堆積する工程と、
ｋ）該強誘電体層上に上部電極を堆積する工程と、
ｌ）前記強誘電体層および前記上部電極をエッチングした後に保護層を堆積する工程と、
ｍ）該保護層上にパシベーション酸化物層を堆積する工程と、
ｎ）前記工程ａ）〜ｎ）によって得られた構造に、ソース電極、ゲート電極およびドレイン電極を形成する工程と
を包含する方法。 - 前記工程ｂ）において前記ゲート酸化物が前記基板のシリコンを酸化させることによって形成される、請求項１に記載の方法。
- 前記工程ｄ）に次いで、前記基板に対して、１０ｋｅＶ〜３０ｋｅＶのエネルギーレベルでの５×１０12ｃｍ-2〜５×１０13ｃｍ-2のドーズ量のヒ素イオンのＬＤＤ注入をさらに含む、請求項１に記載の方法。
- 前記注入する工程ｅ）が、３０ｋｅＶ〜７０ｋｅＶのエネルギーレベルで、１×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ素イオンを注入する工程を含み、前記アニーリングする工程ｆ）が、３０分間、７００℃〜９５０℃の間の温度で前記構造をアニーリングする工程を含む、請求項１に記載の方法。
- 前記保護層を堆積する工程ｌ）が、ＴｉＯ2およびシリコン窒化物からなる材料群から選択された材料の層を１０ｎｍ〜３０ｎｍの間の厚さに堆積する工程を含む、請求項１に記載の方法。
- 強誘電体メモリトランジスタを製造する方法であって、
ａ）基板に、活性領域を形成するとともに、該活性領域の両側に酸化物を形成する工程と、
ｂ）前記活性領域上にゲート酸化物または表面チャネルを形成する工程と、
ｃ）前記ゲート酸化物または表面チャネル上におけるゲート領域となる部分に、シリコン窒化物の電極プラグを２００ｎｍ〜３００ｎｍの間の厚さに堆積する工程と、
ｄ）該電極プラグの周囲に酸化物層を堆積し、かつ該酸化物層をエッチングすることにより、該電極プラグの周囲に側壁酸化物を形成する工程と、
ｅ）３０ｋｅＶ〜７０ｋｅＶのエネルギーレベルで、１×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ素イオンを注入することにより、前記基板にソース領域およびドレイン領域を形成し、３０分間、７００℃〜９５０℃の間の温度で前記工程ａ）〜ｄ）によって得られた構造をアニーリングすることにより、該注入イオンを拡散する工程と、
ｆ）アニーリングされた前記構造上に層間酸化物層を、前記電極プラグの厚さよりも少なくとも１５０％厚い厚さに堆積する工程と、
ｇ）前記工程ａ）〜ｆ）によって得られた構造をＣＭＰにより平坦化する工程と、
ｈ）前記電極プラグをエッチングすることにより完全に該電極プラグを除去する工程と、
ｉ）該電極プラグの代わりに該電極プラグが除去された部分に下部電極を堆積して平坦化する工程と、
ｊ）該下部電極上に強誘電体層を堆積する工程と、
ｋ）該強誘電体層上に上部電極を堆積する工程と、
ｌ）前記強誘電体層および前記上部電極をエッチングした後に保護層を堆積する工程と、
ｍ）該保護層上にパシベーション酸化物層を堆積する工程と、
ｎ）前記工程ａ）〜ｎ）によって得られた構造に、ソース電極、ゲート電極およびドレイン電極を形成する工程と
を包含する方法。 - 前記工程ｂ）において前記ゲート酸化物が前記基板のシリコンを酸化させることによって形成される、請求項６に記載の方法。
- 前記工程ｄ）に次いで、前記基板に対して、１０ｋｅＶ〜３０ｋｅＶのエネルギーレベルでの５×１０12ｃｍ-2〜５×１０13ｃｍ-2のドーズ量のヒ素イオンのＬＤＤ注入をさらに含む、請求項６に記載の方法。
- 前記保護層を堆積する工程ｌ）が、ＴｉＯ2およびシリコン窒化物からなる材料群から選択された材料の層を１０ｎｍ〜３０ｎｍの間の厚さに堆積する工程を含む、請求項６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/783,817 US6495377B2 (en) | 2001-02-13 | 2001-02-13 | Method of fabricating ferroelectric memory transistors |
| US09/783,817 | 2001-02-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002270791A JP2002270791A (ja) | 2002-09-20 |
| JP3916049B2 true JP3916049B2 (ja) | 2007-05-16 |
Family
ID=25130477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002013559A Expired - Fee Related JP3916049B2 (ja) | 2001-02-13 | 2002-01-22 | 強誘電体メモリトランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6495377B2 (ja) |
| EP (1) | EP1231630A3 (ja) |
| JP (1) | JP3916049B2 (ja) |
| KR (1) | KR20020066966A (ja) |
| TW (1) | TWI244727B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7378286B2 (en) * | 2004-08-20 | 2008-05-27 | Sharp Laboratories Of America, Inc. | Semiconductive metal oxide thin film ferroelectric memory transistor |
| CN100380628C (zh) * | 2005-04-18 | 2008-04-09 | 力晶半导体股份有限公司 | 半导体元件的制造方法以及插塞的制造方法 |
| US7524727B2 (en) * | 2005-12-30 | 2009-04-28 | Intel Corporation | Gate electrode having a capping layer |
| US9059030B2 (en) * | 2011-10-07 | 2015-06-16 | Micron Technology, Inc. | Memory cells having capacitor dielectric directly against a transistor source/drain region |
| US11545506B2 (en) | 2020-11-13 | 2023-01-03 | Sandisk Technologies Llc | Ferroelectric field effect transistors having enhanced memory window and methods of making the same |
| US11996462B2 (en) | 2020-11-13 | 2024-05-28 | Sandisk Technologies Llc | Ferroelectric field effect transistors having enhanced memory window and methods of making the same |
| US20240088065A1 (en) * | 2022-09-08 | 2024-03-14 | International Business Machines Corporation | Ferroelectric memory device erasure |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401680A (en) * | 1992-02-18 | 1995-03-28 | National Semiconductor Corporation | Method for forming a ceramic oxide capacitor having barrier layers |
| US5350705A (en) * | 1992-08-25 | 1994-09-27 | National Semiconductor Corporation | Ferroelectric memory cell arrangement having a split capacitor plate structure |
| US5858843A (en) * | 1996-09-27 | 1999-01-12 | Intel Corporation | Low temperature method of forming gate electrode and gate dielectric |
| US6051487A (en) * | 1997-12-18 | 2000-04-18 | Advanced Micro Devices, Inc. | Semiconductor device fabrication using a sacrificial plug for defining a region for a gate electrode |
| US6048740A (en) * | 1998-11-05 | 2000-04-11 | Sharp Laboratories Of America, Inc. | Ferroelectric nonvolatile transistor and method of making same |
| US6303502B1 (en) * | 2000-06-06 | 2001-10-16 | Sharp Laboratories Of America, Inc. | MOCVD metal oxide for one transistor memory |
-
2001
- 2001-02-13 US US09/783,817 patent/US6495377B2/en not_active Expired - Fee Related
-
2002
- 2002-01-22 JP JP2002013559A patent/JP3916049B2/ja not_active Expired - Fee Related
- 2002-01-29 KR KR1020020005094A patent/KR20020066966A/ko active Search and Examination
- 2002-02-04 TW TW091101888A patent/TWI244727B/zh not_active IP Right Cessation
- 2002-02-13 EP EP02250979A patent/EP1231630A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| TWI244727B (en) | 2005-12-01 |
| US20020108927A1 (en) | 2002-08-15 |
| EP1231630A2 (en) | 2002-08-14 |
| EP1231630A3 (en) | 2004-12-29 |
| JP2002270791A (ja) | 2002-09-20 |
| KR20020066966A (ko) | 2002-08-21 |
| US6495377B2 (en) | 2002-12-17 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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