KR20020066966A - 강유전성 메모리 트랜지스터의 작성방법 - Google Patents
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Abstract
본 발명은 활성영역을 분리하는 것을 포함한 기판제조공정; 게이트영역을 형성하는 공정; 게이트영역에 전극플러그를 퇴적하는 공정; 상기 전극플러그 주변에 산화물 측벽을 퇴적하는 공정; 비소이온을 주입하여 소스영역과 드레인영역을 형성하는 공정; 상술한 공정에 의해 수득한 구조를 어닐링하여 주입이온을 확산시키는 공정; 상기 구조위에 산화물 중간층을 퇴적하는 공정; 상기 전극플러그를 제거하는 공정; 상기 전극플러그 대신 저부전극을 퇴적하는 공정; 상기 저부전극상에 강유전층을 퇴적하는 공정; 상기 강유전층상에 상부전극을 퇴적하는 공정; 보호층을 퇴적하는 공정; 상기 구조위에 산화물 보호층을 퇴적하는 공정; 및 상기 구조를 금속화하는 공정을 포함하는 강유전성 메모리 트랜지스터의 작성방법에 관한 것이다.
Description
본 발명은 강유전성 박막을 갖는 트랜지스터의 작성방법, 및 질화물 대체수법을 이용한 금속/페로/금속/산화물/반도체(MFMOS) 및 금속/페로/반도체(MFMS) 트랜지스터의 작성방법에 관한 것이다.
비휘발성 메모리에는 강유전성 박막이 사용된다. 강유전성 메모리(FEM) 셀로도 지칭되는 금속-강유전성 금속-실리콘 반도체가 메모리 트랜지스터로 특히 유용하다. 공지된 강유전성 랜덤 액세스 메모리(FRAM)는 1개의 트랜지스터(1T)와 1개의 커패시터(1C)로 작성된다. 커패시터는 일반적으로 보통 백금으로 제조된 2개의 도전성 전극 사이에 강유전성 박막을 샌드위치시키는 것에 의해 제조된다. 상기 유형의 메모리의 회로구조 및 독출/서입 순서는 FRAM에서는 데이터 리프레싱이 필요치 않은 점을 제외하고는 통상의 다이나믹 랜덤 액세스 메모리(DRAM)의 회로구조 및 독출/서입 순서와 유사하다.
메모리 장치에서 강유전성 박막을 사용하는 또 다른 공지 방법은 강유전성 박막을 FET의 게이트 영역위에 직접적으로 퇴적시키는 것에 의해 강유전성-게이트 제어 전계효과 트랜지스터(FET)를 형성하는 것이다. 이러한 강유전성-게이트 제어 디바이스는 상당한 시간동안 사용되어 왔으며 금속-강유전체-실리콘(MFS) FET로 공지된 디바이스도 포함한다. MFS FET 구조를 포함하는 FRAM은 트랜지스터-커패시터 구조에 비하여 2개의 주요한 이점을 갖는다: (1) MFS FET가 표면적을 적게 차지하고, 또 (2) 비파괴 독출(non-destructive readout: NDR)을 제공한다. 후자의 특징은 MFS FET 디바이스로 하여금 강유전성 분극을 절환함없이 수천번 독출할 수 있게한다. 금속/강유전체/절연체/실리콘(MFIS)FET, 금속/강유전체/금속/반도체 (MFMS)FET, 및 금속/강유전체/금속/산화물/반도체(MFMOS) FET와 같은 다양한 형태의 MFS FET 구조가 작성될 수 있다.
MFMOS 및 MFMS 메모리 트랜지스터의 게이트 스택을 에칭하는 동안, 에칭이 실리콘에 현저히 미치지 않도록하는 것이 아주 중요하다. MFMOS 메모리 트랜지스터의 게이트 산화물의 두께는 아주 얇고 또 게이트 산화물 수준에서 게이트 스택 에칭 공정을 중지시키기가 아주 어렵다. 게이트 스택 에칭 공정에 의해 다량의 실리콘이 소비되면 다량의 소스/드레인 직렬저항이 생길 수 있다. MFMS 메모리 트랜지스터의 경우, 표면 채널은 아주 얕다. 이러한 채널은, 적합한 제어가 유지되지 않는다면, 게이트 스택 에칭 공정동안 완전히 제거될 수 있다.
강유전성 메모리 트랜지스터의 작성방법은 활성영역을 분리하는 것을 포함한 기판제조공정; 게이트영역을 형성하는 공정; 게이트영역에 전극플러그를 퇴적하는 공정; 상기 전극플러그 주변에 산화물 측벽을 퇴적하는 공정; 비소이온을 주입하여 소스영역과 드레인영역을 형성하는 공정; 상술한 공정에 의해 수득한 구조를 어닐링하여 주입이온을 확산시키는 공정; 상기 구조위에 산화물 중간층을 퇴적하는 공정; 상기 전극플러그를 제거하는 공정; 상기 전극플러그 대신 저부전극을 퇴적하는 공정; 상기 저부전극상에 강유전층을 퇴적하는 공정; 상기 강유전층상에 상부전극을 퇴적하는 공정; 보호층을 퇴적하는 공정; 상기 구조위에 산화물 보호층을 퇴적하는 공정; 및 상기 구조를 금속화하는 공정을 포함한다.
본 발명의 목적은 아주 정밀한 에칭공정을 필요로하지 않는 MFMOS 메모리 트랜지스터 및 MFMS 메모리 트랜지스터의 작성방법을 제공하는 것이다.
본 발명의 다른 목적은 작성비용이 적게들고 작성수율을 증가시키는 MFMOS 메모리 트랜지스터 및 MFMS 메모리 트랜지스터의 작성방법을 제공하는 것이다.
본 발명의 요약 및 목적은 본 발명의 성질을 아주 쉽게 이해할 수 있도록 하기 위한 것이다. 첨부한 도면을 참조한 본 발명의 바람직한 실시형태에 관한 이하의 상세한 설명을 참조한다면 본 발명을 더 완전하게 이해할 수 있을 것이다.
도 1a 내지 도 5a는 본 발명에 따른 MFMOS 메모리 트랜지스터의 작성공정을 도시,
도 6a는 도 1a 내지 도 5a의 완전한 MFMOS 메모리 트랜지스터를 도시,
도 1b 내지 도 5b는 본 발명의 다른 실시예에 따른 MFMS 메모리 트랜지스터의 작성공정을 도시,
도 6b는 도 1b 내지 도 5b의 완전한 MFMS 메모리 트랜지스터를 도시.
*도면의 주요부분에 대한 부호의 설명
10...기판12...웰
14...활성영역16...산화물
22...실리콘질화물26...소스영역
28...드레인영역 30...산화물중간층
32...저부전극34...강유전성박막
36...상부전극 40...산화물보호층
42...소스전극 44...게이트전극
46...드레인전극 48,50...트랜지스터 디바이스
상술한 바와 같이, 금속/페로 금속산화물 반도체(MFMOS) 및 금속/페로 금속 반도체(MFMS) 메모리 트랜지스터의 게이트 스택을 에칭할 때 사용되는 에칭공정은 특히 게이트 산화물이 아주 얇은 MFMOS 메모리 트랜지스터인 경우 흔히 에칭공정동안 너무 많은 실리콘을 소비한다. 게이트 산화물 수준에서 게이트 스택 에칭 공정을 중지시키는 아주 어렵다. 게이트 스택 에칭 공정동안 실리콘을 과량 소모하게되면 1,000 옴 규모의 대규모 소스/드레인 직렬저항이 생길 수 있다. MFMS 메모리 트랜지스터의 경우, 표면 채널이 아주 얕아서 게이트 스택 에칭 공정 동안 완전히 제거될 수도 있다. 본 발명의 방법은 아주 정밀한 게이트 스택 에칭 수법을 필요로하지 않는 MFMOS 메모리 트랜지스터 및 MFMS 메모리 트랜지스터의 작성방법을 제공한다.
본 발명의 방법은 게이트 스택의 저부전극이 평탄하게 유지되도록 질화물 대체공정에 의해 게이트 스택의 저부전극을 형성하는 공정을 포함한다. 질화물을 에칭하는 동안, 인접한 게이트 대 소스 및 게이트 대 드레인 영역에는 실리콘 손실이 거의 없다. 따라서, MFMOS 메모리 트랜지스터에 초박형 게이트 산화물이 제공될 수 있고 아주 얕은 표면 도전성 채널이 MFMS 메모리 트랜지스터에 혼입될 수 있다. MFMOS 메모리 트랜지스터 및 MFMS 메모리 트랜지스터 구조를 작성하는 방법에서 공정은 각각 도 1a 내지 도 6a와 도 1b 내지 도 6b에 도시되어 있다. 양쪽 유형의 디바이스를 작성하기 위해 사용된 공정은 이후에 기재된 바와 같이 아주 유사하다.
공정 순서는 다음과 같으며, 도 1a 및 도 1b를 참조한 최신 공정은 p-형 기판(10) 제조공정, 약 1·1012cm-2내지 1·1013cm-2의 주입량 및 30 keV 내지 50 keV의 에너지 준위에서 붕소이온을 주입하는 것에 의한 웰 형성(12) 공정, 활성영역(14)의 임계전압 조정공정; 산화물(16)에 의한 액티브 디바이스 분리공정, 및 MFMOS 메모리 트랜지스터용 게이트 산화(18) 또는 MFMS 메모리 트랜지스터용 표면 채널 형성(20) 공정 순이다.
도 2a 및 도 2b를 참조하여, 궁극적으로 전극플러그를 형성하는 실리콘 질화물(22)층을 약 200 nm 내지 300 nm 두께로 퇴적한다. 포토레지스트를 도포하고 실리콘 질화물을 플라즈마 에칭한 후 기판(10) 실리콘 준위에서 중지한다. 이어, 포토레지스트를 제거한다. 게이트 마스크 폭은 습식에칭 공정에 의해 제거될 실리콘 질화물의 두께보다 약 2배 이상 정도로, 필요한 게이트 폭보다 커야한다.
다음 공정은, MFMS 메모리 트랜지스터가 저 도핑 밀도(low doping density:LDD) 이온 주입을 필요로하지는 않지만, 소스/드레인 영역으로 LDD 이온주입하는 공정이다. LDD 주입은 10 keV 내지 30 kEV의 에너지 준위 및 5·1012cm-2내지 5·1013cm-2의 주입량으로 비소이온을 주입하는 것을 포함한다.
CVD에 의해 MFMOS 메모리 트랜지스터에는 약 20 nm 내지 150 nm 두께로 산화물층을 퇴적하고 또 MFMS 메모리 트랜지스터에는 약 100 nm 내지 200 nm 두께로 산화물층을 퇴적한다. 상기 구조를 마스킹하고 에칭하여 전극플러그(22) 주위에 벽 산화물(24)을 남긴다. 소스영역(26) 및 드레인영역(28)은 약 1·1015cm-2내지 5·1015cm-2의 주입량 및 30 keV 내지 70 keV의 에너지 준위에서 비소이온을 주입하는 것에 의해 형성한다. 이 구조를 이온확산을 제공하기 위하여 약 700℃ 내지 950℃의 온도에서 약 30분간 어닐링하여 소스영역(26)과 드레인영역(28)에서 N+ 주입 이온을 활성화시킨다.
도 3a 및 도 3b를 참조하여, CVD에 의해 산화물 중간층(30)을 전극플러그(22)보다 150% 이상 더 두꺼운 두께로 퇴적한다. 상기 산화물중간층(30)과 실리콘 질화물(22)을 화학적 기계적 연마(CMP)에 의해 평탄화시키고 박형화시킨다. 실리콘 질화물을 에칭하여 전극플러그를 완전히 제거하여 도 3a 및 도 3b에 도시된 구조를 생성한다.
도 4a 및 도 4b에 도시한 바와 같이 인듐 저부전극(32)을 퇴적하고 CMP에 의해 평탄화시킨다.
도 5a 및 도 5b를 참조하여, 강유전성 박막(34)과 상부전극(36)을 퇴적한다. 포토레지스트를 게이트 스택위에 도포하고 상부전극과 강유전체를 에칭한다. 포토레지스트를 제거한다. TiO2또는 실리콘 질화물과 같은 보호막을 약 10 nm 내지 30 nm 두께로 퇴적한다.
나머지 공정은 산화물 보호층(40)의 CVD 및 소스전극(42), 게이트전극(44) 및 드레인전극(46)을 형성하기 위한 금속화를 포함하며, 이들 공정은 최신 공정을 이용하여 실시될 수 있으며, 도 6a에 도시한 바와 같은 최종 MFMOS 메모리 트랜지스터 디바이스(48) 및 도 6b에 도시한 바와 같은 최종 MFMS 메모리 트랜지스터 디바이스(50)를 생성한다.
이렇게하여, 강유전성 메모리 트랜지스터의 작성방법을 기재하였다. 더 자세한 변형과 수식은 첨부한 도면에 정의된 바와 같이 본 발명의 범위내에서 실시될 수 있다.
본 발명에 따르면, 작성비용이 적게들고 작성수율을 증가시키는 강유전성 메모리 트랜지스터의 작성방법이 제공된다.
Claims (11)
- 다음 공정을 포함하는 강유전성 메모리 트랜지스터의 작성방법:a) 활성영역을 분리하는 것을 포함한 기판제조공정;b) 게이트영역을 형성하는 공정;c) 게이트영역에 전극플러그를 퇴적하는 공정;d) 상기 전극플러그 주변에 산화물 측벽을 퇴적하는 공정;e) 비소이온을 주입하여 소스영역과 드레인영역을 형성하는 공정;f) 상술한 공정 a) 내지 e)에 의해 수득한 구조를 어닐링하여 주입이온을 확산시키는 공정;g) 상기 구조위에 산화물 중간층을 퇴적하는 공정;h) 상기 전극플러그를 제거하는 공정;i) 상기 전극플러그 대신 저부전극을 퇴적하는 공정;j) 상기 저부전극상에 강유전층을 퇴적하는 공정;k) 상기 강유전층상에 상부전극을 퇴적하는 공정;l) 보호층을 퇴적하는 공정;m) 상기 구조위에 산화물 보호층을 퇴적하는 공정; 및n) 상기 구조를 금속화하는 공정.
- 제1항에 있어서, 상기 b) 게이트영역 형성공정이 기판의 실리콘을 산화시키는 것을 포함하는 방법.
- 제1항에 있어서, 상기 b) 게이트영역 형성공정이 표면채널을 형성하는 것을 포함하는 방법.
- 제1항에 있어서, 10 keV 내지 30 keV의 에너지 준위 및 5·1012cm-2내지 5·1013cm-2의 주입량으로 비소이온을 LDD 주입하는 것을 더 포함하는 방법.
- 제1항에 있어서, 상기 e) 주입공정이 약 1·1015cm-2내지 5·1015cm-2의 주입량 및 30 keV 내지 70 keV의 에너지준위에서 비소이온을 주입하는 것을 포함하며, 또 상기 f) 어닐링 공정은 약 700℃ 내지 950℃의 온도에서 약 30분간 구조를 어닐링하는 것을 포함하는 방법.
- 제1항에 있어서, 상기 l) 보호층 퇴적공정이 TiO2및 실리콘 질화물로 구성된 물질로부터 선택된 물질층을 약 10 nm 내지 30 nm 두께로 퇴적하는 것을 포함하는 방법.
- 다음 공정을 포함하는 강유전성 메모리 트랜지스터의 작성방법:a) 활성영역을 분리하는 것을 포함한 기판제조공정;b) 게이트영역을 형성하는 공정;c) 게이트영역에 실리콘 질화물의 전극플러그를 약 200 nm 내지 300 nm 두께로 퇴적하는 공정;d) 상기 전극플러그 주변에 산화물층을 퇴적하고 그 산화물층을 에칭하여 상기 전극플러그 주변에 측벽 산화물을 형성하는 공정;e) 약 1·1015cm-2내지 5·1015cm-2의 주입량 및 30 keV 내지 70 keV의 에너지 준위에서 비소이온을 주입하여 소스영역과 드레인영역을 형성하고, 또 상기 공정 a) 내지 d)에 의해 수득한 구조를 약 700℃ 내지 950℃의 온도에서 약 30분간 어닐링하여 주입이온을 확산시키는 공정;f) 상기 구조위에 전극플러그의 두께보다 150% 이상 큰 두께를 갖는 산화물 중간층을 퇴적하는 공정;g) CMP에 의해 상기 구조를 평탄화시키는 공정;h) 상기 전극플러그를 에칭하여 전극플러그를 완전히 제거하는 공정;i) 상기 전극플러그 대신 저부전극을 퇴적하는 공정;j) 상기 저부전극상에 강유전층을 퇴적하는 공정;k) 상기 강유전층상에 상부전극을 퇴적하는 공정;l) 보호층을 퇴적하는 공정;m) 상기 구조위에 산화물 보호층을 퇴적하는 공정; 및n) 상기 구조를 금속화하는 공정.
- 제7항에 있어서, 상기 b) 게이트영역 형성공정이 기판의 실리콘을 산화시키는 것을 포함하는 방법.
- 제7항에 있어서, 상기 b) 게이트영역 형성공정이 표면채널을 형성하는 것을 포함하는 방법.
- 제7항에 있어서, 10 keV 내지 30 keV의 에너지준위 및 5·1012cm-2내지 5·1013cm-2의 주입량으로 비소이온을 LDD 주입하는 것을 더 포함하는 방법.
- 제7항에 있어서, 상기 l) 보호층 퇴적공정이 TiO2및 실리콘 질화물로 구성된 물질로부터 선택된 물질층을 약 10 nm 내지 30 nm 두께로 퇴적하는 것을 포함하는 방법.
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