KR100470499B1 - 자기-정렬 강유전체 메모리 트랜지스터의 제조 방법 - Google Patents

자기-정렬 강유전체 메모리 트랜지스터의 제조 방법 Download PDF

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Abstract

자기-정렬 강유전체 메모리 트랜지스터를 제조하는 방법은, 기판, 쉘로우 트랜치 고립 및 폴리실리콘을 준비하는 단계; 실리콘 니트라이드층을 증착하는 단계, 실리콘 니트라이드, 하부 전극, 및 폴리실리콘을 선택적으로 식각하는 단계, 폴리실리콘을 제 1 절연층의 레벨로 선택적으로 식각하는 단계, 및 소오스 영역과 드레인 영역을 형성하기 위해 이온을 주입하고 활성화하는 단계를 포함하는 게이트 적층체를 형성하는 단계; 측벽 배리어층을 형성하는 단계; 강유전체 재료층을 증착하는 단계; 상유전체 재료 상에 상부 전극 구조체를 형성하는 단계; 및 패시베이션 단계, 옥사이드 증착 단계, 및 금속화 단계를 포함하는 구조체를 완성하는 단계를 포함한다.

Description

자기-정렬 강유전체 메모리 트랜지스터의 제조 방법{METHOD OF MAKING A SELF-ALIGNED FERROELECTRIC MEMORY TRANSISTOR}
본 출원은, 1997년 3월 9일자로 출원된, One Transistor Ferroelectric Memory Cell and Method of Making Same의 미국 출원 제 08/812,759 호; 1997년 6월 6일자로 출원된, Shallow Junction Ferroelectric Memory Cell and Method of Making Same의 미국 출원 제 08/869,534 호; 1997년 6월 6일자로 출원된, Ferroelectric Memory Cell for VLSI RAM Array and Method of Making Same의 미국 출원 제 08/870,375 호; 1999년 5월 25일자로 특허된, Method of Manufacture of Single-Transistor Ferroelectric Memory Cell Using Chemical-Mechanical Polishing의 미국 특허 제 5,907,762 호; 1997년 8월 8일자로 출원된, Single Transistor Ferroelectric Memory Cell with Asymmetric Ferroelectric Polarization and Method of Making the Same의 미국 출원 제 08/905,380 호; 2000년 4월 11일자로 특허된, Ferroelectric Nonvolatile Transistor의 미국 특허 제 6,048,740 호; 2001년 2월 13일자로 출원된, Method of Fabricating Ferroelectric Transistors의 미국 출원 제 09/783,817 호; 2001년 8월 13일자로 출원된, Method of making a ferroelectric memory transistor의 미국 출원 제 09/929,710 호와 관련된 것이다.
본 발명은 고밀도 집적된 비휘발성 메모리 소자의 제조에 관한 것으로, 보다 상세하게는, 자기-정렬 강유전체 메모리 트랜지스터의 제조에 관한 것이다.
MFMOS 강유전체 소자는 메모리 트랜지스터로서 바람직한 특성을 갖지만, MFMOS 강유전체 메모리 트랜지스터 제조에서 가장 어려운 공정 중 하나는 하부 전극의 식각 단계이다. 하부 전극은, 통상 하부 전극 하부에 위치되는, 박막 옥사이드 (oxide) 층을 통해 실리콘 기판이 식각되지 않도록 선택적으로 식각하여야 한다. 하부 전극 하부에 위치되는 옥사이드층은 실리콘 디옥사이드 또는 적절한 저유전체 절연체로 이루어질 수 있다. 만약, 부주의하게 하부에 위치되는 기판이 식각된다면, 트랜지스터의 전도성 채널과 적절한 접속부를 갖는 양호한 소오스/드레인 (source/drain) 접합을 형성하는 것이 불가능해진다.
본 발명의 목적은 자기-정렬 MFMOS 강유전체 메모리 트랜지스터를 제조하는 방법을 제공하는데 있다.
본 발명의 다른 목적은, 하부에 위치하는 구조체를 오염시키지 않고, 강유전체 적층체와 관련 전극들을 형성하는 것을 제공하는데 있다.
본 발명의 본질의 빠른 이해를 위해 본 발명의 요지 및 목적을 제공한다. 이하, 본 발명의 바람직한 실시예의 상세한 설명을 도면과 함께 참조함으로써 본 발명을 보다 충분하게 이해할 수 있다.
도 1 내지 도 9는 본 발명의 방법에 따른 MFMOS 강유전체 메모리 소자를 제조하는 연속적인 단계를 나타내는 도면.
도 10 내지 도 12는 본 발명의 방법에 따른 MFMOS 강유전체 메모리 소자를 제조하는 다른 단계를 나타내는 도면.
＊도면의 주요부분에 대한 부호의 설명＊
1 : 폴리실리콘
10 : 기판
12 : p-웰
16 : n+도핑된 폴리실리콘
18 : 포토레지스
19 : 쉘로우 트랜치 분리 영역
20 : 옥사이드층
22 : 하부 전극
24 : 실리콘 니트라이드층
26 : 소오스
28 : 드레인
30 : 옥사이드층
자기-정렬 강유전체 메모리 트랜지스터를 제조하는 방법은, p-웰을 형성하는 단계, p-웰 상에 제 1 절연층을 증착하는 단계, 제 1 절연층 상에 n+폴리실리콘층을 형성하는 단계를 포함하는 기판을 준비하는 단계; 셀로우 트랜치 분리 (shallow trench isolation) 공정을 이용하여 쉘로우 트랜치를 형성하고, 셀로우 트랜치를 폴리실리콘, 제 1 절연층, 및 기판의 약 500nm를 통과하여 연장하는 단계; 쉘로우 트랜치내에 실리콘 옥사이드를 증착하는 단계; 활성 영역을 제외하여 폴리실리콘을 제거하는 단계; 폴리실리콘 상에 하부 전극을 증착하는 단계; 실리콘 니트라이드 (nitride) 층을 증착하는 단계, 실리콘 니트라이드, 하부 전극 및 폴리실리콘을 선택적으로 식각하는 단계, 제 1 절연층의 레벨로 폴리실리콘을 선택적으로 식각하는 단계, 및 소오스 영역과 드레인 영역을 형성하기 위해 이온을 주입하고 활성화하는 단계를 포함하는 게이트 (gate) 적층체를 형성하는 단계; 실리콘 옥사이드층을 게이트 적층체 두께의 약 1.5배 내지 2.0배 사이의 두께의 실리콘 옥사이드층을 증착하는 단계; 실리콘 니트라이드의 레벨로 실리콘 옥사이드층을 평탄화하는 단계; 실리콘 니트라이드를 제거하는 단계; 배리어 금속층을 증착함으로써 측벽 배리어층을 약 5nm 내지 30nm 사이의 두께로 형성하는 단계; 강유전체 재료 상에 상부 전극 구조체를 형성하기 위한 강유전체 재료층을 증착하는 단계; 및 패시베이션 (passivation) , 옥사이드 증착 및 금속화 (metallizatin) 를 포함하는 구조체를 완성하는 단계를 포함한다.
본 발명의 방법은 자기-정렬 MFMOS 게이트 적층체의 제조를 교시한다.본 발명의 방법은 극소형의 고-밀도 메모리 소자를 제조하는데 유용하다. 본 발명의 방법에서는, 고 식각 선택성이 필요하지 않고, 종래 기술의 통상의 방법에 의해 전극 식각 공정을 수행항 수 있다.
이하, 제조 공정을 설명하면, 도 1을 참조하면, 기판 (10) 으로 p-형 실리콘 웨이퍼가 선택된다. 보론을 웨이퍼의 p-웰 영역으로 주입하고, 확산시켜, p-웰 (12) 을 형성한다. 바람직한 실시예에서는, 게이트 옥사이드 (14) 의 박막층의 형상을 갖는, 제 1 절연층을 성장시킨다. 게이트 옥사이드 대신, 저유전체를 사용할 수 있다. n+도핑된 폴리실리콘층 (16) 을 증착한다. 이 도핑된 폴리실리콘은 미도핑된 폴리실리콘층으로 대체할 수 있는데, 다량의 도즈량 (dose) 의 인 또는 비소를 주입하여 미도핑된 폴리실리콘을 n+도핑된 폴리실리콘으로 개질할 수도 있다. 어느 경우에도, 여기서는, n+도핑된 폴리실리콘층을 폴리실리콘층 Ⅰ이라 하며, 약 50nm 내지 300nm 사이의 두께로 증착한다. 만약 인 이온을 주입하는 경우, 주입 에너지는 약 30keV 내지 60keV 사이이다. 만약 비소 이온을 주입하는 경우, 주입 에너지는 50keV 내지 90keV이다. 이온 도즈량은 2×1015cm-2내지 5×1015cm-2이다.
쉘로우 트랜치 분리 영역 (19) 을 한정하기 위해 포토레지스트 (18) 를 이용한다. 쉘로우 트랜치는 폴리실리콘, 게이트 절연체, 및 실리콘의 약 500nm를 통과하여 식각된다. 포토레지스트를 제거한다. 도 2에 나타낸 바와 같이,플라즈마 식각에 의해 유발되는 손상을 제거하고, 그 웨이퍼를 세정하며, 그 웨이퍼 상에 옥사이드층 (20) 을 증착한다. 옥사이드의 두께는 쉘로우 트랜치의 깊이보다 1.5배 내지 2배가 두껍다. 화학적 기계적 연마 (CMP)를 사용하여 웨이퍼를 평탄화한다. CMP는 폴리실리콘층 Ⅰ의 상부에서 정지한다. CMP 후, 활성 영역 상에 있는 것을 제외하고 폴리실리콘층 Ⅰ모두를 제거한다.
다음으로, 물리적 기상 증착 (PVD) 또는 화학 기상 증착 (CVD) 에 의해 하부 전극 (22) 을 증착한다. 하부 전극 재료를 Ir, Pt, TiN, Ta, TaN, TiTaN, 및 Ir-Pt 합금을 포함하는 재료 그룹으로부터 선택한다. 하부 전극은 실리사이드로 완전하게 전환되지 않도록 충분한 두께로 구비되어야한다. 또한, Ir 또는 Pt층으로 피복된 TiN, TaN 또는 TiTaN의 층을 갖는, 다층 하부 전극을 구비하는 것이 바람직하다. 금속 니트라이드층은 Ir 또는 Pt 상부층의 실리사이드화 (silicidation) 를 방지한다. 하부 전극을 증착한 후, 실리콘 니트라이드층 (24) 을 두껍게 증착한다. 도 3에 나타낸 바와 같이, 이 층의 두께는 200nm 내지 400nm이다.
니트라이드, 하부 전극, 및 n+폴리실리콘층 Ⅰ의 선택적인 식각 이전에, 포토레지스트를 도포하여 구조체를 마스크한다. 하부 전극을 식각하는데 적합한 공지된 기술에 의해 폴리실리콘층 Ⅰ가 식각되므로, 폴리실리콘층 Ⅰ를 식각하지 않고 하부 전극이 선택적으로 식각하는 것이 불가능하다는 것은 당업자에게 공지되어 있다. 이 식각 공정에 따르면, 게이트 옥사이드의 레벨로 폴리실리콘층 Ⅰ를 선택적 식각한다. 이는 희생 (sacrificial) 게이트를 형성한다. 희생 게이트는 일 정렬 허용 오차만큼 쉘로우 트랜치 분리 (STI) 영역으로 연장된다. 희생 게이트 전극과의 다른 배선은 존재하지 않을 것이다. 소자의 소오스 (26) 및 드레인 (28) 을 비소 또는 인 이온의 주입에 의해 형성한다. 이온 에너지는, 비소에 대해서는, 약 20keV 내지 90keV 사이이고, 인에 대해서는, 10keV 내지 50keV 사이이다. 이온 도즈량은 1×1015cm-2내지 5×1015cm-2이다. 이는 도 4에 나타나 있다.
도 5을 참조하면, 희생 게이트 적층체의 1.5 배 내지 2.5배의 두께를 갖는 옥사이드층 (30) 을 웨이퍼 상에 증착하고 CMP 평탄화한다.
도 6을 참조하면, 습식 식각 공정에 의해 니트라이드층을 제거한다. 니트라이드층을 제거한 후, 희생 게이트 적층체 위치에 트랜치를 형성하고, TiO2또는 Al3O5또는 Si3N4와 같은 배리어 재료의 박막층을 증착한다. 이 층의 두께는 약 5nm 내지 30nm사이이다. 도 6에 나타낸 바와 같이, 배리어층을 플라즈마 챔버에서 식각하여, 희생 게이트 적층체의 제거에 의해 형성된 트랜치내에 측벽 배리어층 (32) 을 형성한다.
도 7을 참조하면, MOCVD 또는 스핀 코팅 공정에 의해, 강유전체막 (34) 을 증착한다. 강유전체막은, 리드 (lead) 게르마늄 (germanium) 옥사이드 (Pb5Ge5O11) (PGO), Pb(Zr,Ti)O3(PZT), 또는 SrBi2Ta2O9(SBT) 를 포함하는 강유전체 재료의 그룹으로부터 선택된다. CMP 공정은 웨이퍼를 평탄화 하기 위해 사용되며, 희생 게이트 트랜치 영역의 외면에 있는 강유전체 재료를 제거한다.
상부 전극 금속 (36) 을 Pt, Ir 및 Pt/Ir을 포함하는 재료의 그룹으로부터 선택하고, PVD 또는 CVD와 같은 공지된 방법으로 증착한다. 상부 전극의 선택적인 플라즈마 식각 전, 포토레지스트를 사용하여 마스크를 형성한다. 상부 전극은 메모리 소자의 제어 게이트이다. 도 8에 도시된 바와 같이, 상부 전극을 활성 소자의 마진 영역 이상으로 연장한다.
남아있는, 패시베이션, 옥사이드 (38) 증착, 접촉홀 식각, 및 금속화 (40, 42, 44, 46) 공정은 공지된 공정을 사용하여 실시해도 무방하다. 최종 구조체를 도 9에 나타낸다.
상부 전극을 위한 금속은 상대적으로 식각하는 것이 어렵고, 실제로, 상부 전극을 식각하는 동안 상부 전극 바로 아래의 강유전체 재료에 손상을 가할 수도 있다. 이는 대체 게이트 기술을 사용함으로써 해결할 수 있다. 도 7 내지 도 10의 구조체를 이용하여 설명하면, 약 100nm 내지 300nm 사이의 두께를 갖는 실리콘 니트라이드층 (50) 을 증착하고, 희생 게이트로서 식각한다. 도 11에 나타낸 바와 같이, SiN층의 1.5배 내지 2배의 두께를 갖는 옥사이드층 (52) 을 증착하고, CMP 공정을 이용하여 평탄화한다. 습식 식각 공정을 이용하여 SiN 희생 게이트를 제거한다. 도 12에 나타난 바와 같이, 상부 전극 (54) 을 증착하고, CMP 연마하여, 옥사이드 레벨에서 정지한다. 이는 내화 금속을 플라즈마 식각하지 않고 상부 전극을 한정한다. SiN의 플라즈마 식각은 공지된 공정이며, 강유전체 적층체에 현저한 식각 손상을 발생시키지 않는 것으로 알려져 있다.
본 발명의 방법의 이점은 강유전체 박막을 활성 메모리 게이트 영역에만 형성하는 것이다. MFMOS 게이트 적층체를 자기-정렬하여, 고-밀도 집적을 가능하게 한다. MFM 적층체는 식각 공정에 의해 형성되지 않기 때문에, 소자 특성 열화와 관련된 식각 및 스트레이 용량 (stray capacitance) 을 최소화하여, 저 전압 프로그래밍이 가능하도록 한다. 강유전체 박막은 보호 유전체 및 상하부 전극으로 완전히 둘러싸인다. 열화와 관련된 공정 가스 어닐링 또한 최소화된다. 또한, 하부 전극을 옥사이드 또는 폴리실리콘에 양호한 선택성을 부여하지 않는 스퍼터 또는 이온 밀링 공정 등을 이용하여 식각할 수 있다. 중요한 단계는 n+폴리실리콘의 선택적인 식각 단계이며, CMOS 공정에서의 일반적인 공정이다. 이 FeRAM 공정에 대한 특별히 중요한 공정은 없다.
이와 같이, 자기-정렬 강유전체 메모리 트랜지스터를 제조하는 방법을 개시하였다. 첨부된 청구 범위에서 정의되는 본 발명의 범위 내에서 다양한 변형 또는 변경이 가능한 것은 자명한 것이다.

Claims (24)

  1. 자기-정렬 강유전체 메모리 트랜지스터를 제조하는 방법으로서,
    p-웰을 형성하는 단계, 상기 p-웰 상에 제 1 절연층을 증착하는 단계, 및 상기 제 1 절연층 상에 n+폴리실리콘층을 형성하는 단계를 구비하는, 기판을 준비하는 단계;
    쉘로우 트랜치 분리 공정을 사용하여, 상기 폴리실리콘, 상기 제 1 절연층, 및 상기 기판의 약 500nm를 통해 연장하는 쉘로우 트랜치를 형성하는 단계;
    상기 쉘로우 트랜치내에 실리콘 옥사이드를 증착하는 단계;
    활성 영역을 제외하고 상기 폴리실리콘을 제거하는 단계;
    상기 폴리실리콘 상에 하부 전극을 증착하는 단계;
    실리콘 니트라이드층을 증착하는 단계, 상기 실리콘 니트라이드, 상기 하부 전극 및 상기 폴리실리콘을 선택적으로 식각하는 단계, 상기 제 1 절연층의 레벨로 상기 폴리실리콘을 선택적으로 식각하는 단계, 및, 소오스 영역과 드레인 영역을 형성하기 위해 이온을 주입하고 활성화하는 단계를 구비하는, 게이트 적층체를 형성하는 단계;
    상기 게이트 적층체의 두께의 약 1.5배 내지 2.0 사이의 두께를 갖는 실리콘 옥사이드층을 증착하는 단계;
    상기 실리콘 니트라이드의 레벨로 상기 실리콘 옥사이드층을 평탄화하는 단계;
    상기 실리콘 니트라이드를 제거하는 단계;
    배리어 금속층을 약 5nm 내지 30nm 사이의 두께로 증착하여 측벽 배리어층을 형성하는 단계;
    강유전체 재료층을 증착하는 단계;
    상기 강유전체 재료 상에 상부 전극 구조체를 형성하는 단계; 및
    패시베이션 단계, 옥사이드 증착 단계, 및 금속화 단계를 구비하는, 상기 구조체를 완성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘층은 약 50nm 내지 300nm 사이의 두께로 형성되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 하부 전극을 증착하는 단계는, Ir, Pt, TiN, Ta, TaN, TiTaN 및 Ir-Pt 합금으로 구성되는 재료 그룹으로부터 선택된 전극 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 하부 전극을 증착하는 단계는, TiN, TaN, 및 TiTaN으로 구성되는 재료 그룹으로부터 선택된 전극 재료를 증착하는 단계를 포함하고, 상기 하부 전극상에 Ir 및 Pt로 구성되는 재료의 그룹으로부터 선택된 재료의 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 게이트 적층체에서 상기 실리콘 니트라이드층을 증착하는 단계는, 약 200nm 내지 400nm 사이의 두께로 재료층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 측벽 배리어층을 형성하는 단계는, TiO2, Al3O5, 및 Si3N4로 구성되는 재료의 그룹으로부터 선택된 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 상기 강유전체 재료층을 증착하는 단계는, PGO, PZT, 또는 SBT로 구성되는 재료의 그룹으로부터 선택된 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 상기 상부 전극을 증착하는 단계는, Ir, Pt, 또는 Ir-Pt 합금으로 구성되는 재료의 그룹으로부터 선택되는 전극 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서, 상기 상부 전극을 증착하는 단계는, 상기 활성 소자 영역의 마진을 초과하여 연장되도록 전극 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서, 상기 강유전체 재료 상에 상기 상부 전극 구조체를 형성하는 단계는, 상기 강유전체 적층체 상에 상부 전극 금속을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서, 상기 강유전체 재료 상에 상부 전극 구조체를 형성하는 단계는,
    상기 강유전체 적층체에 약 100nm 내지 300nm 사이의 두께로 실리콘 니트라이드층을 증착하는 단계;
    제어 게이트 플레이스홀더 (control gate placeholder) 를 형성하기 위해 상기 실리콘 니트라이드층을 식각하는 단계;
    상기 구조체 상에 옥사이드층을 증착하고, 상기 실리콘 니트라이드층의 상부까지 상기 옥사이드를 평탄화하는 단계;
    상기 실리콘 니트라이드를 제거하는 단계; 및
    상기 강유전체 적층체에 상부 전극 금속을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 자기-정렬 강유전체 메모리 트랜지스터를 제조하는 방법으로서,
    p-웰을 형성하는 단계, 상기 p-웰 상에 제 1 절연층을 증착하는 단계, 및 상기 제 1 절연층 상에 n+폴리실리콘층을 형성하는 단계를 구비하는, 기판을 준비하는 단계;
    쉘로우 트랜치 분리 공정을 이용하여, 상기 폴리실리콘, 상기 제 1 절연층, 및 상기 기판의 약 500nm를 통과하여 연장하는 쉘로우 트랜치를 형성하는 단계;
    상기 쉘로우 트랜치 내에 실리콘 옥사이드를 증착하는 단계;
    활성 영역을 제외하고 상기 폴리실리콘을 제거하는 단계;
    상기 폴리실리콘 상에 하부 전극을 증착하는 단계;
    약 200nm 내지 400nm 사이의 두께로 실리콘 니트라이드층을 증착하는 단계, 상기 실리콘 니트라이드, 상기 하부 전극 및 상기 폴리실리콘을 선택적으로 식각하는 단계, 상기 제 1 절연층의 레벨로 상기 폴리실리콘을 선택적으로 식각하는 단계, 및, 소오스 영역과 드레인 영역을 형성하기 위해 이온을 주입하고 활성화시키는 단계를 구비하는, 게이트 적층체를 형성하는 단계;
    상기 게이트 적층체의 두께의 약 1.5배 내지 2.0 사이의 두께의 실리콘 옥사이드층을 증착하는 단계;
    상기 실리콘 니트라이드의 레벨로 상기 실리콘 옥사이드층을 평탄화하는 단계;
    상기 실리콘 니트라이드를 제거하는 단계;
    약 5nm 내지 30nm 사이의 두께로 배리어 금속층을 증착하여 측벽 배리어층을 형성하는 단계;
    강유전체 재료층을 증착하는 단계;
    Ir, Pt, 및 Ir-Pt 합금으로 구성되는 재료의 그룹으로부터 선택된 재료를 증착하는 단계를 구비하고, 상기 강유전체 적층체 상에 상부 전극 금속이 증착되도록, 상기 강유전체 재료 상에 상부 전극 구조체를 형성하는 단계; 및
    패시베이션 단계, 옥사이드 증착 단계, 및 금속화 단계를 구비하는, 상기 구조체를 완성하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 폴리실리콘층을 약 50nm 내지 300nm 사이의 두께로 형성하는 것을 특징으로 하는 방법.
  14. 제 12 항에 있어서, 상기 하부 전극을 증착하는 단계는, Ir, Pt, TiN, Ta, TaN, TiTaN 및 Ir-Pt 합금으로 구성된 재료 그룹으로부터 선택된 전극 재료를 증착하는 단계를 포함하고, 증착된 재료가 TiN, TaN, 및 TiTaN으로 구성된 재료의 그룹으로부터 선택되는 경우에는, Ir, 및 Pt로 구성되는 재료의 그룹으로부터 선택되는 재료의 층을 상기 하부 전극 상에 증착하는 것을 특징으로 하는 방법.
  15. 제 12 항에 있어서, 상기 측벽 배리어층을 형성하는 단계는, TiO2, Al3O5, 및 Si3N4로 구성되는 재료의 그룹으로부터 선택되는 재료로 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 12 항에 있어서, 상기 강유전체 재료의 층을 증착하는 단계는, PGO, PZT, 또는 SBT로 구성되는 재료의 그룹으로부터 선택되는 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 12 항에 있어서, 상기 상부 전극을 증착하는 단계는, 상기 활성 소자 영역의 마진을 초과하여 연장되도록 전극 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 자기-정렬 강유전체 메모리 트랜지스터를 제조하는 방법으로서,
    p-웰을 형성하는 단계, 상기 p-웰 상에 제 1 절연층을 증착하는 단계, 및 상기 제 1 절연층 상에 n+폴리실리콘층을 형성하는 단계를 구비하는, 기판을 준비하는 단계;
    쉘로우 트랜치 분리 공정을 이용하여, 상기 폴리실리콘, 상기 제 1 절연층, 및 상기 기판의 약 500nm를 통과하여 연장하는 쉘로우 트랜치를 형성하는 단계;
    상기 쉘로우 트랜치 내에 실리콘 옥사이드를 증착하는 단계;
    상기 폴리실리콘을 활성 영역을 제외하여 제거하는 단계;
    상기 폴리실리콘 상에 하부 전극을 증착하는 단계;
    약 200nm 내지 400nm 사이의 두께로 실리콘 니트라이드층을 증착하는 단계, 상기 실리콘 니트라이드, 상기 하부 전극 및 상기 폴리실리콘을 선택적으로 식각하는 단계, 상기 제 1 절연층의 레벨로 상기 폴리실리콘을 선택적으로 식각하는 단계, 및, 소오스 영역과 드레인 영역을 형성하기 위해 이온을 주입하고 활성화시키는 단계를 구비하는, 게이트 적층체를 형성하는 단계;
    상기 게이트 적층체의 두께의 약 1.5배 내지 2.0배 사이로 두께의 실리콘 옥사이드층을 증착하는 단계;
    상기 실리콘 니트라이드의 레벨로 상기 실리콘 옥사이드층을 평탄화하는 단계;
    상기 실리콘 니트라이드를 제거하는 단계;
    약 5nm 내지 30nm 사이의 두께로 배리어 금속층을 증착하여 측벽 배리어층을 형성하는 단계;
    강유전체 재료층을 증착하는 단계;
    상기 강유전체 적층체 상에 실리콘 니트라이드층을 약 100n 내지 300nm 사이의 두께로 증착하는 단계, 제어 게이트 플레이스홀더를 형성하기 위해, 상기 실리콘 니트라이드층을 식각하는 단계, 상기 구조체 상에 옥사이드층을 증착하고 상기 옥사이드를 상기 실리콘 니트라이드층의 상부까지 평탄화하는 단계, 상기 실리콘 니트라이드를 제거하는 단계, 및 상기 강유전체 적층체 상에 상부 전극 금속을 증착하는 단계를 구비하는, 상기 강유전체 재료 상에 상부 전극을 형성하는 단계; 및
    패시베이션 단계, 옥사이드 증착 단계, 및 금속화 단계를 구비하는, 상기 구조체를 완성하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서, 상기 폴리실리콘층을 약 50nm 내지 300nm 사이의 두께로 형성하는 것을 특징으로 하는 방법.
  20. 제 18 항에 있어서, 상기 하부 전극을 증착하는 단계는, Ir, Pt, TiN, Ta, TaN, TiTaN 및 Ir-Pt 합금으로 구성된 재료 그룹으로부터 선택된 전극 재료를 증착하는 단계를 포함하고, 증착된 재료가 TiN, TaN, 및 TiTaN으로 구성된 재료의 그룹으로부터 선택되는 경우에는, 상기 하부 전극 상에 Ir, 및 Pt로 구성되는 재료의 그룹으로부터 선택되는 재료의 층을 증착하는 것을 특징으로 하는 방법.
  21. 제 18 항에 있어서, 상기 측벽 배리어층을 형성하는 단계는, TiO2, Al3O5, 및 Si3N4로 구성되는 재료의 그룹으로부터 선택되는 재료로 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제 18 항에 있어서, 상기 강유전체 재료의 층을 증착하는 단계는, PGO, PZT, 또는 SBT로 구성되는 재료의 그룹으로부터 선택되는 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제 18 항에 있어서, 상기 상부 전극을 증착하는 단계는, Ir, Pt, 및 Ir-Pt 합금으로 구성되는 재료의 그룹으로부터 선택되는 전극 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제 18 항에 있어서, 상기 상부 전극을 증착하는 단계는, 상기 활성 소자 영역의 마진을 초과하여 연장되도록 전극 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
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